JP2008078560A

JP2008078560A - Semiconductor device and its manufacturing method

Info

Publication number: JP2008078560A
Application number: JP2006258909A
Authority: JP
Inventors: Mihiro Nakagawa; 未浩中川
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2006-09-25
Filing date: 2006-09-25
Publication date: 2008-04-03
Anticipated expiration: 2026-09-25
Also published as: JP4692455B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device, together with its manufacturing method, having low on-resistance even in applications where high withstand voltage is required and even in a superjunction element with narrow column width. <P>SOLUTION: A semiconductor substrate includes an N column region 1 and a P column region 2 in contact with each other formed therein. The semiconductor device further includes an N body region 15 in contact with the N column region 1; a P body region 5 in contact with the P column region 2; an N source region 3 in contact with the P body region 5 but not in contact with the N column region 1; a P source region 13 in contact with the N body region 15 but not in contact with the P column region 2; and a first gate electrode 6 and a second gate electrode 16 insulated from the foregoing regions. A first gate transistor is constituted by permitting the N source region 3, P body region 5, and N column region 1 to face the first gate electrode 6. A second gate transistor is constituted by permitting the P source region 13, N body region 15, and P column region 2 to face the second gate electrode 16. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は，半導体基板内にＰ型コラム領域とＮ型コラム領域とが交互に配置されているいわゆるスーパージャンクション構造の半導体装置に関する。さらに詳細には，スーパージャンクション構造において，トランジスタのオン時における抵抗の増大を防止した半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device having a so-called super junction structure in which P-type column regions and N-type column regions are alternately arranged in a semiconductor substrate. More specifically, the present invention relates to a semiconductor device that prevents an increase in resistance when a transistor is turned on in a super junction structure and a method for manufacturing the same.

従来から，例えば特許文献１に示すように，スーパージャンクション構造の半導体装置が使用されている。スーパージャンクション構造の半導体装置の１例を図１２に示す。図１２は，概ね，特許文献１のフロントページの図にあるもののゲート電極をトレンチ構造に変更したものである。図１２の半導体装置は，半導体基板内にＮコラム領域１０１とＰコラム領域１０２とを有している。Ｎコラム領域１０１とＰコラム領域１０２とは互いに接している。 Conventionally, as shown in Patent Document 1, for example, a semiconductor device having a super junction structure has been used. An example of a semiconductor device having a super junction structure is shown in FIG. FIG. 12 is a schematic diagram in which the gate electrode shown in the front page of Patent Document 1 is changed to a trench structure. The semiconductor device of FIG. 12 has an N column region 101 and a P column region 102 in a semiconductor substrate. The N column region 101 and the P column region 102 are in contact with each other.

半導体基板のうち図中上側の面の付近には，Ｎソース領域１０３とＰコンタクト領域１０４とが設けられている。Ｐコンタクト領域１０４は，Ｐコラム領域１０２の図中すぐ上に位置している。Ｎソース領域１０３は，Ｎコラム領域１０１の図中上方に位置している。しかし，Ｎコラム領域１０１とＮソース領域１０３との間には，Ｐボディ領域１０５が設けられている。このためＮコラム領域１０１とＮソース領域１０３とは接していない。Ｐボディ領域１０５は，Ｐコラム領域１０２とつながっている。 An N source region 103 and a P contact region 104 are provided near the upper surface of the semiconductor substrate. The P contact region 104 is located immediately above the P column region 102 in the figure. The N source region 103 is located above the N column region 101 in the drawing. However, a P body region 105 is provided between the N column region 101 and the N source region 103. For this reason, the N column region 101 and the N source region 103 are not in contact with each other. P body region 105 is connected to P column region 102.

そして半導体基板のうち図中上側の面には，トレンチ構造のゲート電極１０６が設けられている。ゲート電極１０６は，ゲート絶縁膜１０７により半導体基板の各領域から絶縁されている。ゲート電極１０６は，Ｎソース領域１０３およびＰボディ領域１０５を貫通してＮコラム領域１０１に食い込んで設けられている。ゲート電極１０６はこれら３つの領域と，ゲート絶縁膜１０７を介して対面している。これにより，Ｎチャネルゲートトランジスタが構成されている。半導体基板のうち図中下側の面には，Ｎ⁺ ドレイン領域１０８が設けられている。この半導体装置では，ゲート電極１０６への印加電圧により，Ｐボディ領域１０５にＮチャネルを形成して，Ｎソース領域１０３とＮ⁺ ドレイン領域１０８との間を導通させる。
特開２００４−１４６６８９号公報 A gate electrode 106 having a trench structure is provided on the upper surface of the semiconductor substrate. The gate electrode 106 is insulated from each region of the semiconductor substrate by a gate insulating film 107. The gate electrode 106 is provided so as to penetrate the N column region 101 through the N source region 103 and the P body region 105. The gate electrode 106 faces these three regions via the gate insulating film 107. Thereby, an N-channel gate transistor is configured. An N ⁺ drain region 108 is provided on the lower surface of the semiconductor substrate. In this semiconductor device, an N channel is formed in the P body region 105 by the voltage applied to the gate electrode 106, and the N source region 103 and the N ⁺ drain region 108 are made conductive.
JP 2004-14689A

しかしながら，前記した従来の半導体装置には，次に説明するような問題点があった。すなわち，オン抵抗が高いのである。より詳細には，Ｒon・Ａ（基板面積当たりのオン抵抗）が高い。特に，ソース−ドレイン間電圧の高い用途向けの高耐圧系の素子として用いる場合に顕著である。あるいは，コラム幅を狭くしてコラム密度を高くし，これにより電流密度を上げている素子の場合にも顕著である。 However, the above-described conventional semiconductor device has the following problems. That is, the on-resistance is high. More specifically, Ron · A (on-resistance per substrate area) is high. This is particularly noticeable when used as a high-breakdown-voltage element for applications where the source-drain voltage is high. This is also remarkable in the case of an element in which the column density is increased by narrowing the column width, thereby increasing the current density.

その原因は，以下の通りである。まず，半導体基板をなすＮコラム領域１０１およびＰコラム領域１０２のうち，ドレイン電流の電流経路となりうるのがＮコラム領域１０１のみであることが挙げられる。つまり，半導体基板中の相当の部分を占めるＰコラム領域１０２は電流経路とならないのである。さらに，ソース−ドレイン間電圧による空乏層の問題もある。すなわち，ソース−ドレイン間電圧により，Ｎコラム領域１０１とＰコラム領域１０２との間のＰＮ接合に逆バイアスが掛かった状態となる。このために生じる空乏層は，図１３に示すようにＮコラム領域１０１内にも広がってくる。 The cause is as follows. First, of the N column region 101 and the P column region 102 forming the semiconductor substrate, only the N column region 101 can be a current path for the drain current. That is, the P column region 102 occupying a considerable portion in the semiconductor substrate does not serve as a current path. Further, there is a problem of a depletion layer due to a source-drain voltage. That is, a reverse bias is applied to the PN junction between the N column region 101 and the P column region 102 due to the source-drain voltage. The depletion layer generated for this also extends into the N column region 101 as shown in FIG.

空乏層となっている部分は電流経路とならないので，実際にドレイン電流の電流経路となる部分はさらに狭められてしまう。このためにオン時における実際の電流経路内での電流密度が大きく，このことがオン抵抗を上昇させているのである。高耐圧系の素子の場合には特に，Ｎコラム領域１０１への空乏層の広がりが顕著なのである。また，コラム幅の狭い素子の場合には，空乏化せずに有効な電流経路として残る部分が著しく少ないことになってしまう。このため，チップ面積を増やさずに定格電流を大きくする目的でコラム幅を狭くしても，その目的が達成されない。 Since the portion that is the depletion layer does not become a current path, the portion that actually becomes the current path of the drain current is further narrowed. For this reason, the current density in the actual current path at the time of ON is large, which increases the ON resistance. In particular, in the case of a high voltage device, the depletion layer spreads to the N column region 101. In addition, in the case of an element having a narrow column width, a portion remaining as an effective current path without being depleted is remarkably reduced. For this reason, even if the column width is narrowed for the purpose of increasing the rated current without increasing the chip area, the purpose is not achieved.

本発明は，前記した従来の半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，高耐圧が要求される用途の場合やコラム幅の狭い素子の場合であっても，オン抵抗が低い半導体装置を，その製造方法とともに提供することにある。 The present invention has been made to solve the problems of the conventional semiconductor device described above. That is, the problem is to provide a semiconductor device with a low on-resistance together with its manufacturing method even in the case of applications requiring a high breakdown voltage or in the case of an element having a narrow column width.

この課題の解決を目的としてなされた本発明の半導体装置は，互いに接する第１導電型コラム領域と第２導電型コラム領域とを有する構造であり，第１導電型コラム領域に接する第１導電型ボディ領域と，第２導電型コラム領域に接する第２導電型ボディ領域と，第２導電型ボディ領域に接し第１導電型コラム領域に接しない第１導電型ソース領域と，第１導電型ボディ領域に接し第２導電型コラム領域に接しない第２導電型ソース領域と，前記各領域からゲート絶縁膜により絶縁された第１および第２のゲート電極とを有し，第１のゲート電極に対し，第１導電型ソース領域と，第２導電型ボディ領域と，第１導電型コラム領域とがゲート絶縁膜を介して対面して第１ゲートトランジスタを構成しており，第２のゲート電極に対し，第２導電型ソース領域と，第１導電型ボディ領域と，第２導電型コラム領域とがゲート絶縁膜を介して対面して第２ゲートトランジスタを構成しているものである。 The semiconductor device of the present invention made for the purpose of solving this problem has a structure having a first conductivity type column region and a second conductivity type column region in contact with each other, and a first conductivity type in contact with the first conductivity type column region. A body region, a second conductivity type body region in contact with the second conductivity type column region, a first conductivity type source region in contact with the second conductivity type body region and not in contact with the first conductivity type column region, and a first conductivity type body A second conductivity type source region that is in contact with the region and not in contact with the second conductivity type column region; and first and second gate electrodes insulated from each region by a gate insulating film; On the other hand, the first conductivity type source region, the second conductivity type body region, and the first conductivity type column region face each other through the gate insulating film to constitute the first gate transistor, and the second gate electrode In contrast, the second guide -Type source region, a first conductivity type body region, in which a second conductivity-type column regions constitute a second gate transistor to face via a gate insulating film.

この半導体装置では，第１導電型コラム領域が，第１ゲートトランジスタによるドレイン電流の経路をなす。また，第２導電型コラム領域が，第２ゲートトランジスタによるドレイン電流の経路をなす。すなわち，半導体基板の大部分がドレイン電流の経路として利用される。このために，大電流を流すときでも電流密度が低い。これにより，オン抵抗の低い半導体装置となっている。 In this semiconductor device, the first conductivity type column region forms a path of drain current by the first gate transistor. Further, the second conductivity type column region forms a path of drain current by the second gate transistor. That is, most of the semiconductor substrate is used as a drain current path. For this reason, the current density is low even when a large current flows. As a result, the semiconductor device has a low on-resistance.

本発明の半導体装置においてはさらに，第１のゲート電極は，半導体基板の第１面側に設けられたトレンチ構造のものであり，第１導電型ソース領域および第２導電型ボディ領域を貫通して，底部が第１導電型コラム領域に食い込んでいるものであることが望ましい。同様に，第２のゲート電極は，半導体基板の第２面側に設けられたトレンチ構造のものであり，第２導電型ソース領域および第１導電型ボディ領域を貫通して，底部が第２導電型コラム領域に食い込んでいるものであることが望ましい。この構造では，第１ゲートトランジスタと第２ゲートトランジスタとが，半導体基板の第１面側と第２面側とにそれぞれ配置されている。 In the semiconductor device of the present invention, the first gate electrode has a trench structure provided on the first surface side of the semiconductor substrate, and penetrates the first conductivity type source region and the second conductivity type body region. Thus, it is desirable that the bottom bite into the first conductivity type column region. Similarly, the second gate electrode has a trench structure provided on the second surface side of the semiconductor substrate, penetrates through the second conductivity type source region and the first conductivity type body region, and the bottom portion is second. It is desirable that the bite bites into the conductivity type column region. In this structure, the first gate transistor and the second gate transistor are disposed on the first surface side and the second surface side of the semiconductor substrate, respectively.

本発明の半導体装置はあるいは，両ゲート電極ともに，半導体基板の第１面側に設けられたトレンチ構造のものとしてもよい。その場合，第１のゲート電極は，第１導電型ソース領域および第２導電型ボディ領域を貫通して，底部が第１導電型コラム領域に食い込んでいるものとなる。第２のゲート電極は，その片側の側壁面が表面側から第２導電型ソース領域，第１導電型ボディ領域の順に対面しており，その底面が第２導電型コラム領域に対面しているものとなる。この構造では，第１ゲートトランジスタおよび第２ゲートトランジスタがともに，半導体基板の第１面側に配置されている。このため製造しやすい。 Alternatively, the semiconductor device of the present invention may have a trench structure in which both gate electrodes are provided on the first surface side of the semiconductor substrate. In this case, the first gate electrode penetrates through the first conductivity type source region and the second conductivity type body region, and the bottom bites into the first conductivity type column region. In the second gate electrode, the side wall surface on one side faces the second conductivity type source region and the first conductivity type body region in this order from the surface side, and the bottom surface faces the second conductivity type column region. It will be a thing. In this structure, the first gate transistor and the second gate transistor are both disposed on the first surface side of the semiconductor substrate. For this reason, it is easy to manufacture.

この場合にはさらに，第２のゲート電極における，第２導電型ソース領域および第１導電型ボディ領域に対面する側壁面の反対側の側壁面に接する分離絶縁膜を有ることが望ましい。この分離絶縁膜は，半導体基板の第１面側から半導体基板の内部に食い込んで形成されており，その底部は第２のゲート電極の底部より深いものである。この分離絶縁膜により，ソース−ドレイン間の絶縁耐圧が確保される。また，両コラム領域よりも半導体基板の第２面側に位置する絶縁層を有することが望ましい。半導体装置の底部における絶縁耐圧を確保するためである。 In this case, it is desirable to further have an isolation insulating film in contact with the side wall surface opposite to the side wall surface facing the second conductivity type source region and the first conductivity type body region in the second gate electrode. The isolation insulating film is formed by biting into the inside of the semiconductor substrate from the first surface side of the semiconductor substrate, and its bottom is deeper than the bottom of the second gate electrode. With this isolation insulating film, the withstand voltage between the source and the drain is secured. It is also desirable to have an insulating layer located on the second surface side of the semiconductor substrate relative to both column regions. This is to ensure the withstand voltage at the bottom of the semiconductor device.

本発明の半導体装置においては，両ゲートトランジスタが，ともにオンされともにオフされることが望ましい。 In the semiconductor device of the present invention, it is desirable that both gate transistors are both turned on and off.

両方のコラムに対しゲート電極を設けて電流経路とすることで，オン時に第１導電型コラム領域と第２導電型コラム領域との間に掛かる逆バイアスが抑制されるからである。このため，第１導電型コラム領域と第２導電型コラム領域との間に空乏層が広がらない。したがって，コラム幅の狭い素子の場合や高耐圧用途においてもオン抵抗が低い。 This is because the reverse bias applied between the first conductivity type column region and the second conductivity type column region at the time of ON is suppressed by providing the gate electrode for both columns to provide a current path. For this reason, the depletion layer does not spread between the first conductivity type column region and the second conductivity type column region. Therefore, the on-resistance is low even in the case of an element with a narrow column width or in a high withstand voltage application.

本発明は，第１導電型の半導体基板の第１面側から大トレンチ溝を形成する大トレンチ溝形成工程と，大トレンチ溝の側壁面および底面から第２導電型不純物を拡散させて，第２導電型になった第２導電型コラム領域と，第１導電型のままの第１導電型コラム領域とを形成するコラム領域形成工程と，コラム領域形成工程後に大トレンチ溝を絶縁物で充填する埋め込み工程と，第１面から不純物を拡散させることにより，大トレンチ溝の絶縁物に挟まれた複数の半導体領域に，大トレンチ溝より浅い第１導電型ボディ領域および第２導電型ボディ領域を交互に形成するボディ領域形成工程と，第１面側から，第２導電型ボディ領域内に，第２導電型ボディ領域の下の第１導電型コラム領域より幅狭で，第２導電型ボディ領域より深く大トレンチ溝より浅く，第２導電型コラム領域に接しない第１小トレンチ溝を形成し，第１導電型ボディ領域と大トレンチ溝の絶縁物との境目を含む領域に，第１導電型ボディ領域側への食い込み幅が第２導電型コラム領域の厚さより小さく，大トレンチ溝側への食い込み幅が大トレンチ溝の幅より小さく，第１導電型ボディ領域より深く大トレンチ溝より浅い第２小トレンチ溝を形成する小トレンチ溝形成工程と，第１および第２小トレンチ溝に絶縁ゲート電極を形成する絶縁ゲート形成工程と，第１面から不純物を拡散させることにより，第１導電型ボディ領域のうち絶縁ゲート電極に対面する部分に，第１導電型ボディ領域より浅い第２導電型ソース領域を形成し，第２導電型ボディ領域のうち絶縁ゲート電極に対面する部分に，第２導電型ボディ領域より浅い第１導電型ソース領域を形成するソース領域形成工程とを含む半導体装置の製造方法にも及ぶ。 According to the present invention, a large trench groove forming step for forming a large trench groove from the first surface side of the first conductivity type semiconductor substrate, a second conductivity type impurity is diffused from the side wall surface and the bottom surface of the large trench groove, Column region forming step for forming the second conductivity type column region that has become the two-conductivity type and the first conductivity type column region that remains the first conductivity type, and filling the large trench groove with an insulator after the column region formation step A first conductive type body region and a second conductive type body region shallower than the large trench groove in a plurality of semiconductor regions sandwiched between insulators of the large trench groove by burying impurities and diffusing impurities from the first surface Forming the body region alternately, and from the first surface side, into the second conductivity type body region, being narrower than the first conductivity type column region under the second conductivity type body region, the second conductivity type Deeper than the body area A first small trench groove that is shallower than the groove and does not contact the second conductive type column region is formed, and the first conductive type body region side is formed in a region including the boundary between the first conductive type body region and the insulator of the large trench groove. The second small trench is smaller in depth than the second conductivity type column region, smaller in width toward the large trench groove than the large trench groove, and deeper than the first conductivity type body region and shallower than the large trench groove. Forming a trench, forming an insulated gate electrode in the first and second small trench grooves, and diffusing impurities from the first surface to form the first conductivity type body region. A second conductivity type source region shallower than the first conductivity type body region is formed in a portion facing the insulated gate electrode, and a second conductivity type body region is formed in a portion of the second conductivity type body region facing the insulated gate electrode. Also extends to a method of manufacturing a semiconductor device including a source region formation step of forming a shallow than I region first conductivity type source region.

この製造方法は，第１ゲートトランジスタおよび第２ゲートトランジスタがともに半導体基板の第１面側に配置されている半導体装置を製造する方法である。 This manufacturing method is a method of manufacturing a semiconductor device in which both the first gate transistor and the second gate transistor are arranged on the first surface side of the semiconductor substrate.

本発明によれば，高耐圧が要求される用途の場合やコラム幅の狭いスーパージャンクション素子の場合であっても，オン抵抗が低い半導体装置が，その製造方法とともに提供されている。 According to the present invention, a semiconductor device having a low on-resistance is provided together with its manufacturing method even in the case of an application requiring a high breakdown voltage or a super junction element having a narrow column width.

［第１の形態］
以下，本発明を具体化した最良の形態について，添付図面を参照しつつ詳細に説明する。本形態に係る半導体装置は，図１に示すように構成されている。図１の半導体装置は基本的に，半導体基板内に多数のゲートトランジスタを形成してなるものである。この半導体装置は，半導体基板内にＮコラム領域１とＰコラム領域２とを有し，いわゆるスーパージャンクション構造をなしている。Ｎコラム領域１とＰコラム領域２とは互いに接している。 [First embodiment]
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the best mode for embodying the present invention will be described in detail with reference to the accompanying drawings. The semiconductor device according to this embodiment is configured as shown in FIG. The semiconductor device shown in FIG. 1 basically has a large number of gate transistors formed in a semiconductor substrate. This semiconductor device has an N column region 1 and a P column region 2 in a semiconductor substrate, and has a so-called super junction structure. N column region 1 and P column region 2 are in contact with each other.

半導体基板のうち図中上側の面の付近には，Ｎソース領域３とＰドレイン領域４とが設けられている。Ｐドレイン領域４は，同じ導電型のＰコラム領域２の図中すぐ上に位置し接している。Ｎソース領域３は，Ｎコラム領域１の図中上方に位置している。しかし，Ｎコラム領域１とＮソース領域３との間には，Ｐボディ領域５が設けられている。このためＮコラム領域１とＮソース領域３とは接していない。Ｐボディ領域５は，Ｐコラム領域２とつながっている。 An N source region 3 and a P drain region 4 are provided in the vicinity of the upper surface of the semiconductor substrate. The P drain region 4 is located immediately above and in contact with the P column region 2 of the same conductivity type in the figure. The N source region 3 is located above the N column region 1 in the drawing. However, a P body region 5 is provided between the N column region 1 and the N source region 3. For this reason, the N column region 1 and the N source region 3 are not in contact with each other. P body region 5 is connected to P column region 2.

そして半導体基板のうち図中上側の面には，トレンチ構造の第１ゲート電極６が設けられている。第１ゲート電極６は，ゲート絶縁膜７により半導体基板の各領域から絶縁されている。第１ゲート電極６は，Ｎソース領域３およびＰボディ領域５を貫通してＮコラム領域１に食い込んで設けられている。第１ゲート電極６はこれら３つの領域と，ゲート絶縁膜７を介して対面している。これにより，Ｎチャネルゲートトランジスタが構成されている。 A first gate electrode 6 having a trench structure is provided on the upper surface of the semiconductor substrate. The first gate electrode 6 is insulated from each region of the semiconductor substrate by a gate insulating film 7. The first gate electrode 6 is provided so as to penetrate the N column region 1 through the N source region 3 and the P body region 5. The first gate electrode 6 faces these three regions via the gate insulating film 7. Thereby, an N-channel gate transistor is configured.

半導体基板のうち図中下側の面の付近には，Ｐソース領域１３とＮドレイン領域１４とが設けられている。Ｎドレイン領域１４は，同じ導電型のＮコラム領域１の図中すぐ下に位置し接している。Ｐソース領域１３は，Ｐコラム領域２の図中下方に位置している。しかし，Ｐコラム領域２とＰソース領域１３との間には，Ｎボディ領域１５が設けられている。このためＰコラム領域２とＰソース領域１３とは接していない。Ｎボディ領域１５は，Ｎコラム領域１とつながっている。 A P source region 13 and an N drain region 14 are provided in the vicinity of the lower surface of the semiconductor substrate. The N drain region 14 is located immediately below and in contact with the N column region 1 of the same conductivity type in the figure. The P source region 13 is located below the P column region 2 in the figure. However, an N body region 15 is provided between the P column region 2 and the P source region 13. For this reason, the P column region 2 and the P source region 13 are not in contact with each other. N body region 15 is connected to N column region 1.

そして半導体基板のうち図中下側の面には，トレンチ構造の第２ゲート電極１６が設けられている。第２ゲート電極１６は，ゲート絶縁膜１７により半導体基板の各領域から絶縁されている。第２ゲート電極１６は，Ｐソース領域１３およびＮボディ領域１５を貫通してＰコラム領域２に食い込んで設けられている。第２ゲート電極１６はこれら３つの領域と，ゲート絶縁膜１７を介して対面している。これにより，Ｐチャネルゲートトランジスタが構成されている。上記において，Ｎソース領域３およびＮドレイン領域１４は，Ｎコラム領域１およびＮボディ領域１５よりも高濃度である。同様に，Ｐソース領域１３およびＰドレイン領域４は，Ｐコラム領域２およびＰボディ領域５よりも高濃度である。 A second gate electrode 16 having a trench structure is provided on the lower surface of the semiconductor substrate. The second gate electrode 16 is insulated from each region of the semiconductor substrate by a gate insulating film 17. The second gate electrode 16 is provided so as to penetrate the P column region 2 through the P source region 13 and the N body region 15. The second gate electrode 16 faces these three regions via the gate insulating film 17. Thus, a P channel gate transistor is configured. In the above, the N source region 3 and the N drain region 14 are higher in concentration than the N column region 1 and the N body region 15. Similarly, the P source region 13 and the P drain region 4 are higher in concentration than the P column region 2 and the P body region 5.

この半導体装置では，第１ゲート電極６への印加電圧により，Ｐボディ領域５にＮチャネルを形成して，Ｎソース領域３とＮドレイン領域１４との間を導通させる。また，第２ゲート電極１６への印加電圧により，Ｎボディ領域１５にＰチャネルを形成して，Ｐソース領域１３とＰドレイン領域４との間を導通させる。 In this semiconductor device, an N channel is formed in the P body region 5 by the voltage applied to the first gate electrode 6, and the N source region 3 and the N drain region 14 are made conductive. Further, a P channel is formed in the N body region 15 by the voltage applied to the second gate electrode 16, and the P source region 13 and the P drain region 4 are made conductive.

この半導体装置にはソース−ドレイン間電圧Ｖｄｓが印加されており，Ｐソース領域１３およびＮドレイン領域１４が正電位，Ｎソース領域３およびＰドレイン領域４が負電位となっている。また，第１ゲート電極６には，Ｎソース領域３に対して正電圧である第１ゲート電圧Ｖｇ１が印加されるようになっている。第１ゲート電圧Ｖｇ１は，Ｎチャネルゲートトランジスタをオンさせる電圧である。第２ゲート電極１６には，Ｐソース領域１３に対して負電圧である第２ゲート電圧Ｖｇ２が印加されるようになっている。第２ゲート電圧Ｖｇ２は，Ｐチャネルゲートトランジスタをオンさせる電圧である。この半導体装置では，ＮチャネルゲートトランジスタとＰチャネルゲートトランジスタとが，同時にオンされ，また同時にオフされるようになっている。 A source-drain voltage Vds is applied to this semiconductor device, and the P source region 13 and the N drain region 14 have a positive potential, and the N source region 3 and the P drain region 4 have a negative potential. The first gate electrode 6 is applied with a first gate voltage Vg 1 that is a positive voltage with respect to the N source region 3. The first gate voltage Vg1 is a voltage for turning on the N-channel gate transistor. A second gate voltage Vg2 that is a negative voltage with respect to the P source region 13 is applied to the second gate electrode 16. The second gate voltage Vg2 is a voltage for turning on the P-channel gate transistor. In this semiconductor device, the N-channel gate transistor and the P-channel gate transistor are turned on simultaneously and turned off simultaneously.

この半導体装置では，ＮチャネルゲートトランジスタおよびＰチャネルゲートトランジスタがともにオンされる。このときＮコラム領域１が，Ｎチャネルゲートトランジスタのドレイン電流の経路となる。同様にＰコラム領域２が，Ｐチャネルゲートトランジスタのドレイン電流の経路となる。すなわち半導体装置全体として見れば，Ｎコラム領域１とＰコラム領域２との両方が電流経路として用いられる。 In this semiconductor device, both the N channel gate transistor and the P channel gate transistor are turned on. At this time, the N column region 1 becomes a path of the drain current of the N channel gate transistor. Similarly, the P column region 2 becomes a drain current path of the P channel gate transistor. That is, when viewed as a whole semiconductor device, both the N column region 1 and the P column region 2 are used as current paths.

ここで，オン状態では，Ｎコラム領域１とＰコラム領域２との間にはほとんど電界が発生しない。このために，ソース−ドレイン間電圧Ｖｄｓが高い場合であっても，Ｎコラム領域１とＰコラム領域２との境目の空乏層はほとんど広がらない。これを，図２のグラフにより説明する。このグラフは，ドレイン電流Ｉｄと，Ｎコラム領域１内への空乏層の広がりの幅との関係のシミュレーション結果を示すグラフである。コラム幅は１μｍとした。 Here, in the on state, an electric field is hardly generated between the N column region 1 and the P column region 2. For this reason, even when the source-drain voltage Vds is high, the depletion layer at the boundary between the N column region 1 and the P column region 2 hardly spreads. This will be described with reference to the graph of FIG. This graph is a graph showing the simulation result of the relationship between the drain current Id and the width of the spread of the depletion layer into the N column region 1. The column width was 1 μm.

このグラフによれば，三角印のプロットで示す従来型の半導体装置（図１２のもの）では，ドレイン電流Ｉｄが増えるほど空乏層が厚くなっている。すなわち，従来技術の項で図１３により説明した状況である。特に，ドレイン電流Ｉｄが８００Ａに近づくと空乏層幅は，コラム幅の半分である０．５μｍに近づいてくる。つまり有効な電流経路があまり残っていない状況となる。このような状況ではオン抵抗が高いのである。なお，ドレイン電流Ｉｄが０であるときの空乏層幅０．０７５μｍは，ＰＮ接合のビルトインポテンシャルによる空乏層幅である。 According to this graph, in the conventional semiconductor device (shown in FIG. 12) indicated by a triangular mark, the depletion layer becomes thicker as the drain current Id increases. That is, the situation described with reference to FIG. In particular, when the drain current Id approaches 800 A, the depletion layer width approaches 0.5 μm, which is half the column width. In other words, there are few effective current paths left. In such a situation, the on-resistance is high. The depletion layer width 0.075 μm when the drain current Id is 0 is the depletion layer width due to the built-in potential of the PN junction.

一方，黒丸のプロットで示す本形態の半導体装置では，ドレイン電流Ｉｄの多寡に関わらず，空乏層の幅は，ビルトインポテンシャルによる幅である約０．０７５μｍのままで一定である。つまり本形態の半導体装置では，ソース−ドレイン間電圧Ｖｄｓをかけて電流を流している場合でも，空乏層はほとんど拡大していないのである。 On the other hand, in the semiconductor device of this embodiment indicated by the black circle plot, the width of the depletion layer remains constant at about 0.075 μm, which is the width due to the built-in potential, regardless of the amount of the drain current Id. That is, in the semiconductor device of this embodiment, the depletion layer hardly expands even when a current is applied by applying the source-drain voltage Vds.

したがって本形態の半導体装置では，Ｎコラム領域１およびＰコラム領域２のほとんどが，有効な電流経路となる。結局，半導体基板のほとんどが有効な電流経路として用いられることになる。このため，大電流を流しているときでも，実際の電流経路の電流密度が低い。このことにより，オン抵抗（Ｒon・Ａ）が非常に低いという特徴を奏する。 Therefore, in the semiconductor device of this embodiment, most of the N column region 1 and the P column region 2 are effective current paths. Eventually, most of the semiconductor substrate is used as an effective current path. For this reason, even when a large current is flowing, the current density of the actual current path is low. As a result, the on-resistance (Ron · A) is very low.

これを，図３のグラフにより説明する。このグラフは，ソース−ドレイン間電圧Ｖｄｓと，半導体装置全体としてのドレイン電流Ｉｄとの関係のシミュレーション結果を示すグラフである。このグラフによれば，黒丸のプロットで示す本形態の半導体装置では，三角印のプロットで示す従来型の半導体装置と比較して，ソース−ドレイン間電圧Ｖｄｓに対するドレイン電流Ｉｄの立ち上がりが急峻である。このことから本形態の半導体装置は，従来型の半導体装置と比較して，オン抵抗が低いことが分かる。このため本形態の半導体装置は，オン時のオーム損失が小さく，高効率であるといえる。 This will be described with reference to the graph of FIG. This graph is a graph showing a simulation result of the relationship between the source-drain voltage Vds and the drain current Id as the entire semiconductor device. According to this graph, in the semiconductor device of this embodiment indicated by the black circle plot, the rise of the drain current Id with respect to the source-drain voltage Vds is steep compared to the conventional semiconductor device indicated by the triangle mark plot. . From this, it can be seen that the semiconductor device of this embodiment has lower on-resistance than the conventional semiconductor device. For this reason, it can be said that the semiconductor device of this embodiment has a low ohmic loss when turned on and is highly efficient.

図４に，半導体装置における耐圧（ＢＶ）とオン抵抗（Ｒon・Ａ）のトレードオフ曲線のグラフを示す。いずれも，高耐圧になるほどオン抵抗が上昇する傾向はある。しかし，従来構造のものでは耐圧３０００Ｖ以上で著しくオン抵抗が増加しているのに対し，本形態の構造のものではそのようなオン抵抗の急増は見られない。このことから，本形態の半導体装置が，特に高耐圧系の場合に従来技術のものに対する利点が顕著であることが理解できる。なお，シリコン単結晶の破壊電界は３×１０⁵Ｖ/ｃｍ程度である。よって，本形態の構造の半導体装置におけるソース−ドレイン間の耐圧は，コラム長（図１中のＮコラム領域１およびＰコラム領域２の上下方向の長さ）が１００μｍであれば，最大３０００Ｖ程度である。 FIG. 4 shows a graph of a trade-off curve between the breakdown voltage (BV) and the on-resistance (Ron · A) in the semiconductor device. In either case, the on-resistance tends to increase as the withstand voltage increases. However, in the conventional structure, the on-resistance is remarkably increased at a breakdown voltage of 3000 V or higher, whereas in the structure of this embodiment, such a rapid increase in on-resistance is not observed. From this, it can be understood that the advantage of the semiconductor device of the present embodiment over the prior art is remarkable particularly in the case of a high breakdown voltage system. The breakdown electric field of the silicon single crystal is about 3 × 10 ⁵ V / cm. Therefore, the breakdown voltage between the source and the drain in the semiconductor device having the structure of this embodiment is about 3000 V at the maximum if the column length (the vertical length of the N column region 1 and the P column region 2 in FIG. 1) is 100 μm. It is.

本形態の半導体装置は，コラム構造を形成した半導体基板に対し，まず図１中の上面側からＰボディ領域５，Ｎソース領域３，Ｐドレイン領域４，第１ゲート電極６を形成し，その後下面側からＮボディ領域１５，Ｐソース領域１３，Ｎドレイン領域１４，第２ゲート電極１６を形成することにより製造される。 In the semiconductor device of this embodiment, a P body region 5, an N source region 3, a P drain region 4, and a first gate electrode 6 are first formed from the upper surface side in FIG. It is manufactured by forming an N body region 15, a P source region 13, an N drain region 14, and a second gate electrode 16 from the lower surface side.

［第２の形態］
第２の形態に係る半導体装置は，図５に示すように構成されている。図５の半導体装置は，第１の形態の半導体装置と共通の基本原理を，片面型により実現したものである。すなわちこの半導体装置は，絶縁基板１０上の半導体層９に形成されている。ＳＯＩ基板を用いてもよい。あるいは，シリコン基板とドリフト層との間に絶縁バッファ層を有する基板を用いてもよい。 [Second form]
The semiconductor device according to the second embodiment is configured as shown in FIG. The semiconductor device shown in FIG. 5 is a single-sided implementation of the basic principle common to the semiconductor device of the first embodiment. That is, this semiconductor device is formed in the semiconductor layer 9 on the insulating substrate 10. An SOI substrate may be used. Alternatively, a substrate having an insulating buffer layer between the silicon substrate and the drift layer may be used.

半導体層９には，Ｎコラム領域２１とＰコラム領域２２とが設けられ，いわゆるスーパージャンクション構造をなしている。Ｎコラム領域２１とＰコラム領域２２とは互いに接している。Ｎコラム領域２１同士は絶縁基板１０上で互いにつながっている。しかしＰコラム領域２２は，絶縁基板１０の深さに達しておらず，離散的に配置されている。Ｐコラム領域２２は大きく抉り込まれており，そこは分離絶縁膜８で充填されている。このためＰコラム領域２２は図５中では略Ｕ字状をなしている。Ｎコラム領域２１の図中上方に接してＮボディ領域３５が形成されている。また，Ｕ字状のＰコラム領域２２の一方の枝の図中上方に接してＰボディ領域２５が形成されている。 The semiconductor layer 9 is provided with an N column region 21 and a P column region 22 to form a so-called super junction structure. The N column region 21 and the P column region 22 are in contact with each other. The N column regions 21 are connected to each other on the insulating substrate 10. However, the P column regions 22 do not reach the depth of the insulating substrate 10 and are arranged discretely. The P column region 22 is greatly swollen and is filled with the isolation insulating film 8. For this reason, the P column region 22 is substantially U-shaped in FIG. An N body region 35 is formed in contact with an upper portion of the N column region 21 in the figure. A P body region 25 is formed in contact with the upper side of one branch of the U-shaped P column region 22 in the figure.

半導体層９のうち図中上側の面の付近には，Ｎソース領域２３，Ｐドレイン領域２４，Ｐソース領域３３，そしてＮドレイン領域３４が設けられている。Ｎソース領域２３およびＰドレイン領域２４は，Ｐボディ領域２５の上方に位置し接している。Ｐドレイン領域２４は分離絶縁膜８に接しているが，Ｎソース領域２３は分離絶縁膜８に接していない。Ｐソース領域３３およびＮドレイン領域３４は，Ｎボディ領域３５の上方に位置し接している。 An N source region 23, a P drain region 24, a P source region 33, and an N drain region 34 are provided in the vicinity of the upper surface of the semiconductor layer 9 in the drawing. The N source region 23 and the P drain region 24 are located above and in contact with the P body region 25. The P drain region 24 is in contact with the isolation insulating film 8, but the N source region 23 is not in contact with the isolation insulating film 8. The P source region 33 and the N drain region 34 are located above and in contact with the N body region 35.

図５の半導体装置の上面側には，第１ゲート電極２６と第２ゲート電極３６とが形成されている。第１ゲート電極２６および第２ゲート電極３６は，ゲート絶縁膜２７，３７により半導体基板の各領域から絶縁されている。第１ゲート電極２６は図５中，Ｎコラム領域２１の上方に，Ｎソース領域２３およびＰボディ領域２５を貫通して，Ｎコラム領域２１に食い込んで設けられている。第１ゲート電極２６は，これら３つの領域と，ゲート絶縁膜２７を介して対面している。これにより，Ｎチャネルゲートトランジスタが構成されている。なお図５中，Ｎコラム領域２１の上方には，第１ゲート電極２６とＮボディ領域３５とが交互に配置されている。 A first gate electrode 26 and a second gate electrode 36 are formed on the upper surface side of the semiconductor device of FIG. The first gate electrode 26 and the second gate electrode 36 are insulated from each region of the semiconductor substrate by gate insulating films 27 and 37. In FIG. 5, the first gate electrode 26 is provided above the N column region 21 so as to penetrate the N source region 23 and the P body region 25 and bite into the N column region 21. The first gate electrode 26 faces these three regions via the gate insulating film 27. Thereby, an N-channel gate transistor is configured. In FIG. 5, the first gate electrodes 26 and the N body regions 35 are alternately arranged above the N column regions 21.

第２ゲート電極３６は図５中，Ｕ字状のＰコラム領域２２の一方の枝の図中上方に設けられている。すなわち，Ｕ字状のＰコラム領域２２の一方の枝の上方にはＰボディ領域２５が，もう一方の枝の上方には第２ゲート電極３６が設けられている。第２ゲート電極３６は，Ｎボディ領域３５と分離絶縁膜８との間に配置されている。第２ゲート電極３６は，Ｐソース領域３３，Ｎボディ領域３５，そしてＰコラム領域２２の３つの領域と，ゲート絶縁膜３７を介して対面している。これにより，Ｐチャネルゲートトランジスタが構成されている。 The second gate electrode 36 is provided on the upper side of one branch of the U-shaped P column region 22 in FIG. That is, the P body region 25 is provided above one branch of the U-shaped P column region 22, and the second gate electrode 36 is provided above the other branch. The second gate electrode 36 is disposed between the N body region 35 and the isolation insulating film 8. The second gate electrode 36 faces the three regions of the P source region 33, the N body region 35, and the P column region 22 through the gate insulating film 37. Thus, a P channel gate transistor is configured.

上記において，Ｎソース領域２３およびＮドレイン領域３４は，Ｎコラム領域２１およびＮボディ領域３５よりも高濃度である。同様に，Ｐソース領域３３およびＰドレイン領域２４は，Ｐコラム領域２２およびＰボディ領域２５よりも高濃度である。この半導体装置では，第１ゲート電極２６への印加電圧により，Ｐボディ領域２５にＮチャネルを形成して，Ｎソース領域２３とＮドレイン領域３４との間を導通させる。また，第２ゲート電極３６への印加電圧により，Ｎボディ領域３５にＰチャネルを形成して，Ｐソース領域３３とＰドレイン領域２４との間を導通させる。 In the above, the N source region 23 and the N drain region 34 are higher in concentration than the N column region 21 and the N body region 35. Similarly, the P source region 33 and the P drain region 24 are higher in concentration than the P column region 22 and the P body region 25. In this semiconductor device, an N channel is formed in the P body region 25 by the voltage applied to the first gate electrode 26, and the N source region 23 and the N drain region 34 are made conductive. Further, the P channel is formed in the N body region 35 by the voltage applied to the second gate electrode 36, and the P source region 33 and the P drain region 24 are made conductive.

この半導体装置の平面図の一部を図６に，各領域の立体構造の切断斜視図を図７に，それぞれ示す。これらの図は，半導体基板上の保護膜や配線が形成される前の状態を示している。また，ゲート絶縁膜２７，３７は薄いので省略している。 FIG. 6 shows a part of a plan view of this semiconductor device, and FIG. 7 shows a cut perspective view of the three-dimensional structure of each region. These drawings show a state before a protective film and wiring on the semiconductor substrate are formed. Further, the gate insulating films 27 and 37 are omitted because they are thin.

この半導体装置においても，ソース−ドレイン間電圧Ｖｄｓが印加されており，Ｐソース領域３３およびＮドレイン領域３４が正電位，Ｎソース領域２３およびＰドレイン領域２４が負電位となっている。また，第１ゲート電極２６には，Ｎソース領域２３に対して正電圧である第１ゲート電圧Ｖｇ１が印加されるようになっている。第２ゲート電極３６には，Ｐソース領域３３に対して負電圧である第２ゲート電圧Ｖｇ２が印加されるようになっている。この半導体装置でも，ＮチャネルゲートトランジスタとＰチャネルゲートトランジスタとが，同時にオンされ，また同時にオフされるようになっている。これにより，Ｎコラム領域２１とＰコラム領域２２との両方が電流経路として用いられる。このため第１の形態の場合と同様の理由により，非常に低いオン抵抗（Ｒon・Ａ）を実現している。 Also in this semiconductor device, the source-drain voltage Vds is applied, the P source region 33 and the N drain region 34 are positive potential, and the N source region 23 and the P drain region 24 are negative potential. The first gate electrode 26 is applied with a first gate voltage Vg 1 that is a positive voltage with respect to the N source region 23. A second gate voltage Vg 2, which is a negative voltage with respect to the P source region 33, is applied to the second gate electrode 36. Also in this semiconductor device, the N-channel gate transistor and the P-channel gate transistor are turned on at the same time and turned off at the same time. Thereby, both the N column region 21 and the P column region 22 are used as current paths. For this reason, a very low on-resistance (Ron · A) is realized for the same reason as in the first embodiment.

本形態の構造の半導体装置において，コラム長は，図５中のＰコラム領域２２のＵ字形状の外側の輪郭の長さである。この長さが１００μｍであれば，第１の形態の場合と同様に約３０００Ｖのソース−ドレイン間耐圧を持つことになる。その一方で本形態の構造では，分離絶縁膜８がこの３０００Ｖに耐える必要がある。分離絶縁膜８が酸化シリコンの場合，その破壊電界は１×１０⁷Ｖ/ｃｍ程度であるから，耐圧３０００Ｖを得るための分離絶縁膜８の幅（図６中のｔ）は３μｍ程度で十分である。また，本形態の構造の半導体装置においては，Ｎコラム領域２１の下の絶縁基板１０により，底辺部の耐圧が保持されている。 In the semiconductor device having the structure of this embodiment, the column length is the length of the outer contour of the U-shape of the P column region 22 in FIG. If this length is 100 μm, it will have a source-drain breakdown voltage of about 3000 V as in the first embodiment. On the other hand, in the structure of this embodiment, the isolation insulating film 8 needs to withstand this 3000V. When the isolation insulating film 8 is made of silicon oxide, the breakdown electric field is about 1 × 10 ⁷ V / cm, so that the width of the isolation insulating film 8 (t in FIG. 6) for obtaining a breakdown voltage of 3000 V is sufficient to be about 3 μm. It is. In the semiconductor device having the structure of this embodiment, the withstand voltage at the bottom is held by the insulating substrate 10 under the N column region 21.

本形態の構造は，第１の形態の構造を基本として，両コラム領域２１，２２を図５中で１８０°折り曲げた形状としたものである。これにより，ＮチャネルゲートトランジスタとＰチャネルゲートトランジスタとの両方を一方の表面側に配置したものである。このため，製造プロセスにおいて，両チャネルゲートトランジスタをほぼ同時に作製することができる。よって，表裏両面の加工を行う必要がある第１の形態のものより簡単なプロセスで製造できる。 The structure of the present embodiment is based on the structure of the first embodiment, and the column regions 21 and 22 are bent by 180 ° in FIG. Thus, both the N channel gate transistor and the P channel gate transistor are arranged on one surface side. Therefore, both channel gate transistors can be manufactured almost simultaneously in the manufacturing process. Therefore, it can be manufactured by a simpler process than that of the first embodiment which requires processing on both the front and back sides.

本形態の構造の半導体装置の具体的な製造手順を，ＳＯＩ基板を出発基板とする場合を例として説明する。出発基板とするＳＯＩ基板は，上層半導体層がＮ型のものである。まず，この出発ＳＯＩ基板に対し上面側から，ドライエッチングにより大トレンチ溝を形成する。そして大トレンチ溝の側壁面および底面に，傾斜イオン注入によりＰ型不純物を拡散してＰ型領域を形成する。そしてＣＶＤおよびエッチングにより，大トレンチ溝を酸化シリコン等の絶縁物で充填する。 A specific manufacturing procedure of the semiconductor device having the structure of this embodiment will be described by using an SOI substrate as a starting substrate as an example. The SOI substrate as a starting substrate is an N-type upper semiconductor layer. First, a large trench is formed by dry etching on the starting SOI substrate from the upper surface side. A P-type region is formed by diffusing P-type impurities on the side wall surface and bottom surface of the large trench groove by tilted ion implantation. Then, the large trench is filled with an insulator such as silicon oxide by CVD and etching.

この状態を図８に示す。上層半導体層９のうち，傾斜イオン注入で形成されたＰ型領域は，基本的にＰコラム領域２２となる。上層半導体層９のうちＮ型のまま残っている部分が，基本的にＮコラム領域２１となる。そして，大トレンチ溝に充填された絶縁物が，基本的に分離絶縁膜８となる。この分離絶縁膜８は，上方から見ると，図８中の隣り合う２つずつが組になって環状をなしている。このことは，図６および図７を見ると分かりやすい。 This state is shown in FIG. Of the upper semiconductor layer 9, a P-type region formed by tilted ion implantation basically becomes a P column region 22. The portion of the upper semiconductor layer 9 that remains N-type basically becomes the N column region 21. The insulator filled in the large trench groove basically becomes the isolation insulating film 8. When viewed from above, the isolation insulating film 8 has a ring shape in which two adjacent ones in FIG. This can be easily understood by referring to FIGS.

次に，ボディ領域の形成を行う。すなわち，Ｐコラム領域２２およびＮコラム領域２１のうち表面付近の部分を，イオン注入により，Ｎボディ領域３５またはＰボディ領域２５とする。この状態を図９に示す。図９中では，Ｎボディ領域３５とＰボディ領域２５とが交互に配置されている。実際には，図６および図７から分かるように，環状の分離絶縁膜８に囲まれた島状の部分にＰボディ領域２５が形成されている。Ｎボディ領域３５は，環状の分離絶縁膜８の外側の図中左右につながった箇所の全体に形成されている。 Next, the body region is formed. That is, a portion near the surface of the P column region 22 and the N column region 21 is made an N body region 35 or a P body region 25 by ion implantation. This state is shown in FIG. In FIG. 9, N body regions 35 and P body regions 25 are alternately arranged. Actually, as can be seen from FIGS. 6 and 7, the P body region 25 is formed in the island-shaped portion surrounded by the annular isolation insulating film 8. The N body region 35 is formed in the entire portion connected to the left and right in the drawing outside the annular isolation insulating film 8.

続いて，ゲート電極の形成を行う。そのためにまず，図１０に示すように小トレンチ溝１１，１２を形成する。小トレンチ溝１１，１２の形成は，ドライエッチングにより行う。小トレンチ溝１１は，Ｐボディ領域２５より図１０中幅狭であり，その中央に形成される。小トレンチ溝１１は，Ｐボディ領域２５より深く，かつ，分離絶縁膜８の深さより浅く形成される。すなわち小トレンチ溝１１は，Ｐボディ領域２５を貫通してＮコラム領域２１に達して形成されている。しかし小トレンチ溝１１は，Ｐコラム領域２２には接していない。したがって，小トレンチ溝１１の両側壁面にはＰボディ領域２５とＮコラム領域２１とが現れており，底面にはＮコラム領域２１が現れている。 Subsequently, a gate electrode is formed. For this purpose, first, small trench grooves 11 and 12 are formed as shown in FIG. The small trenches 11 and 12 are formed by dry etching. The small trench 11 is narrower in FIG. 10 than the P body region 25 and is formed at the center thereof. The small trench 11 is formed deeper than the P body region 25 and shallower than the depth of the isolation insulating film 8. That is, the small trench 11 is formed to penetrate the P body region 25 and reach the N column region 21. However, the small trench 11 does not contact the P column region 22. Therefore, the P body region 25 and the N column region 21 appear on both side wall surfaces of the small trench 11 and the N column region 21 appears on the bottom surface.

小トレンチ溝１２は，Ｎボディ領域３５と分離絶縁膜８との境目を含む領域に形成される。小トレンチ溝１２の，Ｎボディ領域３５側への食い込み幅は，Ｐコラム領域２２の図１０中左右方向の幅より小さい。また，分離絶縁膜８側への食い込み幅は，分離絶縁膜８の図１０中の幅Ｔより小さい。小トレンチ溝１２は実際には，図６および図７から分かるように，小トレンチ溝１１（第１ゲート電極２６）を囲んで環状をなす（第２ゲート電極３６）。小トレンチ溝１２は，Ｎボディ領域３５より深く，かつ，分離絶縁膜８の深さより浅く形成される。すなわち小トレンチ溝１２はＰコラム領域２２に食い込んで形成されている。しかし小トレンチ溝１２は，Ｎコラム領域２１には接していない。したがって，環状の小トレンチ溝１２の外側の側壁面にはＮボディ領域３５とＰコラム領域２２とが現れており，内側の側壁面には分離絶縁膜８が現れており，底面にはＰコラム領域２２と分離絶縁膜８とが現れている。 The small trench 12 is formed in a region including the boundary between the N body region 35 and the isolation insulating film 8. The biting width of the small trench 12 toward the N body region 35 is smaller than the width of the P column region 22 in the left-right direction in FIG. Further, the biting width to the isolation insulating film 8 side is smaller than the width T in FIG. 10 of the isolation insulating film 8. As can be seen from FIG. 6 and FIG. 7, the small trench groove 12 actually forms an annular shape (second gate electrode 36) surrounding the small trench groove 11 (first gate electrode 26). The small trench 12 is formed deeper than the N body region 35 and shallower than the depth of the isolation insulating film 8. That is, the small trench 12 is formed by biting into the P column region 22. However, the small trench 12 does not contact the N column region 21. Therefore, the N body region 35 and the P column region 22 appear on the outer side wall surface of the annular small trench 12, the isolation insulating film 8 appears on the inner side wall surface, and the P column on the bottom surface. Region 22 and isolation insulating film 8 appear.

次いで，熱酸化を行う。これにより，小トレンチ溝１１，１２の側壁面および底面のうち分離絶縁膜８以外の部分にゲート絶縁膜２７，３７が形成される。そして，ＣＶＤおよびエッチングにより小トレンチ溝１１，１２に多結晶シリコンを充填し，適宜の不純物拡散により導電性を付与する。これにより図１１に示す状態となり，第１ゲート電極２６および第２ゲート電極３６が形成される。 Next, thermal oxidation is performed. As a result, gate insulating films 27 and 37 are formed on portions of the side wall surfaces and bottom surfaces of the small trench grooves 11 and 12 other than the isolation insulating film 8. Then, polycrystalline silicon is filled in the small trench grooves 11 and 12 by CVD and etching, and conductivity is imparted by appropriate impurity diffusion. As a result, the state shown in FIG. 11 is obtained, and the first gate electrode 26 and the second gate electrode 36 are formed.

そして，Ｐ型不純物のイオン注入とＮ型不純物のイオン注入とを順次行う。これによりＰボディ領域２５の表面付近に，Ｐドレイン領域２４とＮソース領域２３とが形成される。また，Ｎボディ領域３５の表面付近に，Ｐソース領域３３とＮドレイン領域３４とが形成される。結局，Ｎボディ領域３５およびＰボディ領域２５はいずれも，上層半導体層９の表面には現れない状態となる。その後に保護膜や配線等を形成すると，図５に示した状態ができあがる。 Then, ion implantation of P-type impurities and ion implantation of N-type impurities are sequentially performed. As a result, a P drain region 24 and an N source region 23 are formed near the surface of the P body region 25. Further, a P source region 33 and an N drain region 34 are formed near the surface of the N body region 35. As a result, neither the N body region 35 nor the P body region 25 appears on the surface of the upper semiconductor layer 9. Thereafter, when a protective film, wiring, or the like is formed, the state shown in FIG. 5 is completed.

以上詳細に説明したように本実施の形態に係る半導体装置では，いわゆるスーパージャンクション構造を基本とし，ＮチャネルゲートトランジスタとＰチャネルゲートトランジスタとの両方を設けている。これにより，Ｐコラム領域とＮコラム領域との両方がオン時の電流経路になるようにしている。特に，ＮチャネルゲートトランジスタおよびＰチャネルゲートトランジスタがともにオンとなり，ともにオフになるようにしている。このため，オン時におけるＰコラム領域とＮコラム領域との間の空乏層の広がりが防止されている。したがって，コラム幅の狭い構造素子の場合や高耐圧用途においてもオン抵抗の低い半導体装置が，その製造方法とともに実現されている。 As described in detail above, the semiconductor device according to the present embodiment is based on a so-called super junction structure and includes both an N-channel gate transistor and a P-channel gate transistor. As a result, both the P column region and the N column region become current paths when turned on. In particular, both the N-channel gate transistor and the P-channel gate transistor are turned on and both are turned off. For this reason, the spread of the depletion layer between the P column region and the N column region at the time of ON is prevented. Therefore, a semiconductor device having a low on-resistance is realized along with its manufacturing method even in the case of a structural element having a narrow column width or in a high breakdown voltage application.

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各領域のＮ型とＰ型とを入れ替えてもよい。また，絶縁膜については，酸化シリコンに限らず他の絶縁物（窒化シリコン等）も使用できる。また，ゲート電極の材質については，多結晶シリコンに限らず，金属等の導電体であれば何でもよい。 Note that this embodiment is merely an example, and does not limit the present invention. Therefore, the present invention can naturally be improved and modified in various ways without departing from the gist thereof. For example, the N type and P type of each region may be interchanged. The insulating film is not limited to silicon oxide, and other insulators (such as silicon nitride) can be used. Further, the material of the gate electrode is not limited to polycrystalline silicon, and any material such as a metal may be used.

第１の形態に係る半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on a 1st form. 本形態および従来の半導体装置のドレイン電流−空乏層幅特性を示すグラフである。It is a graph which shows the drain current-depletion layer width characteristic of this form and the conventional semiconductor device. 本形態および従来の半導体装置の電圧−電流特性を示すグラフである。It is a graph which shows the voltage-current characteristic of this form and the conventional semiconductor device. 本形態および従来の半導体装置の耐圧−オン抵抗のトレードオフ特性を示すグラフである。It is a graph which shows the trade-off characteristic of withstand voltage-on-resistance of this form and the conventional semiconductor device. 第２の形態に係る半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on a 2nd form. 第２の形態に係る半導体装置の構造を示す平面図である。It is a top view which shows the structure of the semiconductor device which concerns on a 2nd form. 第２の形態に係る半導体装置の構造を示す切断斜視図である。It is a cutting perspective view showing the structure of the semiconductor device concerning the 2nd form. 第２の形態に係る半導体装置の製造過程を示す断面図（その１）である。It is sectional drawing (the 1) which shows the manufacturing process of the semiconductor device which concerns on a 2nd form. 第２の形態に係る半導体装置の製造過程を示す断面図（その２）である。It is sectional drawing (the 2) which shows the manufacturing process of the semiconductor device which concerns on a 2nd form. 第２の形態に係る半導体装置の製造過程を示す断面図（その３）である。It is sectional drawing (the 3) which shows the manufacturing process of the semiconductor device which concerns on a 2nd form. 第２の形態に係る半導体装置の製造過程を示す断面図（その４）である。It is sectional drawing (the 4) which shows the manufacturing process of the semiconductor device which concerns on a 2nd form. 従来の半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional semiconductor device. 図１２の半導体装置において空乏層が広がっている状況を示す断面図である。It is sectional drawing which shows the condition where the depletion layer has spread in the semiconductor device of FIG.

Explanation of symbols

１，２１Ｎコラム領域
２，２２Ｐコラム領域
３，２３Ｎソース領域
４，２４Ｐドレイン領域
５，２５Ｐボディ領域
６，１６，２６，３６ゲート電極
７，１７，２７，３７ゲート絶縁膜
８分離絶縁膜
９半導体層
１０絶縁基板
１３，３３Ｐソース領域
１４，３４Ｎドレイン領域
１５，３５Ｎボディ領域 1, 21 N column region 2, 22 P column region 3, 23 N source region 4, 24 P drain region 5, 25 P body region 6, 16, 26, 36 Gate electrode 7, 17, 27, 37 Gate insulating film 8 Isolation insulating film 9 Semiconductor layer 10 Insulating substrate 13, 33 P source region 14, 34 N drain region 15, 35 N body region

Claims

In a semiconductor device having a first conductivity type column region and a second conductivity type column region in contact with each other,
A first conductivity type body region in contact with the first conductivity type column region;
A second conductivity type body region in contact with the second conductivity type column region;
A first conductivity type source region in contact with the second conductivity type body region and not in contact with the first conductivity type column region;
A second conductivity type source region in contact with the first conductivity type body region and not in contact with the second conductivity type column region;
First and second gate electrodes insulated from each region;
The first conductivity type source region, the second conductivity type body region, and the first conductivity type column region face the first gate electrode to form a first gate transistor, The second conductive type source region, the first conductive type body region, and the second conductive type column region face the second gate electrode to form a second gate transistor. A semiconductor device.

The semiconductor device according to claim 1,
The first gate electrode has a trench structure provided on the first surface side of the semiconductor substrate, penetrates through the first conductivity type source region and the second conductivity type body region, and has a bottom at the first gate electrode. 1 bite into the conductivity type column area,
The second gate electrode has a trench structure provided on the second surface side of the semiconductor substrate, penetrates through the second conductivity type source region and the first conductivity type body region, and has a bottom portion in the first substrate. A semiconductor device characterized by biting into a two-conductivity column region.

The semiconductor device according to claim 1,
The two gate electrodes have a trench structure provided on the first surface side of the semiconductor substrate, and the first gate electrode penetrates the first conductivity type source region and the second conductivity type body region. And the bottom bites into the first conductivity type column region,
The second gate electrode is
The side wall surface on one side faces the second conductivity type source region and the first conductivity type body region in this order from the surface side,
A semiconductor device characterized in that a bottom surface thereof faces the second conductivity type column region.

The semiconductor device according to claim 3,
An isolation insulating film in contact with a side wall surface opposite to a side wall surface facing the second conductivity type source region and the first conductivity type body region in the second gate electrode;
The isolation insulating film is
It is formed by biting into the semiconductor substrate from the first surface side of the semiconductor substrate,
The semiconductor device is characterized in that the bottom is deeper than the bottom of the second gate electrode.

In the semiconductor device according to claim 3 or 4,
A semiconductor device comprising an insulating layer positioned on the second surface side of the semiconductor substrate with respect to both the column regions.

In the semiconductor device according to any one of claims 1 to 5,
Both the gate transistors are both turned on and turned off.

A large trench groove forming step of forming a large trench groove from the first surface side of the first conductivity type semiconductor substrate;
A second conductivity type impurity is diffused from the side wall surface and bottom surface of the large trench groove to form a second conductivity type column region that has become the second conductivity type, and a first conductivity type column region that remains the first conductivity type. A column region forming process,
A filling step of filling the large trench with an insulator after the column region forming step;
By diffusing impurities from the first surface, first conductivity type body regions and second conductivity type body regions shallower than the large trench groove are alternately formed in a plurality of semiconductor regions sandwiched between insulators of the large trench groove. A body region forming process;
From the first side,
In the second conductivity type body region, the width is narrower than the first conductivity type column region below the second conductivity type body region, deeper than the second conductivity type body region, and shallower than the large trench groove. Forming a first small trench groove that does not contact,
In the region including the boundary between the first conductivity type body region and the insulator of the large trench groove, the biting width to the first conductivity type body region side is smaller than the thickness of the second conductivity type column region, A small trench groove forming step of forming a second small trench groove having a biting width smaller than the width of the large trench groove and deeper than the first conductivity type body region and shallower than the large trench groove;
Forming an insulated gate electrode in the first and second small trench grooves;
By diffusing impurities from the first surface,
Forming a second conductivity type source region shallower than the first conductivity type body region in a portion of the first conductivity type body region facing the insulated gate electrode;
And a source region forming step of forming a first conductivity type source region shallower than the second conductivity type body region in a portion facing the insulated gate electrode in the second conductivity type body region. Method.