JP2008066657A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造技術に関し、特に、大電力増幅素子などの大電流を取り扱う半導体素子を備えた半導体装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technology that is effective when applied to a semiconductor device including a semiconductor element that handles a large current such as a large power amplifying element.
近年、GSM(Global System for Mobile Communications)方式、PCS(Personal Communication Systems)方式、PDC(Personal Digital Cellular)方式、CDMA(Code Division Multiple Access)方式といった通信方式に代表される移動体通信装置(例えば携帯電話)が世界的に普及している。 In recent years, mobile communication devices represented by communication systems such as GSM (Global System for Mobile Communications) system, PCS (Personal Communication Systems) system, PDC (Personal Digital Cellular) system, and CDMA (Code Division Multiple Access) system (for example, mobile phones) Phone) is widespread worldwide.
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給するRF(Radio Frequency)モジュール、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池(バッテリー)で構成される。 In general, this type of mobile communication device uses an antenna that radiates and receives radio waves, an RF (Radio Frequency) module that amplifies a power-modulated high-frequency signal and supplies it to the antenna, and processes the high-frequency signal received by the antenna. Receiving section, a control section for performing these controls, and a battery (battery) for supplying a power supply voltage thereto.
RFモジュールを構成するモノシリック・マイクロ波集積回路(以下、「MMIC;Monolithic Microwave Integrated Circuits」という)は、例えば、ガリウムヒ素(GaAs)やシリコン(Si)などの半導体基板にトランジスタなどの能動素子(大電力増幅素子)と受動素子(抵抗、容量、コイル、伝送線路)、更には信号分配・合成回路などの受動機能回路を、半導体製造プロセスによって一括的かつ一体的に製作して実現するマイクロ波・ミリ波帯の高周波回路である。 Monolithic microwave integrated circuits (hereinafter referred to as “MMIC: Monolithic Microwave Integrated Circuits”) that constitute an RF module are, for example, active devices (such as transistors) on a semiconductor substrate such as gallium arsenide (GaAs) or silicon (Si). Microwave / power amplifiers) and passive devices (resistors, capacitors, coils, transmission lines), and passive functional circuits such as signal distribution / combination circuits, which are manufactured collectively and integrally through a semiconductor manufacturing process This is a millimeter wave band high frequency circuit.
能動素子においては、MMICを構成するような大電力増幅素子などの大電流を取り扱う半導体素子(パワー半導体素子)と、DRAM(Dynamic Random Access Memory)や電気的書き込みおよび消去が可能な不揮発性メモリ(EEPROM:Electrically Erasable Programmable Read Only Memory)などのメモリLSIに用いられる小電流を取り扱う半導体素子とに分類することができる。 In the active element, a semiconductor element (power semiconductor element) that handles a large current such as a large power amplifier element that constitutes an MMIC, a DRAM (Dynamic Random Access Memory), and a nonvolatile memory (electrical writing and erasing) It can be classified into semiconductor elements that handle small currents used in memory LSIs such as EEPROM (Electrically Erasable Programmable Read Only Memory).
ところで、小電流を取り扱う能動素子においては、基板裏面側にはバンプ電極を設け、表面側にパッド電極を設けた積層可能な構造を有する半導体チップが、特開平8−213427号公報(特許文献1)、特開2001−68618号公報(特許文献2)および特開2001−60654号公報(特許文献3)に開示されている。このうち特開平8−213427号公報(特許文献1)では、単位体積当たりの実装密度を高めることなどを目的とした半導体チップの構造が開示されている。
本発明者は、ヘテロ接合バイポーラトランジスタ(以下、「HBT;Hetero-junction Bipolar Transistor」という)などの大電力増幅素子(HPA;High Power Amplifier)を備えた半導体装置、RF(Radio Frequency)モジュールについて検討している。図14は本発明者が検討しているRFモジュールを構成する例えばMMICが形成された半導体チップ(以下、「チップ」という)100のレイアウト図である。図15はチップ100がモジュール基板114に配置された状態の断面図であり、図16は図15を要部拡大した断面図である。
The present inventor has studied a semiconductor device and an RF (Radio Frequency) module including a high power amplifier (HPA) such as a heterojunction bipolar transistor (hereinafter referred to as “HBT”). is doing. FIG. 14 is a layout diagram of a semiconductor chip (hereinafter referred to as “chip”) 100 on which, for example, an MMIC is formed, which constitutes the RF module studied by the present inventors. 15 is a cross-sectional view showing a state in which the
図14に示すように、チップ100を構成する例えばGaAs基板からなる半導体基板101の主面(素子形成面)には、大電力増幅素子であるHBT、受動素子である容量、抵抗およびコイルが形成されており、それぞれのレイアウトエリア126、127、128、129が示されている。また、チップ100においてはダイボンディング方式が採用されており、チップ100の外周側にワイヤボンディング用のパッド電極103aが配置されている。さらに、チップ100の発熱を放散するために、半導体基板101の裏面側から主面側へ貫通した穴に導体が埋め込まれてなる貫通電極であるViA107が配置されている。
As shown in FIG. 14, on the main surface (element formation surface) of a
このチップ100が、図15および図16に示すように、例えばAg(銀)ペーストなどのダイボンディング材116を用いてダイボンディングされるマウント方式によってモジュール基板114に配置される。したがって、RF信号の入出力はボンディングワイヤ119を通して行われ、大電流の流れる基準電位(GND)は、ViA107を通して、チップ100の裏面より、モジュール基板114側に流れる。また、チップ100の発熱、特に、HBTの発熱も同様に、ViA107を通してモジュール基板114側に放散される。なお、RFモジュールを構成するにあたり、モジュール基板114には、チップ100の他に、MMICに付随する回路を含むICチップなどが配置されている。
As shown in FIGS. 15 and 16, the
半導体基板101として用いているGaAs基板は、Si基板よりウエハ単価が高いため、GaAs基板からなるチップ100を用いるRFモジュールのコスト低減のために、チップ100のチップ面積のシュリンク化、RFモジュールへの実装面積の縮小化が検討されている。このようにRFモジュールへの実装面積の縮小化を図ることができれば、RFモジュールの小型化を実現することができる。
Since the GaAs substrate used as the
しかしながら、ダイボンディング方式を採用する場合、ボンディングワイヤの寄生インダクタ成分が大きく、この寄生インダクタのため特性の劣化を引き起こす。すなわち、ボンディングワイヤを含む配線の引き回しのインダクタが増加してしまうため、図14に示したようなHBTと共に同一チップ100に形成されている受動素子(容量、抵抗、コイル)を別のチップに配置すること、すなわちHBTを含むチップの他に、受動素子を含む別のチップを配置することができない。このため受動素子は、大電力増幅素子であるHBTと共に、チップ100に内蔵しなければならない。このためチップシュリンクを難しいものとしている。
However, when the die bonding method is adopted, the parasitic inductor component of the bonding wire is large, and this parasitic inductor causes deterioration of characteristics. That is, since the number of inductors for wiring including bonding wires increases, passive elements (capacitors, resistors, coils) formed on the
また、チップ100は、大電力増幅素子であるHBTを含み、発熱が大きくなるため、ViA107を介してモジュール基板114に熱を放散しなければならない。このためチップ100のチップサイズは、ViA107を確保するために、大きいものとなってしまう。チップサイズが大きくなると、モジュール基板114内のチップ実装部がデッドスペースとなってしまい、RFモジュールの小型化を難しいものとしている。なお、本願において「デッドスペース」とは、HBTを含むチップ(チップ100)が配置されているレイアウトエリアに、他の能動素子などのチップが配置できない場合をいい、チップ積層化できればデッドスペースではない。
Further, since the
また、チップ100は、ViA107を通して大電流をモジュール基板114側に流すが、チップ100の裏面電極108を構成する例えばAu(金)からなるメッキ膜の厚さが薄い場合、エレクトロマイグレーションの問題が発生してしまう。この点に関してはメッキ膜を厚くすることで対応できるが、メッキ膜にAuを用いているので、コストが増大してしまう。
Further, the
また、ViA107を通して熱をモジュール基板114に放散しているが、その放熱効果が少ない場合、HBTの特性、信頼性に悪影響を与えることとなる。このため、ViA107を増やして放熱性を向上した場合、チップ面積が大きくなり、コストが増加してしまう。すなわち、特性・信頼性とコストとがトレードオフの関係となっている。
In addition, heat is dissipated through the ViA 107 to the
一方、ダイボンディング方式ではなく、上記特許文献1〜3にも示されたようなバンプ(BUMP)方式を採用することも考えられる。例えば、HBTなどが形成されたチップは、モジュール基板にフリップチップ方式によって実装されるが、大電流を取り扱う半導体素子であるHBTの発する電磁波ノイズの影響を受ける場合、他の素子などは同一のレイアウトエリア内に配置することができない。すなわち、小電流を取り扱う半導体素子からの電磁波ノイズによって、他の素子には誤動作などの影響を与えにくいため、小電流を取り扱う半導体素子の同一レイアウトエリア内に、他の素子を配置することができるが、電磁波ノイズの影響を受ける場合、大電流を取り扱う半導体素子の同一レイアウトエリア内に、他の素子を配置することができない。このためHBTが形成されたチップの外側に他の素子などが配置されることとなり、チップ実装部はデッドスペースとなってしまい、RFモジュールの小型化を難しいものとしている。
On the other hand, it is also conceivable to adopt a bump (BUMP) system as shown in
一般に、バンプ方式が採用されるチップには、大電流を取り扱うことができる大電流増幅素子であるHBTなどの半導体素子ではなく、小電流を取り扱う半導体素子が形成される。この小電流の半導体素子からの電磁波ノイズは、他の素子に影響を与えにくい。このため上記特許文献1〜3にも示されたような技術では、HBTの発する他の素子への電磁波ノイズの影響を考慮した場合、本発明者が検討している大電流増幅素子であるHBTを含むチップに採用することはできない。
In general, in a chip adopting a bump method, a semiconductor element that handles a small current is formed instead of a semiconductor element such as an HBT that is a large current amplifying element capable of handling a large current. The electromagnetic wave noise from the semiconductor element having a small current hardly affects other elements. For this reason, in the techniques as shown in the
本発明の目的は、大電力増幅素子を含む半導体装置の製品コストの低減、信頼性の向上および素子特性の向上をすることのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of reducing the product cost, improving the reliability, and improving the element characteristics of a semiconductor device including a large power amplifying element.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明による半導体装置は、GaAs基板からなる半導体基板の主面に形成された大電力増幅素子であるHBTと、半導体基板の裏面に形成された裏面電極と、裏面電極と電気的に接続され、半導体基板の裏面に形成されたバンプ電極とを有しており、信号用バンプ電極の周囲を除く半導体基板の裏面の全面に、基準電位供給用バンプ電極と電気的に接続されている裏面電極が形成されている。 The semiconductor device according to the present invention is electrically connected to the HBT, which is a high power amplifying element formed on the main surface of a semiconductor substrate made of a GaAs substrate, the back electrode formed on the back surface of the semiconductor substrate, and the back electrode. A back electrode electrically connected to the reference potential supply bump electrode on the entire back surface of the semiconductor substrate excluding the periphery of the signal bump electrode. Is formed.
また、本発明による半導体装置の製造方法は、まず、(a)半導体基板の主面に大電力増幅素子を形成する。次いで、(b)半導体基板の主面上に大電力増幅素子と電気的に接続される信号用パッド電極および基準電位供給用パッド電極を含む複数のパッド電極を形成する。次いで、(c)半導体基板に半導体基板の裏面側から複数のパッド電極のそれぞれの裏面に達する複数の貫通穴を形成する。次いで、(d)複数の貫通穴に導体を充填して複数の貫通電極を形成する。次いで、(e)半導体基板の裏面の全面を覆い、複数の貫通電極と接触する導体膜を形成する。次いで、(f)複数の貫通電極と導体膜を介して、信号用パッド電極と電気的に接続される信号用バンプ電極、および基準電位供給用パッド電極と電気的に接続される基準電位供給用バンプ電極を含む複数のバンプ電極を形成する。その際、工程(e)の後に、信号用バンプ電極の周囲の導体膜を除去するものである。 In the method of manufacturing a semiconductor device according to the present invention, first, (a) a high power amplifying element is formed on the main surface of the semiconductor substrate. Next, (b) a plurality of pad electrodes including a signal pad electrode and a reference potential supply pad electrode which are electrically connected to the high power amplifier element are formed on the main surface of the semiconductor substrate. Next, (c) a plurality of through holes are formed in the semiconductor substrate from the back surface side of the semiconductor substrate to the back surfaces of the plurality of pad electrodes. Next, (d) a plurality of through electrodes are formed by filling a plurality of through holes with a conductor. Next, (e) a conductor film that covers the entire back surface of the semiconductor substrate and contacts the plurality of through electrodes is formed. Next, (f) a signal bump electrode electrically connected to the signal pad electrode and a reference potential supply pad electrically connected to the reference potential supply pad electrode through a plurality of through electrodes and a conductor film A plurality of bump electrodes including the bump electrodes are formed. At that time, after the step (e), the conductor film around the signal bump electrode is removed.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
本発明によれば、大電力増幅素子を含む半導体装置の製品コストの低減、信頼性の向上および特性の向上をすることができる。 According to the present invention, it is possible to reduce the product cost, improve the reliability, and improve the characteristics of a semiconductor device including a large power amplifying element.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、発明の内容を理解し易くするために、平面図であっても、ハッチングを付す場合がある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted. Further, in order to facilitate understanding of the contents of the invention, even a plan view may be hatched.
(実施の形態1)
本発明の実施の形態1では、半導体チップ(以下、「チップ」という)から構成される半導体装置について説明する。このチップには、RFモジュールのMMICを構成する大電流増幅素子であるHBTが形成されている。
(Embodiment 1)
In the first embodiment of the present invention, a semiconductor device including a semiconductor chip (hereinafter referred to as “chip”) will be described. In this chip, an HBT that is a large current amplifying element constituting the MMIC of the RF module is formed.
図1〜図3はそれぞれ本実施の形態1におけるチップ1Cの主面(素子形成面)側の平面図、裏面側の平面図、およびX−X線の断面図である。なお、図1および図2では、図3に示す保護膜4、10は取り除かれている。
1 to 3 are a plan view of the main surface (element forming surface) side of the
このチップ1Cは、図1〜図3に示すように、例えばGaAs基板からなる半導体基板(以下、「基板」という)1と、基板1の主面に形成された大電力増幅素子であるHBT(図示しない)とを有するものである。このGaAs基板に形成されたHBTは、Siデバイスと比較して、電子の走行時間が短くなりトランジスタの応答速度の増大、すなわち高周波動作が可能である。
As shown in FIGS. 1 to 3, the
また、チップ1Cは、図1に示すように、基板1の主面上にマトリクス状に配置、形成された複数のパッド電極3と、図2に示すように、その裏面上にマトリクス状に配置、形成された複数のバンプ電極13とを有している。複数のパッド電極3は、それぞれが複数のバンプ電極13と対応しており、電気的に接続されている。
Further, the
また、チップ1Cは、図3に示すように、基板1に形成され、基板1の裏面側から複数のパッド電極3のそれぞれの裏面に達する複数の貫通穴2と、複数の貫通穴2に導体が充填して形成された複数の貫通電極であるViA7と、複数のViA7と接触し、基板1の裏面を覆う導体膜からなる裏面電極8とを有している。
Further, as shown in FIG. 3, the
複数のViA7は、基板1の裏面側から基板1の主面上に配置された複数のパッド電極3のそれぞれの裏面に達する複数の貫通穴2を形成した後、貫通穴2側面に下地電極8aをスパッタなどにより形成し、さらに貫通穴2内を導電性で熱伝導率のよい導体で充填してなるものである。下地電極8aには、例えばPt(白金)/Ti(チタン)/Au(金)膜から構成される。Tiの代わりにCr(クロム)や、TiW(チタンタングステン)、Auの代わりにCu(銅)、Ni(ニッケル)などを適用することができる。また、ViA7の導体としては、メッキ法を用いたAuメッキ膜、Cuメッキ膜あるいはハンダなどから構成される。
The plurality of
また、裏面電極8は、複数のViA7を覆うように基板1の裏面の全面にスパッタなどで形成された例えばPt/Ti膜、その上にメッキ法で形成された例えばAu膜から構成され、さらにフォトリソグラフィおよびエッチング法を用いてパターニングされてなるものである。このためViA7と裏面電極8は接触している。Tiの代わりにCr(クロム)や、TiW(チタンタングステン)、Auの代わりにCu(銅)、Ni(ニッケル)などを適用することができる。また、Auメッキ膜の代わりに、Cuメッキ膜、Niメッキ膜、Crメッキ膜なども適用することができる。
Further, the
このように複数のパッド電極3は、ViA7および裏面電極8を介してそれぞれ複数のバンプ電極13と電気的に接続されることとなる。複数のパッド電極3には、大電力増幅素子であるHBTと電気的に接続される信号用パッド電極3aおよび基準電位(GND)供給用パッド電極3bが含まれている。また、複数のバンプ電極13には、信号用パッド電極3aと電気的に接続される信号用バンプ電極13a、および基準電位供給用パッド電極3bと電気的に接続される基準電位供給用バンプ電極13bが含まれている。
As described above, the plurality of
裏面電極8は、前述したようにパターニングされたものであるが、信号用バンプ電極13aの周囲の導電膜(裏面電極8)が除去されてなるものである。このため基板1の裏面のほぼ全面に配置されている裏面電極8は、基準電位供給用バンプ電極13bと電気的に接続されている。一方、信号用バンプ電極13aの周囲の導電膜が除去されているので、信号用バンプ電極13aと基準電位供給用バンプ電極13bとは電気的に接続されていないこととなる。
The
ここで、基板1の裏面のほぼ全面に配置されている裏面電極8は、動作時に発生する電磁波ノイズを遮蔽するシールド膜となる。すなわち、基板1の裏面のほぼ全面に形成された裏面電極8が、基準電位(GND)と接続されてチップ1Cから発生する電磁波ノイズを遮断するというシールド効果を有することができる。
Here, the
また、基準電位(GND)のライン(電源ライン)の安定化は、素子特性に与える影響が大きい。このため電源ラインを可能な限り太くするなどの対策が必要となる。この点、チップ1Cの裏面全面に裏面電極8が設けられているので、電源ラインを安定化することができる。
Further, stabilization of the reference potential (GND) line (power supply line) has a great influence on the element characteristics. For this reason, it is necessary to take measures such as making the power line as thick as possible. In this respect, since the
図3に示すように、チップ1Cは、基板1の主面上に形成されたSiN膜、ポリイミド膜などからなる保護膜4を有しており、保護膜4に形成された開口部5によって、複数のパッド電極3の表面が露出するようになっている。また、チップ1Cは、保護膜10に形成された開口部11によって露出した裏面電極8を覆うように形成されたUBM(Under Bump Metal)12を有しており、チップ1Cでは、UBM12上にバンプ電極13が形成されている。バンプ電極13の材料としては、電気的特性を向上するためにはAuメッキが望ましいが、製品コストを低減するにはCuメッキあるいはハンダを適用することができる。なお、本実施の形態1では、パッド電極3には、開口部5を設けているが、裏面のバンプ電極13によりモジュール基板などと電気的に接続する場合は、開口部5は設けなくとも良い。
As shown in FIG. 3, the
図4はチップ1Cがモジュール基板14に配置された状態の断面図であり、図5は図4を要部拡大した断面図である。モジュール基板14には、その表面上に配線15および図示しない素子が形成されている。このモジュール基板14上の配線15にチップ1Cのバンプ電極13を接続させる。このように配線15には、バンプ電極13と対向して接続される電極が含まれている。
4 is a cross-sectional view showing a state in which the
ここで、図15および図16に示したダイボンディング方式によってモジュール基板114に搭載されたチップ100について以下に説明する。
Here, the
図15に示すように、モジュール基板114は、その表面上に配線115および図示しない受動素子(容量、抵抗、コイル)などが形成されている。チップ100は、ダイボンディング材116により、モジュール基板114上の基準電位(GND)供給用の電極となる配線115に配置(マウント)されている。すなわち、このモジュール基板114上の基準電位(GND)供給の電極となる配線115と、Agペーストからなるダイボンディング材116を介してチップ1Cの裏面電極108、パッド電極103bとが電気的に接続されている。また信号用の電極となる配線115にボンディングワイヤ119を介してチップ1Cのパッド電極103aとが電気的に接続されている。
As shown in FIG. 15, the
図16に示すように、ダイボンディング方式では、基板101の裏面側から主面側を貫通する貫通穴102をダイボンディング材116が充填しきらないため空洞部117が形成されている。このためパッド電極103bから配線115への電流は、ViA107の側面の導体膜からなる裏面電極108を通してモジュール基板114の基準電位(GND)供給用の電極となる配線115に流れる(経路118)。
As shown in FIG. 16, in the die bonding method, the
ViA107を流れる電流は、裏面電極108の厚さ(t)に制限される。大電力増幅素子であるHBTにおいては、大電流を流すためエレクトロマイグレーション対策として、裏面電極108を構成する導体膜の厚さを厚くする必要がある。このため、裏面電極108の導電膜は、例えば5〜10μm程度のAuメッキ膜が適用される。また、GaAs基板からなる基板101および空洞部117は、熱伝導率が非常に低いため、チップ100の発熱も裏面電極108を介してリレーモジュール114へ放散させにくくさせるものである。すなわち、放熱性も導体膜からなる裏面電極108の厚さ(t)に依存し、薄くなるに従い、放熱性も低下してしまう。また、裏面電極108には電気抵抗、熱伝導率の観点からAuを用いることが望ましい。したがって、裏面電極108にAuメッキ膜を用いた場合においては、膜厚(t)を厚くするに従い放熱性が向上する一方で、Auは高価であるため、製品コストが高くなるというトレードオフの関係がある。
The current flowing through the
しかしながら、本発明では、図4および図5に示すように、貫通穴2は導体によって充填されているため、ViA7の側壁だけでなく、ViA7全体でパッド電極3から配線15へ電流を流すことができる(経路18)。したがって、エレクトロマイグレーションの耐性は格段に向上する。また、同様にViA7全体で熱を放散するため、放熱効果も向上する。
However, in the present invention, as shown in FIGS. 4 and 5, since the through
また、図16に示したように、ダイボンディング方式では、電気抵抗、熱伝導率のため、裏面電極108にAuメッキ膜を用いている。しかしながら、本発明では、図4および図5に示したように、電流も熱もViA7およびバンプ電極13を通してモジュール基板14へ流れる(経路18)。また、エレクトロマイグレーション耐性のために裏面電極108の膜厚を厚くする必要もない。このため、裏面電極8に高価なAuメッキ膜を用いる必要がない。すなわち、安価なCrメッキ膜やNiメッキ膜を用いることができ、製品コストを低減することができる。
Further, as shown in FIG. 16, in the die bonding method, an Au plating film is used for the
また、図15に示したように、ダイボンディング方式では、基準電位供給用のパッド電極103b以外の信号用のパッド電極103aはワイヤボンディング接続のため、パッド電極103b以外はボンディングワイヤ119を通って熱が逃げることになる。このため、ダイボンディング方式は放熱性が悪い。しかしながら、本発明では、図4に示したように、全てのパッド電極3が、バンプ電極13と接続され、ViA7を通して熱の逃げる経路18が多くなり、チップ1Cの放熱性が向上する。これによって、半導体装置の特性は安定し、信頼性も向上する。
Further, as shown in FIG. 15, in the die bonding method, the
次に、図1〜図3に示したチップ1Cの製造方法について図6〜図11を参照して説明する。図6〜図11は製造工程中の半導体チップ1Cを模式的に示す断面図である。なお、チップ1Cを構成する基板1の主面には大電力増幅素子であるHBTが形成されることとなるが、周知の製造方法によって形成されるため、その説明は省略し、その工程以降について説明する。
Next, a manufacturing method of the
基板1の主面に大電力増幅素子であるHBT(図示しない)を形成した後、図6に示すように、スパッタ法によって基板1の主面上に導体膜を堆積した後、フォトリソグラフィおよびエッチング技術を用いてパッド電極3を形成する。基板1は例えば絶縁性のGaAs基板からなり、その厚さは例えば625nm程度である。また、パッド電極3には、HBTと電気的に接続される信号用パッド電極3aおよび基準電位供給用パッド電極3bが含まれている。
After forming HBT (not shown) which is a high power amplification element on the main surface of the
続いて、図7に示すように、基板1の主面上に、まず保護テープ31を貼り付け、さらにワックス材32を塗布した後、石英ガラス基板33を貼り付ける。これらは基板1への研磨などの工程を行い易くするために行うものである。次いで、基板1の裏面に対して研削を行い、さらに面取りするためのエッチングを行う。次いで、フォトリソグラフィおよびエッチング技術を用いて基板1に裏面側からパッド電極3の裏面に達する貫通穴2を形成する。エッチングには、ウエットエッチングおよびドライエッチングが行われる。
Subsequently, as shown in FIG. 7, a
続いて、図8に示すように、貫通穴2の側壁および基板1の裏面上に下地電極8aを形成する。下地電極8aは、スパッタ法を用いた例えばPt/Ti/Au膜からなる。なお、Auの代わりにCuやNi、Crであっても構わない。次いで、貫通穴2に導体を充填して貫通電極であるViA7を形成する。
Subsequently, as shown in FIG. 8, the
この貫通穴2の充填には例えばハンダをプリント印刷して行う。その際、下地電極8aを形成した後、貫通穴2を埋め込むように基板1の裏面全面にハンダを付け(印刷)した後、リフトオフで貫通穴2に埋め込まれたハンダ以外を除去するものである。
The filling of the through
また、プリント印刷ではなく、メッキ法を用いても良い。その際、貫通穴2の内側に導体を充填して貫通電極であるViA7を形成する。なお、メッキ法による貫通穴2を充填する導体は、高価なAuでは無くとも、NiあるいはCu、Alなどのメッキ膜として形成することもできる。また、メッキ膜としてCuを用いる場合、そのままメッキをし続けることで、Cuからなるバンプ電極13を形成しても良い。
Further, instead of print printing, a plating method may be used. At that time, a conductor is filled inside the through
続いて、図9に示すように、基板1の裏面全面を覆い、ViA7と接触する導体膜からなる裏面電極8を形成する。具体的には、ViA7を形成した後、再度スパッタ法を用いてPt/Ti/Au膜を形成した後、メッキ法によってメッキ膜を形成する。このメッキ膜は、本発明者が検討したダイボンディング方式ではAuメッキ膜を用いる必要があったが、本発明ではAuより安価なCu、Ni、Crなどの金属から形成しても良い。Auメッキ膜を裏面電極8に用いない場合、前述したようにエレクトロマイグレーションの耐性や放熱性などは低下せず、Auメッキ膜を用いた場合に対して製品コストを低減することができる。
Subsequently, as shown in FIG. 9, a
続いて、図10に示すように、フォトリソグラフィおよびエッチング技術を用いて信号用バンプ電極13a(図示せず)の周囲の導体膜からなる裏面電極8を除去する(パターニングする)。このため裏面電極8は基準電位供給用パッド電極3b(基準電位供給用バンプ電極13b)にだけ接続されることとなる。
Subsequently, as shown in FIG. 10, the
このように、基板1の裏面のほぼ全面に形成された裏面電極8が、基準電位(GND)と接続されてチップ1Cから発生する電磁波ノイズを遮断するというシールド効果を有することができる。
As described above, the
また、基準電位(GND)のライン(電源ライン)の安定化は、素子特性に与える影響が大きい。このため電源ラインを可能な限り太くするなどの対策が必要となる。この点、チップ1Cの裏面全面に裏面電極8が設けられているので、電源ラインを安定化することができる。
Further, stabilization of the reference potential (GND) line (power supply line) has a great influence on the element characteristics. For this reason, it is necessary to take measures such as making the power line as thick as possible. In this respect, since the
次いで、基板1の裏面全面を覆う例えばポリイミド膜からなる保護膜10を堆積した後、その保護膜10にViA7の周辺領域を開口する開口部11を形成して、裏面電極8を露出する。次いで、露出された裏面電極8を覆うように、メッキ法を用いて例えばAuメッキ膜からなるUBM(Under Bump Metal)12が形成される。
Next, after depositing a
続いて、図11に示すように、UBM12上にバンプ電極13を形成する。すなわち、貫通電極であるViA7および導体膜からなる裏面電極8を介して、信号用パッド電極3aと電気的に接続される信号用バンプ電極13aおよび基準電位供給用パッド電極3bと電気的に接続される基準電位供給用バンプ電極13bを形成する。
Subsequently, as shown in FIG. 11,
次いで、ガラス基板33、ワックス材32およびほぼテープを除去した後、基板1の主面全面を覆うように、例えばポリイミド膜からなる保護膜4を堆積し、パッド電極3の表面が露出するように、保護膜4に開口部5を形成する。これにより、図3に示したような半導体チップ1Cが略完成する。
Next, after removing the
このようなチップ1Cは、エレクトロマイグレーション耐性が向上することによって、信頼性が向上し、また製品コストが低減される。すなわち、チップ1Cは、ViA7の側面で電流を流すのではなく、ViA7全体で電流を流すことができる。また、チップ1Cは、マイグレーション対策のために裏面電極8のメッキ膜を厚くせずに済み、また高価なAuを用いなくとも良い。
Such a
また、チップ1Cは放熱性が向上することによって、増幅特性が向上し、また信頼性が向上し、さらには製品コストが低減される。すなわち、チップ1Cは、ViA7の側面で熱を逃がすのではなく、ViA7全体で熱を逃がすことができる。また、チップ1Cは、放熱パスとしてのViA7を多く配置することができる。また、チップ1Cは、熱勾配が小さくなると特性が安定する。また、HBTの接合温度Tjが低くなり、信頼性が向上する。このため、裏面電極8に熱伝導度の高いAuメッキ膜を用いなくとも良い。
Further, the heat dissipation of the
(実施の形態2)
本実施の形態2では、前記実施の形態1で示した構造のチップを用いた積層チップ構造について説明する。
(Embodiment 2)
In the second embodiment, a laminated chip structure using the chip having the structure shown in the first embodiment will be described.
前述したように、図14には、本発明者が検討しているRFモジュールを構成する例えばMMICが形成されたチップ100のレイアウトが示されている。チップ100を構成するGaAs基板からなる半導体基板101の主面には、大電力増幅素子であるHBT、受動素子である容量、抵抗およびコイルが形成されており、それぞれのレイアウトエリア126、127、128、129が示されている。また、チップ100においてはダイボンディング方式が採用されており、チップ100の外周側にワイヤボンディング用のパッド電極103が配置されている。さらに、100チップの発熱を放散するために、基板の裏面側から主面側へ貫通した穴に導体が埋め込まれてなる貫通電極であるViA107が配置されている。
As described above, FIG. 14 shows the layout of the
図14ではMMICを1つのチップ100から構成しているが、この大電力増幅素子であるHBTおよび受動素子を含んでなるMMICを本実施の形態2では、図12に示すようなHBTを含むチップ1Cと、受動素子を含むチップ51Cとを、図13に示すような積層チップ構造で構成している。また、図13では、積層チップ構造を適用し、2つのチップ1C、51Cがモジュール基板14に配置(マウント)された状態も併せて示している。
In FIG. 14, the MMIC is composed of one
図12(a)に示すように、チップ1Cの主面のHBTレイアウトエリア26には、HBTが形成されている。このチップ1Cは、前記実施の形態1で説明した場合と同様のチップであり、またチップ1Cを構成する基板1は、絶縁性のGaAs基板からなる。このチップ1Cは、基板1の主面上に形成されたパッド電極3と、基板1に形成され、基板1の裏面側からパッド電極3のそれぞれの裏面に達する貫通穴2と、貫通穴2に導体が充填して形成された貫通電極であるViA7と、ViA7と接触し、基板1の裏面を覆う導体膜から構成される裏面電極8と、ViA7とはそれぞれ導体膜を間にして形成されたバンプ電極13とを有している。パッド電極3には、大電力増幅素子であるHBTと電気的に接続される信号用パッド電極3aおよび基準電位供給用パッド電極3bが含まれており、バンプ電極13には、裏面電極8およびViA7を介して信号用パッド電極3aと電気的に接続される信号用バンプ電極13aと、裏面電極8およびViA7を介して基準電位供給用パッド電極3bと電気的に接続される基準電位供給用バンプ電極13bとが含まれている。この信号用バンプ電極13aの周囲を除く基板1の裏面の全面では、裏面電極8が形成されている。
As shown in FIG. 12A, an HBT is formed in the
また、図12(b)に示すように、チップ51Cの主面の容量レイアウトエリア27、抵抗レイアウトエリア28およびコイルレイアウトエリア29のそれぞれには、容量、抵抗およびコイルが形成されている。このチップ51を構成する基板51は、導電性のSi基板からなる。また、このチップ51Cは基板51の主面上に形成され、受動素子(容量、抵抗およびコイル)と電気的に接続される複数のパッド電極53を有している。このように、受動素子をGaAs基板より安価なSi基板でIPD(Integrated Passive Device)として形成することもできる。
As shown in FIG. 12B, capacitors, resistors, and coils are formed in the
また、チップ51Cは、図13に示すように、基板51の主面上に形成されたポリイミド膜などからなる保護膜54を有しており、保護膜54に形成された開口部によってパッド電極53の表面が露出するようになっている。また、チップ51Cは、保護膜60に形成された開口部によって露出したパッド電極58にバンプ電極63が接続して形成されている。バンプ電極63の材料としては、電気的特性を向上するためにはAuメッキが望ましいが、製品コストを低減するにはCuメッキあるいはハンダを適用することができる。このバンプ電極63とパッド電極53とは、基板51の裏面側からパッド電極53の裏面に達する貫通穴に導体が充填して形成されたViA57を介して電気的に接続されている。
Further, as shown in FIG. 13, the
図13に示すように、チップ1Cとチップ51Cとは、パッド電極53が、それぞれ基準電位供給用バンプ電極13bおよび信号用バンプ電極13aと対向して接続されて、積層チップ構造となっている。すなわち、受動素子および受動素子と電気的に接続されるパッド電極53とを備えた基板51上に基板1を配置し、基板51の複数のパッド電極53をそれぞれ複数のバンプ電極13と対向して接続する。これによって、積層チップ構造となっている。
As shown in FIG. 13, the
また、モジュール基板14には、図13に示すように、その表面上に配線15および図示しない素子が形成されている。このモジュール基板14上の配線15にチップ51Cのバンプ電極63を接続させる。このように配線15には、バンプ電極63と対向して接続される電極が含まれている。
Further, as shown in FIG. 13, the
このようなチップ1Cは、ViA57が形成されたSi基板から構成されるチップ51Cと合わせて、積層チップ構造を構成することができ、モジュールの小型化を図ることができる。すなわち、チップ1Cは、裏面電極8がシールドの役割を果たすので、チップの積層化が可能となる。また、チップ1Cのバンプ電極13bは、チップ51CのViA57を介してモジュール基板14の配線15と接続されているため、チップ1Cに形成されているHBTの大電流を流すことができる。また、裏面電極8がシールドの役割を果たすので、電磁波ノイズの影響を考えずに、チップ1Cとモジュール基板14との間に、チップ51Cを配置することができる。
Such a
また、図14に示したようにGaAs基板からなる1つのチップ100にHBTおよび受動素子を形成するのではなく、HBTと受動素子とを別々のチップで構成することで、高価なGaAs基板からなるチップをシュリンクすることができる。すなわち、HBTをGaAs基板からなるチップ1Cに形成し、受動素子をそのGaAs基板ではなく、Si基板からなるチップ51Cに形成することによって、高価なGaAs基板からなるチップをシュリンクすることができ、さらに製品コストを低減することができる。また、積層チップ構造にすることによって、チップ1Cのバンプ電極13の近傍にチップ51Cの受動素子を配置することができるので、寄生インダクタを小さくすることができる。
Further, as shown in FIG. 14, the HBT and the passive element are not formed on one
また、図14に示したようなボンディング方式のチップ100ではなく、バンプ方式にすることにより、パッド電極103aを形成する必要がなくなり、チップシュリンクをすることができる。
Further, by adopting the bump system instead of the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば、前記実施の形態では、大電流を取り扱う半導体素子を絶縁性のGaAs基板に形成する場合について説明したが、そのような素子をSi基板に形成しても良い。この場合、裏面電極と接続する基準電位用のViAの側面には絶縁膜を設けず、信号用のViAの側面には絶縁膜を設ける。すなわち、基準電位用のViAは、Si基板とショートさせ、信号用のViAは絶縁膜でSi基板と切り離す。このため、電源ラインの安定化を図ることができる。 For example, in the above embodiment, the case where the semiconductor element that handles a large current is formed on the insulating GaAs substrate has been described, but such an element may be formed on the Si substrate. In this case, an insulating film is not provided on the side surface of the reference potential ViA connected to the back electrode, and an insulating film is provided on the side surface of the signal ViA. That is, the reference potential ViA is short-circuited to the Si substrate, and the signal ViA is separated from the Si substrate by the insulating film. For this reason, the power supply line can be stabilized.
また、例えば、前記実施の形態2では、GaAs基板からなる半導体チップおよびSi基板からなる半導体チップの2つの半導体チップから構成される積層チップ方式について説明したが、2つの半導体チップに限らず、3つ以上の半導体チップから構成される積層チップ方式にも適用することができる。 Further, for example, in the second embodiment, the laminated chip system composed of two semiconductor chips, that is, a semiconductor chip made of a GaAs substrate and a semiconductor chip made of a Si substrate has been described, but the invention is not limited to two semiconductor chips. The present invention can also be applied to a laminated chip system composed of two or more semiconductor chips.
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。 The present invention is widely used in the manufacturing industry for manufacturing semiconductor devices.
1 半導体基板(基板)
1C 半導体チップ(チップ)
2 貫通穴
3 パッド電極
3a 信号用パッド電極
3b 基準電位供給用パッド電極
4 保護膜
5 開口部
7 ViA
8 裏面電極
8a 下地電極
10 保護膜
11 開口部
12 UBM
13 バンプ電極
13a 信号用バンプ電極
13b 基準電位供給用バンプ電極
14 モジュール基板
15 配線
18 経路
26 HBTレイアウトエリア
27 容量レイアウトエリア
28 抵抗レイアウトエリア
29 コイルレイアウトエリア
31 保護テープ
32 ワックス材
33 ガラス基板
51 半導体基板(基板)
51C 半導体チップ(チップ)
53 パッド電極
54 保護膜
57 ViA
58 パッド電極
60 保護膜
63 バンプ電極
100 半導体チップ(チップ)
101 半導体基板
102 貫通穴
103a、103b パッド電極
104 保護膜
107 ViA
108 裏面電極
114 モジュール基板
115 配線
116 ダイボンディング材
117 空洞部
118 経路
119 ボンディングワイヤ
126 HBTレイアウトエリア
127 容量レイアウトエリア
128 抵抗レイアウトエリア
129 コイルレイアウトエリア
1 Semiconductor substrate (substrate)
1C Semiconductor chip (chip)
2 Through-
8 Back
13
51C Semiconductor chip (chip)
53
58
101
108
Claims (5)
前記半導体基板の主面に形成された大電力増幅素子と、
前記半導体基板の主面上に形成された複数のパッド電極と、
前記半導体基板に形成され、前記半導体基板の裏面側から前記複数のパッド電極のそれぞれの裏面に達する複数の貫通穴と、
前記複数の貫通穴に導体が充填して形成された複数の貫通電極と、
前記複数の貫通電極と接触し、前記半導体基板の裏面を覆う導体膜と、
前記複数の貫通電極とは前記導体膜を間にしてそれぞれ形成された複数のバンプ電極とを有し、
前記複数のパッド電極には、前記大電力増幅素子と電気的に接続される信号用パッド電極および基準電位供給用パッド電極が含まれており、
前記複数のバンプ電極には、前記導体膜および前記貫通電極を介して前記信号用パッド電極と電気的に接続される信号用バンプ電極と、前記導体膜および前記貫通電極を介して前記基準電位供給用パッド電極と電気的に接続される基準電位供給用バンプ電極とが含まれており、
前記信号用バンプ電極の周囲を除く前記半導体基板の裏面の全面に前記導体膜が形成されていることを特徴とする半導体装置。 A semiconductor substrate;
A high power amplifying element formed on the main surface of the semiconductor substrate;
A plurality of pad electrodes formed on the main surface of the semiconductor substrate;
A plurality of through holes formed in the semiconductor substrate and reaching the back surfaces of the plurality of pad electrodes from the back surface side of the semiconductor substrate;
A plurality of through electrodes formed by filling the plurality of through holes with a conductor; and
A conductor film in contact with the plurality of through electrodes and covering the back surface of the semiconductor substrate;
The plurality of through electrodes have a plurality of bump electrodes respectively formed with the conductor film interposed therebetween,
The plurality of pad electrodes include a signal pad electrode and a reference potential supply pad electrode that are electrically connected to the high power amplification element,
The plurality of bump electrodes include a signal bump electrode electrically connected to the signal pad electrode through the conductor film and the through electrode, and the reference potential supply through the conductor film and the through electrode. And a reference potential supply bump electrode electrically connected to the pad electrode,
The semiconductor device, wherein the conductor film is formed on the entire back surface of the semiconductor substrate except the periphery of the signal bump electrode.
前記大電力増幅素子は、第1半導体チップの主面に形成されており、
前記受動素子は、第2半導体チップの主面に形成されており、
前記第1半導体チップは、
(a1)第1半導体基板と、
(a2)前記第1半導体基板の主面上に形成された複数の第1パッド電極と、
(a3)前記半導体基板に形成され、前記半導体基板の裏面側から前記複数の第1パッド電極のそれぞれの裏面に達する複数の貫通穴と、
(a4)前記複数の貫通穴に導体が充填して形成された複数の貫通電極と、
(a5)前記複数の貫通電極と接触し、前記第1半導体基板の裏面を覆う導体膜と、
(a6)前記複数の貫通電極とは前記導体膜を間にしてそれぞれ形成された複数のバンプ電極とを有し、
前記複数の第1パッド電極には、前記大電力増幅素子と電気的に接続される信号用パッド電極および基準電位供給用パッド電極が含まれており、
前記複数のバンプ電極には、前記導体膜および前記貫通電極を介して前記信号用パッド電極と電気的に接続される信号用バンプ電極と、前記導体膜および前記貫通電極を介して前記基準電位供給用パッド電極と電気的に接続される基準電位供給用バンプ電極とが含まれており、
前記信号用バンプ電極の周囲を除く前記半導体基板の裏面の全面に前記導体膜が形成されており、
前記第2半導体チップは、
(b1)第2半導体基板と、
(b2)前記第2半導体基板の主面上に形成され、前記受動素子と電気的に接続される複数の第2パッド電極とを有し、
前記複数の第2パッド電極は、それぞれ前記基準電位供給用バンプ電極および前記信号用バンプ電極と対向して接続されていることを特徴とする半導体装置。 A semiconductor device including a high power amplifier circuit configured to include a high power amplifier element and a passive element,
The high power amplifying element is formed on the main surface of the first semiconductor chip,
The passive element is formed on the main surface of the second semiconductor chip,
The first semiconductor chip is
(A1) a first semiconductor substrate;
(A2) a plurality of first pad electrodes formed on the main surface of the first semiconductor substrate;
(A3) a plurality of through holes that are formed in the semiconductor substrate and reach the back surfaces of the plurality of first pad electrodes from the back surface side of the semiconductor substrate;
(A4) a plurality of through electrodes formed by filling the plurality of through holes with a conductor;
(A5) a conductor film that contacts the plurality of through electrodes and covers the back surface of the first semiconductor substrate;
(A6) The plurality of through electrodes include a plurality of bump electrodes formed with the conductor film interposed therebetween,
The plurality of first pad electrodes include a signal pad electrode and a reference potential supply pad electrode that are electrically connected to the high power amplifier element,
The plurality of bump electrodes include a signal bump electrode electrically connected to the signal pad electrode through the conductor film and the through electrode, and the reference potential supply through the conductor film and the through electrode. And a reference potential supply bump electrode electrically connected to the pad electrode,
The conductor film is formed on the entire back surface of the semiconductor substrate excluding the periphery of the signal bump electrode,
The second semiconductor chip is
(B1) a second semiconductor substrate;
(B2) having a plurality of second pad electrodes formed on the main surface of the second semiconductor substrate and electrically connected to the passive element;
The semiconductor device, wherein the plurality of second pad electrodes are connected to face the reference potential supply bump electrode and the signal bump electrode, respectively.
(b)前記半導体基板の主面上に前記大電力増幅素子と電気的に接続される信号用パッド電極および基準電位供給用パッド電極を含む複数のパッド電極を形成する工程と、
(c)前記半導体基板に前記半導体基板の裏面側から前記複数のパッド電極のそれぞれの裏面に達する複数の貫通穴を形成する工程と、
(d)前記複数の貫通穴に導体を充填して複数の貫通電極を形成する工程と、
(e)前記半導体基板の裏面の全面を覆い、前記複数の貫通電極と接触する導体膜を形成する工程と、
(f)前記複数の貫通電極と前記導体膜を介して、前記信号用パッド電極と電気的に接続される信号用バンプ電極、および前記基準電位供給用パッド電極と電気的に接続される基準電位供給用バンプ電極を含む複数のバンプ電極を形成する工程とを有し、
前記工程(e)の後、前記信号用バンプ電極の周囲の前記導体膜を除去することを特徴とする半導体装置の製造方法。 (A) forming a high power amplifying element on the main surface of the semiconductor substrate;
(B) forming a plurality of pad electrodes including a signal pad electrode and a reference potential supply pad electrode electrically connected to the high power amplification element on the main surface of the semiconductor substrate;
(C) forming a plurality of through holes in the semiconductor substrate from the back surface side of the semiconductor substrate to the respective back surfaces of the plurality of pad electrodes;
(D) filling the plurality of through holes with a conductor to form a plurality of through electrodes;
(E) forming a conductor film that covers the entire back surface of the semiconductor substrate and contacts the plurality of through electrodes;
(F) A signal bump electrode electrically connected to the signal pad electrode and a reference potential electrically connected to the reference potential supply pad electrode through the plurality of through electrodes and the conductor film Forming a plurality of bump electrodes including a supply bump electrode,
After the step (e), the conductor film around the signal bump electrode is removed.
前記工程(g)では、前記基板の前記複数の電極をそれぞれ前記複数のバンプ電極と対向して接続することを特徴とする請求項3記載の半導体装置の製造方法。 (G) further including a step of disposing the semiconductor substrate on a substrate provided with a passive element and a plurality of electrodes electrically connected to the passive element;
4. The method of manufacturing a semiconductor device according to claim 3, wherein in the step (g), the plurality of electrodes of the substrate are respectively connected to face the plurality of bump electrodes.
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