JP2008052864A - 半導体装置 - Google Patents

Abstract

【課題】 半導体装置における通常モードと特殊モードとの混載をコストの増大および特殊モードへの誤移行の危険性を回避して実現する。
【解決手段】 短パルス除去回路（１１）は、外部制御信号（／ＣＥ）について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを除去して内部制御信号（／ＣＥＩ）として出力する。短パルス検出回路（１２）は、外部制御信号について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを検出する。内部回路（１３）は、通常モードおよび特殊モードを有し、外部制御信号に代えて内部制御信号に応じて動作する。内部回路は、短パルス検出回路による活性パルスの検出に応答して通常モードから特殊モードに移行し、短パルス検出回路による非活性パルスの検出に応答して特殊モードから通常モードに移行する。
【選択図】 図１

Description

本発明は、通常モードと特殊モードとを混載した半導体装置に関する。

一般に、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置では、通常モードと特殊モード（例えば、内部回路の動作テストを実施するためのテストモード）とが混載される場合、内部回路の通常モードから特殊モードへの移行は、以下に示すような手段により実現されている。
第１の実現手段では、通常モードから特殊モードへの移行要求を示す信号を入力するための特殊な外部端子を新たに追加し、その外部端子を介して供給される信号に応答して内部回路が通常モードから特殊モードに移行するように半導体装置を構成する。第２の実現手段では、予め決められた条件（アクセス先やアクセス順序等）を満たすアクセス動作が実施された場合に内部回路が通常モードから特殊モードに移行するように半導体装置を構成する。

また、特許文献１には、半導体集積回路装置におけるテストモードの誤エントリを確実に防止するための技術が開示されている。
特開２０００−２１５６９５号公報

第１の実現手段を採用する場合、新たなパッドやＥＳＤ（Electro Static Discharge）保護素子等を追加する必要があり、半導体装置のチップ面積が増大してしまう。また、第１の実現手段を採用する場合、端子数の多いパッケージを新たに採用する必要があるため、半導体装置の実装面積が増大する、あるいは別の半導体装置との置き換えが困難になる等の問題が発生してしまう。このように、第１の実現手段を採用する場合、半導体装置のチップ面積が増大するうえにパッケージを変更する必要もあるため、コストが増大してしまう。また、第２の実現手段を採用する場合、チップ面積等での不利はないが、内部回路が通常モードでの動作中に誤って特殊モードに移行してしまう可能性がある。

本発明は、このような問題点に鑑みてなされたものであり、半導体装置における通常モードと特殊モードとの混載をコストの増大および特殊モードへの誤移行の危険性を回避して実現することを目的とする。

本発明の第１形態では、半導体装置は、短パルス除去回路、短パルス検出回路および内部回路を備えて構成される。短パルス除去回路は、外部制御信号について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを除去して内部制御信号として出力する。短パルス検出回路は、外部制御信号について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを検出する。内部回路は、通常モードおよび特殊モードを有し、外部制御信号に代えて内部制御信号に応じて動作する。内部回路は、短パルス検出回路による活性パルスの検出に応答して通常モードから特殊モードに移行し、短パルス検出回路による非活性パルスの検出に応答して特殊モードから通常モードに移行する。例えば、特殊モードは、内部回路の動作テストを実施するためのテストモードである。

以上のような構成の半導体装置では、外部制御信号において第１所定時間より短いパルス幅の活性パルスが発生すると内部回路が通常モードから特殊モードに移行し、外部制御信号において第１所定時間より短いパルス幅の非活性パルスが発生すると内部回路が特殊モードから通常モードに移行する。また、内部回路は外部制御信号に代えて内部制御信号（外部制御信号について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを除去した信号）に応じて動作するため、外部制御信号において第１所定時間より短いパルス幅の活性パルスおよび非活性パルスが発生したとしても内部回路の動作に影響を及ぼすことはない。

このように、内部回路の動作を制御するために設けられる外部制御信号を利用して内部回路のモード移行を実現することで、モード移行要求を示す信号を入力するための特殊な外部端子を不要にでき、その結果、パッケージを変更する必要もなくなる。また、外部制御信号を利用して内部回路のモード移行を実現することで、予め決められた条件を満たす動作が実施されたときに内部回路のモードを移行させる場合に比べて、内部回路の通常モードから特殊モードへの誤移行の可能性を低く抑えることができる。このため、半導体装置における通常モードと特殊モードとの混載をコストの増大および特殊モードへの誤移行の危険性を回避して実現できる。

本発明の第１形態における好ましい例では、短パルス検出回路は、第１遅延回路、第２遅延回路、カスコード回路およびラッチ回路を備えて構成される。第１遅延回路は、第１所定時間より短い第２所定時間だけ外部制御信号を遅延させて第１遅延制御信号として出力する。第２遅延回路は、第１所定時間より短く第２所定時間より長い第３所定時間だけ外部制御信号を遅延させて第２遅延制御信号として出力する。カスコード回路は、複数のｐ型トランジスタおよび複数のｎ型トランジスタを備えて構成される。複数のｐ型トランジスタは、外部制御信号と第１遅延制御信号の反転信号と第２遅延制御信号とに対応して高電位電源線と出力ノードとの間で直列に接続され、対応する信号を制御端子で受ける。複数のｎ型トランジスタは、外部制御信号と第１遅延制御信号の反転信号と第２遅延制御信号とに対応して低電位電源線と出力ノードとの間で直列に接続され、対応する信号を制御端子で受ける。ラッチ回路は、カスコード回路の出力ノードに接続される。内部回路は、ラッチ回路の出力信号の活性化に応答して通常モードから特殊モードに移行し、ラッチ回路の出力信号の非活性化に応答して特殊モードから通常モードに移行する。これにより、外部制御信号について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを検出する短パルス検出回路を容易に構成することができる。

本発明の第２形態では、半導体装置は、短パルス除去回路、短パルス検出回路および内部回路を備えて構成される。短パルス除去回路は、外部制御信号について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを除去して内部制御信号として出力する。短パルス検出回路は、外部制御信号について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを組み合わせて構成される特殊モード設定用パターンを検出する。内部回路は、通常モードおよび特殊モードを有し、外部制御信号に代えて内部制御信号に応じて動作する。内部回路は、短パルス検出回路による特殊モード設定用パターンの検出に応答して通常モードから特殊モードに移行する。例えば、特殊モードは、内部回路の動作テストを実施するためのテストモードである。

以上のような構成の半導体装置では、外部制御信号において特殊モード設定用パターンが発生すると内部回路が通常モードから特殊モードに移行する。また、内部回路は外部制御信号に代えて内部制御信号（外部制御信号について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを除去した信号）に応じて動作するため、外部制御信号において特殊モード設定用パターンが発生したとしても内部回路の動作に影響を及ぼすことはない。

このように、内部回路の動作を制御するために設けられる外部制御信号を利用して内部回路のモード移行を実現することで、モード移行要求を示す信号を入力するための特殊な外部端子を不要にでき、その結果、パッケージを変更する必要もなくなる。また、外部制御信号を利用して内部回路のモード移行を実現することで、予め決められた条件を満たす動作が実施されたときに内部回路のモードを移行させる場合に比べて、内部回路の通常モードから特殊モードへの誤移行の可能性を低く抑えることができる。このため、半導体装置における通常モードと特殊モードとの混載をコストの増大および特殊モードへの誤移行の危険性を回避して実現できる。また、特殊モード設定用パターンを複雑化することで、内部回路の通常モードから特殊モードへの誤移行の可能性を更に低下させることができる。

本発明の第２形態における好ましい例では、短パルス検出回路は、遅延線回路およびパターン判定回路を備えて構成される。遅延線回路は、第１所定時間より短い第２所定時間を遅延時間として有する複数の遅延要素を直列に接続して構成され、初段の遅延要素で外部制御信号を受ける。パターン判定回路は、遅延要素の出力信号が特殊モード設定用パターンに対応する論理レベルに設定された場合に出力信号を活性化させる。内部回路は、パターン判定回路の出力信号の活性化に応答して通常モードから特殊モードに移行する。これにより、外部制御信号について特殊モード設定用パターンを検出する短パルス検出回路を容易に構成することができる。

本発明によれば、半導体装置における通常モードと特殊モードとの混載をコストの増大および特殊モードへの誤移行の危険性を回避して実現できる。

以下、本発明の実施形態について図面を用いて説明する。
図１は、本発明の第１実施形態を示している。第１実施形態の半導体装置１０は、例えば、ＳＲＡＭとして形成されている。半導体装置１０は、短パルス除去回路１１、短パルス検出回路１２およびＳＲＡＭコア回路１３を備えて構成されている。
短パルス除去回路１１は、チップイネーブル信号／ＣＥについて時間Ｔａより短いパルス幅の活性パルスおよび非活性パルスを除去して内部チップイネーブル信号／ＣＥＩとして出力する。チップイネーブル信号／ＣＥは、チップイネーブル端子／ＣＥを介して外部から供給される。短パルス除去回路１１の詳細については、図２および図３を用いて後述する。

短パルス検出回路１２は、チップイネーブル信号／ＣＥについて時間Ｔａより短いパルス幅の活性パルスおよび非活性パルスを検出する。短パルス検出回路１２は、活性パルスの検出に伴って、テストモード信号ＴＭを“１”に活性化させる。また、短パルス検出回路１２は、非活性パルスの検出に伴って、テストモード信号ＴＭを“０”に非活性化させる。短パルス検出回路１２の詳細については、図４および図５を用いて後述する。

ＳＲＡＭコア回路１３は、通常モードおよびテストモード（読み書きテスト等を実施するためのモード）を有しており、テストモード信号ＴＭの活性化（立ち上がり遷移：“０”から“１”への遷移）に応答して通常モードからテストモードに移行し、テストモード信号ＴＭの非活性化（立ち下がり遷移：“１”から“０”への遷移）に応答してテストモードから通常モードに移行する。また、ＳＲＡＭコア回路１３は、内部チップイネーブル信号／ＣＥＩ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、クロック信号ＣＬＫおよびアドレス信号ＡＤＤに基づいて、読み出し動作および書き込み動作を実施する。アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、クロック信号ＣＬＫおよびアドレス信号ＡＤＤは、アウトプットイネーブル端子／ＯＥ、ライトイネーブル端子／ＷＥ、クロック端子ＣＬＫおよびアドレス端子ＡＤＤを介して外部からそれぞれ供給される。ＳＲＡＭコア回路１３は、読み出し動作時にデータ端子ＤＱを介して読み出しデータを外部に出力し、書き込み動作時にデータ端子ＤＱを介して外部から供給される書き込みデータを取得する。

図２は、第１実施形態の短パルス除去回路を示している。短パルス除去回路１１は、遅延回路ＤＣ１、カスケード回路ＣＣ１およびラッチ回路ＬＣ１を備えて構成されている。
遅延回路ＤＣ１は、チップイネーブル信号／ＣＥを時間Ｔａだけ遅延させて遅延チップイネーブル信号／ＣＥＤ１として出力する。遅延回路ＤＣ１は、例えば、偶数個のインバータを直列に接続して構成されている。また、時間Ｔａ（遅延回路ＤＣ１の遅延時間）は、例えば、１０ｎｓである。

カスケード回路ＣＣ１は、ｐＭＯＳトランジスタＱＰ１０、ＱＰ１１およびｎＭＯＳトランジスタＱＮ１０、ＱＮ１１を備えて構成されている。ｐＭＯＳトランジスタＱＰ１０のドレインは、出力ノードＮＤ１に接続されている。ｐＭＯＳトランジスタＱＰ１０のソースおよびｐＭＯＳトランジスタＱＰ１１のドレインは、相互に接続されている。ｐＭＯＳトランジスタＱＰ１１のソースは、電源線ＶＤＤに接続されている。

ｎＭＯＳトランジスタＱＮ１０のドレインは、出力ノードＮＤ１に接続されている。ｎＭＯＳトランジスタＱＮ１０のソースおよびｎＭＯＳトランジスタＱＮ１１のドレインは、相互に接続されている。ｎＭＯＳトランジスタＱＮ１１のソースは、接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＱＰ１０のゲートおよびｎＭＯＳトランジスタＱＮ１０のゲートは、遅延チップイネーブル信号／ＣＥＤ１を受けている。ｐＭＯＳトランジスタＱＰ１１のゲートおよびｎＭＯＳトランジスタＱＮ１１のゲートは、チップイネーブル信号／ＣＥを受けている。

従って、カスケード回路ＣＣ１の出力ノードＮＤ１は、チップイネーブル信号／ＣＥおよび遅延チップイネーブル信号／ＣＥＤ１の双方が“０”に活性化されている場合に電源線ＶＤＤに接続される。また、カスケード回路ＣＣ１の出力ノードＮＤ１は、チップイネーブル信号／ＣＥおよび遅延チップイネーブル信号／ＣＥＤ１の双方が“１”に非活性化されている場合に接地線ＶＳＳに接続される。

ラッチ回路ＬＣ１は、インバータＩＬ１０、ＩＬ１１を環状に接続して構成されている。ラッチ回路ＬＣ１の入力ノード（インバータＩＬ１０の入力端子とインバータＩＬ１１の出力端子との接続ノード）は、カスケード回路ＣＣ１の出力ノードＮＤ１に接続されている。ラッチ回路ＬＣ１の出力ノード（インバータＩＬ１０の出力端子とインバータＩＬ１１の入力端子との接続ノード）に生成される信号は、内部チップイネーブル信号／ＣＥＩとして出力される。従って、ラッチ回路ＬＣ１は、カスケード回路ＣＣ１の出力ノードＮＤ１に生成されるカスケード出力信号ＣＯ１をラッチして内部チップイネーブル信号／ＣＥＩとして出力する。

図３は、第１実施形態の短パルス除去回路の動作を示している。短パルス除去回路１１では、時刻ｔ１においてチップイネーブル信号／ＣＥが“１”から“０”に活性化され、時刻ｔ１から時間Ｔａ（１０ｎｓ）より短い時間Ｔｍ（例えば、３ｎｓ）が経過した時刻ｔ２においてチップイネーブル信号／ＣＥが“０”から“１”に非活性化されると、時刻ｔ１から時間Ｔａが経過した時刻ｔ３において遅延チップイネーブル信号／ＣＥＤ１が“１”から“０”に活性化され、時刻ｔ３から時間Ｔｍが経過した時刻ｔ４において遅延チップイネーブル信号／ＣＥＤ１が“０”から“１”に非活性化される。

このような場合、時刻ｔ１から時刻ｔ４までの期間において、チップイネーブル信号／ＣＥおよび遅延チップイネーブル信号／ＣＥＤ１の双方が活性状態（“０”）である期間は存在しない。このため、時刻ｔ１から時刻ｔ４までの期間において、カスケード回路ＣＣ１のｐＭＯＳトランジスタＱＰ１０、ＱＰ１１の双方がオン状態である期間は存在せず、カスケード回路ＣＣ１の出力ノードＮＤ１が電源線ＶＤＤに接続されることはない。従って、時刻ｔ１から時刻ｔ４までの期間において、カスケード出力信号ＣＯ１が“０”から“１”に遷移することはなく、その結果、内部チップイネーブル信号／ＣＥＩが“１”から“０”に活性化されることはない。

一方、短パルス除去回路１１では、時刻ｔ５においてチップイネーブル信号／ＣＥが“１”から“０”に活性化され、時刻ｔ５から時間Ｔａが経過した時刻ｔ６以降までチップイネーブル信号／ＣＥの活性状態が継続されると、時刻ｔ６において、遅延チップイネーブル信号／ＣＥＤ１が“１”から“０”に活性化されるため、チップイネーブル信号／ＣＥおよび遅延チップイネーブル信号／ＣＥＤ１の双方が活性状態（“０”）となる。このため、時刻ｔ６において、カスケード回路ＣＣ１のｐＭＯＳトランジスタＱＰ１０、ＱＰ１１の双方がオン状態となり、カスケード回路ＣＣ１の出力ノードＮＤ１が電源線ＶＤＤに接続される。従って、時刻ｔ６において、カスケード出力信号ＣＯ１が“０”から“１”に遷移し、その結果、内部チップイネーブル信号／ＣＥＩが“１”から“０”に活性化される。

また、短パルス除去回路１１では、時刻ｔ７においてチップイネーブル信号／ＣＥが“０”から“１”に非活性化され、時刻ｔ７から時間Ｔａ（１０ｎｓ）より短い時間Ｔｍ（３ｎｓ）が経過した時刻ｔ８においてチップイネーブル信号／ＣＥが“１”から“０”に活性化されると、時刻ｔ７から時間Ｔａが経過した時刻ｔ９において遅延チップイネーブル信号／ＣＥＤ１が“０”から“１”に非活性化され、時刻ｔ９から時間Ｔｍが経過した時刻ｔ１０において遅延チップイネーブル信号／ＣＥＤ１が“１”から“０”に活性化される。

このような場合、時刻ｔ７から時刻ｔ１０までの期間において、チップイネーブル信号／ＣＥおよび遅延チップイネーブル信号／ＣＥＤ１の双方が非活性状態（“１”）である期間は存在しない。このため、時刻ｔ７から時刻ｔ１０までの期間において、カスケード回路ＣＣ１のｎＭＯＳトランジスタＱＮ１０、ＱＮ１１の双方がオン状態である期間は存在せず、カスケード回路ＣＣ１の出力ノードＮＤ１が接地線ＶＳＳに接続されることはない。従って、時刻ｔ７から時刻ｔ１０までの期間において、カスケード出力信号ＣＯ１が“１”から“０”に遷移することはなく、その結果、内部チップイネーブル信号／ＣＥＩが“０”から“１”に非活性化されることはない。

一方、短パルス除去回路１１では、時刻ｔ１１においてチップイネーブル信号／ＣＥが“０”から“１”に非活性化され、時刻ｔ１１から時間Ｔａが経過した時刻ｔ１２以降までチップイネーブル信号／ＣＥの非活性状態が継続されると、時刻ｔ１２において、遅延チップイネーブル信号／ＣＥＤ１が“０”から“１”に非活性化されるため、チップイネーブル信号／ＣＥおよび遅延チップイネーブル信号／ＣＥＤ１の双方が非活性状態（“１”）となる。このため、時刻ｔ１２において、カスケード回路ＣＣ１のｎＭＯＳトランジスタＱＮ１０、ＱＮ１１の双方がオン状態となり、カスケード回路ＣＣ１の出力ノードＮＤ１が接地線ＶＳＳに接続される。従って、時刻ｔ１２において、カスケード出力信号ＣＯ１が“１”から“０”に遷移し、その結果、内部チップイネーブル信号／ＣＥＩが“０”から“１”に非活性化される。

このように、短パルス除去回路１１では、チップイネーブル信号／ＣＥについて時間Ｔａ（１０ｎｓ）より短いパルス幅の活性パルスおよび非活性パルスを除去した信号が内部チップイネーブル信号／ＣＥＩとして出力される。
図４は、第１実施形態の短パルス検出回路を示している。短パルス検出回路１２は、遅延回路ＤＣ２０、ＤＣ２１、インバータＩＮＶ、カスケード回路ＣＣ２およびラッチ回路ＬＣ２を備えて構成されている。

遅延回路ＤＣ２０は、チップイネーブル信号／ＣＥを時間Ｔｂ（Ｔｂ＜Ｔａ）だけ遅延させて遅延チップイネーブル信号／ＣＥＤ２０として出力する。遅延回路ＤＣ２０は、例えば、偶数個のインバータを直列に接続して構成されている。また、時間Ｔｂ（遅延回路ＤＣ２０の遅延時間）は、例えば、２ｎｓである。インバータＩＮＶは、遅延チップイネーブル信号／ＣＥＤ２０を反転させて遅延チップイネーブル信号ＣＥＤ２０として出力する。なお、インバータＩＮＶの遅延時間は、遅延回路ＤＣ２０の遅延時間（２ｎｓ）に比べて非常に小さい。

遅延回路ＤＣ２１は、チップイネーブル信号／ＣＥを時間Ｔｃ（Ｔｂ＜Ｔｃ＜Ｔａ）だけ遅延させて遅延チップイネーブル信号／ＣＥＤ２１として出力する。遅延回路ＤＣ２１は、例えば、遅延回路ＤＣ２０と同様に、偶数個のインバータを直列に接続して構成されている。また、時間Ｔｃ（遅延回路ＤＣ２１の遅延時間）は、例えば、５ｎｓである。
カスケード回路ＣＣ２は、ｐＭＯＳトランジスタＱＰ２０、ＱＰ２１、ＱＰ２２およびｎＭＯＳトランジスタＱＮ２０、ＱＮ２１、ＱＰ２２を備えて構成されている。ｐＭＯＳトランジスタＱＰ２０のドレインは、出力ノードＮＤ２に接続されている。ｐＭＯＳトランジスタＱＰ２０のソースおよびｐＭＯＳトランジスタＱＰ２１のドレインは、相互に接続されている。ｐＭＯＳトランジスタＱＰ２１のソースおよびｐＭＯＳトランジスタＱＰ２２のドレインは、相互に接続されている。ｐＭＯＳトランジスタＱＰ２２のソースは、電源線ＶＤＤに接続されている。

ｎＭＯＳトランジスタＱＮ２０のドレインは、出力ノードＮＤ２に接続されている。ｎＭＯＳトランジスタＱＮ２０のソースおよびｎＭＯＳトランジスタＱＮ２１のドレインは、相互に接続されている。ｎＭＯＳトランジスタＱＮ２１のソースおよびｎＭＯＳトランジスタＱＮ２２のドレインは、相互に接続されている。ｎＭＯＳトランジスタＱＮ２２のソースは、接地線ＶＳＳに接続されている。

ｐＭＯＳトランジスタＱＰ２０のゲートおよびｎＭＯＳトランジスタＱＮ２０のゲートは、遅延チップイネーブル信号ＣＥＤ２０を受けている。ｐＭＯＳトランジスタＱＰ２１のゲートおよびｎＭＯＳトランジスタＱＮ２１のゲートは、遅延チップイネーブル信号／ＣＥＤ２１を受けている。ｐＭＯＳトランジスタＱＰ２２のゲートおよびｎＭＯＳトランジスタＱＮ２２のゲートは、チップイネーブル信号／ＣＥを受けている。

従って、カスケード回路ＣＣ２の出力ノードＮＤ２は、チップイネーブル信号／ＣＥ、遅延チップイネーブル信号ＣＥＤ２０および遅延チップイネーブル信号／ＣＥＤ２１の全てが“０”（チップイネーブル信号／ＣＥの活性レベル）に設定されている場合に電源線ＶＤＤに接続される。また、カスケード回路ＣＣ２の出力ノードＮＤ２は、チップイネーブル信号／ＣＥ、遅延チップイネーブル信号ＣＥＤ２０および遅延チップイネーブル信号／ＣＥＤ２１の全てが“１”（チップイネーブル信号／ＣＥの非活性レベル）に設定されている場合に接地線ＶＳＳに接続される。

ラッチ回路ＬＣ２は、インバータＩＬ２０、ＩＬ２１を環状に接続して構成されている。ラッチ回路ＬＣ２の入力ノード（インバータＩＬ２０の入力端子とインバータＩＬ２１の出力端子との接続ノード）は、カスケード回路ＣＣ２の出力ノードＮＤ２に接続されている。ラッチ回路ＬＣ２の出力ノード（インバータＩＬ２０の出力端子とインバータＩＬ２１の入力端子との接続ノード）に生成される信号は、テストモード信号ＴＭとして出力される。従って、ラッチ回路ＬＣ２は、カスケード回路ＣＣ２の出力ノードＮＤ２に生成されるカスケード出力信号ＣＯ２をラッチしてテストモード信号ＴＭとして出力する。

図５は、第１実施形態の短パルス検出回路の動作を示している。短パルス検出回路１２では、時刻ｔ１においてチップイネーブル信号／ＣＥが“１”から“０”に活性化され、時刻ｔ１から時間Ｔａ（１０ｎｓ）より短い時間Ｔｍ（３ｎｓ）が経過した時刻ｔ３においてチップイネーブル信号／ＣＥが“０”から“１”に非活性化されると、時刻ｔ１から時間Ｔｂ（２ｎｓ）が経過した時刻ｔ２において遅延チップイネーブル信号ＣＥＤ２０が“０”から“１”に活性化され、時刻ｔ２から時間Ｔｍが経過した時刻ｔ４において遅延チップイネーブル信号ＣＥＤ２０が“１”から“０”に非活性化される。また、時刻ｔ１から時間Ｔｃ（５ｎｓ）が経過した時刻ｔ４において遅延チップイネーブル信号／ＣＥＤ２１が“１”から“０”に活性化され、時刻ｔ４から時間Ｔｍが経過した時刻ｔ５において遅延チップイネーブル信号／ＣＥＤ２１が“０”から“１”に非活性化される。

このような場合、時刻ｔ３において、チップイネーブル信号／ＣＥ、遅延チップイネーブル信号ＣＥＤ２０および遅延チップイネーブル信号／ＣＥＤ２１の全てが“１”（チップイネーブル信号／ＣＥの非活性レベル）に設定される。このため、時刻ｔ３において、カスケード回路ＣＣ２のｎＭＯＳトランジスタＱＮ２０、ＱＮ２１、ＱＰ２２の全てがオン状態となり、カスケード回路ＣＣ２の出力ノードＮＤ２が接地線ＶＳＳに接続される。従って、時刻ｔ３において、カスケード出力信号ＣＯ２が“１”から“０”に遷移し、その結果、テストモード信号ＴＭが“０”から“１”に活性化される。これにより、ＳＲＡＭコア回路１３が通常モードからテストモードに移行する。

また、短パルス検出回路１２では、時刻ｔ６においてチップイネーブル信号／ＣＥが“０”から“１”に非活性化され、時刻ｔ６から時間Ｔａ（１０ｎｓ）より短い時間Ｔｍ（３ｎｓ）が経過した時刻ｔ８においてチップイネーブル信号／ＣＥが“１”から“０”に活性化されると、時刻ｔ６から時間Ｔｂ（２ｎｓ）が経過した時刻ｔ７において遅延チップイネーブル信号ＣＥＤ２０が“１”から“０”に非活性化され、時刻ｔ７から時間Ｔｍが経過した時刻ｔ９において遅延チップイネーブル信号ＣＥＤ２０が“０”から“１”に活性化される。また、時刻ｔ６から時間Ｔｃ（５ｎｓ）が経過した時刻ｔ９において遅延チップイネーブル信号／ＣＥＤ２１が“０”から“１”に非活性化され、時刻ｔ９から時間Ｔｍが経過した時刻ｔ１０において遅延チップイネーブル信号／ＣＥＤ２１が“１”から“０”に活性化される。

このような場合、時刻ｔ８において、チップイネーブル信号／ＣＥ、遅延チップイネーブル信号ＣＥＤ２０および遅延チップイネーブル信号／ＣＥＤ２１の全てが“０”（チップイネーブル信号／ＣＥの活性レベル）に設定される。このため、時刻ｔ８において、カスケード回路ＣＣ２のｐＭＯＳトランジスタＱＰ２０、ＱＰ２１、ＱＰ２２の全てがオン状態となり、カスケード回路ＣＣ２の出力ノードＮＤ２が電源線ＶＤＤに接続される。従って、時刻ｔ８において、カスケード出力信号ＣＯ２が“０”から“１”に遷移し、その結果、テストモード信号ＴＭが“１”から“０”に非活性化される。これにより、ＳＲＡＭコア回路１３がテストモードから通常モードに移行する。

このように、短パルス検出回路１２では、チップイネーブル信号／ＣＥについて時間Ｔｂ（５ｎｓ）より短いパルス幅の活性化パルスが検出されるとテストモード信号ＴＭが“０”から“１”に活性化され、チップイネーブル信号／ＣＥについて時間Ｔｂ（５ｎｓ）より短いパルス幅の非活性パルスが検出されるとテストモード信号ＴＭが“１”から“０”に非活性化される。

以上のような第１実施形態では、チップイネーブル信号／ＣＥにおいて時間Ｔｂ（時間Ｔａ）より短いパルス幅の活性パルスが発生するとＳＲＡＭコア回路１３が通常モードからテストモードに移行し、チップイネーブル信号／ＣＥにおいて時間Ｔｂ（時間Ｔａ）より短いパルス幅の非活性パルスが発生するとＳＲＡＭコア回路１３がテストモードから通常モードに移行する。また、ＳＲＡＭコア回路１３はチップイネーブル信号／ＣＥに代えて内部チップイネーブル信号／ＣＥＩ（チップイネーブル信号／ＣＥについて時間Ｔａより短いパルス幅の活性パルスおよび非活性パルスを除去した信号）に応じて動作するため、チップイネーブル信号／ＣＥにおいて時間Ｔｂ（時間Ｔａ）より短いパルス幅の活性パルスおよび非活性パルスが発生したとしてもＳＲＡＭコア回路１３の動作に影響を及ぼすことはない。

このように、ＳＲＡＭコア回路１３の動作を制御するために設けられるチップイネーブル信号／ＣＥを利用してＳＲＡＭコア回路１３のモード移行を実現することで、モード移行要求を示す信号を入力するための特殊な外部端子（パッドやＥＳＤ保護素子等）を不要にでき、その結果、パッケージを変更する必要もなくなる。このため、半導体装置１０のチップ面積を大幅に削減できるとともに、半導体装置１０の実装面積が増大する、あるいは別の半導体装置との置き換えが困難になる等のパッケージ変更に伴う問題を回避できる。また、チップイネーブル信号／ＣＥを利用してＳＲＡＭコア回路１３のモード移行を実現することで、予め決められた条件を満たす動作が実施されたときにＳＲＡＭコア回路１３のモードを移行させる場合に比べて、ＳＲＡＭコア回路１３の通常モードからテストモードへの誤移行の可能性を低く抑えることができる。このため、半導体装置１０における通常モードとテストモードとの混載をコストの増大およびテストモードへの誤移行の危険性を回避して実現できる。

図６は、本発明の第２実施形態を示している。なお、第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第２実施形態の半導体装置２０は、例えば、第１実施形態の半導体装置１０と同様に、ＳＲＡＭとして形成されている。半導体装置２０は、短パルス除去回路１１、短パルス検出回路２２およびＳＲＡＭコア回路１３を備えて構成されている。

短パルス検出回路２２は、チップイネーブル信号／ＣＥについて時間Ｔａ（１０ｎｓ）より短いパルス幅の活性パルスおよび非活性化パルスを組み合わせて構成されるテストモード設定用パターンを検出する。短パルス検出回路２２は、テストモード設定用パターンの検出に伴って、テストモード信号ＴＭを“１”に活性化させる。また、短パルス検出回路２２は、内部チップイネーブル信号／ＣＥＩの非活性化に伴って、テストモード信号ＴＭを“０”に非活性化させる。

図７は、第２実施形態の短パルス検出回路を示している。短パルス検出回路２２は、遅延線回路ＤＬＣ、パターン判定回路ＰＪＣおよびセット／リセット回路ＳＲＣを備えて構成されている。
遅延線回路ＤＬＣは、バッファ回路ＢＣ０〜ＢＣ７を直列に接続して構成されている。バッファ回路ＢＣｉ（ｉ＝０、１、・・・、７）は、例えば、偶数個のインバータを直列に接続して構成されている。バッファＢＣ０は、チップイネーブル信号／ＣＥを時間Ｔｄ（Ｔｄ＜Ｔａ）だけ遅延させてバッファ出力信号ＢＯ０として出力する。バッファ回路ＢＣ１（ＢＣ２〜ＢＣ７）は、バッファ出力信号ＢＯ０（ＢＯ１〜ＢＯ６）を時間Ｔｄだけ遅延させてバッファ出力信号ＢＯ１（ＢＯ２〜ＢＯ７）として出力する。また、時間Ｔｄ（バッファ回路ＢＣｉの遅延時間）は、例えば、１ｎｓである。

パターン判定回路ＰＪＣは、８入力１出力の論理回路で構成されている。パターン判定回路ＰＪＣは、バッファ出力信号ＢＯ［７：０］がテストモード設定用パターンに対応する論理レベル（例えば、“０１００１１０１”）に設定された場合にパターン判定結果信号ＰＪＲを“１”に活性化させる。
セット／リセット回路ＳＲＣは、パターン判定結果信号ＰＪＲをセット端子Ｓで受けている。また、セット／リセット回路ＳＲＣは、内部チップイネーブル信号／ＣＥＩをリセット端子Ｒで受けている。セット／リセット回路ＳＲＣの出力端子Ｑから供給される信号は、テストモード信号ＴＭとして出力される。従って、セット／リセット回路ＳＲＣは、パターン判定結果信号ＰＪＲの活性化（立ち上がり遷移）に応答してテストモード信号ＴＭを“１”に活性化させ、内部チップイネーブル信号／ＣＥＩの非活性化（立ち上がり遷移）に応答してテストモード信号ＴＭを“０”に非活性化させる。

図８は、第２実施形態の短パルス検出回路の動作を示している。短パルス検出回路２２では、ＳＲＡＭコア回路１３を通常モードからテストモードに移行させるために、時刻ｔ１においてチップイネーブル信号／ＣＥが“０”に設定され、その後、時間Ｔｄ（１ｎｓ）の経過毎にチップイネーブル信号／ＣＥが“１”、“０”、“０”、“１”、“１”、“０”、“１”に順次設定されると、時刻ｔ１から時間Ｔｄの８倍の時間が経過した時刻ｔ２においてバッファ出力信号ＢＯ［７：０］が“０１００１１０１”（テストモード設定用パターンに対応する論理レベル）に設定される。このため、時刻ｔ２において、パターン判定結果信号ＰＪＲが“０”から“１”に活性化され、その結果、テストモード信号ＴＭが“０”から“１”に活性化される。これにより、ＳＲＡＭコア回路１３が通常モードからテストモードに移行する。そして、時刻ｔ２から時間Ｔｄが経過すると、バッファ出力信号ＢＯ［７：０］が“０１００１１０１”から“１００１１０１１”に遷移し、その結果、パターン判定結果信号ＰＪＲが“１”から“０”に非活性化される。

この後、ＳＲＡＭコア回路１３の動作テストを開始するために、時刻ｔ３においてチップイネーブル信号／ＣＥが“１”から“０”に活性化されると、時刻ｔ３から時間Ｔａ（１０ｎｓ）が経過した時刻ｔ４において内部チップイネーブル信号／ＣＥＩが“１”から“０”に活性化される。そして、ＳＲＡＭコア回路１３の動作テストを終了するために、時刻ｔ５においてチップイネーブル信号／ＣＥが“０”から“１”に非活性化されると、時刻ｔ５から時間Ｔａが経過した時刻ｔ６において、内部チップイネーブル信号／ＣＥＩが“０”から“１”に非活性化され、その結果、テストモード信号ＴＭが“１”から“０”に非活性化される。これにより、ＳＲＡＭコア回路１３がテストモードから通常モードに移行する。

このように、短パルス検出回路２２では、チップイネーブル信号／ＣＥについてテストモード設定用パターン（“０１００１１０１”）が検出されるとテストモード信号ＴＭが“０”から“１”に活性化され、内部チップイネーブル信号／ＣＥＩが“０”から“１”に非活性化されるとテストモード信号ＴＭが“１”から“０”に非活性化される。
以上のような第２実施形態でも、第１実施形態と同様の効果が得られる。また、第２実施形態では、短パルス検出回路２２における遅延線回路ＤＬＣのバッファ回路の数を増加させることで、テストモード設定用パターンを複雑化することができる。従って、第２実施形態では、第１実施形態に比べて、ＳＲＡＭコア回路１３の通常モードからテストモードへの誤移行の可能性を更に低下させることができる。

なお、第１および第２実施形態では、チップイネーブル信号／ＣＥに対して短パルス除去回路および短パルス検出回路が設けられた例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、チップイネーブル信号／ＣＥ以外の外部制御信号（アウトプットイネーブル信号／ＯＥやライトイネーブル信号／ＷＥ等）に対して短パルス除去回路および短パルス検出回路が設けられてもよい。

第１および第２実施形態では、本発明をＳＲＡＭに適用した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、本発明をＳＲＡＭ以外の半導体記憶装置（ＤＲＡＭやフラッシュメモリ等）に適用してもよいし、本発明を半導体記憶装置以外の半導体装置（マイクロプロセッサ等）に適用してもよい。また、第１および第２実施形態では、本発明を通常モードとテストモードとの混載に適用した例について述べたが、本発明はかかる実施形態に限定されるものではない。本発明を通常モードとテストモード以外の特殊モード（ユーザ非公開モード等）との混載に適用してもよい。

以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の第１実施形態を示すブロック図である。 第１実施形態の短パルス除去回路を示す回路図である。 第１実施形態の短パルス除去回路の動作を示すタイミング図である。 第１実施形態の短パルス検出回路を示す回路図である。 第１実施形態の短パルス検出回路の動作を示すタイミング図である。 本発明の第２実施形態を示すブロック図である。 第２実施形態の短パルス検出回路を示す回路図である。 第２実施形態の短パルス検出回路の動作を示すタイミング図である。

符号の説明

１０、２０‥半導体装置；１１‥短パルス除去回路；１２、２２‥短パルス検出回路；１３‥ＳＲＡＭコア回路；ＢＣ０〜ＢＣ７‥バッファ回路；ＣＣ１、ＣＣ２‥カスケード回路；ＤＣ１、ＤＣ２０、ＤＣ２１‥遅延回路；ＤＬＣ‥遅延線回路；ＩＮＶ、ＩＬ１０、ＩＬ１１、ＩＬ２０、ＩＬ２１‥インバータ；ＬＣ１、ＬＣ２‥ラッチ回路；ＰＪＣ‥パターン判定回路；ＱＮ１０、ＱＮ１１、ＱＮ２０、ＱＮ２１、ＱＮ２２‥ｎＭＯＳトランジスタ；ＱＰ１０、ＱＰ１１、ＱＰ２０、ＱＰ２１、ＱＰ２２‥ｐＭＯＳトランジスタ；ＳＲＣ‥セット／リセット回路

Claims (5)

1. 外部制御信号について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを除去して内部制御信号として出力する短パルス除去回路と、
   前記外部制御信号について前記第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを検出する短パルス検出回路と、
   通常モードおよび特殊モードを有し、前記外部制御信号に代えて前記内部制御信号に応じて動作する内部回路とを備え、
   前記内部回路は、前記短パルス検出回路による活性パルスの検出に応答して前記通常モードから前記特殊モードに移行し、前記短パルス検出回路による非活性パルスの検出に応答して前記特殊モードから前記通常モードに移行することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記短パルス検出回路は、
   前記第１所定時間より短い第２所定時間だけ前記外部制御信号を遅延させて第１遅延制御信号として出力する第１遅延回路と、
   前記第１所定時間より短く前記第２所定時間より長い第３所定時間だけ前記外部制御信号を遅延させて第２遅延制御信号として出力する第２遅延回路と、
   前記外部制御信号と前記第１遅延制御信号の反転信号と前記第２遅延制御信号とに対応して高電位電源線と出力ノードとの間で直列に接続され、対応する信号を制御端子で受ける複数のｐ型トランジスタと、前記外部制御信号と前記第１遅延制御信号の反転信号と前記第２遅延制御信号とに対応して低電位電源線と出力ノードとの間で直列に接続され、対応する信号を制御端子で受ける複数のｎ型トランジスタとを有するカスケード回路と、
   前記カスケード回路の出力ノードに接続されるラッチ回路とを備え、
   前記内部回路は、前記ラッチ回路の出力信号の活性化に応答して前記通常モードから前記特殊モードに移行し、前記ラッチ回路の出力信号の非活性化に応答して前記特殊モードから前記通常モードに移行することを特徴とする半導体装置。
3. 外部制御信号について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを除去して内部制御信号として出力する短パルス除去回路と、
   前記外部制御信号について前記第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを組み合わせて構成される特殊モード設定用パターンを検出する短パルス検出回路と、
   通常モードおよび特殊モードを有し、前記外部制御信号に代えて前記内部制御信号に応じて動作する内部回路とを備え、
   前記内部回路は、前記短パルス検出回路による前記特殊モード設定用パターンの検出に応答して前記通常モードから前記特殊モードに移行することを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記短パルス検出回路は、
   前記第１所定時間より短い第２所定時間を遅延時間として有する複数の遅延要素を直列に接続して構成され、初段の遅延要素で前記外部制御信号を受ける遅延線回路と、
   前記遅延要素の出力信号が前記特殊モード設定用パターンに対応する論理レベルに設定された場合に出力信号を活性化させるパターン判定回路とを備え、
   前記内部回路は、前記パターン判定回路の出力信号の活性化に応答して前記通常モードから前記特殊モードに移行することを特徴とする半導体装置。
5. 請求項１または請求項３に記載の半導体装置において、
   前記特殊モードは、前記内部回路の動作テストを実施するためのテストモードであることを特徴とする半導体装置。

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