JP2008047870A - Nonvolatile semiconductor memory device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor device in which leakage current through an insulating film disposed between gate electrodes is suppressed to improve electrical reliability. <P>SOLUTION: A nonvolatile semiconductor device includes a plurality of memory elements formed above a semiconductor substrate in rows and columns, a plurality of bit lines selectively connected with the memory elements in same column direction, a plurality of word lines connected with the memory elements in same row direction. Each memory element includes: a first gate insulating film formed above the semiconductor substrate, a charge accumulation layer formed on the first gate insulating film, a second gate insulating film formed on the charge accumulation layer, and a control electrode formed on the second gate insulating film; and a pair of impurity injection layers formed on the above-described silicon substrate, along the side surfaces of the charge accumulation layer which face each other, wherein a ratio r/d is not smaller than 0.5, where r: a radius of curvature of an upper corner portion or surface roughness of the charge accumulation layer and d: an equivalent oxide thickness of the second gate insulating film in a cross section along a direction vertical to the bit lines. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、電気的にデータの書き込み/消去が行われる不揮発性半導体記憶装置に関し、特に積層ゲート構造を有する不揮発性半導体記憶装置に関する。   The present invention relates to a nonvolatile semiconductor memory device in which data is electrically written / erased, and more particularly to a nonvolatile semiconductor memory device having a stacked gate structure.

一般にMOS型半導体装置の製造工程において、ゲート電極を加工した直後は、ゲート電極の側壁部分には電極材料である多結晶シリコンが露出しており、またゲート酸化膜のゲート電極の加工部付近は、加工時のダメージを受けている。このため、後酸化によるダメージの回復と絶縁膜によるゲート電極の被覆が必要であった。特に積層ゲート構造を有する不揮発性メモリの場合、浮遊ゲート電極中で電荷を保持するため、浮遊ゲート電極のコーナー部分の近傍におけるゲート酸化膜の膜質がデバイスの特性に大きく影響する。このため、ゲート電極コーナー部の改良に関し、多くの提案が為されている。   In general, in the manufacturing process of a MOS type semiconductor device, immediately after the gate electrode is processed, polycrystalline silicon as an electrode material is exposed on the side wall portion of the gate electrode, and the vicinity of the processed portion of the gate electrode of the gate oxide film is , Damaged during processing. Therefore, it is necessary to recover damage due to post-oxidation and to cover the gate electrode with an insulating film. In particular, in the case of a non-volatile memory having a stacked gate structure, since charge is held in the floating gate electrode, the film quality of the gate oxide film in the vicinity of the corner portion of the floating gate electrode greatly affects the device characteristics. For this reason, many proposals have been made for improving the gate electrode corner.

例えば、特許文献1においては、浮遊ゲート電極の側壁部と制御ゲート電極の上部および側壁部とに、SiON膜を選択的に形成した後、酸化性雰囲気中にてアニール処理を施すことによって後酸化工程を実施する。そうすると、トンネル酸化膜もしくはインターポリ絶縁膜のエッジ部において、酸化膜が成長する。このように、浮遊ゲート電極の側壁部にSiON膜を形成しておくことにより、その部分での酸化を抑制しつつ、浮遊ゲート電極のエッジ部を、コーナー部分が丸くなるように形成させるようにしている。   For example, in Patent Document 1, after a SiON film is selectively formed on the sidewall portion of the floating gate electrode and the upper and sidewall portions of the control gate electrode, post-oxidation is performed by performing an annealing process in an oxidizing atmosphere. Perform the process. Then, an oxide film grows at the edge portion of the tunnel oxide film or the interpoly insulating film. As described above, by forming the SiON film on the side wall portion of the floating gate electrode, the edge portion of the floating gate electrode is formed so that the corner portion is rounded while suppressing the oxidation at that portion. ing.

一方、特許文献2においては、積層ゲートの電極間絶縁膜としてONO膜(シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の複合膜)を使用し、ゲート側壁絶縁膜を設ける半導体装置についての開示がある。ゲート側壁絶縁膜形成時に、酸素ラジカル酸化を用いて、浮遊ゲート電極と制御ゲート電極のONO膜に接する側の角を丸め、電極端部における電界集中を緩和させている。さらに、インターポリ絶縁膜とゲート電極コーナー部の曲率半径の好ましい関係について提案している。   On the other hand, Patent Document 2 discloses a semiconductor device in which an ONO film (a composite film of silicon oxide film / silicon nitride film / silicon oxide film) is used as an interelectrode insulating film of a stacked gate and a gate sidewall insulating film is provided. is there. When forming the gate sidewall insulating film, oxygen radical oxidation is used to round the corners of the floating gate electrode and the control gate electrode that are in contact with the ONO film, thereby relaxing the electric field concentration at the electrode end. Further, a preferred relationship between the curvature radius of the interpoly insulating film and the gate electrode corner is proposed.

また、トンネル絶縁膜と電極間絶縁膜を有する浮遊ゲート型不揮発性メモリにおいて、電極間絶縁膜に流れるリーク電流を抑える為、この絶縁膜の膜厚を大きくし、印加される電界を低減することが通常行われている。膜厚の増加に伴い、電極間絶縁膜のキャパシタンスが低下することから、浮遊ゲート電極の表面積を増加させることが必要となる。通常、浮遊ゲート電極の、電極間絶縁膜が形成される表面の形状を、単純な平面ではなく、前記表面を三次元的に突き上げてキャパシタ面積を増やし、キャパシタンス増加を図っている。ここで三次元化の際の問題点として、三次元キャパシタに必ず複数の凸部が形成される。制御ゲート電極に電圧を印加させた際、その凸部に電界が集中することから、リーク電流の主なパスとなる。さらには電流が集中することから、局所的な絶縁破壊耐性劣化が発生し、電気的な信頼性の劣化を誘発する。   In addition, in a floating gate type nonvolatile memory having a tunnel insulating film and an interelectrode insulating film, in order to suppress a leak current flowing through the interelectrode insulating film, the thickness of the insulating film should be increased to reduce the applied electric field. Is usually done. As the film thickness increases, the capacitance of the interelectrode insulating film decreases, so it is necessary to increase the surface area of the floating gate electrode. Usually, the shape of the surface of the floating gate electrode on which the interelectrode insulating film is formed is not a simple plane, but the surface is pushed up three-dimensionally to increase the capacitor area and increase the capacitance. Here, as a problem at the time of three-dimensionalization, a plurality of convex portions are always formed on the three-dimensional capacitor. When a voltage is applied to the control gate electrode, the electric field concentrates on the convex portion, and this is the main path for leakage current. Furthermore, since the current is concentrated, local breakdown resistance deterioration occurs, and electrical reliability is deteriorated.

また通常、浮遊ゲート電極には、多結晶シリコンを用いるが、グレイン粒界が存在することから凹凸が存在し、均一な表面モフォロジーとはならない。その凹凸部においても、電界集中によるリーク電流の増大が見られ、電気的信頼性の劣化が見られる。これら三次元キャパシタにおける凹凸を如何に制御し、リーク電流を抑制するかが非常に重要になる。
特開平11−154711号公報 特開2003−31705号公報
Normally, polycrystalline silicon is used for the floating gate electrode. However, since there are grain boundaries, there are irregularities and the surface morphology is not uniform. Even in the uneven portion, an increase in leakage current due to electric field concentration is observed, and deterioration of electrical reliability is observed. It is very important how to control the unevenness in these three-dimensional capacitors to suppress the leakage current.
Japanese Patent Laid-Open No. 11-154711 JP 2003-31705 A

ところで、上記特許文献等で知られる従来技術では、積層ゲートの電極間絶縁膜端部に、バーズビーク状の酸化領域が形成されるため、電極間絶縁膜の容量低下、積層電極間のカップリング比低下を引き起こすという問題がある。また、積層電極の三次元キャパシタにおける表面の凹凸の制御(特に浮遊ゲート電極上面における凹凸の制御)、電極間絶縁膜を通じてのリーク電流の抑制が大きな課題であった。   By the way, in the prior art known from the above-mentioned patent documents and the like, a bird's beak-like oxidized region is formed at the end portion of the inter-electrode insulating film of the stacked gate. There is a problem of causing a decrease. In addition, control of surface irregularities (particularly control of irregularities on the upper surface of the floating gate electrode) in the three-dimensional capacitor of the stacked electrode and suppression of leakage current through the inter-electrode insulating film are major problems.

そこで、本発明の課題は、電極間絶縁膜を通じてのリーク電流を抑制し、電気的信頼性を向上し得る不揮発性半導体記憶装置を提供することにある。   Therefore, an object of the present invention is to provide a nonvolatile semiconductor memory device that can suppress leakage current through an interelectrode insulating film and improve electrical reliability.

上記課題を解決するために、本発明の半導体記憶装置の第1は、半導体基板と、前記半導体基板上に行列状に形成された複数のメモリ素子と、同一行方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、同一列方向の前記複数のメモリ素子に接続される複数のワード線とを具備し、前記複数のメモリ素子の各々は、前記半導体基板上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された制御電極とを具備し、前記ビット線に垂直な方向に沿った断面において、前記電荷蓄積層の上コーナー部若しくは表面凹凸部の曲率半径をr、前記第2のゲート絶縁膜のシリコン酸化膜換算膜厚をdとするとき、r/dが0.5以上であることを特徴とする。   In order to solve the above problems, a first semiconductor memory device according to the present invention includes a semiconductor substrate, a plurality of memory elements formed in a matrix on the semiconductor substrate, and the plurality of memory elements in the same row direction. A plurality of bit lines selectively connected and a plurality of word lines connected to the plurality of memory elements in the same column direction, each of the plurality of memory elements being formed on the semiconductor substrate; A first gate insulating film, a charge storage layer formed on the first gate insulating film, a second gate insulating film formed on the charge storage layer, and the second gate insulating film A control electrode formed thereon, and in a cross section along a direction perpendicular to the bit line, the curvature radius of the upper corner portion or the surface uneven portion of the charge storage layer is r, and the second gate insulating film Let the equivalent silicon oxide film thickness be d When, r / d is equal to or not less than 0.5.

また、本発明の半導体記憶装置の第2は、前記ビット線に垂直な方向に沿った断面における前記第電荷蓄積層の上部コーナー部の曲率半径が、前記ワード線に垂直な方向に沿った断面における前記蓄積電極層の上コーナー部の曲率半径よりも大きいことを特徴とする。   According to a second aspect of the semiconductor memory device of the present invention, in the cross section along the direction perpendicular to the bit line, the curvature radius of the upper corner portion of the charge storage layer is along the direction perpendicular to the word line. The radius of curvature of the upper corner portion of the storage electrode layer is larger than that of the storage electrode layer.

本発明の半導体記憶装置の第3は、半導体基板と、前記半導体基板上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された制御電極とを具備し、前記第2のゲート絶縁膜のシリコン酸化膜換算膜厚dと、前記電荷蓄積層の表面凹凸部の頂上から谷までの距離PVとの比率d/PVが2以上であることを特徴とする。   According to a third aspect of the semiconductor memory device of the present invention, a semiconductor substrate, a first gate insulating film formed on the semiconductor substrate, a charge storage layer formed on the first gate insulating film, and the charge A second gate insulating film formed on the storage layer; and a control electrode formed on the second gate insulating film; and a silicon oxide equivalent film thickness d of the second gate insulating film; The ratio d / PV to the distance PV from the top to the valley of the surface irregularities of the charge storage layer is 2 or more.

本発明によれば、第2のゲート絶縁膜(ゲート電極間絶縁膜)を通してのリーク電流を抑制し、電気的信頼性を向上することができる。   According to the present invention, leakage current through the second gate insulating film (gate electrode insulating film) can be suppressed, and electrical reliability can be improved.

本発明の実施形態の説明の前に、半導体不揮発性記憶装置の一例として、NAND型フラッシュメモリの構造と、その特性上の問題点について簡単に説明する。図1はNAND型フラッシュメモリのセルアレイ構造を示す図で、(a)は平面図、(b)は等価回路図である。即ち、浮遊ゲートと制御ゲートを有するnチャネルMOSFETからなる複数個のセルトランジスタCG1〜CGnが直列に接続され、一端側のドレインが選択用のNMOSトランジスタQ1を介してビット線BLi(i=1,2〜)に、他端側のソースが選択用のNMOSトランジスタQ2を介してソース線SLに接続されている。   Prior to the description of embodiments of the present invention, a structure of a NAND flash memory as an example of a semiconductor nonvolatile memory device and problems in its characteristics will be briefly described. 1A and 1B are diagrams showing a cell array structure of a NAND flash memory, where FIG. 1A is a plan view and FIG. 1B is an equivalent circuit diagram. That is, a plurality of cell transistors CG1 to CGn made of n-channel MOSFETs having a floating gate and a control gate are connected in series, and the drain on one end side is connected to the bit line BLi (i = 1, 1) via the NMOS transistor Q1 for selection. 2) to 2), the source on the other end side is connected to the source line SL via the NMOS transistor Q2 for selection.

上記各トランジスタは同一のウェル(基板)上に形成されており、セルトランジスタCG1〜CGnの制御電極は行方向に連続的に配列されたワード線WL1〜nに接続されており、選択トランジスタQ1の制御電極は選択線SG1に、選択トランジスタQ2の制御電極は選択線SG2に接続されている。また、ワード線の一端はメタル配線を介して周辺回路との接続パッドを有しており、素子分離膜上に形成された構造になっている。   Each of the transistors is formed on the same well (substrate), and the control electrodes of the cell transistors CG1 to CGn are connected to word lines WL1 to n that are continuously arranged in the row direction. The control electrode is connected to the selection line SG1, and the control electrode of the selection transistor Q2 is connected to the selection line SG2. One end of the word line has a connection pad with a peripheral circuit through a metal wiring, and has a structure formed on the element isolation film.

本デバイスのポイントは、浮遊ゲートに電子を注入することで、セルトランジスタの閾値を調整することである。浮遊ゲートに注入された電子を保持することで、不揮発性メモリ動作は確実なものとなる。ここで、現状のセル構造だが、浮遊ゲートの形状は立体三次元構造となっている。電極間絶縁膜に流れるリーク電流を抑える為、この絶縁膜の膜厚を大きくし、印加される電界を低減することが通常行われている。膜厚の増加に伴い、電極間絶縁膜のキャパシタンスが低下することから、浮遊ゲート電極の表面積を増加させることが必要となる。通常、浮遊ゲート電極の、電極間絶縁膜が形成される表面の形状を、単純な平面ではなく、前記表面を三次元的に突き上げてキャパシタ面積を増やし、キャパシタンス増加を図っている。ここで三次元化の際の問題点として、三次元キャパシタに必ず複数の凸部が形成される。制御ゲート電極に電圧を印加させた際、その凸部に電界が集中することから、リーク電流の主なパスとなる。さらには電流が集中することから、局所的な絶縁破壊耐性劣化が発生し、電気的な信頼性の劣化を誘発する。   The point of this device is to adjust the threshold value of the cell transistor by injecting electrons into the floating gate. By holding the electrons injected into the floating gate, the nonvolatile memory operation is ensured. Here, although the current cell structure, the shape of the floating gate is a three-dimensional three-dimensional structure. In order to suppress the leakage current flowing through the interelectrode insulating film, it is common practice to increase the thickness of the insulating film and reduce the applied electric field. As the film thickness increases, the capacitance of the interelectrode insulating film decreases, so it is necessary to increase the surface area of the floating gate electrode. Usually, the shape of the surface of the floating gate electrode on which the interelectrode insulating film is formed is not a simple plane, but the surface is pushed up three-dimensionally to increase the capacitor area and increase the capacitance. Here, as a problem at the time of three-dimensionalization, a plurality of convex portions are always formed on the three-dimensional capacitor. When a voltage is applied to the control gate electrode, the electric field concentrates on the convex portion, and this is the main path for leakage current. Furthermore, since the current is concentrated, local breakdown resistance deterioration occurs, and electrical reliability is deteriorated.

以下、上記問題に対処する本発明の実施形態を図面を参照しつつ説明する。   Hereinafter, an embodiment of the present invention that addresses the above problem will be described with reference to the drawings.

(第1の実施形態)
前述の図1のA−A’線、B−B’線に沿った断面図をもとに、第1の実施形態に係るNANDセル型フラッシュメモリのセルアレイの製造工程を説明する。なお、図2から図11までは、B−B´線に沿った断面図である(以後、B−B’断面図と称する)。
(First embodiment)
A manufacturing process of the cell array of the NAND cell type flash memory according to the first embodiment will be described based on the cross-sectional views taken along the lines AA ′ and BB ′ of FIG. 2 to 11 are cross-sectional views taken along the line BB ′ (hereinafter referred to as BB ′ cross-sectional views).

まず、図2に示すように、シリコン基板1上に熱酸化法を用いてシリコン酸化膜2を形成する。このシリコン酸化膜2をNH3 ガスを用いて窒化してシリコンオキシナイトライド膜3とする(図3)。このシリコンオキシナイトライド膜3は第1ゲート絶縁膜として働き、一般にトンネル酸化膜と称される。さらにシリコンオキシナイトライド膜3上にCVD法を用いて多結晶シリコン膜4とシリコン窒化膜(第1の犠牲絶縁膜)5とシリコン酸化膜(第2の犠牲絶縁膜)6を堆積する(図4)。一般にこの多結晶シリコン膜4は電荷蓄積層として機能し、浮遊ゲート電極と呼ばれる。 First, as shown in FIG. 2, a silicon oxide film 2 is formed on a silicon substrate 1 using a thermal oxidation method. The silicon oxide film 2 is nitrided using NH 3 gas to form a silicon oxynitride film 3 (FIG. 3). The silicon oxynitride film 3 functions as a first gate insulating film and is generally called a tunnel oxide film. Further, a polycrystalline silicon film 4, a silicon nitride film (first sacrificial insulating film) 5, and a silicon oxide film (second sacrificial insulating film) 6 are deposited on the silicon oxynitride film 3 by using the CVD method (FIG. 4). In general, the polycrystalline silicon film 4 functions as a charge storage layer and is called a floating gate electrode.

次にフォトレジスト7を塗布してから、リソグラフィー法によりシリコン酸化膜6を加工する(図5)。フォトレジスト7を除去し、続いてシリコン窒化膜5、多結晶シリコン膜4、シリコンオキシナイトライド膜3とシリコン基板1を加工する(図6)。   Next, after applying a photoresist 7, the silicon oxide film 6 is processed by lithography (FIG. 5). The photoresist 7 is removed, and then the silicon nitride film 5, the polycrystalline silicon film 4, the silicon oxynitride film 3 and the silicon substrate 1 are processed (FIG. 6).

次にシリコン基板1に形成されたトレンチの内壁を酸化した後に、プラズマCVD法により、主にSiO2 からなる埋め込み絶縁膜8を堆積する。この埋め込み絶縁膜8をCMP法によりシリコン窒化膜5上までポリッシュし平坦化する(図7)。シリコン窒化膜5をウエット処理で剥離した後、反応性イオンエッチング(RIE)処理で埋め込み絶縁膜8の高さを低くする(図8)。 Next, after oxidizing the inner wall of the trench formed in the silicon substrate 1, a buried insulating film 8 mainly made of SiO 2 is deposited by plasma CVD. The buried insulating film 8 is polished and planarized by CMP to the silicon nitride film 5 (FIG. 7). After the silicon nitride film 5 is peeled off by wet processing, the height of the buried insulating film 8 is lowered by reactive ion etching (RIE) processing (FIG. 8).

このようにして形成した素子分離構造の上に第2のゲート絶縁膜9を形成する。第2のゲート絶縁膜9は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸化物膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸窒化物膜、以上の薄膜のうち何れか単層膜、あるいは前記薄膜の2つ以上を含む積層構造で構成することができる。第2のゲート絶縁膜9を形成した後(図9)、第2ゲート絶縁膜9上にLPCVD法を用いて多結晶シリコン膜10を形成する。この多結晶シリコン膜10は制御電極となり、一般に制御ゲートと称される。   A second gate insulating film 9 is formed on the element isolation structure thus formed. The second gate insulating film 9 includes a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a metal oxide film containing at least one of Al, Hf, Zr, and La, and at least one of Al, Hf, Zr, and La. A metal oxynitride film including one, a single-layer film of the above thin films, or a laminated structure including two or more of the thin films. After forming the second gate insulating film 9 (FIG. 9), a polycrystalline silicon film 10 is formed on the second gate insulating film 9 by using LPCVD. This polycrystalline silicon film 10 serves as a control electrode and is generally called a control gate.

制御ゲート10上にLPCVD法でシリコン窒化膜11を形成する。さらにシリコン窒化膜11上にフォトレジスト12を塗布する(図10)。リソグラフィー法を用いて所望のパターンに加工し、続いてフォトレジスト12を除去する。シリコン窒化膜11をマスクにして制御ゲート10、第2ゲート絶縁膜9および浮遊ゲート4を順次、垂直方向にエッチングする。このときの、図1のB−B´線に沿った断面に相当する断面図を図11に、A−A´線に沿った断面(以後、A−A’断面図と称する)に相当する断面図を図12に示す。   A silicon nitride film 11 is formed on the control gate 10 by LPCVD. Further, a photoresist 12 is applied on the silicon nitride film 11 (FIG. 10). A desired pattern is processed using a lithography method, and then the photoresist 12 is removed. Using the silicon nitride film 11 as a mask, the control gate 10, the second gate insulating film 9, and the floating gate 4 are sequentially etched in the vertical direction. A cross-sectional view corresponding to the cross section taken along the line BB ′ in FIG. 1 corresponds to a cross section taken along the line AA ′ (hereinafter referred to as an AA ′ cross-sectional view). A cross-sectional view is shown in FIG.

次いで、図13(A−A’断面図)に示すように、RIEエッチングによりゲート酸化膜に導入されたダメージを回復させる目的で、熱酸化法を用いてシリコン酸化膜13を形成する。一般にこの酸化工程は後酸化工程と呼ばれ、この際に形成される酸化膜13は後酸化膜と称される。   Next, as shown in FIG. 13 (A-A ′ cross-sectional view), a silicon oxide film 13 is formed using a thermal oxidation method for the purpose of recovering damage introduced into the gate oxide film by RIE etching. In general, this oxidation process is called a post-oxidation process, and the oxide film 13 formed at this time is called a post-oxidation film.

ここで、シリコン酸化膜13の形成方法としては、ラジカル酸化を行うことが望ましい。ラジカル酸化は、酸化種として酸素ラジカルを用い、低温で酸化を行うことから熱エネルギーを用いての酸化がほとんど行われないことに特徴がある。ラジカル酸化種は、数nm程度の深さまで侵入し、そこで失活する。通常の熱エネルギーを用いてシリコン酸化膜13を形成する場合、酸化種は第2ゲート絶縁膜9、およびシリコンオキシナイトライド膜3の中を拡散する。結果として、浮遊ゲート4と制御ゲート10との間、さらにはシリコン基板1と浮遊ゲート4との間にバーズビークが形成されることになる。その場合、浮遊ゲート4のワードラインに垂直な方向に沿った断面(図、A−A’断面図)におけるコーナー部が丸まることになり、本実施形態が目標とする浮遊ゲートの形状を形成することが出来ない。   Here, as a method of forming the silicon oxide film 13, it is desirable to perform radical oxidation. Radical oxidation is characterized in that oxygen radicals are used as oxidizing species and oxidation is performed at a low temperature, so that oxidation using thermal energy is hardly performed. The radical oxidizing species penetrates to a depth of about several nanometers and deactivates there. When the silicon oxide film 13 is formed using normal thermal energy, the oxidized species diffuse in the second gate insulating film 9 and the silicon oxynitride film 3. As a result, bird's beaks are formed between the floating gate 4 and the control gate 10 and between the silicon substrate 1 and the floating gate 4. In that case, a corner portion in a cross section (a cross-sectional view along the line AA ′) along the direction perpendicular to the word line of the floating gate 4 is rounded, and the shape of the floating gate targeted by this embodiment is formed. I can't.

それに対し、ラジカル酸化を行う場合、多結晶シリコン4及び10の側壁を数nm酸化すると同時に、第2ゲート絶縁膜9、およびシリコンオキシナイトライド膜3の中を拡散する。しかしながら進入長は数nmであり、明瞭なバーズビークを形成することはなく、浮遊ゲート4のワードラインに垂直な方向に沿った断面(図13、A−A’断面図)におけるコーナー部が著しく丸まることはない。ラジカル酸化の条件は、300〜600℃程度の温度で、酸素に不活性ガスHe,Ne,Kr,Xeのうち少なくとも一つ以上のガスを混在させたガスをプラズマ励起させ、そこから発生された酸素ラジカルを用いることが望ましい。場合によっては、酸素と不活性ガスの混合ガス中に水素を混ぜ、水分子ラジカルを発生させても良い。その場合の酸化種は、酸素ラジカルではなく、水分子ラジカルとなるが、酸素ラジカル同様、侵入長が数nmであることから、酸素ラジカルと同様の効果が得られる。   On the other hand, when performing radical oxidation, the side walls of the polycrystalline silicon 4 and 10 are oxidized by several nm, and at the same time, the second gate insulating film 9 and the silicon oxynitride film 3 are diffused. However, since the penetration length is several nm, a clear bird's beak is not formed, and the corner portion in the cross section (FIG. 13, AA ′ cross section) along the direction perpendicular to the word line of the floating gate 4 is remarkably rounded. There is nothing. Radical oxidation conditions were generated at a temperature of about 300 to 600 ° C. by plasma-exciting a gas in which at least one of the inert gases He, Ne, Kr, and Xe was mixed with oxygen. It is desirable to use oxygen radicals. In some cases, hydrogen may be mixed in a mixed gas of oxygen and inert gas to generate water molecule radicals. In this case, the oxidized species are not oxygen radicals but water molecule radicals. However, since the penetration length is several nm as in the case of oxygen radicals, the same effect as that of oxygen radicals can be obtained.

この後酸化膜13を形成した後、ソース、ドレインを形成するためにイオン注入によってイオンをシリコン基板内に打込み、熱アニールにより活性化させメモリトランジスタを形成する(図13)。   Thereafter, after forming the oxide film 13, ions are implanted into the silicon substrate by ion implantation to form the source and drain, and activated by thermal annealing to form a memory transistor (FIG. 13).

前述の図7に示したように、シリコン窒化膜5を剥離するためのウエット処理を行った後で、埋め込み絶縁膜8の高さを下げるRIE処理を行うことにより、図8に示すように、浮遊ゲート4のコーナー部がRIE処理においてエッチングされ丸くなるという効果がある。浮遊ゲート4の曲率半径が第2のゲート絶縁膜9の膜厚より大きくなるとコーナー部にかかる電界が下がる。図14(a)は、浮遊ゲートコーナー部の曲率半径rと第2ゲート絶縁膜(インターポリ絶縁膜)の膜厚dの比と、制御ゲート10と浮遊ゲート4との間に14Vをかけた際の第2ゲート絶縁膜9を流れるリーク電流密度(A/cm2 )の関係を示したものであるが、上記の比が大きくなるとリーク電流密度は急激に減少する(換言すれば、コーナー部にかかる電界が低くなる)。図14(a)よりr/dが1以上(或いは、d/rが1以下)になると、リーク電流は実質的に一定値に収束するのが分かる。FIG.14Aのカーブの傾き(カーブの微分値)をプロットしたものが図14(b)であるが、r/dが0.5以上の領域でリーク電流の低下が劇的に生じており、r/d≧0.5とすることがより好ましい。 As shown in FIG. 7 described above, by performing a RIE process for reducing the height of the buried insulating film 8 after performing a wet process for removing the silicon nitride film 5, as shown in FIG. There is an effect that the corner portion of the floating gate 4 is etched and rounded in the RIE process. When the radius of curvature of the floating gate 4 is larger than the film thickness of the second gate insulating film 9, the electric field applied to the corner portion decreases. In FIG. 14A, a ratio of the curvature radius r of the floating gate corner portion to the film thickness d of the second gate insulating film (interpoly insulating film) and 14 V are applied between the control gate 10 and the floating gate 4. The relationship between the leakage current density (A / cm 2 ) flowing through the second gate insulating film 9 at this time is shown, but as the above ratio increases, the leakage current density rapidly decreases (in other words, the corner portion). The electric field applied to the FIG. 14A shows that when r / d is 1 or more (or d / r is 1 or less), the leakage current converges to a substantially constant value. FIG. FIG. 14 (b) is a plot of the slope of the curve of 14A (curve differential value), but the decrease in leakage current has occurred dramatically in the region where r / d is 0.5 or more. More preferably, d ≧ 0.5.

さらに、後酸化膜13形成方法を変えることで浮遊ゲート4の曲率半径を大きくする場合と異なり、本実施形態では図16に示すように、浮遊ゲート4のビット線に垂直な方向の断面(図1のB−B´線に沿った断面)においてのみコーナーを丸め、ワード線に垂直な方向(図1のA−A´線に沿った断面)の断面では丸まることはない。そのため、後酸化によるゲート丸めの場合より第2ゲート絶縁膜13の容量低下つまりカップリング比低下を抑制することができる。   Further, unlike the case where the radius of curvature of the floating gate 4 is increased by changing the method of forming the post oxide film 13, in this embodiment, as shown in FIG. 16, the cross section in the direction perpendicular to the bit line of the floating gate 4 (FIG. The corner is rounded only in the cross section along the line BB ′ of 1, and is not rounded in the cross section in the direction perpendicular to the word line (cross section along the line AA ′ in FIG. 1). Therefore, it is possible to suppress a decrease in capacitance of the second gate insulating film 13, that is, a decrease in coupling ratio, as compared with the case of gate rounding by post-oxidation.

(第2の実施形態)
次に、第2の実施形態に係るNANDセル型フラッシュメモリのセルアレイの製造工程について説明する。図面上の形態としては、第1の実施形態と同様になるので、図2乃至図13を使用して説明する。
(Second Embodiment)
Next, a manufacturing process of the cell array of the NAND cell flash memory according to the second embodiment will be described. The form on the drawing is the same as that of the first embodiment, and will be described with reference to FIGS.

まず、図2乃至図7までは、第1の実施形態と同様に行なう。続いて、シリコン窒化膜5との選択比が小さいエッチング処理で埋め込み絶縁膜8の高さを下げた後、シリコン窒化膜5を剥離するためのウエット処理を行う(図8)。このようにして形成した素子分離構造の上に第2のゲート絶縁膜9を形成した後(図9)、第1の実施形態と同様に、図10乃至図13の工程を実施する。   First, FIGS. 2 to 7 are performed in the same manner as in the first embodiment. Subsequently, after the height of the buried insulating film 8 is lowered by an etching process having a small selectivity with respect to the silicon nitride film 5, a wet process for removing the silicon nitride film 5 is performed (FIG. 8). After the second gate insulating film 9 is formed on the element isolation structure thus formed (FIG. 9), the steps of FIGS. 10 to 13 are performed as in the first embodiment.

このようにシリコン窒化膜5との選択比が小さいエッチング条件で埋め込み絶縁膜8の高さを下げることで、シリコン窒化膜と浮遊ゲート4の特にコーナー部がエッチングされ丸くなるという効果がある(図8参照)。選択比の小さいエッチング条件としては、例えばRIEで用いるC48の流量比を小さくする方法がある。そして、浮遊ゲート4の曲率半径rが第2のゲート絶縁膜9の膜厚dの1/2と同じかそれ以上になる(r/d≧0.5)とコーナー部にかかる電界が下がり、特に1以上の場合は第2のゲート絶縁膜9のリーク電流を劇的に下げることが可能となる。 In this way, by lowering the height of the buried insulating film 8 under an etching condition having a small selection ratio with respect to the silicon nitride film 5, there is an effect that the corner portion of the silicon nitride film and the floating gate 4 are etched and rounded (see FIG. 8). As an etching condition with a low selection ratio, for example, there is a method of reducing the flow rate ratio of C 4 F 8 used in RIE. When the curvature radius r of the floating gate 4 is equal to or greater than ½ of the film thickness d of the second gate insulating film 9 (r / d ≧ 0.5), the electric field applied to the corner portion decreases, In particular, when the number is 1 or more, the leakage current of the second gate insulating film 9 can be dramatically reduced.

さらに、後酸化膜13の形成方法を変えることで浮遊ゲート4の曲率半径を大きくする従来の技術と異なり、第2の実施形態においても、FIG.16と同様に、浮遊ゲート4のビット線に垂直な方向に沿った断面(B−B’断面図)でのみコーナーを丸め、ワード線に垂直な方向に沿った断面(A−A’断面図)ではコーナーが丸まることはない。そのため、後酸化によるゲート丸めの場合より第2ゲート絶縁膜9の容量低下つまりカップリング比低下を抑制することができる。   Further, unlike the conventional technique in which the radius of curvature of the floating gate 4 is increased by changing the method of forming the post-oxide film 13, the second embodiment also includes FIG. Similarly to FIG. 16, the corner is rounded only in a section (BB ′ sectional view) along the direction perpendicular to the bit line of the floating gate 4 and a section along the direction perpendicular to the word line (AA ′ sectional view). ) Will not round the corner. Therefore, it is possible to suppress a decrease in capacitance of the second gate insulating film 9, that is, a decrease in coupling ratio, as compared with the case of gate rounding by post-oxidation.

図17(a)に、本実施形態のゲート構造と、従来のゲート構造とのリーク電流の比較を示す。横軸は、第2ゲート絶縁膜9の酸化膜換算膜厚、縦軸は制御ゲート10と浮遊ゲート4との間に14Vをかけた際の第2ゲート酸化膜9に流れるリーク電流密度(A/cm2)である。図17(a)中に(b)と記されているカーブは、図17(b)に示すように、第1のゲート電極4の上部コーナー部が丸められた本発明のゲート構造を示し、(c)と記されたカーブは、図17(c)に示すように、第1のゲート電極4´の上部コーナー部が鋭角な比較例のゲート構造を示す。本実施形態の構造を採用することにより、リーク電流が1桁低下することが分かる。 FIG. 17A shows a comparison of leakage current between the gate structure of this embodiment and the conventional gate structure. The horizontal axis represents the equivalent oxide thickness of the second gate insulating film 9, and the vertical axis represents the density of leakage current (A) flowing through the second gate oxide film 9 when 14 V is applied between the control gate 10 and the floating gate 4. / Cm 2 ). The curve indicated as (b) in FIG. 17 (a) shows the gate structure of the present invention in which the upper corner portion of the first gate electrode 4 is rounded as shown in FIG. 17 (b). The curve indicated by (c) shows the gate structure of the comparative example in which the upper corner portion of the first gate electrode 4 ′ has an acute angle, as shown in FIG. 17 (c). By adopting the structure of this embodiment, it can be seen that the leakage current is reduced by one digit.

第1及び第2の実施形態においては、浮遊ゲートの上部コーナー部におけるリーク電流の抑制について述べたが、積層ゲート構造では、リーク電流はコーナー部に限られるものではなく、平坦部の凹凸においても同様な問題が生じる。また、コーナー部もミクロに見れば、複数の凹凸からなる場合もある。第3の実施形態以降では、このような問題を抑制する技術について述べる。   In the first and second embodiments, the suppression of the leakage current at the upper corner portion of the floating gate has been described. However, in the stacked gate structure, the leakage current is not limited to the corner portion, but also in the unevenness of the flat portion. Similar problems arise. Further, if the corner portion is also seen microscopically, it may be composed of a plurality of irregularities. In the third and subsequent embodiments, a technique for suppressing such a problem will be described.

(第3の実施形態)
図18、19に、不揮発性半導体記憶装置の断面をあらためて示す。図16において言及したビット線に垂直な方向に沿った断面図(B−B´断面図)が図18、ワード線に垂直な方向に沿った断面図(A−A´断面図)が図19である。ここで図18は、浮遊ゲート電極4上で電極間絶縁膜9が接する箇所を示すが、電極間絶縁膜9は平面ではなく断面逆Uの字型に三次元化しており、積層ゲート電極間のキャパシタンスを増加させている。このように、三次元化を行うと、浮遊ゲート電極4の凸部にゲート電極間絶縁膜が接し、コーナー部Cが存在することになる。このコーナー(凸)部を模式的に示したのが図20(b)である。曲率半径をrとし、電極間絶縁膜9の膜厚(シリコン酸化膜換算膜厚)をdとして、電極間絶縁膜に流れるリーク電流密度との関係を調べた結果を図20(a)に示す。なお、この試料のゲート長Lは90nmである。
(Third embodiment)
18 and 19 are cross-sectional views of the nonvolatile semiconductor memory device. 16 is a cross-sectional view (BB ′ cross-sectional view) along the direction perpendicular to the bit line referred to in FIG. 16, and FIG. 19 is a cross-sectional view (AA ′ cross-sectional view) along the direction perpendicular to the word line. It is. Here, FIG. 18 shows a portion where the interelectrode insulating film 9 is in contact with the floating gate electrode 4, but the interelectrode insulating film 9 is three-dimensionally shaped in an inverted U shape in cross section, not in a plane, and between the stacked gate electrodes. The capacitance is increased. As described above, when the three-dimensionalization is performed, the inter-gate electrode insulating film is in contact with the convex portion of the floating gate electrode 4 and the corner portion C exists. This corner (convex) portion is schematically shown in FIG. FIG. 20A shows the result of investigating the relationship between the radius of curvature r and the density of the leakage current flowing in the interelectrode insulating film, where d is the thickness of the interelectrode insulating film 9 (equivalent thickness of the silicon oxide film). . Note that the gate length L of this sample is 90 nm.

図20(a)において、横軸はr(nm)/d(nm)、縦軸は制御ゲート10と浮遊ゲート4との間に−12Vをかけた際の電極間絶縁膜9に流れるリーク電流密度(A/cm2)である。浮遊ゲートエッチング時のRIEの条件を変化させること、さらにはRIE時のマスク材の膜厚を調整することなどを行うことで、曲率半径を変化させている。図20(a)よりr/dが1よりも小さくなると、徐々にリーク耐性が劣化することが分かる。これは曲率半径が小さくなり、コーナー端部に電界が集中すると、ゲート電極間絶縁膜における電子のトンネル確率が高くなるのが原因である。曲率半径がある程度大きい方が、リーク的には良好であるが、その目安として、前述の図14に関連して述べたようにr/dが0.5以上(好ましくはr/dが1以上)であれば有効である。 In FIG. 20A, the horizontal axis represents r (nm) / d (nm), and the vertical axis represents the leakage current flowing through the interelectrode insulating film 9 when −12 V is applied between the control gate 10 and the floating gate 4. Density (A / cm 2 ). The radius of curvature is changed by changing the RIE conditions at the time of floating gate etching and adjusting the film thickness of the mask material at the time of RIE. As can be seen from FIG. 20A, when r / d is smaller than 1, the leakage resistance gradually deteriorates. This is because when the radius of curvature is reduced and the electric field is concentrated at the corner end, the tunneling probability of electrons in the insulating film between the gate electrodes is increased. A larger radius of curvature is better in terms of leakage, but as a guide, r / d is 0.5 or more (preferably r / d is 1 or more, as described above with reference to FIG. 14). ) Is effective.

現状、電極間絶縁膜厚dは、14〜16nmを多くの場合用いている。その場合、r/d値を1以上とするには、rも14nm以上が必要となる。今後、セルサイズが小さくなるに従い、三次元構造の浮遊ゲート電極形状において、平坦部面積が小さくなってくる。このr/d値の制御が非常に重要となる。   At present, the interelectrode insulating film thickness d is 14 to 16 nm in many cases. In that case, in order to set the r / d value to 1 or more, r is also required to be 14 nm or more. In the future, as the cell size becomes smaller, the flat area becomes smaller in the three-dimensional floating gate electrode shape. The control of this r / d value is very important.

図21は、横軸はビット線方向のゲート幅W(nm)、縦軸は制御ゲート10と浮遊ゲート4との間に−12Vをかけた際の電極間絶縁膜9に流れるリーク電流密度(A/cm2 )である。ゲート絶縁膜の厚さは、シリコン酸化膜換算(EOT)で14nmとしている。r/d=0.1〜0.2の場合は、電極上面コーナー部は非常に尖っていて、ゲート幅が短くなるとリーク電流は急激に増加する。これに対し、r/d〜1.25の場合は、ゲート幅が小さくなるに連れて緩やかに増加する。曲率半径とキャパシタ表面積は、TEM画像の解析から算出したものであることから、若干の誤差は含まれるものの、定性的な挙動は表現出来ていると考えている。 In FIG. 21, the horizontal axis represents the gate width W (nm) in the bit line direction, and the vertical axis represents the density of leakage current flowing in the interelectrode insulating film 9 when −12 V is applied between the control gate 10 and the floating gate 4 ( A / cm 2 ). The thickness of the gate insulating film is 14 nm in terms of silicon oxide film (EOT). In the case of r / d = 0.1 to 0.2, the corners on the upper surface of the electrode are very sharp, and the leakage current increases rapidly as the gate width becomes shorter. On the other hand, in the case of r / d to 1.25, it gradually increases as the gate width decreases. Since the radius of curvature and the capacitor surface area are calculated from the analysis of the TEM image, it is considered that qualitative behavior can be expressed although some errors are included.

コーナー部が尖っている場合、ゲート幅減少につれリーク電流は増大し、それは90nm以下で顕著となる。リーク電流の主なパスはコーナー部であるが、ゲート幅Wが大きい場合、電極面積は大きいことから、リーク電流をキャパシタ面積で割った電流密度としては、低い値を示すことになる。   When the corner portion is sharp, the leakage current increases as the gate width decreases, and becomes significant at 90 nm or less. The main path of the leakage current is a corner portion, but when the gate width W is large, the electrode area is large. Therefore, the current density obtained by dividing the leakage current by the capacitor area shows a low value.

これに対してゲート幅Wが小さくなると、電流密度としては増加する。ゲート幅Wが小さい場合、リーク電流はほとんどがコーナー部で流れる。従って、ゲート長90nm以下では、r/d≧1とする効果は非常に大きい。   On the other hand, as the gate width W decreases, the current density increases. When the gate width W is small, most of the leakage current flows in the corner portion. Therefore, when the gate length is 90 nm or less, the effect of r / d ≧ 1 is very large.

ここで浮遊ゲート電極には多結晶シリコンが良く用いられるのであるが、その多結晶シリコン表面には細かい凹凸があり、曲率半径が非常に小さい凸部も存在する。この凸部もリーク耐性を劣化させる要因である。しかしながらこの凹凸は、図18のコーナー部Cよりは、リーク耐性劣化への影響は小さい。   Here, polycrystalline silicon is often used for the floating gate electrode, but there are fine irregularities on the surface of the polycrystalline silicon, and there are also convex portions having a very small radius of curvature. This convex portion is also a factor that deteriorates the leak resistance. However, this unevenness has less influence on the leakage resistance degradation than the corner portion C in FIG.

図22に浮遊ゲート電極4のコーナー部と多結晶シリコン表面の凹凸部への電界集中の模式図を示す(電気力線20を点線で示す)。上部の制御ゲート電極10付近の電気力線密度、つまり電界は同じであるのに対し、特にコーナー部へ集中する電気力線の密度は大きい。これに対して、多結晶シリコン表面においては、一つの凸部に電気力線が集中しないことから、局所的な電界集中は発生しにくい。電界集中の度合いが、電極コーナー部と表面凹凸部では異なると言える。   FIG. 22 shows a schematic diagram of the electric field concentration on the corner portion of the floating gate electrode 4 and the concavo-convex portion on the surface of the polycrystalline silicon (the electric force line 20 is indicated by a dotted line). The density of electric lines of force in the vicinity of the upper control gate electrode 10, that is, the electric field is the same, whereas the density of electric lines of force concentrating on the corner is particularly large. On the other hand, the electric field lines do not concentrate on one convex portion on the polycrystalline silicon surface, so that local electric field concentration hardly occurs. It can be said that the degree of electric field concentration is different between the electrode corner portion and the surface uneven portion.

然しながら、図23に、電極間絶縁膜厚(シリコン酸化膜換算膜厚)dと多結晶シリコン表面のラフネスPV(Peak to Valley)との比率と、リーク電流との関係を示す。横軸はd(nm)/PV(nm)、縦軸はJ−V特性において−12Vでのリーク電流密度(A/cm2 )である。なお、この場合のビット線方向のゲート長Lは90nmである。多結晶シリコン表面へのアルカリ洗浄時間を変化させてPV値が異なる多結晶シリコン表面を形成している。図より、d/PVの値が2以下で、リーク電流密度が急激に上昇することが分かる。浮遊ゲート電極の表面コーナー部は、特にこの部分には電界集中が起こることから、表面ラフネス変化に対してリーク耐性が敏感に変化する。角部において表面ラフネスを制御することが、リーク耐性を向上させるのに非常に重要であると言える。r/dを1以上とした状態で、d/PV値を2以上とすることで、リーク耐性劣化は最小限に抑えられる。 However, FIG. 23 shows the relationship between the leakage current and the ratio between the interelectrode insulating film thickness (silicon oxide film equivalent film thickness d) and the roughness PV (Peak to Valley) of the polycrystalline silicon surface. The horizontal axis represents d (nm) / PV (nm), and the vertical axis represents the leakage current density (A / cm 2 ) at −12 V in the JV characteristics. In this case, the gate length L in the bit line direction is 90 nm. A polycrystalline silicon surface having a different PV value is formed by changing the alkali cleaning time on the polycrystalline silicon surface. From the figure, it can be seen that when the value of d / PV is 2 or less, the leakage current density rapidly increases. In the surface corner portion of the floating gate electrode, since the electric field concentration occurs particularly in this portion, the leak resistance changes sensitively to the surface roughness change. It can be said that controlling the surface roughness at the corner is very important for improving the leakage resistance. Leak resistance deterioration can be minimized by setting the d / PV value to 2 or more in the state where r / d is 1 or more.

さらには、コーナー部を構成する多結晶シリコンの結晶粒において、凸となる箇所の曲率をr’とすると、その曲率をr’/d≧1とすることでリーク耐性劣化は生じない。r’/dとする箇所は、上部電極に一番近い凸部の先端形状である。なお曲率半径r’の制御であるが、表面を一度、ラジカル酸化を行うことで、凸部は平坦化され、r’は増大する。上部電極に一番近い凸部のr’/d≧1は十分満たせる。さらに浮遊ゲート電極加工時における反応性イオンエッチング処理においても、角部は丸まり、r’/d≧1を実現することが出来る。   Further, in the polycrystalline silicon crystal grains constituting the corner portion, assuming that the curvature of the convex portion is r ′, the leakage resistance is not deteriorated by setting the curvature to r ′ / d ≧ 1. The location r ′ / d is the tip shape of the convex portion closest to the upper electrode. In addition, although it is control of curvature radius r ', a convex part is planarized and r' increases by performing radical oxidation once on the surface. The convex portion closest to the upper electrode, r ′ / d ≧ 1, can be sufficiently satisfied. Further, also in the reactive ion etching process at the time of processing the floating gate electrode, the corner is rounded, and r ′ / d ≧ 1 can be realized.

なおここで、現状の電極間絶縁膜厚dは、14〜16nmを多くの場合用いている。その場合、d/PV値を2以上とするには、PV値は7〜8nm以下とする必要がある。通常、浮遊ゲートには、多結晶シリコンを用いるが、様々な熱工程を経た後、その表面モフォロジーは荒れ、PV値は7nm以上となることが通例である。多結晶シリコン表面ラフネスを減少させる手法が必要となる。   Here, the current interelectrode insulating film thickness d is 14 to 16 nm in many cases. In that case, in order to set the d / PV value to 2 or more, the PV value needs to be 7 to 8 nm or less. Normally, polycrystalline silicon is used for the floating gate, but after various thermal processes, the surface morphology is rough and the PV value is usually 7 nm or more. A technique for reducing the polycrystalline silicon surface roughness is required.

そこで、r/d値が1以上で、d/PV値が2以下となる、不揮発性半導体記憶装置の形成方法を図24〜29に示す。これらの図はワード線に垂直方向の断面図(図1のA−A´線に沿った断面図)である。理解を容易にするために、第1の実施形態と同一部分には同一番号を付す。   A method for forming a nonvolatile semiconductor memory device in which the r / d value is 1 or more and the d / PV value is 2 or less is shown in FIGS. These figures are cross-sectional views perpendicular to the word lines (cross-sectional views along the line AA ′ in FIG. 1). In order to facilitate understanding, the same parts as those in the first embodiment are denoted by the same reference numerals.

まず、シリコン基板1上に熱酸化法を用いてシリコン酸化膜2を形成する(図24)。このシリコン酸化膜2をNH3 ガスにて窒化することでシリコンオキシナイトライド膜3とする(図25)。このシリコンオキシナイトライド膜3上にCVD法を用いて不純物としてリンが添加された非晶質シリコン膜4を形成する。この非晶質シリコン膜4は、後の熱工程にて結晶化が行われ、電荷蓄積層としての浮遊ゲート多結晶シリコン電極となる。 First, a silicon oxide film 2 is formed on a silicon substrate 1 using a thermal oxidation method (FIG. 24). The silicon oxide film 2 is nitrided with NH 3 gas to form a silicon oxynitride film 3 (FIG. 25). On the silicon oxynitride film 3, an amorphous silicon film 4 to which phosphorus is added as an impurity is formed by CVD. The amorphous silicon film 4 is crystallized in a later thermal process, and becomes a floating gate polycrystalline silicon electrode as a charge storage layer.

なお平坦化の為に、非晶質シリコン膜4を多結晶化させる際に、以下の処理を行う。非晶質シリコン膜4に対し、400℃のラジカル酸素雰囲気にてシリコン酸化膜を形成した後、900℃程度の熱工程をかける。表面ラフネス増加を抑制するのに、この低温ラジカル酸化が非常に有用である。   Note that the following processing is performed when the amorphous silicon film 4 is polycrystallized for planarization. A silicon oxide film is formed on the amorphous silicon film 4 in a radical oxygen atmosphere at 400 ° C., and then a thermal process at about 900 ° C. is performed. This low temperature radical oxidation is very useful for suppressing the increase in surface roughness.

シリコン酸化膜を形成するのは、シリコン中のドーパントの外方拡散を防ぐ為であると共に、後の900℃の熱工程における表面シリコン原子のマイグレートを防ぎ、表面荒れを抑制出来る。400℃での酸化においては、シリコンは非晶質のままである。このシリコンが非晶質の状態にて、表面へラジカル酸化処理を行い、その後に結晶化させることで表面荒れを抑制出来るという知見は新しいものである。酸化温度は、非晶質シリコンが結晶化しない550℃以下であれば良く、引き続いての結晶化熱処理工程は、700℃以上であれば良い。   The formation of the silicon oxide film is to prevent the outward diffusion of the dopant in the silicon, and also prevents the migration of the surface silicon atoms in the subsequent heat process at 900 ° C., thereby suppressing the surface roughness. During oxidation at 400 ° C., the silicon remains amorphous. The knowledge that surface roughness can be suppressed by performing radical oxidation treatment on the surface of the silicon in an amorphous state and then crystallizing it is new. The oxidation temperature may be 550 ° C. or lower at which amorphous silicon is not crystallized, and the subsequent crystallization heat treatment step may be 700 ° C. or higher.

さらに、900℃の熱工程により、結晶粒の成長は十分に行われ、これら工程よりも後の熱工程において著しい結晶粒成長は見られない。なお本実施形態では、シリコン酸化膜形成時、ラジカル酸化種を用いた酸化を用いた。それに対し、分子状酸素での酸化処理の場合、多結晶シリコン中のドーパント濃度不均一に起因する、局所的な酸化レートの差が発生し、逆に表面が荒れてしまう。   Further, the crystal grains are sufficiently grown by the thermal process at 900 ° C., and no significant crystal grain growth is observed in the thermal process after these processes. In the present embodiment, oxidation using radical oxidation species is used when forming the silicon oxide film. On the other hand, in the case of the oxidation treatment with molecular oxygen, a difference in local oxidation rate due to the non-uniform dopant concentration in the polycrystalline silicon occurs, and the surface becomes rough.

最後に、浮遊ゲート多結晶シリコン膜4の表面にラジカル酸化で形成したシリコン酸化膜を、弗酸にて剥離する。なおフッ酸薬液も、多結晶シリコン表面を荒らす要因となる。フッ酸薬液または超純水など、洗浄処理において用いられる薬液だが、液中のOHイオンにより、シリコン表面がエッチングされる。そのエッチングレートは、面方位により異なることから、酸化膜剥離の洗浄処理を行うだけで、多結晶シリコン表面のラフネスは増加する。そこで薬液処理時の表面荒れを抑制するには、なるべくOH量が少ない低pHの溶液を用いることが必要となる。例えば、酸化膜剥離時には、希弗酸と塩酸の混合溶液を用いること、さらには純水リンス処理時間を短くすることなどである。   Finally, the silicon oxide film formed by radical oxidation on the surface of the floating gate polycrystalline silicon film 4 is stripped with hydrofluoric acid. The hydrofluoric acid chemical also causes the surface of the polycrystalline silicon to be roughened. Although it is a chemical solution used in a cleaning process such as a hydrofluoric acid chemical solution or ultrapure water, the silicon surface is etched by OH ions in the solution. Since the etching rate differs depending on the plane orientation, the roughness of the surface of the polycrystalline silicon increases only by performing the cleaning process for removing the oxide film. Therefore, in order to suppress surface roughness during chemical treatment, it is necessary to use a low pH solution with as little OH content as possible. For example, when removing the oxide film, a mixed solution of dilute hydrofluoric acid and hydrochloric acid is used, and further, the pure water rinsing time is shortened.

以上、浮遊ゲートに用いられる多結晶シリコンの結晶粒サイズの安定化、表面をなるべく荒らさない洗浄等を用いることで、PVは7〜8nm以下とすることが可能となる。   As described above, PV can be reduced to 7 to 8 nm or less by stabilizing the crystal grain size of the polycrystalline silicon used for the floating gate and cleaning the surface as much as possible.

続いて、多結晶シリコン膜4上に電極間絶縁膜となる第2のゲート絶縁膜9を形成する。第2のゲート絶縁膜9は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸化物薄膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸窒化物膜、以上の薄膜のうち何れか単層膜、あるいは前記薄膜の2つ以上を含む積層構造で構成することができる。この絶縁膜9上にLPCVD法を用いて、不純物としてリンが添加された多結晶シリコン膜10を形成する。この多結晶シリコン膜10は、後に制御ゲート電極として機能するゲート多結晶シリコンである。このゲート多結晶シリコン膜10上にLPCVD法でシリコン窒化膜11を形成する(図26)。さらにシリコン窒化膜11上にフォトレジスト12を塗布する。リソグラフィー法を用いて所望のパターンに加工し(図27)、続いてフォトレジスト12を除去する。シリコン窒化膜11をマスクにして制御ゲート多結晶シリコン膜10、浮遊ゲート絶縁膜9及び浮遊ゲート多結晶シリコン膜4を順次、垂直方向にエッチングする(図28)。さらにソース、ドレインを形成するために、イオン注入によって、リン(P)をシリコン基板内に注入し、熱アニールにより活性化させ、不揮発性半導体記憶装置を完成する(図29)。   Subsequently, a second gate insulating film 9 serving as an interelectrode insulating film is formed on the polycrystalline silicon film 4. The second gate insulating film 9 includes a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a metal oxide thin film containing at least one of Al, Hf, Zr, and La, and at least one of Al, Hf, Zr, and La. A metal oxynitride film including one, a single-layer film of the above thin films, or a laminated structure including two or more of the thin films. A polycrystalline silicon film 10 to which phosphorus is added as an impurity is formed on this insulating film 9 by LPCVD. The polycrystalline silicon film 10 is gate polycrystalline silicon that functions as a control gate electrode later. A silicon nitride film 11 is formed on the gate polycrystalline silicon film 10 by LPCVD (FIG. 26). Further, a photoresist 12 is applied on the silicon nitride film 11. A desired pattern is processed using a lithography method (FIG. 27), and then the photoresist 12 is removed. Using the silicon nitride film 11 as a mask, the control gate polycrystalline silicon film 10, the floating gate insulating film 9, and the floating gate polycrystalline silicon film 4 are sequentially etched in the vertical direction (FIG. 28). Further, in order to form a source and a drain, phosphorus (P) is implanted into the silicon substrate by ion implantation and activated by thermal annealing to complete a nonvolatile semiconductor memory device (FIG. 29).

以上のよう積層ゲート電極を形成することにより、浮遊ゲート電極の表面モフォロジーが制御され、浮遊ゲート絶縁膜のリーク耐性が高まり、電気的信頼性が著しく向上する。   By forming the laminated gate electrode as described above, the surface morphology of the floating gate electrode is controlled, the leakage resistance of the floating gate insulating film is increased, and the electrical reliability is remarkably improved.

以上、本発明を実施形態を通じて説明したが、本発明によれば、第2のゲート絶縁膜(電極間絶縁膜)を通してのリーク電流を抑制し、電気的信頼性を向上することができる。また、本発明は上記の実施形態に限定されるものではない。例えば、第1の実施形態では、NANDフラッシュを例にとり説明したが、例えば、浮遊ゲートに電荷蓄積層としてのシリコン窒化膜を使用したMONOS等についても適用可能である。   As mentioned above, although this invention was demonstrated through embodiment, according to this invention, the leakage current through a 2nd gate insulating film (interelectrode insulating film) can be suppressed, and electrical reliability can be improved. Further, the present invention is not limited to the above embodiment. For example, in the first embodiment, the NAND flash has been described as an example. However, for example, the present invention can also be applied to a MONOS using a silicon nitride film as a charge storage layer for a floating gate.

さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。   Furthermore, the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine the component covering different embodiment suitably.

NAND型フラッシュメモリのセルアレイ構造を示す(a)平面図と(b)等価回路図(A) Plan view and (b) Equivalent circuit diagram showing cell array structure of NAND flash memory 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための断面図で、図1のB−B´線に沿った断面図Sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention, and follows BB 'line of FIG. 図2に続く工程における断面図Sectional drawing in the process following FIG. 図3に続く工程における断面図Sectional drawing in the process following FIG. 図4に続く工程における断面図Sectional drawing in the process following FIG. 図5に続く工程における断面図Sectional drawing in the process following FIG. 図6に続く工程における断面図Sectional drawing in the process following FIG. 図7に続く工程における断面図Sectional drawing in the process following FIG. 図8に続く工程における断面図Sectional drawing in the process following FIG. 図9に続く工程における断面図Sectional drawing in the process following FIG. 図10に続く工程における断面図Sectional drawing in the process following FIG. 図10に続く工程において、A−A´線に沿った断面図FIG. 10 is a cross-sectional view along the line AA ′ in the process following FIG. 図12に続く工程において、A−A´線に沿った断面図FIG. 12 is a cross-sectional view along the line AA ′ in the process following FIG. 浮遊ゲートコーナーの曲率半径とリーク電流との関係を示す特性図Characteristic diagram showing the relationship between the radius of curvature of the floating gate corner and the leakage current 図14において使用された測定部位を説明するための模式図Schematic diagram for explaining the measurement site used in FIG. 本発明に係る積層ゲート電極の形状の特徴を説明するための模式図Schematic diagram for explaining the feature of the shape of the laminated gate electrode according to the present invention 本発明の効果を説明するための模式図Schematic diagram for explaining the effect of the present invention 不揮発性メモリの問題点を説明するためのB−B´線に沿った方向断面図Cross-sectional view along line BB 'for explaining problems of nonvolatile memory 不揮発性メモリの問題点を説明するためのA−A´線に沿った断面図Sectional drawing along the AA 'line for demonstrating the problem of a non-volatile memory ゲート電極間絶遠膜のシリコン酸化物換算膜厚dと曲率半径rの比率とリーク電流密度との関係を示す特性図The characteristic figure which shows the relationship between the ratio of the silicon oxide conversion film thickness d of the insulating film between gate electrodes, the curvature radius r, and leak current density ゲート幅とリーク電流密度との関係を示す特性図Characteristic diagram showing the relationship between gate width and leakage current density 浮遊ゲート電極のコーナー部と電極表面凹凸部における電流集中を説明するための模式図Schematic diagram for explaining current concentration at the corner of floating gate electrode and uneven surface of electrode surface ゲート電極間絶縁膜の膜厚dと浮遊ゲート電極表面のラフネスPVの比率とリーク電流密度との関係を示す特性図The characteristic diagram which shows the relationship between the film thickness d of the insulating film between gate electrodes, the ratio of the roughness PV of the floating gate electrode surface, and the leakage current density 第3の実施形態に係る不揮発性メモリの製造工程を説明するための断面図Sectional drawing for demonstrating the manufacturing process of the non-volatile memory which concerns on 3rd Embodiment. 図24に続く工程の断面図Sectional drawing of the process following FIG. 図25に続く工程の断面図Sectional drawing of the process following FIG. 図26に続く工程の断面図Sectional drawing of the process following FIG. 図27に続く工程の断面図Sectional drawing of the process following FIG. 図28に続く工程の断面図Sectional drawing of the process following FIG.

符号の説明Explanation of symbols

1…シリコン基板
2…シリコン酸化膜
3…シリコンオキシナイトライド膜(第1のゲート絶縁膜)
4…(第1の)多結晶シリコン膜(浮遊ゲート)
5…シリコン窒化膜
6…シリコン酸化膜
7…フォトレジスト
8…埋め込み絶縁膜
9…第2のゲート絶縁膜
10…(第2の)多結晶シリコン膜(制御ゲート)
11…シリコン窒化膜
12…フォトレジスト
13…シリコン酸化膜
14…不純物注入層
20…電気力線
DESCRIPTION OF SYMBOLS 1 ... Silicon substrate 2 ... Silicon oxide film 3 ... Silicon oxynitride film (1st gate insulating film)
4 (first) polycrystalline silicon film (floating gate)
DESCRIPTION OF SYMBOLS 5 ... Silicon nitride film 6 ... Silicon oxide film 7 ... Photoresist 8 ... Embedded insulating film 9 ... 2nd gate insulating film 10 ... (2nd) polycrystalline silicon film (control gate)
DESCRIPTION OF SYMBOLS 11 ... Silicon nitride film 12 ... Photoresist 13 ... Silicon oxide film 14 ... Impurity implantation layer 20 ... Electric field line

Claims (5)

半導体基板と、
前記半導体基板上に行列状に形成された複数のメモリ素子と、
同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、
同一行方向の前記複数のメモリ素子に接続される複数のワード線と、
を具備し、前記複数のメモリ素子の各々は、
前記半導体基板上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された制御電極とを具備し、
前記ビット線に垂直な方向に沿った断面において、前記電荷蓄積層の上部コーナー部若しくは表面凹凸部の曲率半径をr、前記第2のゲート絶縁膜の酸化膜換算膜厚をdとするとき、r/dが0.5以上であることを特徴とする不揮発性半導体記憶装置。
A semiconductor substrate;
A plurality of memory elements formed in a matrix on the semiconductor substrate;
A plurality of bit lines selectively connected to the plurality of memory elements in the same column direction;
A plurality of word lines connected to the plurality of memory elements in the same row direction;
Each of the plurality of memory elements includes:
A first gate insulating film formed on the semiconductor substrate;
A charge storage layer formed on the first gate insulating film;
A second gate insulating film formed on the charge storage layer;
A control electrode formed on the second gate insulating film,
In a cross section along the direction perpendicular to the bit line, when the radius of curvature of the upper corner portion or the surface uneven portion of the charge storage layer is r and the equivalent oxide thickness of the second gate insulating film is d, A non-volatile semiconductor memory device, wherein r / d is 0.5 or more.
前記第2のゲート絶縁膜のシリコン酸化膜換算膜厚dと、前記電荷蓄積層の前記表面凹凸部の頂上から谷までの距離PVとの比率d/PVが2以上であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。   A ratio d / PV between the equivalent silicon oxide film thickness d of the second gate insulating film and the distance PV from the top to the valley of the surface uneven portion of the charge storage layer is 2 or more. The nonvolatile semiconductor memory device according to claim 1. 半導体基板と、
前記半導体基板上に行列状に形成された複数のメモリ素子と、
同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、
同一行方向の前記複数のメモリ素子に接続される複数のワード線と、
を具備し、前記複数のメモリ素子の各々は、
前記半導体基板上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された電荷蓄積層と、
前記第1の電荷蓄積層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された制御電極とを具備し、
前記ビット線に垂直な方向に沿った断面における前記第電荷蓄積層の上コーナー部の曲率半径が、前記ワード線に垂直な方向に沿った断面における前記電荷蓄積層の上コーナー部の曲率半径よりも大きいことを特徴とする半導体記憶装置。
A semiconductor substrate;
A plurality of memory elements formed in a matrix on the semiconductor substrate;
A plurality of bit lines selectively connected to the plurality of memory elements in the same column direction;
A plurality of word lines connected to the plurality of memory elements in the same row direction;
Each of the plurality of memory elements includes:
A first gate insulating film formed on the semiconductor substrate;
A charge storage layer formed on the first gate insulating film;
A second gate insulating film formed on the first charge storage layer;
A control electrode formed on the second gate insulating film,
The curvature radius of the upper corner portion of the charge storage layer in the cross section along the direction perpendicular to the bit line is larger than the curvature radius of the upper corner portion of the charge storage layer in the cross section along the direction perpendicular to the word line. A semiconductor memory device characterized by being large.
半導体基板と、
前記半導体基板上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された制御電極と、
を具備し、
前記第2のゲート絶縁膜のシリコン酸化膜換算膜厚dと、前記電荷蓄積層の表面凹凸部の頂上から谷までの距離PVとの比率d/PVが2以上であることを特徴とする不揮発性半導体記憶装置。
A semiconductor substrate;
A first gate insulating film formed on the semiconductor substrate;
A charge storage layer formed on the first gate insulating film;
A second gate insulating film formed on the charge storage layer;
A control electrode formed on the second gate insulating film;
Comprising
A non-volatile, wherein a ratio d / PV between the equivalent silicon oxide film thickness d of the second gate insulating film and the distance PV from the top to the valley of the surface uneven portion of the charge storage layer is 2 or more Semiconductor memory device.
前記第2のゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸化物膜からなる膜群のいずれかの膜、あるいは前記膜の2つ以上を含む積層構造から形成されていることを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。   The second gate insulating film is one of a film group consisting of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a metal oxide film containing at least one of Al, Hf, Zr, and La, or 5. The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device is formed of a stacked structure including two or more of the films.
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