JP2010129594A - Semiconductor memory device, and method of manufacturing the same - Google Patents

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口 正 顕 樋
Yoshio Ozawa
澤 良 夫 小
Tetsuya Kai
斐 徹 哉 甲
Katsuaki Natori
取 克 晃 名
Katsuyuki Sekine
根 克 行 関
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Abstract

<P>PROBLEM TO BE SOLVED: To improve charge retention characteristics of a charge storage film with respect to a semiconductor memory device having the charge storage film. <P>SOLUTION: The semiconductor memory device (101) having bit lines and word lines includes a substrate (111), a first gate insulating film (121) formed on the substrate, the charge storage film (122) formed on the first gate insulating film, a second gate insulating film (123) formed on the charge storage film, and a gate electrode (124) formed on the second gate insulating film, the width of the charge storage film along the bit lines is narrower than the width of the gate electrode along the bit lines or the width of the charge storage film along the word lines is narrower than the channel width of a channel region formed in the substrate below the first gate insulating film. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体記憶装置及びその製造方法に関し、例えば、ＭＯＮＯＳ（金属−酸化膜−窒化膜−酸化膜−半導体）構造を有する不揮発性メモリ及びその製造方法に関する。   The present invention relates to a semiconductor memory device and a manufacturing method thereof, for example, a nonvolatile memory having a MONOS (metal-oxide film-nitride film-oxide film-semiconductor) structure and a manufacturing method thereof.

不揮発性メモリの一種として、電荷トラップ型の不揮発性メモリが知られている。電荷トラップ型の不揮発性メモリは、絶縁膜中に電荷をトラップさせることで、データを記憶する。電荷トラップ型の不揮発性メモリの例としては、ＭＯＮＯＳ構造を有する不揮発性メモリ（以下「ＭＯＮＯＳメモリ」と呼ぶ）が挙げられる。特許文献１には、ＭＯＮＯＳメモリの例が記載されている。   A charge trap type nonvolatile memory is known as a kind of nonvolatile memory. A charge trap nonvolatile memory stores data by trapping charges in an insulating film. As an example of the charge trap type nonvolatile memory, there is a nonvolatile memory having a MONOS structure (hereinafter referred to as “MONOS memory”). Patent Document 1 describes an example of a MONOS memory.

ＭＯＮＯＳメモリのセルトランジスタは一般に、基板、トンネル絶縁膜（第１のゲート絶縁膜）、電荷蓄積膜、電荷ブロック膜（第２のゲート絶縁膜）、ゲート電極等により構成される。ＭＯＮＯＳメモリは、書き込み時には、基板から電荷蓄積膜に電子を注入することで、セルトランジスタの閾値電圧を高レベルに設定し、データを書き込む。一方、消去時には、基板から電荷蓄積膜に正孔を注入する、又は、電荷蓄積膜内の電子を基板に引き戻すことで、セルトランジスタの閾値電圧を低レベルに戻し、データを消去する。   A cell transistor of a MONOS memory is generally composed of a substrate, a tunnel insulating film (first gate insulating film), a charge storage film, a charge block film (second gate insulating film), a gate electrode, and the like. In writing, the MONOS memory writes data by setting the threshold voltage of the cell transistor to a high level by injecting electrons from the substrate into the charge storage film. On the other hand, at the time of erasing, holes are injected from the substrate into the charge storage film, or electrons in the charge storage film are pulled back to the substrate, thereby returning the threshold voltage of the cell transistor to a low level and erasing data.

ＭＯＮＯＳメモリのメモリセルを形成する際、電荷蓄積膜は、セル間の絶縁を取るために、ゲート電極と共にＲＩＥ（Reactive Ion Etching）によりエッチングされる。これにより、メモリセルをセルフアラインで形成することができる。   When forming the memory cell of the MONOS memory, the charge storage film is etched by RIE (Reactive Ion Etching) together with the gate electrode in order to take insulation between the cells. Thereby, the memory cell can be formed by self-alignment.

しかしながら、電荷蓄積膜には、チャネル長方向（ビット線方向）の端部にかかる電界が弱く、チャネル幅方向（ワード線方向）の端部にかかる電界が強いという問題がある。これらの端部は、メモリセルの電荷保持特性に悪影響を与える。
特開２００７−２５１１３２号公報 However, the charge storage film has a problem that the electric field applied to the end in the channel length direction (bit line direction) is weak and the electric field applied to the end in the channel width direction (word line direction) is strong. These ends adversely affect the charge retention characteristics of the memory cell.
JP 2007-251132 A

本発明は、電荷蓄積膜を備える半導体記憶装置に関し、電荷蓄積膜の電荷保持特性を向上させることを課題とする。   The present invention relates to a semiconductor memory device including a charge storage film, and an object thereof is to improve charge retention characteristics of the charge storage film.

本発明の一の態様は例えば、ビット線とワード線とを有する半導体記憶装置であって、ビット線方向に伸びる第１のトレンチが複数形成された基板と、前記第１のトレンチ間において前記基板上に形成された第１のゲート絶縁膜と、前記第１のトレンチ間において前記第１のゲート絶縁膜上に形成され、且つ、ワード線方向に伸びる第２のトレンチ間に位置する電荷蓄積膜と、前記第２のトレンチ間において前記電荷蓄積膜上に形成された第２のゲート絶縁膜と、前記第２のトレンチ間において前記第２のゲート絶縁膜上に形成されたゲート電極とを備え、前記電荷蓄積膜のビット線方向の幅が、前記ゲート電極のビット線方向の幅よりも狭くなっている、又は、前記電荷蓄積膜のワード線方向の幅が、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くなっている、ことを特徴とする半導体記憶装置である。   One embodiment of the present invention is, for example, a semiconductor memory device having a bit line and a word line, in which a plurality of first trenches extending in the bit line direction are formed, and the substrate between the first trenches. A first gate insulating film formed on the first gate insulating film, and a charge storage film formed on the first gate insulating film between the first trenches and positioned between the second trenches extending in a word line direction And a second gate insulating film formed on the charge storage film between the second trenches, and a gate electrode formed on the second gate insulating film between the second trenches. The width of the charge storage film in the bit line direction is narrower than the width of the gate electrode in the bit line direction, or the width of the charge storage film in the word line direction is the first gate insulating film. Lower said substrate It is narrower than the channel width of the channel region formed in, is a semiconductor memory device according to claim.

本発明の別の態様は例えば、ビット線とワード線とを有する半導体記憶装置の製造方法であって、基板上に、第１のゲート絶縁膜と電荷蓄積膜とを順に形成し、前記電荷蓄積膜と前記第１のゲート絶縁膜と前記基板とを加工して、ビット線方向に伸びる第１のトレンチを複数形成し、前記電荷蓄積膜上に、第２のゲート絶縁膜とゲート電極層とを順に形成し、前記ゲート電極層と前記第２のゲート絶縁膜と前記電荷蓄積膜とを加工して、ワード線方向に伸びる第２のトレンチを複数形成すると共に、前記ゲート電極層からゲート電極を形成し、前記電荷蓄積膜のビット線方向の側面又はワード線方向の側面を後退させる、あるいは酸化することで、前記電荷蓄積膜のビット線方向の幅を、前記ゲート電極のビット線方向の幅よりも狭くする、又は、前記電荷蓄積膜のワード線方向の幅を、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くする、ことを特徴とする半導体記憶装置の製造方法である。   Another aspect of the present invention is, for example, a method for manufacturing a semiconductor memory device having a bit line and a word line, wherein a first gate insulating film and a charge storage film are sequentially formed on a substrate, and the charge storage is performed. The film, the first gate insulating film, and the substrate are processed to form a plurality of first trenches extending in the bit line direction. On the charge storage film, a second gate insulating film, a gate electrode layer, Are formed in order, and the gate electrode layer, the second gate insulating film, and the charge storage film are processed to form a plurality of second trenches extending in the word line direction, and from the gate electrode layer to the gate electrode By retreating or oxidizing the side surface in the bit line direction or the side surface in the word line direction of the charge storage film, the width in the bit line direction of the charge storage film is reduced in the bit line direction of the gate electrode. Narrower than the width, Manufacturing a semiconductor memory device, wherein a width of the charge storage film in a word line direction is narrower than a channel width of a channel region formed in the substrate under the first gate insulating film Is the method.

本発明によれば、電荷蓄積膜を備える半導体記憶装置に関し、電荷蓄積膜の電荷保持特性を向上させることが可能になる。   The present invention relates to a semiconductor memory device including a charge storage film, and can improve the charge retention characteristics of the charge storage film.

本発明の実施形態を、図面に基づいて説明する。   Embodiments of the present invention will be described with reference to the drawings.

（第１実施形態）
図１は、第１実施形態の半導体記憶装置１０１の側方断面図及び平面図である。図１には、図１ＡのＡ１−Ａ２断面図と、図１ＢのＢ１−Ｂ２断面図と、図１Ｃの平面図が示されている。図１Ｃには、Ａ１−Ａ２断面とＢ１−Ｂ２断面の位置が示されている。これらの側方断面図及び平面図には、半導体記憶装置１０１を構成するセルトランジスタの構造が示されている。 (First embodiment)
FIG. 1 is a side sectional view and a plan view of a semiconductor memory device 101 according to the first embodiment. FIG. 1 shows a cross-sectional view along A1-A2 in FIG. 1A, a cross-sectional view along B1-B2 in FIG. 1B, and a plan view in FIG. 1C. FIG. 1C shows the positions of the A1-A2 cross section and the B1-B2 cross section. These side sectional view and plan view show the structure of the cell transistor constituting the semiconductor memory device 101.

図１の半導体記憶装置１０１は、ＭＯＮＯＳ構造を有する不揮発性メモリであり、複数本のビット線と複数本のワード線とを有する。図１Ａ及びＣに示す矢印αは、ビット線に平行な方向（ビット線方向）を表し、図１Ｂ及びＣに示す矢印βは、ワード線に平行な方向（ワード線方向）を表す。ビット線方向は、セルトランジスタのチャネル長方向に相当し、ワード線方向は、セルトランジスタのチャネル幅方向に相当する。   The semiconductor memory device 101 of FIG. 1 is a nonvolatile memory having a MONOS structure, and has a plurality of bit lines and a plurality of word lines. An arrow α shown in FIGS. 1A and 1C represents a direction parallel to the bit line (bit line direction), and an arrow β shown in FIGS. 1B and 1C represents a direction parallel to the word line (word line direction). The bit line direction corresponds to the channel length direction of the cell transistor, and the word line direction corresponds to the channel width direction of the cell transistor.

図１の半導体記憶装置１０１は、基板１１１と、トンネル絶縁膜１２１と、電荷蓄積膜１２２と、電荷ブロック膜１２３と、ゲート電極１２４と、素子分離絶縁膜１３１と、セル間絶縁膜１３２とを備える。トンネル絶縁膜１２１は、本発明の第１のゲート絶縁膜の例である。電荷ブロック膜１２３は、本発明の第２のゲート絶縁膜の例である。   1 includes a substrate 111, a tunnel insulating film 121, a charge storage film 122, a charge block film 123, a gate electrode 124, an element isolation insulating film 131, and an inter-cell insulating film 132. Prepare. The tunnel insulating film 121 is an example of the first gate insulating film of the present invention. The charge blocking film 123 is an example of the second gate insulating film of the present invention.

基板１１１はここでは、半導体基板、詳細には、シリコン基板である。基板１１１は、ＳＯＩ（Semiconductor On Insulator）基板でもよい。基板１１１には、ビット線方向に伸びる第１のトレンチＴ1が複数形成されている。図１Ｂでは、基板１１１における第１のトレンチＴ1間の部分が、Ｘで示されている。 Here, the substrate 111 is a semiconductor substrate, specifically a silicon substrate. The substrate 111 may be an SOI (Semiconductor On Insulator) substrate. A plurality of first trenches T 1 extending in the bit line direction are formed in the substrate 111. In FIG. 1B, the portion of the substrate 111 between the first trenches T 1 is indicated by X.

トンネル絶縁膜１２１は、図１Ｂに示すように、第１のトレンチＴ1間において、基板１１１上に形成されている。トンネル絶縁膜１２１はここでは、シリコンと酸素と窒素を主成分とするシリコン酸窒化膜である。トンネル絶縁膜１２１は、シリコンと酸素を主成分とするシリコン酸化膜でもよい。 As shown in FIG. 1B, the tunnel insulating film 121 is formed on the substrate 111 between the first trenches T 1 . Here, the tunnel insulating film 121 is a silicon oxynitride film containing silicon, oxygen, and nitrogen as main components. The tunnel insulating film 121 may be a silicon oxide film containing silicon and oxygen as main components.

電荷蓄積膜１２２は、図１Ｂに示すように、第１のトレンチＴ1間において、トンネル絶縁膜１２１上に形成されている。電荷蓄積膜１２２は、電荷を蓄積する機能を有する絶縁膜である。電荷蓄積膜１２２はここでは、シリコンと窒素を主成分とするシリコン窒化膜である。また、基板１１１上には、図１Ａに示すように、ワード線方向に伸びる第２のトレンチＴ2が複数形成されている。電荷蓄積膜１２２は、図１Ａに示すように、第２のトレンチＴ2間に位置している。 As shown in FIG. 1B, the charge storage film 122 is formed on the tunnel insulating film 121 between the first trenches T 1 . The charge storage film 122 is an insulating film having a function of storing charges. Here, the charge storage film 122 is a silicon nitride film containing silicon and nitrogen as main components. Further, as shown in FIG. 1A, a plurality of second trenches T 2 extending in the word line direction are formed on the substrate 111. The charge storage film 122 is located between the second trenches T 2 as shown in FIG. 1A.

電荷ブロック膜１２３は、図１Ａに示すように、第２のトレンチＴ2間において、電荷蓄積膜１２２上に形成されている。電荷ブロック膜１２３は、電荷をブロックする機能を有する絶縁膜である。電荷ブロック膜１２３はここでは、シリコンと酸素を主成分とするシリコン酸化膜である。電荷ブロック膜１２３は、ｈｉｇｈ−ｋ絶縁膜、例えば、アルミニウムと酸素を主成分とするアルミナ膜でもよい。 Charge block layer 123, as shown in FIG. 1A, the second between the trenches T 2, is formed on the charge storage layer 122. The charge blocking film 123 is an insulating film having a function of blocking charges. Here, the charge blocking film 123 is a silicon oxide film containing silicon and oxygen as main components. The charge blocking film 123 may be a high-k insulating film, for example, an alumina film mainly composed of aluminum and oxygen.

ゲート電極１２４は、図１Ａに示すように、第２のトレンチＴ2間において、電荷ブロック膜１２３上に形成されている。ゲート電極１２４は一般に、コントロールゲートとも呼ばれる。ゲート電極１２４はここでは、不純物がドープされたポリシリコン層である。ゲート電極１２４は、メタル層、例えば、タンタルと窒素を主成分とする窒化タンタル層でもよい。 The gate electrode 124, as shown in FIG. 1A, the second between the trenches T 2, is formed on the charge blocking layer 123. The gate electrode 124 is generally called a control gate. Here, the gate electrode 124 is a polysilicon layer doped with impurities. The gate electrode 124 may be a metal layer, for example, a tantalum nitride layer containing tantalum and nitrogen as main components.

素子分離絶縁膜１３１は、図１Ｂに示すように、素子分離溝である第１のトレンチＴ1に埋め込まれている。図１の半導体記憶装置１０１では、基板１１１の表面の部分Ｘと、トンネル絶縁膜１２１と、電荷蓄積膜１２２が、素子分離絶縁膜１３１に埋め込まれている。電荷蓄積膜１２２は、ここではその一部が素子分離絶縁膜１３１に埋め込まれているが、その全部が素子分離絶縁膜１３１に埋め込まれていてもよい。素子分離絶縁膜１３１はここでは、シリコンと酸素を主成分とするシリコン酸化膜である。 As shown in FIG. 1B, the element isolation insulating film 131 is embedded in the first trench T 1 that is an element isolation groove. In the semiconductor memory device 101 of FIG. 1, the portion X of the surface of the substrate 111, the tunnel insulating film 121, and the charge storage film 122 are embedded in the element isolation insulating film 131. Here, a part of the charge storage film 122 is embedded in the element isolation insulating film 131, but the charge storage film 122 may be entirely embedded in the element isolation insulating film 131. Here, the element isolation insulating film 131 is a silicon oxide film containing silicon and oxygen as main components.

セル間絶縁膜１３２は、図１Ａに示すように、ゲート電極１２４上に形成されていると共に、第２のトレンチＴ2に埋め込まれている。図１の半導体記憶装置１０１では、電荷蓄積膜１２２と、電荷ブロック膜１２３と、ゲート電極１２４が、セル間絶縁膜１３２に埋め込まれている。セル間絶縁膜１３２はここでは、シリコンと酸素を主成分とするシリコン酸化膜である。 Cell insulating film 132, as shown in FIG. 1A, with is formed on the gate electrode 124 is embedded in the second trench T 2. In the semiconductor memory device 101 of FIG. 1, the charge storage film 122, the charge block film 123, and the gate electrode 124 are embedded in the intercell insulating film 132. Here, the inter-cell insulating film 132 is a silicon oxide film containing silicon and oxygen as main components.

上述のように、図１Ｂでは、基板１１１における第１のトレンチＴ1間の部分が、Ｘで示されている。図１の半導体記憶装置１０１では、この部分に、チャネル領域Ｃ、ソース領域Ｓ、及びドレイン領域Ｄが形成される。チャネル領域Ｃは、図１Ａ及びＢのように、トンネル絶縁膜１２１の下部に形成される。ソース領域Ｓ及びドレイン領域Ｄは、図１Ａのように、ゲート電極１２４を挟む位置に形成される。 As described above, in FIG. 1B, the portion of the substrate 111 between the first trenches T 1 is indicated by X. In the semiconductor memory device 101 of FIG. 1, a channel region C, a source region S, and a drain region D are formed in this portion. The channel region C is formed below the tunnel insulating film 121 as shown in FIGS. The source region S and the drain region D are formed at positions sandwiching the gate electrode 124 as shown in FIG. 1A.

以下、本実施形態における電荷蓄積膜１２２の詳細について説明する。   Hereinafter, the details of the charge storage film 122 in this embodiment will be described.

図１Ａでは、電荷蓄積膜１２２のビット線方向の幅がＷAで示され、ゲート電極１２４のビット線方向の幅がＷA0で示されている。また、図１Ｂでは、電荷蓄積膜１２２のワード線方向の幅がＷBで示され、チャネル領域Ｃのチャネル幅がＷB0で示されている。また、図１Ｃには、電荷蓄積膜１２２の平面図と共に、幅ＷA，ＷA0，ＷB，ＷB0の関係が示されている。本実施形態では、図１Ａのように、電荷蓄積膜１２２のビット線方向の幅ＷAが、ゲート電極１２４のビット線方向の幅ＷA0よりも狭くなっている（ＷA＜ＷA0）。 In Figure 1A, the width of the bit line direction of the charge storage layer 122 is represented by W A, the width of the bit line direction of the gate electrode 124 is indicated by W A0. Further, in FIG. 1B, the width of the word line direction of the charge storage layer 122 is indicated by W B, the channel width of the channel region C is indicated by W B0. FIG. 1C shows the relationship between the widths W A , W A0 , W B , and W B0 together with a plan view of the charge storage film 122. In the present embodiment, as shown in FIG. 1A, the width W A of the charge storage film 122 in the bit line direction is narrower than the width W A0 of the gate electrode 124 in the bit line direction (W A <W A0 ).

ここで、本実施形態と比較例とを比較してみる。比較例の半導体記憶装置１０１の側方断面図及び平面図を、図２６に示す。   Here, the present embodiment will be compared with a comparative example. FIG. 26 shows a side sectional view and a plan view of the semiconductor memory device 101 of the comparative example.

比較例では、図２６Ａのように、電荷蓄積膜１２２のビット線方向の幅ＷAが、ゲート電極１２４のビット線方向の幅ＷA0と等しくなっている（ＷA＝ＷA0）。よって、比較例の電荷蓄積膜１２２には、ビット線方向の端部Ｅ1にかかる電界が、ビット線方向の中央部Ｍ1よりも弱いという問題がある。その結果、比較例では、電荷蓄積膜１２２への電荷蓄積後に、電荷蓄積膜１２２内の電荷密度の不均一性に起因して、電荷蓄積膜１２２内で電荷の移動が生じる。これにより、比較例では、セルトランジスタの閾値電圧Ｖthが変化してしまい、メモリセルの電荷保持特性が悪くなってしまう。 In the comparative example, as shown in FIG. 26A, the width W A of the charge storage film 122 in the bit line direction is equal to the width W A0 of the gate electrode 124 in the bit line direction (W A = W A0 ). Therefore, the charge storage film 122 of the comparative example has a problem that the electric field applied to the end portion E 1 in the bit line direction is weaker than the central portion M 1 in the bit line direction. As a result, in the comparative example, after the charge is stored in the charge storage film 122, the charge is moved in the charge storage film 122 due to the non-uniformity of the charge density in the charge storage film 122. As a result, in the comparative example, the threshold voltage Vth of the cell transistor changes, and the charge retention characteristics of the memory cell deteriorate.

一方、本実施形態では、図１Ａのように、幅ＷAが幅ＷA0よりも狭くなっている。その結果、本実施形態では、比較例の端部Ｅ1に相当する領域が、電荷蓄積膜１２２から除かれている。これにより、本実施形態では、電荷蓄積膜１２２における電荷蓄積後の電荷密度の不均一性が緩和され、電荷蓄積膜１２２内での電荷の移動が抑制される。よって、本実施形態によれば、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。 On the other hand, in the present embodiment, as shown in FIG. 1A, it is smaller than the width W A width W A0. As a result, in this embodiment, the region corresponding to the end E 1 of the comparative example is removed from the charge storage film 122. Thereby, in this embodiment, the non-uniformity of the charge density after the charge accumulation in the charge accumulation film 122 is alleviated, and the movement of charges in the charge accumulation film 122 is suppressed. Therefore, according to the present embodiment, the change in the threshold voltage Vth of the cell transistor can be reduced, and the charge retention characteristics of the memory cell can be improved.

特に、本発明者らの検討の結果、比較例におけるメモリセルの電荷保持特性は、メモリセル寸法が１００ｎｍ以下になると著しく低下することが判明した。これに対し、本実施形態によれば、メモリ寸法が１００ｎｍ以下であっても、メモリセルの電荷保持特性を向上できることが判明した。よって、本実施形態のようなメモリセル構造は、メモリセル寸法が１００ｎｍ以下の場合に特に効果的である。   In particular, as a result of the study by the present inventors, it has been found that the charge retention characteristics of the memory cell in the comparative example are significantly lowered when the memory cell size is 100 nm or less. On the other hand, according to the present embodiment, it has been found that even if the memory size is 100 nm or less, the charge retention characteristics of the memory cell can be improved. Therefore, the memory cell structure as in the present embodiment is particularly effective when the memory cell size is 100 nm or less.

図１では、電荷蓄積膜１２２のビット線方向の幅ＷAが、電荷蓄積膜１２２の上面から電荷蓄積膜１２２の下面まで、ほぼ一定になっている。しかしながら、電荷蓄積膜１２２の幅ＷAは、上面から下面まで一定になっていなくても構わない。このような電荷蓄積膜１２２の例を、図２〜図４に示す。図２〜図４では、電荷蓄積膜１２２のビット線方向の幅に関し、上面における幅がＷA1で示され、下面における幅がＷA2で示され、上面と下面の間における幅がＷA3で示されている。 In Figure 1, the width W A of the bit line direction of the charge storage film 122, from the upper surface of the charge storage layer 122 to the lower surface of the charge storage layer 122, it is substantially constant. However, the width W A of the charge storage layer 122 may be absent has become constant from the upper surface to the lower surface. Examples of such a charge storage film 122 are shown in FIGS. In FIGS. 2-4, relates to the bit line direction of the width of the charge storage film 122, the width of the top surface is indicated by W A1, the width of the lower face is indicated by W A2, the width between the upper and lower surfaces are in W A3 It is shown.

図２は、本実施形態の第１変形例の半導体記憶装置１０１を表す。   FIG. 2 shows a semiconductor memory device 101 according to a first modification of the present embodiment.

本変形例では、電荷蓄積膜１２２の下面の幅ＷA2が、電荷蓄積膜１２２の上面の幅ＷA1よりも狭くなっている（ＷA2＜ＷA1（＜ＷA0））。その結果、本変形例では、電荷蓄積膜１２２の上面に蓄積された電荷が電荷蓄積膜１２２の下面に拡散する際に、下面の幅ＷA2が狭いために、電荷蓄積膜１２２内でのビット線方向への電荷の移動が抑制される（図２７Ａを参照）。図２７Ａは、図２Ａに示す電荷蓄積膜１２２の拡大図である。図２７Ａでは、電荷Ｑが上面から下面に拡散する際に、ビット線方向への電荷Ｑの移動が制限される様子が、矢印ａで示されている。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。 In this modification, the width W A2 of the lower surface of the charge storage film 122 is narrower than the width W A1 of the upper surface of the charge storage film 122 (W A2 <W A1 (<W A0 )). Consequently, in this modification, when the charge accumulated on the upper surface of the charge storage film 122 diffuses to the lower surface of the charge storage film 122, the narrower the lower surface of the width W A2, bits in the charge storage film 122 The movement of charges in the line direction is suppressed (see FIG. 27A). FIG. 27A is an enlarged view of the charge storage film 122 shown in FIG. 2A. In FIG. 27A, the movement of the charge Q in the bit line direction is limited by the arrow a when the charge Q diffuses from the upper surface to the lower surface. Thereby, in this modification, the change of the threshold voltage Vth of a cell transistor can be made small, and the charge retention characteristic of a memory cell can be improved.

図３は、本実施形態の第２変形例の半導体記憶装置１０１を表す。   FIG. 3 shows a semiconductor memory device 101 according to a second modification of the present embodiment.

本変形例では、電荷蓄積膜１２２の上面の幅ＷA1が、電荷蓄積膜１２２の下面の幅ＷA2よりも狭くなっている（ＷA1＜ＷA2（＜ＷA0））。その結果、本変形例では、上面の幅ＷA1が狭くなるため、電荷蓄積膜１２２の上面に蓄積された電荷が、電荷蓄積膜１２２の上面において、ビット線方向に移動することが抑制される（図２７Ｂを参照）。図２７Ｂは、図３Ａに示す電荷蓄積膜１２２の拡大図である。図２７Ｂでは、電荷蓄積膜１２２の上面において、ビット線方向への電荷Ｑの移動が制限される様子が、矢印ｂで示されている。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。 In this modification, the width W A1 of the upper surface of the charge storage film 122 is narrower than the width W A2 of the lower surface of the charge storage film 122 (W A1 <W A2 (<W A0 )). As a result, in the present modification, the upper surface width W A1 is narrowed, so that the charge accumulated on the upper surface of the charge storage film 122 is suppressed from moving in the bit line direction on the upper surface of the charge storage film 122. (See FIG. 27B). FIG. 27B is an enlarged view of the charge storage film 122 shown in FIG. 3A. In FIG. 27B, the state where the movement of the charge Q in the bit line direction is restricted on the upper surface of the charge storage film 122 is indicated by an arrow b. Thereby, in this modification, the change of the threshold voltage Vth of a cell transistor can be made small, and the charge retention characteristic of a memory cell can be improved.

図４は、本実施形態の第３変形例の半導体記憶装置１０１を表す。   FIG. 4 shows a semiconductor memory device 101 according to a third modification of the present embodiment.

本変形例では、電荷蓄積膜１２２の上面の幅ＷA1及び下面の幅ＷA2が、上面と下面の間の幅ＷA3よりも狭くなっている（ＷA1，ＷA2＜ＷA3（＜ＷA0））。その結果、本変形例では、上面の幅ＷA1及び下面の幅ＷA2が狭くなるため、第１及び第２変形例と同様の効果が得られる。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、上面と下面の間の幅ＷA3が広くなるため、電荷蓄積膜１２２の実効的な面積が広くなり、電荷蓄積膜１２２に蓄積可能な電荷量が増加する。よって、本変形例によれば、セルトランジスタの閾値電圧Ｖthのウィンドウを大きくすることができる。 In this modification, the width W A1 of the upper surface and the width W A2 of the lower surface of the charge storage film 122 are narrower than the width W A3 between the upper surface and the lower surface (W A1 , W A2 <W A3 (<W A0 )). As a result, in the present modification, the upper surface width W A1 and the lower surface width W A2 become narrow, and thus the same effects as those of the first and second modification examples can be obtained. Thereby, in this modification, the change of the threshold voltage Vth of a cell transistor can be made small, and the charge retention characteristic of a memory cell can be improved. In addition, in this modification, the width W A3 between the upper surface and the lower surface is increased, so that the effective area of the charge storage film 122 is increased, and the amount of charge that can be stored in the charge storage film 122 is increased. Therefore, according to this modification, the window of the threshold voltage Vth of the cell transistor can be increased.

なお、第３変形例において、上面の幅ＷA1と下面の幅ＷA2は、互いに等しくなっていてもよいし、互いに異なっていてもよい。また、第３変形例において、上面の幅ＷA1及び下面の幅ＷA2は、上面と下面の間の任意の地点の幅に比べて狭くなっていてもよいし、上面と下面の間の所定の地点の幅に比べて狭くなっていてもよい。 In the third modification, the upper surface width W A1 and the lower surface width W A2 may be equal to each other or may be different from each other. In the third modification, the width W A1 of the upper surface and the width W A2 of the lower surface may be narrower than the width at an arbitrary point between the upper surface and the lower surface, or a predetermined distance between the upper surface and the lower surface. It may be narrower than the width of the point.

以上のように、図２〜図４では、電荷蓄積膜１２２のビット線方向の幅が、電荷蓄積膜１２２の上面から下面まで一定になっていない。図２及び図４に示す電荷蓄積膜１２２のビット線方向の幅には、上面から下面の間に、下面よりも幅が広い部分がある。即ち、幅ＷA2よりも幅が広い部分がある。一方、図３及び図４に示す電荷蓄積膜１２２のビット線方向の幅には、上面から下面の間に、上面よりも幅が広い部分がある。即ち、幅ＷA1よりも幅が広い部分がある。また、図４に示す電荷蓄積膜１２２のビット線方向の幅には、上面から下面の間に、上面よりも幅が広く、且つ、下面よりも幅が広い部分がある。即ち、幅ＷA1よりも幅が広く、且つ、幅ＷA2よりも幅が広い部分がある。 As described above, in FIG. 2 to FIG. 4, the width of the charge storage film 122 in the bit line direction is not constant from the upper surface to the lower surface of the charge storage film 122. The width in the bit line direction of the charge storage film 122 shown in FIGS. 2 and 4 has a portion wider than the lower surface between the upper surface and the lower surface. That is, there is a portion wider than the width WA2 . On the other hand, the width in the bit line direction of the charge storage film 122 shown in FIG. 3 and FIG. 4 has a portion wider than the upper surface between the upper surface and the lower surface. That is, there is a portion wider than the width W A1 . Further, the width in the bit line direction of the charge storage film 122 shown in FIG. 4 includes a portion between the upper surface and the lower surface that is wider than the upper surface and wider than the lower surface. That is, there is a portion that is wider than the width W A1 and wider than the width W A2 .

図５から図８は、図１の半導体記憶装置１０１の製造方法を示す工程図である。図５には、図５ＡのＡ１−Ａ２断面図と、図５ＢのＢ１−Ｂ２断面図が示されている。図６から図８についても同様である。   5 to 8 are process diagrams showing a method of manufacturing the semiconductor memory device 101 of FIG. FIG. 5 shows an A1-A2 cross-sectional view of FIG. 5A and a B1-B2 cross-sectional view of FIG. 5B. The same applies to FIGS. 6 to 8.

まず、図５に示すように、所望の不純物をドーピングしたシリコン基板１１１上に、トンネル絶縁膜１２１となるシリコン酸化膜２２１を形成する。シリコン酸化膜２２１は、シリコン基板１１１を、７００℃の酸素雰囲気に晒すことで形成される。シリコン酸化膜２２１の膜厚はここでは、４ｎｍとする。   First, as shown in FIG. 5, a silicon oxide film 221 to be a tunnel insulating film 121 is formed on a silicon substrate 111 doped with a desired impurity. The silicon oxide film 221 is formed by exposing the silicon substrate 111 to an oxygen atmosphere at 700 ° C. Here, the thickness of the silicon oxide film 221 is 4 nm.

次に、図５に示すように、ＣＶＤ（Chemical Vapor Deposition）により、シリコン酸化膜２２１上に、電荷蓄積膜１２２となるシリコン窒化膜２２２を堆積する。シリコン窒化膜２２２の膜厚はここでは、５ｎｍとする。   Next, as shown in FIG. 5, a silicon nitride film 222 to be the charge storage film 122 is deposited on the silicon oxide film 221 by CVD (Chemical Vapor Deposition). Here, the thickness of the silicon nitride film 222 is 5 nm.

次に、図５に示すように、ＣＶＤにより、シリコン窒化膜２２２上に、マスク層３０１を堆積する。   Next, as shown in FIG. 5, a mask layer 301 is deposited on the silicon nitride film 222 by CVD.

次に、図５に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０１、シリコン窒化膜２２２、シリコン酸化膜２２１を順次エッチング加工する。更に、シリコン基板１１１を、深さ１００ｎｍ程度までエッチングする。これにより、素子分離溝である第１のトレンチＴ1が形成されると共に、シリコン基板１１１における第１のトレンチＴ1間の部分Ｘが形成される。図５の工程により、シリコン窒化膜２２２、シリコン酸化膜２２１、及びシリコン基板１１１の表面の部分Ｘは、ビット線方向に伸びる帯状の形状に加工される。 Next, as shown in FIG. 5, the mask layer 301, the silicon nitride film 222, and the silicon oxide film 221 are sequentially etched by RIE using a resist mask (not shown). Further, the silicon substrate 111 is etched to a depth of about 100 nm. As a result, a first trench T 1 that is an element isolation trench is formed, and a portion X between the first trenches T 1 in the silicon substrate 111 is formed. 5, the silicon nitride film 222, the silicon oxide film 221, and the surface portion X of the silicon substrate 111 are processed into a strip shape extending in the bit line direction.

次に、図６に示すように、塗布法及びＣＭＰ（Chemical Mechanical Polishing）により、第１のトレンチＴ1に、素子分離絶縁膜１３１となるシリコン酸化膜２３１を埋め込む。次に、マスク層３０１を除去する。 Next, as shown in FIG. 6, a silicon oxide film 231 to be the element isolation insulating film 131 is buried in the first trench T 1 by a coating method and CMP (Chemical Mechanical Polishing). Next, the mask layer 301 is removed.

次に、図６に示すように、ＡＬＤ（Atomic Layer Deposition）により、シリコン窒化膜２２２上に、電荷ブロック膜１２３となるシリコン酸化膜２２３を堆積する。シリコン酸化膜２２３の膜厚はここでは、６ｎｍとする。   Next, as shown in FIG. 6, a silicon oxide film 223 to be the charge blocking film 123 is deposited on the silicon nitride film 222 by ALD (Atomic Layer Deposition). Here, the thickness of the silicon oxide film 223 is 6 nm.

次に、図６に示すように、ＣＶＤにより、シリコン酸化膜２２３上に、ゲート電極１２４となる、不純物をドーピングしたポリシリコン層２２４を堆積する。ポリシリコン層２２４の膜厚はここでは、２００ｎｍとする。ポリシリコン層２２４は、本発明のゲート電極層の例である。   Next, as shown in FIG. 6, an impurity-doped polysilicon layer 224 to be the gate electrode 124 is deposited on the silicon oxide film 223 by CVD. Here, the thickness of the polysilicon layer 224 is 200 nm. The polysilicon layer 224 is an example of the gate electrode layer of the present invention.

次に、図６に示すように、ＣＶＤにより、ポリシリコン層２２４上に、マスク層３０２を堆積する。   Next, as shown in FIG. 6, a mask layer 302 is deposited on the polysilicon layer 224 by CVD.

次に、図７に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０２、ポリシリコン層２２４、シリコン酸化膜２２３、シリコン窒化膜２２２を順次エッチング加工する。これにより、第２のトレンチＴ2が形成されると共に、ポリシリコン層２２４からゲート電極１２４が形成される。図７の工程により、ポリシリコン層２２４及びシリコン酸化膜２２３は、ワード線方向に伸びる帯状の形状に加工され、シリコン窒化膜２２２は、長方形の島状の形状に加工される。各ゲート電極１２４のビット線方向の幅と、ゲート電極１２４間の距離は、ここでは約２０ｎｍとする。 Next, as shown in FIG. 7, the mask layer 302, the polysilicon layer 224, the silicon oxide film 223, and the silicon nitride film 222 are sequentially etched by RIE using a resist mask (not shown). As a result, the second trench T 2 is formed and the gate electrode 124 is formed from the polysilicon layer 224. By the process of FIG. 7, the polysilicon layer 224 and the silicon oxide film 223 are processed into a strip shape extending in the word line direction, and the silicon nitride film 222 is processed into a rectangular island shape. Here, the width of each gate electrode 124 in the bit line direction and the distance between the gate electrodes 124 are about 20 nm.

ここで、本実施形態では、図７の工程におけるエッチングの際、シリコン窒化膜２２２のビット線方向の両側面を後退させる。図７では、これら両側面がσ1で示されている。本製造方法では、シリコン窒化膜２２２をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、シリコン窒化膜２２２のビット線方向の両側面を後退させる。これにより、図７に示すように、シリコン窒化膜２２２のビット線方向の幅ＷAが、ポリシリコン層２２４のビット線方向の幅ＷA0よりも狭くなる。次に、イオン注入及び熱アニールにより、ソース拡散層Ｓ及びドレイン拡散層Ｄを形成する。 Here, in the present embodiment, both side surfaces of the silicon nitride film 222 in the bit line direction are retracted during the etching in the step of FIG. In FIG. 7, these both side surfaces are indicated by σ 1 . In this manufacturing method, after processing the silicon nitride film 222 by RIE, both side surfaces of the silicon nitride film 222 in the bit line direction are receded by phosphoric acid heated to a high temperature of 130 ° C. Thus, as shown in FIG. 7, the bit line direction of the width W A of the silicon nitride film 222 is narrower than the width W A0 in the bit line direction of the polysilicon layer 224. Next, the source diffusion layer S and the drain diffusion layer D are formed by ion implantation and thermal annealing.

次に、図８に示すように、マスク層３０２を除去する。次に、塗布法及びＣＭＰにより、第２のトレンチＴ2に、セル間絶縁膜１３２となるシリコン酸化膜２３２を埋め込む。次に、周知の技術等により、配線層等（図示せず）を形成する。以上のようにして、図１の半導体記憶装置１０１が作製される。 Next, as shown in FIG. 8, the mask layer 302 is removed. Next, a silicon oxide film 232 to be the inter-cell insulating film 132 is buried in the second trench T 2 by a coating method and CMP. Next, a wiring layer or the like (not shown) is formed by a known technique or the like. As described above, the semiconductor memory device 101 of FIG. 1 is manufactured.

以下、図２〜図４に示す第１〜第３変形例の半導体記憶装置１０１の製造方法について説明する。   A method for manufacturing the semiconductor memory device 101 of the first to third modifications shown in FIGS. 2 to 4 will be described below.

図２の半導体記憶装置１０１を製造する際には、図７の工程において、シリコン窒化膜２２２の形状が逆テーパー状になるようエッチングを行い、シリコン窒化膜２２２のビット線方向の側面σ1を後退させる。これにより、図２の半導体記憶装置１０１を製造することができる。 When the semiconductor memory device 101 of FIG. 2 is manufactured, in the step of FIG. 7, etching is performed so that the shape of the silicon nitride film 222 becomes a reverse taper shape, and the side surface σ 1 of the silicon nitride film 222 in the bit line direction is changed. Retreat. Thereby, the semiconductor memory device 101 of FIG. 2 can be manufactured.

図３の半導体記憶装置１０１を製造する際には、図７の工程において、シリコン酸化膜２２３をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、第２のトレンチＴ2の底部のシリコン窒化膜２２２を除去すると共に、シリコン窒化膜２２２のビット線方向の側面σ1を後退させる。これにより、図３の半導体記憶装置１０１を製造することができる。図２８には、第２変形例におけるシリコン窒化膜２２２のエッチング過程が示されている。なお、第２変形例におけるシリコン窒化膜２２２のエッチングでは、リン酸によるエッチングに代えて、その他の等方性エッチングを採用しても構わない。 When manufacturing the semiconductor memory device 101 of FIG. 3, after the silicon oxide film 223 is processed by RIE in the process of FIG. 7, the bottom of the second trench T 2 is heated by phosphoric acid heated to a high temperature of 130 ° C. The silicon nitride film 222 is removed, and the side surface σ 1 of the silicon nitride film 222 in the bit line direction is set back. Thereby, the semiconductor memory device 101 of FIG. 3 can be manufactured. FIG. 28 shows an etching process of the silicon nitride film 222 in the second modification. In the etching of the silicon nitride film 222 in the second modification, other isotropic etching may be employed instead of etching with phosphoric acid.

図４の半導体記憶装置１０１を製造する際には、図７の工程において、シリコン窒化膜２２２をＲＩＥにより加工した後、酸素ラジカルを含む雰囲気中での酸化により、シリコン窒化膜２２２のビット方向の側面σ1を酸化する。シリコン窒化膜２０２の上層及び下層は酸化膜であるため、シリコン窒化膜２２２の上面及び下面には、酸化剤が拡散する。そのため、シリコン窒化膜２２２の側面σ1が酸化される際には、シリコン窒化膜２２２の上面近傍及び下面近傍が、シリコン窒化膜２２２のその他の部分よりも、より多く酸化される。よって、上記の酸化により、図４のような電荷蓄積膜１２２が形成される。これにより、図４の半導体記憶装置１０１を製造することができる。 When the semiconductor memory device 101 of FIG. 4 is manufactured, in the step of FIG. 7, after the silicon nitride film 222 is processed by RIE, the silicon nitride film 222 in the bit direction is oxidized by oxidation in an atmosphere containing oxygen radicals. The side surface σ 1 is oxidized. Since the upper and lower layers of the silicon nitride film 202 are oxide films, the oxidant diffuses into the upper and lower surfaces of the silicon nitride film 222. Therefore, when the side surface σ 1 of the silicon nitride film 222 is oxidized, the vicinity of the upper surface and the lower surface of the silicon nitride film 222 is oxidized more than the other parts of the silicon nitride film 222. Therefore, the charge storage film 122 as shown in FIG. 4 is formed by the above oxidation. Thereby, the semiconductor memory device 101 of FIG. 4 can be manufactured.

以上のように、本実施形態では、電荷蓄積膜１２２のビット線方向の幅ＷAを、ゲート電極１２４のビット線方向の幅ＷA0よりも狭くする。これにより、本実施形態では、電荷蓄積膜１２２の電荷保持特性を向上させることができる。 As described above, in this embodiment, the width W A of the charge storage film 122 in the bit line direction is made narrower than the width W A0 of the gate electrode 124 in the bit line direction. Thereby, in this embodiment, the charge retention characteristic of the charge storage film 122 can be improved.

以下、第２及び第３実施形態の半導体記憶装置１０１について説明する。第２及び第３実施形態は、第１実施形態の変形例であり、第２及び第３実施形態については、第１実施形態との相違点を中心に説明する。   Hereinafter, the semiconductor memory device 101 of the second and third embodiments will be described. The second and third embodiments are modifications of the first embodiment, and the second and third embodiments will be described with a focus on differences from the first embodiment.

（第２実施形態）
図９は、第２実施形態の半導体記憶装置１０１の側方断面図及び平面図である。図９には、図９ＡのＡ１−Ａ２断面図と、図９ＢのＢ１−Ｂ２断面図と、図９Ｃの平面図が示されている。図９Ｃには、Ａ１−Ａ２断面とＢ１−Ｂ２断面の位置が示されている。 (Second Embodiment)
FIG. 9 is a side sectional view and a plan view of the semiconductor memory device 101 of the second embodiment. 9 shows a cross-sectional view taken along line A1-A2 of FIG. 9A, a cross-sectional view taken along line B1-B2 of FIG. 9B, and a plan view of FIG. 9C. FIG. 9C shows the positions of the A1-A2 cross section and the B1-B2 cross section.

図９の半導体記憶装置１０１は、基板１１１と、トンネル絶縁膜１２１と、電荷蓄積膜１２２と、電荷ブロック膜１２３と、ゲート電極１２４と、素子分離絶縁膜１３１と、セル間絶縁膜１３２とを備える。図９には更に、チャネル領域Ｃ、ソース領域Ｓ、及びドレイン領域Ｄが示されている。   The semiconductor memory device 101 of FIG. 9 includes a substrate 111, a tunnel insulating film 121, a charge storage film 122, a charge block film 123, a gate electrode 124, an element isolation insulating film 131, and an inter-cell insulating film 132. Prepare. FIG. 9 further shows a channel region C, a source region S, and a drain region D.

以下、本実施形態における電荷蓄積膜１２２の詳細について説明する。   Hereinafter, the details of the charge storage film 122 in this embodiment will be described.

図９Ａでは、電荷蓄積膜１２２のビット線方向の幅がＷAで示され、ゲート電極１２４のビット線方向の幅がＷA0で示されている。また、図９Ｂでは、電荷蓄積膜１２２のワード線方向の幅がＷBで示され、チャネル領域Ｃのチャネル幅がＷB0で示されている。また、図９Ｃには、電荷蓄積膜１２２の平面図と共に、幅ＷA，ＷA0，ＷB，ＷB0の関係が示されている。本実施形態では、図９Ｂのように、電荷蓄積膜１２２のワード線方向の幅ＷBが、チャネル幅ＷB0よりも狭くなっている（ＷB＜ＷB0）。 In Figure 9A, the width of the bit line direction of the charge storage layer 122 is represented by W A, the width of the bit line direction of the gate electrode 124 is indicated by W A0. Further, in FIG. 9B, the width of the word line direction of the charge storage layer 122 is indicated by W B, the channel width of the channel region C is indicated by W B0. FIG. 9C shows the relationship between the widths W A , W A0 , W B , and W B0 together with a plan view of the charge storage film 122. In this embodiment, as shown in FIG. 9B, the width W B of the charge storage film 122 in the word line direction is narrower than the channel width W B0 (W B <W B0 ).

ここで、本実施形態と比較例とを比較してみる。比較例の半導体記憶装置１０１の側方断面図及び平面図を、図２６に示す。   Here, the present embodiment will be compared with a comparative example. FIG. 26 shows a side sectional view and a plan view of the semiconductor memory device 101 of the comparative example.

比較例では、図２６Ａのように、電荷蓄積膜１２２のワード線方向の幅ＷBが、チャネル幅ＷB0と等しくなっている（ＷB＝ＷB0）。よって、比較例の電荷蓄積膜１２２には、ワード線方向の端部Ｅ2にかかる電界が、電荷蓄積膜１２２の中央部Ｍ2よりも強いという問題がある。その結果、比較例では、電荷蓄積膜１２２への電荷蓄積後に、電荷蓄積膜１２２内の電荷密度の不均一性に起因して、電荷蓄積膜１２２内で電荷の移動が生じる。これにより、比較例では、セルトランジスタの閾値電圧Ｖthが変化してしまい、メモリセルの電荷保持特性が悪くなってしまう。 In the comparative example, as shown in FIG. 26A, the width W B of the charge storage film 122 in the word line direction is equal to the channel width W B0 (W B = W B0 ). Therefore, the charge storage film 122 of the comparative example has a problem that the electric field applied to the end portion E 2 in the word line direction is stronger than the central portion M 2 of the charge storage film 122. As a result, in the comparative example, after the charge is stored in the charge storage film 122, the charge is moved in the charge storage film 122 due to the non-uniformity of the charge density in the charge storage film 122. As a result, in the comparative example, the threshold voltage Vth of the cell transistor changes, and the charge retention characteristics of the memory cell deteriorate.

一方、本実施形態では、図９Ａのように、幅ＷBが幅ＷB0よりも狭くなっている。その結果、本実施形態では、比較例の端部Ｅ2に相当する領域が、電荷蓄積膜１２２から除かれている。これにより、本実施形態では、電荷蓄積膜１２２における電荷蓄積後の電荷密度の不均一性が緩和され、電荷蓄積膜１２２内での電荷の移動が抑制される。よって、本実施形態によれば、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。 On the other hand, in this embodiment, as shown in FIG. 9A, the width W B is narrower than the width W B0 . As a result, in the present embodiment, the region corresponding to the end E 2 of the comparative example is removed from the charge storage film 122. Thereby, in this embodiment, the non-uniformity of the charge density after the charge accumulation in the charge accumulation film 122 is alleviated, and the movement of charges in the charge accumulation film 122 is suppressed. Therefore, according to the present embodiment, the change in the threshold voltage Vth of the cell transistor can be reduced, and the charge retention characteristics of the memory cell can be improved.

特に、本発明者らの検討の結果、比較例におけるメモリセルの電荷保持特性は、メモリセル寸法が１００ｎｍ以下になると著しく低下することが判明した。これに対し、本実施形態によれば、メモリ寸法が１００ｎｍ以下であっても、メモリセルの電荷保持特性を向上できることが判明した。よって、本実施形態のようなメモリセル構造は、メモリセル寸法が１００ｎｍ以下の場合に特に効果的である。   In particular, as a result of the study by the present inventors, it has been found that the charge retention characteristics of the memory cell in the comparative example are significantly lowered when the memory cell size is 100 nm or less. On the other hand, according to the present embodiment, it has been found that even if the memory size is 100 nm or less, the charge retention characteristics of the memory cell can be improved. Therefore, the memory cell structure as in the present embodiment is particularly effective when the memory cell size is 100 nm or less.

図９では、電荷蓄積膜１２２のワード線方向の幅ＷBが、電荷蓄積膜１２２の上面から電荷蓄積膜１２２の下面まで、ほぼ一定になっている。しかしながら、電荷蓄積膜１２２の幅ＷBは、上面から下面まで一定になっていなくても構わない。このような電荷蓄積膜１２２の例を、図１０〜図１２に示す。図１０〜図１２では、電荷蓄積膜１２２のワード線方向の幅に関し、上面における幅がＷB1で示され、下面における幅がＷB2で示され、上面と下面の間における幅がＷB3で示されている。 9, the width W B of the word line direction of the charge storage film 122, from the upper surface of the charge storage layer 122 to the lower surface of the charge storage layer 122, are substantially constant. However, the width W B of the charge storage layer 122 may be absent has become constant from the upper surface to the lower surface. Examples of such a charge storage film 122 are shown in FIGS. 10 to 12, regarding the width of the charge storage film 122 in the word line direction, the width on the upper surface is denoted by W B1 , the width on the lower surface is denoted by W B2 , and the width between the upper surface and the lower surface is denoted by W B3 . It is shown.

図１０は、本実施形態の第１変形例の半導体記憶装置１０１を表す。   FIG. 10 shows a semiconductor memory device 101 according to a first modification of the present embodiment.

本変形例では、電荷蓄積膜１２２の下面の幅ＷB2が、電荷蓄積膜１２２の上面の幅ＷB1よりも狭くなっている（ＷB2＜ＷB1（＜ＷB0））。その結果、本変形例では、電荷蓄積膜１２２の上面に蓄積された電荷が電荷蓄積膜１２２の下面に拡散する際に、下面の幅ＷB2が狭いために、電荷蓄積膜１２２内でのワード線方向への電荷の移動が抑制される（図２７Ｃを参照）。図２７Ｃは、図１０Ｂに示す電荷蓄積膜１２２の拡大図である。図２７Ｃでは、電荷Ｑが上面から下面に拡散する際に、ワード線方向への電荷Ｑの移動が制限される様子が、矢印ｃで示されている。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。 In this modification, the width W B2 of the lower surface of the charge storage film 122 is narrower than the width W B1 of the upper surface of the charge storage film 122 (W B2 <W B1 (<W B0 )). Consequently, in this modification, when the charge accumulated on the upper surface of the charge storage film 122 diffuses to the lower surface of the charge storage film 122, the narrower the lower surface of the width W B2, words in the charge storage film 122 The movement of charges in the line direction is suppressed (see FIG. 27C). FIG. 27C is an enlarged view of the charge storage film 122 shown in FIG. 10B. In FIG. 27C, the movement of the charge Q in the word line direction is restricted by the arrow c when the charge Q diffuses from the upper surface to the lower surface. Thereby, in this modification, the change of the threshold voltage Vth of a cell transistor can be made small, and the charge retention characteristic of a memory cell can be improved.

図１１は、本実施形態の第２変形例の半導体記憶装置１０１を表す。   FIG. 11 shows a semiconductor memory device 101 according to a second modification of the present embodiment.

本変形例では、電荷蓄積膜１２２の上面の幅ＷB1が、電荷蓄積膜１２２の下面の幅ＷB2よりも狭くなっている（ＷB1＜ＷB2（＜ＷB0））。その結果、本変形例では、上面の幅ＷB1が狭くなるため、電荷蓄積膜１２２の上面に蓄積された電荷が、電荷蓄積膜１２２の上面において、ワード線方向に移動することが抑制される（図２７Ｄを参照）。図２７Ｄは、図１１Ｂに示す電荷蓄積膜１２２の拡大図である。図２７Ｄでは、電荷蓄積膜１２２の上面において、ワード線方向への電荷Ｑの移動が制限される様子が、矢印ｄで示されている。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、電荷蓄積膜１２２の形状がテーパー状になるため、電荷蓄積膜１２２の上部のゲート電極１２４の形状もテーパー状になる。これにより、本変形例では、メモリセルのワード線方向の側面における電界集中を緩和し、セルトランジスタの破壊耐圧を向上させることができる。 In this modification, the width W B1 of the upper surface of the charge storage film 122 is narrower than the width W B2 of the lower surface of the charge storage film 122 (W B1 <W B2 (<W B0 )). As a result, in the present modification, the upper surface width W B1 is narrowed, so that the charge accumulated on the upper surface of the charge storage film 122 is suppressed from moving in the word line direction on the upper surface of the charge storage film 122. (See FIG. 27D). FIG. 27D is an enlarged view of the charge storage film 122 shown in FIG. 11B. In FIG. 27D, a state in which the movement of the charge Q in the word line direction is restricted on the upper surface of the charge storage film 122 is indicated by an arrow d. Thereby, in this modification, the change of the threshold voltage Vth of a cell transistor can be made small, and the charge retention characteristic of a memory cell can be improved. In addition, in this modification, the shape of the charge storage film 122 is tapered, so that the shape of the gate electrode 124 above the charge storage film 122 is also tapered. Thereby, in this modification, the electric field concentration on the side surface in the word line direction of the memory cell can be relaxed, and the breakdown voltage of the cell transistor can be improved.

図１２は、本実施形態の第３変形例の半導体記憶装置１０１を表す。   FIG. 12 shows a semiconductor memory device 101 according to a third modification of the present embodiment.

本変形例では、電荷蓄積膜１２２の上面の幅ＷB1及び下面の幅ＷB2が、上面と下面の間の幅ＷB3よりも狭くなっている（ＷB1，ＷB2＜ＷB3（＜ＷB0））。その結果、本変形例では、上面の幅ＷB1及び下面の幅ＷB2が狭くなるため、第１及び第２変形例と同様の効果が得られる。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、上面と下面の間の幅ＷB3が広くなるため、電荷蓄積膜１２２の実効的な面積が広くなり、電荷蓄積膜１２２に蓄積可能な電荷量が増加する。よって、本変形例によれば、セルトランジスタの閾値電圧Ｖthのウィンドウを大きくすることができる。 In this modification, the upper surface width W B1 and the lower surface width W B2 of the charge storage film 122 are narrower than the width W B3 between the upper surface and the lower surface (W B1 , W B2 <W B3 (<W B0 )). As a result, in the present modification, the upper surface width W B1 and the lower surface width W B2 are narrowed, and thus the same effects as in the first and second modification examples are obtained. Thereby, in this modification, the change of the threshold voltage Vth of a cell transistor can be made small, and the charge retention characteristic of a memory cell can be improved. In addition, in this modification, the width WB3 between the upper surface and the lower surface is increased, so that the effective area of the charge storage film 122 is increased, and the amount of charge that can be stored in the charge storage film 122 is increased. Therefore, according to this modification, the window of the threshold voltage Vth of the cell transistor can be increased.

なお、第３変形例において、上面の幅ＷB1と下面の幅ＷB2は、互いに等しくなっていてもよいし、互いに異なっていてもよい。また、第３変形例において、上面の幅ＷB1及び下面の幅ＷB2は、上面と下面の間の任意の地点の幅に比べて狭くなっていてもよいし、上面と下面の間の所定の地点の幅に比べて狭くなっていてもよい。 In the third modification, the upper surface width W B1 and the lower surface width W B2 may be equal to each other or may be different from each other. In the third modification, the width W B1 and the width W B2 of the lower surface of the upper surface, may be made narrower than the width of any point between the upper and lower surfaces, predetermined between the upper and lower surfaces It may be narrower than the width of the point.

以上のように、図１０〜図１２では、電荷蓄積膜１２２のワード線方向の幅が、電荷蓄積膜１２２の上面から下面まで一定になっていない。図１０及び図１２に示す電荷蓄積膜１２２のワード線方向の幅には、上面から下面の間に、下面よりも幅が広い部分がある。即ち、幅ＷB2よりも幅が広い部分がある。一方、図１１及び図１２に示す電荷蓄積膜１２２のワード線方向の幅には、上面から下面の間に、上面よりも幅が広い部分がある。即ち、幅ＷB1よりも幅が広い部分がある。また、図１２に示す電荷蓄積膜１２２のワード線方向の幅には、上面から下面の間に、上面よりも幅が広く、且つ、下面よりも幅が広い部分がある。即ち、幅ＷB1よりも幅が広く、且つ、幅ＷB2よりも幅が広い部分がある。 As described above, in FIG. 10 to FIG. 12, the width of the charge storage film 122 in the word line direction is not constant from the upper surface to the lower surface of the charge storage film 122. The width in the word line direction of the charge storage film 122 shown in FIGS. 10 and 12 has a portion wider than the lower surface between the upper surface and the lower surface. That is, there is a portion wider than the width WB2 . On the other hand, the width in the word line direction of the charge storage film 122 shown in FIGS. 11 and 12 has a portion wider than the upper surface between the upper surface and the lower surface. That is, there is a portion wider than the width W B1 . Further, the width in the word line direction of the charge storage film 122 shown in FIG. 12 includes a portion between the upper surface and the lower surface that is wider than the upper surface and wider than the lower surface. That is, there is a portion that is wider than the width W B1 and wider than the width W B2 .

図１３から図１６は、図９の半導体記憶装置１０１の製造方法を示す工程図である。図１３には、図１３ＡのＡ１−Ａ２断面図と、図１３ＢのＢ１−Ｂ２断面図が示されている。図１４から図１６についても同様である。   13 to 16 are process diagrams showing a method for manufacturing the semiconductor memory device 101 of FIG. FIG. 13 shows a cross-sectional view taken along line A1-A2 of FIG. 13A and a cross-sectional view taken along line B1-B2 of FIG. 13B. The same applies to FIGS. 14 to 16.

まず、図１３に示すように、所望の不純物をドーピングしたシリコン基板１１１上に、トンネル絶縁膜１２１となるシリコン酸化膜２２１を形成する。次に、ＣＶＤにより、シリコン酸化膜２２１上に、電荷蓄積膜１２２となるシリコン窒化膜２２２を堆積する。次に、ＣＶＤにより、シリコン窒化膜２２２上に、マスク層３０１を堆積する。   First, as shown in FIG. 13, a silicon oxide film 221 to be a tunnel insulating film 121 is formed on a silicon substrate 111 doped with a desired impurity. Next, a silicon nitride film 222 to be the charge storage film 122 is deposited on the silicon oxide film 221 by CVD. Next, a mask layer 301 is deposited on the silicon nitride film 222 by CVD.

次に、図１３に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０１、シリコン窒化膜２２２、シリコン酸化膜２２１を順次エッチング加工する。更に、シリコン基板１１１を、深さ１００ｎｍ程度までエッチングする。これにより、素子分離溝である第１のトレンチＴ1が形成されると共に、シリコン基板１１１における第１のトレンチＴ1間の部分Ｘが形成される。 Next, as shown in FIG. 13, the mask layer 301, the silicon nitride film 222, and the silicon oxide film 221 are sequentially etched by RIE using a resist mask (not shown). Further, the silicon substrate 111 is etched to a depth of about 100 nm. As a result, a first trench T 1 that is an element isolation trench is formed, and a portion X between the first trenches T 1 in the silicon substrate 111 is formed.

ここで、本実施形態では、図１３の工程におけるエッチングの際、シリコン窒化膜２２２のワード線方向の両側面を後退させる。図１３では、これら両側面がσ2で示されている。本製造方法では、シリコン窒化膜２２２をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、シリコン窒化膜２２２のワード線方向の両側面を後退させる。これにより、図１３に示すように、シリコン窒化膜２２２のワード線方向の幅ＷBが、チャネル幅ＷB0よりも狭くなる。その後、図１３の工程では、シリコン酸化膜２２１がＲＩＥにより加工される。 Here, in the present embodiment, both side surfaces of the silicon nitride film 222 in the word line direction are retracted during the etching in the step of FIG. In FIG. 13, these both side surfaces are indicated by σ 2 . In this manufacturing method, after processing the silicon nitride film 222 by RIE, both side surfaces of the silicon nitride film 222 in the word line direction are receded by phosphoric acid heated to a high temperature of 130 ° C. As a result, as shown in FIG. 13, the width W B of the silicon nitride film 222 in the word line direction becomes narrower than the channel width W B0 . Thereafter, in the process of FIG. 13, the silicon oxide film 221 is processed by RIE.

次に、図１４に示すように、塗布法及びＣＭＰにより、第１のトレンチＴ1に、素子分離絶縁膜１３１となるシリコン酸化膜２３１を埋め込む。次に、マスク層３０１を除去する。次に、ＡＬＤにより、シリコン窒化膜２２２上に、電荷ブロック膜１２３となるシリコン酸化膜２２３を堆積する。次に、ＣＶＤにより、シリコン酸化膜２２３上に、ゲート電極１２４となる、不純物をドーピングしたポリシリコン層２２４を堆積する。次に、ＣＶＤにより、ポリシリコン層２２４上に、マスク層３０２を堆積する。 Next, as shown in FIG. 14, a silicon oxide film 231 to be the element isolation insulating film 131 is buried in the first trench T 1 by a coating method and CMP. Next, the mask layer 301 is removed. Next, a silicon oxide film 223 to be the charge blocking film 123 is deposited on the silicon nitride film 222 by ALD. Next, a polysilicon layer 224 doped with impurities to be the gate electrode 124 is deposited on the silicon oxide film 223 by CVD. Next, a mask layer 302 is deposited on the polysilicon layer 224 by CVD.

次に、図１５に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０２、ポリシリコン層２２４、シリコン酸化膜２２３、シリコン窒化膜２２２を順次エッチング加工する。これにより、第２のトレンチＴ2が形成されると共に、ポリシリコン層２２４からゲート電極１２４が形成される。次に、イオン注入及び熱アニールにより、ソース拡散層Ｓ及びドレイン拡散層Ｄを形成する。 Next, as shown in FIG. 15, the mask layer 302, the polysilicon layer 224, the silicon oxide film 223, and the silicon nitride film 222 are sequentially etched by RIE using a resist mask (not shown). As a result, the second trench T 2 is formed and the gate electrode 124 is formed from the polysilicon layer 224. Next, the source diffusion layer S and the drain diffusion layer D are formed by ion implantation and thermal annealing.

次に、図１６に示すように、マスク層３０２を除去する。次に、塗布法及びＣＭＰにより、第２のトレンチＴ2に、セル間絶縁膜１３２となるシリコン酸化膜２３２を埋め込む。次に、周知の技術等により、配線層等（図示せず）を形成する。以上のようにして、図９の半導体記憶装置１０１が作製される。 Next, as shown in FIG. 16, the mask layer 302 is removed. Next, a silicon oxide film 232 to be the inter-cell insulating film 132 is buried in the second trench T 2 by a coating method and CMP. Next, a wiring layer or the like (not shown) is formed by a known technique or the like. As described above, the semiconductor memory device 101 of FIG. 9 is manufactured.

以下、図１０〜図１２に示す第１〜第３変形例の半導体記憶装置１０１の製造方法について説明する。   A method for manufacturing the semiconductor memory device 101 of the first to third modifications shown in FIGS. 10 to 12 will be described below.

図１０の半導体記憶装置１０１を製造する際には、図１３の工程において、シリコン窒化膜２２２の形状が逆テーパー状になるようエッチングを行い、シリコン窒化膜２２２のワード線方向の側面σ2を後退させる。これにより、図１０の半導体記憶装置１０１を製造することができる。 When the semiconductor memory device 101 of FIG. 10 is manufactured, in the step of FIG. 13, etching is performed so that the shape of the silicon nitride film 222 becomes a reverse taper shape, and the side surface σ 2 of the silicon nitride film 222 in the word line direction is changed. Retreat. Thereby, the semiconductor memory device 101 of FIG. 10 can be manufactured.

図１１の半導体記憶装置１０１を製造する際には、図１３の工程において、マスク層３０１をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、第１のトレンチＴ1の底部のシリコン窒化膜２２２を除去すると共に、シリコン窒化膜２２２のワード線方向の側面σ2を後退させる。これにより、図１１の半導体記憶装置１０１を製造することができる。図２９には、第２変形例におけるシリコン窒化膜２２２のエッチング過程が示されている。なお、第２変形例におけるシリコン窒化膜２２２のエッチングでは、リン酸によるエッチングに代えて、その他の等方性エッチングを採用しても構わない。 When manufacturing the semiconductor memory device 101 of FIG. 11, in the step of FIG. 13, after the mask layer 301 is processed by RIE, phosphoric acid heated to a high temperature of 130 ° C. is used to form the bottom of the first trench T 1 . The silicon nitride film 222 is removed and the side surface σ 2 of the silicon nitride film 222 in the word line direction is set back. Thereby, the semiconductor memory device 101 of FIG. 11 can be manufactured. FIG. 29 shows an etching process of the silicon nitride film 222 in the second modification. In the etching of the silicon nitride film 222 in the second modification, other isotropic etching may be employed instead of etching with phosphoric acid.

図１２の半導体記憶装置１０１を製造する際には、図１３の工程において、シリコン窒化膜２２２をＲＩＥにより加工した後、酸素ラジカルを含む雰囲気中での酸化により、シリコン窒化膜２２２のワード方向の側面σ2を酸化する。シリコン窒化膜２０２の上層及び下層は酸化膜であるため、シリコン窒化膜２２２の上面及び下面には、酸化剤が拡散する（第３変形例では、マスク層３０１をシリコン酸化膜とする）。そのため、シリコン窒化膜２２２の側面σ2が酸化される際には、シリコン窒化膜２２２の上面近傍及び下面近傍が、シリコン窒化膜２２２のその他の部分よりも、より多く酸化される。よって、上記の酸化により、図１２のような電荷蓄積膜１２２が形成される。これにより、図１２の半導体記憶装置１０１を製造することができる。なお、図１２では、上記の酸化によりシリコン窒化膜２２２の上面近傍に形成されたバーズビークが、Ｂで示されている。 In manufacturing the semiconductor memory device 101 of FIG. 12, in the step of FIG. 13, after the silicon nitride film 222 is processed by RIE, the silicon nitride film 222 in the word direction is oxidized by oxidation in an atmosphere containing oxygen radicals. The side surface σ 2 is oxidized. Since the upper and lower layers of the silicon nitride film 202 are oxide films, the oxidant diffuses into the upper and lower surfaces of the silicon nitride film 222 (in the third modification, the mask layer 301 is a silicon oxide film). Therefore, when the side surface σ 2 of the silicon nitride film 222 is oxidized, the vicinity of the upper surface and the lower surface of the silicon nitride film 222 is oxidized more than the other portions of the silicon nitride film 222. Therefore, the charge storage film 122 as shown in FIG. 12 is formed by the above oxidation. Thereby, the semiconductor memory device 101 of FIG. 12 can be manufactured. In FIG. 12, a bird's beak formed in the vicinity of the upper surface of the silicon nitride film 222 by the above-described oxidation is indicated by B.

以上のように、本実施形態では、電荷蓄積膜１２２のワード線方向の幅ＷBを、トンネル絶縁膜１２１下の基板１１１内に形成されるチャネル領域Ｃのチャネル幅ＷB0よりも狭くする。これにより、本実施形態では、電荷蓄積膜１２２の電荷保持特性を向上させることができる。 As described above, in this embodiment, the width W B of the charge storage film 122 in the word line direction is made narrower than the channel width W B0 of the channel region C formed in the substrate 111 below the tunnel insulating film 121. Thereby, in this embodiment, the charge retention characteristic of the charge storage film 122 can be improved.

（第３実施形態）
図１７は、第３実施形態の半導体記憶装置１０１の側方断面図及び平面図である。図１７には、図１７ＡのＡ１−Ａ２断面図と、図１７ＢのＢ１−Ｂ２断面図と、図１７Ｃの平面図が示されている。図１７Ｃには、Ａ１−Ａ２断面とＢ１−Ｂ２断面の位置が示されている。 (Third embodiment)
FIG. 17 is a side sectional view and a plan view of the semiconductor memory device 101 according to the third embodiment. FIG. 17 shows a cross-sectional view along A1-A2 in FIG. 17A, a cross-sectional view along B1-B2 in FIG. 17B, and a plan view in FIG. 17C. FIG. 17C shows the positions of the A1-A2 cross section and the B1-B2 cross section.

図１７の半導体記憶装置１０１は、基板１１１と、トンネル絶縁膜１２１と、電荷蓄積膜１２２と、電荷ブロック膜１２３と、ゲート電極１２４と、素子分離絶縁膜１３１と、セル間絶縁膜１３２とを備える。図１７には更に、チャネル領域Ｃ、ソース領域Ｓ、及びドレイン領域Ｄが示されている。   17 includes a substrate 111, a tunnel insulating film 121, a charge storage film 122, a charge block film 123, a gate electrode 124, an element isolation insulating film 131, and an inter-cell insulating film 132. Prepare. FIG. 17 further shows a channel region C, a source region S, and a drain region D.

以下、本実施形態における電荷蓄積膜１２２の詳細について説明する。   Hereinafter, the details of the charge storage film 122 in this embodiment will be described.

図１７Ａでは、電荷蓄積膜１２２のビット線方向の幅がＷAで示され、ゲート電極１２４のビット線方向の幅がＷA0で示されている。また、図１７Ｂでは、電荷蓄積膜１２２のワード線方向の幅がＷBで示され、チャネル領域Ｃのチャネル幅がＷB0で示されている。また、図１７Ｃには、電荷蓄積膜１２２の平面図と共に、幅ＷA，ＷA0，ＷB，ＷB0の関係が示されている。 In FIG. 17A, the width of the bit line direction of the charge storage layer 122 is represented by W A, the width of the bit line direction of the gate electrode 124 is indicated by W A0. Further, in FIG. 17B, the width of the word line direction of the charge storage layer 122 is indicated by W B, the channel width of the channel region C is indicated by W B0. FIG. 17C shows the relationship between the widths W A , W A0 , W B , and W B0 together with a plan view of the charge storage film 122.

本実施形態では、図１７Ａのように、電荷蓄積膜１２２のビット線方向の幅ＷAが、ゲート電極１２４のビット線方向の幅ＷA0よりも狭くなっている（ＷA＜ＷA0）。第１実施形態と同様である。また、本実施形態では、図１７Ｂのように、電荷蓄積膜１２２のワード線方向の幅ＷBが、チャネル幅ＷB0よりも狭くなっている（ＷB＜ＷB0）。第２実施形態と同様である。よって、本実施形態によれば、第１及び第２実施形態よりもさらに、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。 In this embodiment, as shown in FIG. 17A, the width W A of the charge storage film 122 in the bit line direction is narrower than the width W A0 of the gate electrode 124 in the bit line direction (W A <W A0 ). This is the same as in the first embodiment. In the present embodiment, as shown in FIG. 17B, the width W B of the charge storage film 122 in the word line direction is narrower than the channel width W B0 (W B <W B0 ). This is the same as in the second embodiment. Therefore, according to the present embodiment, the change in the threshold voltage Vth of the cell transistor can be made smaller than in the first and second embodiments, and the charge retention characteristics of the memory cell can be improved.

図１７では、幅ＷA及びＷBが、電荷蓄積膜１２２の上面から電荷蓄積膜１２２の下面まで、ほぼ一定になっている。しかしながら、幅ＷA及びＷBは、上面から下面まで一定になっていなくても構わない。このような電荷蓄積膜１２２の例を、図１８〜図２１に示す。図１８〜図２１では、電荷蓄積膜１２２のビット線方向及びワード線方向の幅に関し、上面における幅がＷA1及びＷB1で示され、下面における幅がＷA2及びＷB2で示され、上面と下面の間における幅がＷA3及びＷB3で示されている。 In Figure 17, the width W A and W B, from the upper surface of the charge storage layer 122 to the lower surface of the charge storage layer 122, are substantially constant. However, the width W A and W B may be absent has become constant from the upper surface to the lower surface. Examples of such a charge storage film 122 are shown in FIGS. 18 to 21, regarding the width of the charge storage film 122 in the bit line direction and the word line direction, the width on the upper surface is indicated by W A1 and W B1 , and the width on the lower surface is indicated by WA 2 and W B2. The width between the lower surface and the lower surface is indicated by W A3 and W B3 .

図１８は、本実施形態の第１変形例の半導体記憶装置１０１を表す。   FIG. 18 shows a semiconductor memory device 101 according to a first modification of the present embodiment.

本変形例では、下面の幅ＷA2及びＷB2がそれぞれ、上面の幅ＷA1及びＷB1よりも狭くなっている（ＷA2＜ＷA1（＜ＷA0）、且つ、ＷB2＜ＷB1（＜ＷB0））。このように、本変形例の電荷蓄積膜１２２は、図２の構造と図１０の構造とを組み合わせたような構造を有する。よって、本変形例によれば、第１及び第２実施形態の第１変形例よりもさらに、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。 In this modification, the lower surface widths W A2 and W B2 are smaller than the upper surface widths W A1 and W B1 (W A2 <W A1 (<W A0 ), and W B2 <W B1 ( <W B0 )). Thus, the charge storage film 122 of this modification has a structure that combines the structure of FIG. 2 and the structure of FIG. Therefore, according to the present modification, the change in the threshold voltage Vth of the cell transistor can be made smaller and the charge retention characteristics of the memory cell can be improved than in the first modification of the first and second embodiments.

図１９は、本実施形態の第２変形例の半導体記憶装置１０１を表す。   FIG. 19 shows a semiconductor memory device 101 according to a second modification of the present embodiment.

本変形例では、上面の幅ＷA1及びＷB1がそれぞれ、下面の幅ＷA2及びＷB2よりも狭くなっている（ＷA1＜ＷA2（＜ＷA0）、且つ、ＷB1＜ＷB2（＜ＷB0））。このように、本変形例の電荷蓄積膜１２２は、図３の構造と図１１の構造とを組み合わせたような構造を有する。よって、本変形例によれば、第１及び第２実施形態の第２変形例よりもさらに、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、電荷蓄積膜１２２の形状がテーパー状になるため、電荷蓄積膜１２２の上部のゲート電極１２４の形状もテーパー状になる。これにより、本変形例では、メモリセルのワード線方向の側面における電界集中を緩和し、セルトランジスタの破壊耐圧を向上させることができる。 In this modification, the upper surface widths W A1 and W B1 are smaller than the lower surface widths W A2 and W B2 (W A1 <W A2 (<W A0 ), and W B1 <W B2 ( <W B0 )). Thus, the charge storage film 122 of this modification has a structure that combines the structure of FIG. 3 and the structure of FIG. Therefore, according to the present modification, the change in the threshold voltage Vth of the cell transistor can be made smaller and the charge retention characteristics of the memory cell can be improved than in the second modification of the first and second embodiments. In addition, in this modification, the shape of the charge storage film 122 is tapered, so that the shape of the gate electrode 124 above the charge storage film 122 is also tapered. Thereby, in this modification, the electric field concentration on the side surface in the word line direction of the memory cell can be relaxed, and the breakdown voltage of the cell transistor can be improved.

図２０は、本実施形態の第３変形例の半導体記憶装置１０１を表す。   FIG. 20 shows a semiconductor memory device 101 according to a third modification of the present embodiment.

本変形例では、上面の幅ＷA1及びＷB1がそれぞれ、上面と下面の間の幅ＷA3及びＷB3よりも狭くなっていると共に、下面の幅ＷA2及びＷB2がそれぞれ、上面と下面の間の幅ＷA3及びＷB3よりも狭くなっている（ＷA1，ＷA2＜ＷA3（＜ＷA0）、且つ、ＷB1，ＷB2＜ＷB3（＜ＷB0））。このように、本変形例の電荷蓄積膜１２２は、図４の構造と図１２の構造とを組み合わせたような構造を有する。よって、本変形例によれば、第１及び第２実施形態の第３変形例よりもさらに、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、上面と下面の間の幅ＷA3及びＷB3が広くなるため、電荷蓄積膜１２２の実効的な面積が広くなり、電荷蓄積膜１２２に蓄積可能な電荷量が増加する。よって、本変形例によれば、セルトランジスタの閾値電圧Ｖthのウィンドウを大きくすることができる。 In this modification, the upper surface widths W A1 and W B1 are smaller than the widths W A3 and W B3 between the upper surface and the lower surface, respectively, and the lower surface widths W A2 and W B2 are respectively the upper surface and the lower surface. is smaller than the width W A3 and W B3 between (W A1, W A2 <W A3 (<W A0), and, W B1, W B2 <W B3 (<W B0)). Thus, the charge storage film 122 of this modification has a structure that combines the structure of FIG. 4 and the structure of FIG. Therefore, according to the present modification, the change in the threshold voltage Vth of the cell transistor can be made smaller than in the third modification of the first and second embodiments, and the charge retention characteristics of the memory cell can be improved. In addition, in this modification, the widths W A3 and W B3 between the upper surface and the lower surface are increased, so that the effective area of the charge storage film 122 is increased, and the amount of charge that can be stored in the charge storage film 122 is increased. To do. Therefore, according to this modification, the window of the threshold voltage Vth of the cell transistor can be increased.

図２１は、本実施形態の第４変形例の半導体記憶装置１０１を表す。   FIG. 21 shows a semiconductor memory device 101 according to a fourth modification of the present embodiment.

第４変形例の電荷蓄積膜１２２のＡ１−Ａ２断面及びＢ１−Ｂ２断面は、第３変形例と同様である。しかしながら、第３変形例の電荷蓄積膜１２２が、図２０Ｃのように、正方形又は長方形の平面構造を有するのに対し、第４変形例の電荷蓄積膜１２２は、図２１のように、円形又は楕円形の平面構造を有する。   The A1-A2 cross section and the B1-B2 cross section of the charge storage film 122 of the fourth modification are the same as those of the third modification. However, the charge storage film 122 of the third modified example has a square or rectangular planar structure as shown in FIG. 20C, whereas the charge storage film 122 of the fourth modified example has a circular or rectangular shape as shown in FIG. It has an elliptical planar structure.

第３変形例の電荷蓄積膜１２２は、電荷蓄積膜１２２のワード線方向の側面σ2（図１３参照）を酸化し、その後、電荷蓄積膜１２２のビット線方向の側面σ1（図７参照）を酸化することで形成可能である。一方、第４変形例の電荷蓄積膜１２２は、側面σ1及びσ2が共に露出した状態で、側面σ1及びσ2を同時に酸化することで形成可能である。 The charge storage film 122 of the third modification oxidizes the side surface σ 2 (see FIG. 13) of the charge storage film 122 in the word line direction, and then the side surface σ 1 of the charge storage film 122 in the bit line direction (see FIG. 7). ) Can be formed by oxidation. On the other hand, charge storage layer 122 of the fourth modified example, in a state where side surfaces sigma 1 and sigma 2 are exposed together, it can be formed by oxidizing the side surfaces sigma 1 and sigma 2 simultaneously.

第４変形例によれば、第３変形例と同様の効果を得ることができる。加えて、第４変形例によれば、図２１の矢印γで示すような、各セルの斜め方向の近接効果を抑制し、斜めＹＵＰＩＮ効果を低減することができる。   According to the 4th modification, the same effect as a 3rd modification can be acquired. In addition, according to the fourth modification, it is possible to suppress the proximity effect in the oblique direction of each cell, as indicated by the arrow γ in FIG. 21, and to reduce the oblique YUPIN effect.

図２２から図２５は、図１７の半導体記憶装置１０１の製造方法を示す工程図である。図２２には、図２２ＡのＡ１−Ａ２断面図と、図２２ＢのＢ１−Ｂ２断面図が示されている。図２３から図２５についても同様である。   22 to 25 are process diagrams showing a method of manufacturing the semiconductor memory device 101 of FIG. FIG. 22 shows a cross-sectional view taken along line A1-A2 of FIG. 22A and a cross-sectional view taken along line B1-B2 of FIG. 22B. The same applies to FIGS. 23 to 25.

まず、図２２に示すように、所望の不純物をドーピングしたシリコン基板１１１上に、トンネル絶縁膜１２１となるシリコン酸化膜２２１を形成する。次に、ＣＶＤにより、シリコン酸化膜２２１上に、電荷蓄積膜１２２となるシリコン窒化膜２２２を堆積する。次に、ＣＶＤにより、シリコン窒化膜２２２上に、マスク層３０１を堆積する。   First, as shown in FIG. 22, a silicon oxide film 221 to be a tunnel insulating film 121 is formed on a silicon substrate 111 doped with a desired impurity. Next, a silicon nitride film 222 to be the charge storage film 122 is deposited on the silicon oxide film 221 by CVD. Next, a mask layer 301 is deposited on the silicon nitride film 222 by CVD.

次に、図２２に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０１、シリコン窒化膜２２２、シリコン酸化膜２２１を順次エッチング加工する。更に、シリコン基板１１１を、深さ１００ｎｍ程度までエッチングする。これにより、素子分離溝である第１のトレンチＴ1が形成されると共に、シリコン基板１１１における第１のトレンチＴ1間の部分Ｘが形成される。 Next, as shown in FIG. 22, the mask layer 301, the silicon nitride film 222, and the silicon oxide film 221 are sequentially etched by RIE using a resist mask (not shown). Further, the silicon substrate 111 is etched to a depth of about 100 nm. As a result, a first trench T 1 that is an element isolation trench is formed, and a portion X between the first trenches T 1 in the silicon substrate 111 is formed.

ここで、本実施形態では、図２２の工程におけるエッチングの際、シリコン窒化膜２２２のワード線方向の両側面を後退させる。図２２では、これら両側面がσ2で示されている。本製造方法では、シリコン窒化膜２２２をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、シリコン窒化膜２２２のワード線方向の両側面を後退させる。これにより、図２２に示すように、シリコン窒化膜２２２のワード線方向の幅ＷBが、チャネル幅ＷB0よりも狭くなる。その後、図２２の工程では、シリコン酸化膜２２１がＲＩＥにより加工される。 Here, in the present embodiment, both side surfaces of the silicon nitride film 222 in the word line direction are retracted during the etching in the step of FIG. In FIG. 22, these both side surfaces are indicated by σ 2 . In this manufacturing method, after processing the silicon nitride film 222 by RIE, both side surfaces of the silicon nitride film 222 in the word line direction are receded by phosphoric acid heated to a high temperature of 130 ° C. Thereby, as shown in FIG. 22, the width W B of the silicon nitride film 222 in the word line direction becomes narrower than the channel width W B0 . Thereafter, in the process of FIG. 22, the silicon oxide film 221 is processed by RIE.

次に、図２３に示すように、塗布法及びＣＭＰにより、第１のトレンチＴ1に、素子分離絶縁膜１３１となるシリコン酸化膜２３１を埋め込む。次に、マスク層３０１を除去する。次に、ＡＬＤにより、シリコン窒化膜２２２上に、電荷ブロック膜１２３となるシリコン酸化膜２２３を堆積する。次に、ＣＶＤにより、シリコン酸化膜２２３上に、ゲート電極１２４となる、不純物をドーピングしたポリシリコン層２２４を堆積する。次に、ＣＶＤにより、ポリシリコン層２２４上に、マスク層３０２を堆積する。 Next, as shown in FIG. 23, a silicon oxide film 231 to be an element isolation insulating film 131 is buried in the first trench T 1 by a coating method and CMP. Next, the mask layer 301 is removed. Next, a silicon oxide film 223 to be the charge blocking film 123 is deposited on the silicon nitride film 222 by ALD. Next, a polysilicon layer 224 doped with impurities to be the gate electrode 124 is deposited on the silicon oxide film 223 by CVD. Next, a mask layer 302 is deposited on the polysilicon layer 224 by CVD.

次に、図２４に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０２、ポリシリコン層２２４、シリコン酸化膜２２３、シリコン窒化膜２２２を順次エッチング加工する。これにより、第２のトレンチＴ2が形成されると共に、ポリシリコン層２２４からゲート電極１２４が形成される。 Next, as shown in FIG. 24, the mask layer 302, the polysilicon layer 224, the silicon oxide film 223, and the silicon nitride film 222 are sequentially etched by RIE using a resist mask (not shown). As a result, the second trench T 2 is formed and the gate electrode 124 is formed from the polysilicon layer 224.

ここで、本実施形態では、図２４の工程におけるエッチングの際、シリコン窒化膜２２２のビット線方向の両側面を後退させる。図２４では、これら両側面がσ1で示されている。本製造方法では、シリコン窒化膜２２２をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、シリコン窒化膜２２２のビット線方向の両側面を後退させる。これにより、図２４に示すように、シリコン窒化膜２２２のビット線方向の幅ＷAが、ポリシリコン層２２４のビット線方向の幅ＷA0よりも狭くなる。次に、イオン注入及び熱アニールにより、ソース拡散層Ｓ及びドレイン拡散層Ｄを形成する。 Here, in the present embodiment, both side surfaces of the silicon nitride film 222 in the bit line direction are retracted during the etching in the step of FIG. In FIG. 24, these both side surfaces are indicated by σ 1 . In this manufacturing method, after processing the silicon nitride film 222 by RIE, both side surfaces of the silicon nitride film 222 in the bit line direction are receded by phosphoric acid heated to a high temperature of 130 ° C. Thus, as shown in FIG. 24, the bit line direction of the width W A of the silicon nitride film 222 is narrower than the width W A0 in the bit line direction of the polysilicon layer 224. Next, the source diffusion layer S and the drain diffusion layer D are formed by ion implantation and thermal annealing.

次に、図２５に示すように、マスク層３０２を除去する。次に、塗布法及びＣＭＰにより、第２のトレンチＴ2に、セル間絶縁膜１３２となるシリコン酸化膜２３２を埋め込む。次に、周知の技術等により、配線層等（図示せず）を形成する。以上のようにして、図１７の半導体記憶装置１０１が作製される。 Next, as shown in FIG. 25, the mask layer 302 is removed. Next, a silicon oxide film 232 to be the inter-cell insulating film 132 is buried in the second trench T 2 by a coating method and CMP. Next, a wiring layer or the like (not shown) is formed by a known technique or the like. As described above, the semiconductor memory device 101 of FIG. 17 is manufactured.

このように、本実施形態の電荷蓄積膜１２２は、第１実施形態の電荷蓄積膜１２２の形成方法と、第２実施形態の電荷蓄積膜１２２の形成方法とを組み合わせることで、形成可能である。これは、本実施形態の第１〜第３変形例の電荷蓄積膜１２２についても同様である。また、第４変形例の電荷蓄積膜１２２の酸化方法としては、第３変形例と同様のラジカル酸化を採用可能である。   As described above, the charge storage film 122 of this embodiment can be formed by combining the method of forming the charge storage film 122 of the first embodiment and the method of forming the charge storage film 122 of the second embodiment. . The same applies to the charge storage film 122 of the first to third modifications of the present embodiment. Further, as the oxidation method of the charge storage film 122 of the fourth modification, radical oxidation similar to that of the third modification can be employed.

以上のように、本実施形態では、電荷蓄積膜１２２のビット線方向の幅ＷAを、ゲート電極１２４のビット線方向の幅ＷA0よりも狭くし、且つ、電荷蓄積膜１２２のワード線方向の幅ＷBを、トンネル絶縁膜１２１下の基板１１１内に形成されるチャネル領域Ｃのチャネル幅ＷB0よりも狭くする。これにより、本実施形態では、第１及び第２実施形態よりもさらに、電荷蓄積膜１２２の電荷保持特性を向上させることができる。 As described above, in the present embodiment, the width W A of the charge storage film 122 in the bit line direction is narrower than the width W A0 of the gate electrode 124 in the bit line direction, and the word line direction of the charge storage film 122 the width W B of narrower than the channel width W B0 of the channel region C formed in the tunnel insulating film 121 in the lower substrate 111. Thereby, in the present embodiment, the charge retention characteristics of the charge storage film 122 can be further improved as compared with the first and second embodiments.

以上、本発明の具体的な態様の例を、第１から第３実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。   As mentioned above, although the example of the specific aspect of this invention was demonstrated by 1st to 3rd embodiment, this invention is not limited to these embodiment.

第１実施形態の半導体記憶装置の側方断面図及び平面図である。1 is a side sectional view and a plan view of a semiconductor memory device according to a first embodiment; 第１実施形態の第１変形例の半導体記憶装置を表す。4 illustrates a semiconductor memory device according to a first modification of the first embodiment. 第１実施形態の第２変形例の半導体記憶装置を表す。4 illustrates a semiconductor memory device according to a second modification of the first embodiment. 第１実施形態の第３変形例の半導体記憶装置を表す。8 illustrates a semiconductor memory device according to a third modification of the first embodiment. 図１の半導体記憶装置の製造方法を示す工程図（１／４）である。FIG. 10 is a process diagram (1/4) illustrating the method for manufacturing the semiconductor memory device of FIG. 1; 図１の半導体記憶装置の製造方法を示す工程図（２／４）である。FIG. 4 is a process diagram (2/4) illustrating the method for manufacturing the semiconductor memory device of FIG. 1; 図１の半導体記憶装置の製造方法を示す工程図（３／４）である。FIG. 4 is a process diagram (3/4) illustrating the method for manufacturing the semiconductor memory device of FIG. 1; 図１の半導体記憶装置の製造方法を示す工程図（４／４）である。FIG. 4D is a process diagram (4/4) illustrating the method for manufacturing the semiconductor memory device of FIG. 1; 第２実施形態の半導体記憶装置の側方断面図及び平面図である。FIG. 6 is a side sectional view and a plan view of a semiconductor memory device according to a second embodiment. 第２実施形態の第１変形例の半導体記憶装置を表す。7 illustrates a semiconductor memory device according to a first modification of the second embodiment. 第２実施形態の第２変形例の半導体記憶装置を表す。8 illustrates a semiconductor memory device according to a second modification of the second embodiment. 第２実施形態の第３変形例の半導体記憶装置を表す。7 illustrates a semiconductor memory device according to a third modification of the second embodiment. 図９の半導体記憶装置の製造方法を示す工程図（１／４）である。FIG. 10 is a process diagram (1/4) showing the method for manufacturing the semiconductor memory device of FIG. 9; 図９の半導体記憶装置の製造方法を示す工程図（２／４）である。FIG. 10 is a process diagram (2/4) illustrating the method for manufacturing the semiconductor memory device of FIG. 9; 図９の半導体記憶装置の製造方法を示す工程図（３／４）である。FIG. 10 is a process diagram (3/4) illustrating the method for manufacturing the semiconductor memory device of FIG. 9; 図９の半導体記憶装置の製造方法を示す工程図（４／４）である。FIG. 10 is a process diagram (4/4) showing the method for manufacturing the semiconductor memory device of FIG. 9; 第３実施形態の半導体記憶装置の側方断面図及び平面図である。FIG. 10 is a side sectional view and a plan view of a semiconductor memory device according to a third embodiment. 第３実施形態の第１変形例の半導体記憶装置を表す。7 shows a semiconductor memory device according to a first modification of the third embodiment. 第３実施形態の第２変形例の半導体記憶装置を表す。8 shows a semiconductor memory device according to a second modification of the third embodiment. 第３実施形態の第３変形例の半導体記憶装置を表す。8 illustrates a semiconductor memory device according to a third modification of the third embodiment. 第３実施形態の第４変形例の半導体記憶装置を表す。8 shows a semiconductor memory device according to a fourth modification of the third embodiment. 図１７の半導体記憶装置の製造方法を示す工程図（１／４）である。FIG. 18 is a process diagram (1/4) illustrating the method for manufacturing the semiconductor memory device of FIG. 17; 図１７の半導体記憶装置の製造方法を示す工程図（２／４）である。FIG. 18 is a process diagram (2/4) illustrating the method for manufacturing the semiconductor memory device of FIG. 17; 図１７の半導体記憶装置の製造方法を示す工程図（３／４）である。FIG. 18 is a process diagram (3/4) illustrating the method for manufacturing the semiconductor memory device of FIG. 17; 図１７の半導体記憶装置の製造方法を示す工程図（４／４）である。FIG. 18 is a process diagram (4/4) illustrating the method for manufacturing the semiconductor memory device of FIG. 17; 比較例の半導体記憶装置の側方断面図及び平面図である。It is a side sectional view and a plan view of a semiconductor memory device of a comparative example. 電荷蓄積膜における電荷の拡散について説明するための側方断面図である。It is a side sectional view for explaining diffusion of charges in the charge storage film. 図３の電荷蓄積膜の加工方法を説明するための側方断面図である。FIG. 4 is a side sectional view for explaining a processing method of the charge storage film in FIG. 3. 図１１の電荷蓄積膜の加工方法を説明するための側方断面図である。FIG. 12 is a side sectional view for explaining a processing method of the charge storage film of FIG. 11.

符号の説明Explanation of symbols

１０１ 半導体記憶装置
１１１ 基板
１２１ トンネル絶縁膜
１２２ 電荷蓄積膜
１２３ 電荷ブロック膜
１２４ ゲート電極
１３１ 素子分離絶縁膜
１３２ セル間絶縁膜
２２１ シリコン酸化膜
２２２ シリコン窒化膜
２２３ シリコン酸化膜
２２４ ポリシリコン層
２３１ シリコン酸化膜
２３２ シリコン酸化膜
３０１ マスク層
３０２ マスク層 DESCRIPTION OF SYMBOLS 101 Semiconductor memory device 111 Substrate 121 Tunnel insulating film 122 Charge storage film 123 Charge block film 124 Gate electrode 131 Element isolation insulating film 132 Inter-cell insulating film 221 Silicon oxide film 222 Silicon nitride film 223 Silicon oxide film 224 Polysilicon layer 231 Silicon oxide Film 232 Silicon oxide film 301 Mask layer 302 Mask layer

Claims (5)

ビット線とワード線とを有する半導体記憶装置であって、
ビット線方向に伸びる第１のトレンチが複数形成された基板と、
前記第１のトレンチ間において前記基板上に形成された第１のゲート絶縁膜と、
前記第１のトレンチ間において前記第１のゲート絶縁膜上に形成され、且つ、ワード線方向に伸びる第２のトレンチ間に位置する電荷蓄積膜と、
前記第２のトレンチ間において前記電荷蓄積膜上に形成された第２のゲート絶縁膜と、
前記第２のトレンチ間において前記第２のゲート絶縁膜上に形成されたゲート電極とを備え、
前記電荷蓄積膜のビット線方向の幅が、前記ゲート電極のビット線方向の幅よりも狭くなっている、又は、
前記電荷蓄積膜のワード線方向の幅が、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くなっている、
ことを特徴とする半導体記憶装置。 A semiconductor memory device having a bit line and a word line,
A substrate on which a plurality of first trenches extending in the bit line direction are formed;
A first gate insulating film formed on the substrate between the first trenches;
A charge storage film formed on the first gate insulating film between the first trenches and positioned between the second trenches extending in the word line direction;
A second gate insulating film formed on the charge storage film between the second trenches;
A gate electrode formed on the second gate insulating film between the second trenches,
The width of the charge storage film in the bit line direction is narrower than the width of the gate electrode in the bit line direction, or
A width of the charge storage film in a word line direction is narrower than a channel width of a channel region formed in the substrate under the first gate insulating film;
A semiconductor memory device. 前記電荷蓄積膜のビット線方向の幅又はワード線方向の幅には、前記電荷蓄積膜の上面から下面の間に、前記下面よりも幅が広い部分があることを特徴とする請求項１に記載の半導体記憶装置。   The width in the bit line direction or the width in the word line direction of the charge storage film has a portion wider than the lower surface between the upper surface and the lower surface of the charge storage film. The semiconductor memory device described. 前記電荷蓄積膜のビット線方向の幅又はワード線方向の幅には、前記電荷蓄積膜の上面から下面の間に、前記上面よりも幅が広い部分があることを特徴とする請求項１に記載の半導体記憶装置。   The width in the bit line direction or the word line direction of the charge storage film has a portion wider than the upper surface between the upper surface and the lower surface of the charge storage film. The semiconductor memory device described. 前記電荷蓄積膜のビット線方向の幅又はワード線方向の幅には、前記電荷蓄積膜の上面から下面の間に、前記上面よりも幅が広く、且つ、前記下面よりも幅が広い部分があることを特徴とする請求項１に記載の半導体記憶装置。   The width in the bit line direction or the word line direction of the charge storage film is a portion between the upper surface and the lower surface of the charge storage film that is wider than the upper surface and wider than the lower surface. The semiconductor memory device according to claim 1, wherein: ビット線とワード線とを有する半導体記憶装置の製造方法であって、
基板上に、第１のゲート絶縁膜と電荷蓄積膜とを順に形成し、
前記電荷蓄積膜と前記第１のゲート絶縁膜と前記基板とを加工して、ビット線方向に伸びる第１のトレンチを複数形成し、
前記電荷蓄積膜上に、第２のゲート絶縁膜とゲート電極層とを順に形成し、
前記ゲート電極層と前記第２のゲート絶縁膜と前記電荷蓄積膜とを加工して、ワード線方向に伸びる第２のトレンチを複数形成すると共に、前記ゲート電極層からゲート電極を形成し、
前記電荷蓄積膜のビット線方向の側面又はワード線方向の側面を後退させる、あるいは酸化することで、前記電荷蓄積膜のビット線方向の幅を、前記ゲート電極のビット線方向の幅よりも狭くする、又は、前記電荷蓄積膜のワード線方向の幅を、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くする、
ことを特徴とする半導体記憶装置の製造方法。 A method of manufacturing a semiconductor memory device having a bit line and a word line,
On the substrate, a first gate insulating film and a charge storage film are formed in order,
Processing the charge storage film, the first gate insulating film, and the substrate to form a plurality of first trenches extending in a bit line direction;
Forming a second gate insulating film and a gate electrode layer in order on the charge storage film;
Processing the gate electrode layer, the second gate insulating film, and the charge storage film to form a plurality of second trenches extending in the word line direction, and forming a gate electrode from the gate electrode layer;
By retreating or oxidizing the side surface of the charge storage film in the bit line direction or the side surface of the word line direction, the width of the charge storage film in the bit line direction is narrower than the width of the gate electrode in the bit line direction. Or making the width of the charge storage film in the word line direction narrower than the channel width of the channel region formed in the substrate under the first gate insulating film,
A method of manufacturing a semiconductor memory device.
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