JP4117272B2

JP4117272B2 - Manufacturing method of semiconductor memory device

Info

Publication number: JP4117272B2
Application number: JP2004222977A
Authority: JP
Inventors: 雅利荒井
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-10-20
Filing date: 2004-07-30
Publication date: 2008-07-16
Anticipated expiration: 2024-07-30
Also published as: JP2005150687A

Description

本発明は、論理回路部と不揮発性メモリ部が混在する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device in which a logic circuit portion and a nonvolatile memory portion are mixed.

近年、多機能化やデバッグの容易化のために、論理回路部と不揮発性メモリ部とが混在する混載フラッシュメモリが注目されている。このような混載フラッシュメモリの論理回路部は、論理回路部単独の場合と同等の性能を発揮することが必要である。 In recent years, an embedded flash memory in which a logic circuit portion and a nonvolatile memory portion are mixed has attracted attention in order to increase functionality and facilitate debugging. Such a logic circuit part of the embedded flash memory needs to exhibit the same performance as that of the logic circuit part alone.

しかし、混載フラッシュメモリを製造する場合には、通常の論理回路部を製造する工程に加えて不揮発性メモリ部を製造する工程が必要であり、追加された不揮発性メモリ部を製造する工程によって論理回路部単独で製造する場合とは特性が変化してしまう。 However, when manufacturing an embedded flash memory, a process for manufacturing a nonvolatile memory unit is required in addition to a process for manufacturing a normal logic circuit unit. The characteristics change from the case of manufacturing the circuit part alone.

このため、通常の論理回路部の製造工程に対して最適化された論理回路部を混載フラッシュメモリの製造工程により製造した場合には、論理回路部の特性が変化してしまい所望の特性が得られない。また、逆に混載フラッシュメモリの製造工程に対して最適化した場合には、将来的に不揮発性メモリ部を除く半導体装置を製造する場合に、所望の特性が得られなくなってしまう。 For this reason, when a logic circuit part optimized for the normal logic circuit part manufacturing process is manufactured by the embedded flash memory manufacturing process, the characteristics of the logic circuit part change and desired characteristics are obtained. I can't. On the other hand, when optimized for the manufacturing process of the embedded flash memory, desired characteristics cannot be obtained when a semiconductor device excluding the nonvolatile memory portion is manufactured in the future.

論理回路部の特性が変化する最大の要因は、トレンチ分離に埋め込まれた埋め込み絶縁膜が不揮発性メモリ部を製造する工程においてエッチングされることである。埋め込み絶縁膜がエッチングされた場合には、トレンチ分離端にゲート電極からの電界が集中しトランジスタのしきい値電圧が減少する逆狭チャネル効果が顕著になる。 The biggest factor that changes the characteristics of the logic circuit part is that the buried insulating film buried in the trench isolation is etched in the process of manufacturing the nonvolatile memory part. When the buried insulating film is etched, an electric field from the gate electrode is concentrated on the trench isolation end, and the reverse narrow channel effect is reduced in which the threshold voltage of the transistor is reduced.

埋め込み絶縁膜は、フッ化水素酸を用いる工程や、いわゆるアンモニア酸と呼ばれるアンモニア水と過酸化水素水との混合溶液（ＡＰＭ溶液）を用いる工程において特に大きくエッチングされる。フッ化水素酸を用いる工程には、例えば自然酸化膜を除去する工程があり、ＡＰＭ溶液を用いる工程には、例えば基板の洗浄工程やフォトレジストの除去工程等に代表されるＲＣＡ洗浄工程がある。これらの工程は、論理回路部を製造する工程だけでなく不揮発性メモリ部を製造する工程においても繰り返し行われるため、混載フラッシュメモリの製造工程においては、不揮発性メモリ部を製造する工程が追加されたことにより埋め込み絶縁膜が余分にエッチングされることになる。 The buried insulating film is particularly greatly etched in a process using hydrofluoric acid or a process using a mixed solution (APM solution) of ammonia water and hydrogen peroxide called so-called ammonia acid. The process using hydrofluoric acid includes, for example, a process of removing a natural oxide film, and the process using an APM solution includes, for example, an RCA cleaning process represented by a substrate cleaning process, a photoresist removing process, and the like. . Since these processes are repeated not only in the process of manufacturing the logic circuit part but also in the process of manufacturing the nonvolatile memory part, the process of manufacturing the nonvolatile memory part is added in the manufacturing process of the embedded flash memory. As a result, the buried insulating film is excessively etched.

さらに混載フラッシュメモリにおいては、書込みや消去を制御するための高耐圧トランジスタが論理回路部に必要となる。この高耐圧トランジスタを形成するためには、トレンチ分離を形成した後に、この高耐圧トランジスタを形成するためのフォトレジストをマスクとしてウェル形成や、しきい値電圧を制御するための注入が必要となり、そのレジストを除去する際に埋め込み絶縁膜が余分にエッチングされることになる。 Further, in the embedded flash memory, a high voltage transistor for controlling writing and erasing is required in the logic circuit portion. In order to form this high breakdown voltage transistor, after forming the trench isolation, it is necessary to form a well using a photoresist for forming this high breakdown voltage transistor as a mask and to implant a threshold voltage, When the resist is removed, the buried insulating film is excessively etched.

以上のように、混載フラッシュメモリを形成する場合においては、論理回路部のみを形成する場合と比較して、埋め込み絶縁膜が余分にエッチングされ、結果として論理回路部の特性が変化してしまう。 As described above, when the embedded flash memory is formed, the embedded insulating film is excessively etched as compared with the case where only the logic circuit portion is formed, and as a result, the characteristics of the logic circuit portion change.

トレンチ分離に埋め込まれた埋め込み絶縁膜のエッチングを抑制する手段としては、以下のような方法が下記特許文献１に提案されている。図１９は従来の半導体記憶装置の製造方法の各工程における断面状態を工程順に示している。 As means for suppressing the etching of the buried insulating film buried in the trench isolation, the following method is proposed in Patent Document 1. FIG. 19 shows a cross-sectional state in each step of the conventional method of manufacturing a semiconductor memory device in the order of steps.

図１９（ａ）に示すように、まず、シリコン基板２の上に素子分離膜１０とトンネル膜１４とを形成する。次に、図１９（ｂ）に示すようにメモリセル領域Ｍ１内に第１のポリシリコン膜１６を形成した後、酸化シリコン（ＳｉＯ₂）、窒化シリコン（ＳｉＮ）及び酸化シリコン（ＳｉＯ₂）の積層膜であるＯＮＯ膜１８を、周辺トランジスタ領域Ｔ１を含む全表面に形成する。 As shown in FIG. 19A, first, the element isolation film 10 and the tunnel film 14 are formed on the silicon substrate 2. Next, as shown in FIG. 19B, after the first polysilicon film 16 is formed in the memory cell region M1, silicon oxide (SiO ₂ ), silicon nitride (SiN), and silicon oxide (SiO ₂ ) are formed. The ONO film 18 that is a laminated film is formed on the entire surface including the peripheral transistor region T1.

次に、図１９（ｃ）に示すようにＯＮＯ膜１８をメモリセル領域Ｍ１及び素子分離膜１０の部分を除いて除去する。この後、第２のポリシリコン膜２０を形成し、次に、ゲート電極形成することによりメモリセル領域Ｍ１と周辺トランジスタ領域Ｔ１に素子を設ける。 Next, as shown in FIG. 19C, the ONO film 18 is removed except for the memory cell region M1 and the element isolation film 10. Thereafter, a second polysilicon film 20 is formed, and then a gate electrode is formed to provide elements in the memory cell region M1 and the peripheral transistor region T1.

以上の構成によると、素子分離膜１０の上に形成されたＯＮＯ膜１８は、素子分離膜１０がエッチングされることを防止する保護膜として機能する。従って、メモリセル領域Ｔ１及び周辺トランジスタ領域Ｔ１を形成する工程において繰り返し行われる自然酸化膜の除去工程及びＲＣＡ洗浄工程において、素子分離膜１０がエッチングされて膜減りが発生することを防止できるので、素子分離膜１０の膜減りにより素子の電気的特性が劣化することを防止することが可能となる。
特開平６−１５１８７６号公報 According to the above configuration, the ONO film 18 formed on the element isolation film 10 functions as a protective film that prevents the element isolation film 10 from being etched. Accordingly, it is possible to prevent the element isolation film 10 from being etched and causing film loss in the natural oxide film removal process and the RCA cleaning process that are repeatedly performed in the process of forming the memory cell region T1 and the peripheral transistor region T1. It is possible to prevent the electrical characteristics of the element from deteriorating due to the reduction of the element isolation film 10.
Japanese Patent Application Laid-Open No. 6-151876

しかしながら、従来の半導体記憶装置の製造方法には、ＯＮＯ膜である保護膜が素子分離領域の上に残存しているため素子分離領域上の保護膜に電荷が捕獲され、素子分離特性が劣化するという問題がある。これは、シリコン窒化膜が電荷を捕獲しやすいため、素子の製造工程等において電気的なストレスが加えられた場合にシリコン窒化膜が容易に電荷をトラップしてしまい、トラップされた電荷が保持され続けるため寄生トランジスタが形成されることによる。 However, in the conventional method for manufacturing a semiconductor memory device, since the protective film that is an ONO film remains on the element isolation region, charges are trapped in the protective film on the element isolation region, and the element isolation characteristics deteriorate. There is a problem. This is because the silicon nitride film easily traps charges, so that when an electrical stress is applied in the manufacturing process of the device, the silicon nitride film easily traps the charges, and the trapped charges are retained. This is because a parasitic transistor is formed to continue.

また、保護膜を素子分離領域の上のみに残す構成であるが、実際の製造工程においては必ず保護膜の一部が活性領域の上にはみ出してしまう。この活性領域にはみ出した保護膜はゲート絶縁膜として機能することになるため、マスク合わせズレや寸法ばらつきによって論理回路部における周辺トランジスタの特性が大きく変化してしまうという問題がある。 In addition, although the protective film is left only on the element isolation region, a part of the protective film always protrudes on the active region in an actual manufacturing process. Since the protective film that protrudes into the active region functions as a gate insulating film, there is a problem in that the characteristics of peripheral transistors in the logic circuit section are greatly changed by mask misalignment and dimensional variations.

また、保護膜が残存した状態で論理回路部が最適化されているため、デバッグの終了後に不揮発性メモリ部を除いた製品を製造する際にも論理回路部の特性をそろえるために保護膜を形成する必要が生じたり、別途論理回路部を最適化する必要が生じたりするという問題がある。 In addition, since the logic circuit part is optimized with the protective film remaining, a protective film is provided to make the characteristics of the logic circuit part uniform even when manufacturing a product excluding the non-volatile memory part after debugging. There is a problem that it is necessary to form the logic circuit portion or to separately optimize the logic circuit portion.

本発明は前記従来の問題を解決し、素子分離領域に残存する保護膜により生じる論理回路部の特性の劣化を防止し、製造工程を複雑化することなく信頼性が高い半導体記憶装置を製造できるようにすることを目的とする。 The present invention solves the above-mentioned conventional problems, prevents deterioration of the characteristics of the logic circuit portion caused by the protective film remaining in the element isolation region, and can manufacture a highly reliable semiconductor memory device without complicating the manufacturing process. The purpose is to do so.

前記目的を達成するため、本発明は論理回路部と不揮発性メモリ部とが設けられた半導体記憶装置の製造方法を、保護膜の形成工程と、保護膜の除去工程とを備える構成とする。 In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor memory device provided with a logic circuit portion and a nonvolatile memory portion, comprising a protective film forming step and a protective film removing step.

具体的に本発明の半導体記憶装置の製造方法は、半導体基板の上に論理回路部と不揮発性メモリ部とが設けられた半導体記憶装置の製造方法を対象とし、半導体基板にトレンチ溝を形成し、形成したトレンチ溝に絶縁膜を埋め込むことにより、素子分離領域を形成する工程と、半導体基板における論理回路部及び不揮発性メモリ部の上に絶縁性材料からなる保護膜を形成する工程と、半導体基板における論理回路部の所定の領域に不純物イオンを選択的に導入する工程と、論理回路部の上に形成した保護膜を除去する工程とを備え、不純物イオンを導入する工程は、保護膜を除去する工程よりも前に行うことを特徴とする。 Specifically, a method for manufacturing a semiconductor memory device of the present invention is directed to a method for manufacturing a semiconductor memory device in which a logic circuit portion and a nonvolatile memory portion are provided on a semiconductor substrate, and a trench groove is formed in the semiconductor substrate. A step of forming an isolation region by embedding an insulating film in the formed trench groove, a step of forming a protective film made of an insulating material on the logic circuit portion and the nonvolatile memory portion in the semiconductor substrate, and a semiconductor A step of selectively introducing impurity ions into a predetermined region of the logic circuit portion of the substrate; and a step of removing the protective film formed on the logic circuit portion. It is characterized in that it is performed before the removing step.

本発明の半導体記憶装置の製造方法によれば、素子分離領域を形成した後に論理回路部及び不揮発性メモリ部の上に絶縁性材料からなる保護膜を形成しているため、その後の各工程において素子分離領域の絶縁膜がエッチングされることを防止できるので、素子分離特性の劣化を防止することが可能となる。また、保護膜は、不純物イオンを導入する工程において、表面層のダメージ及びコンタミネーションを防止する表面保護膜として用いることができるため、工程を簡略化することができる。 According to the method for manufacturing a semiconductor memory device of the present invention, the protective film made of an insulating material is formed on the logic circuit portion and the nonvolatile memory portion after the element isolation region is formed. Since the insulating film in the element isolation region can be prevented from being etched, it is possible to prevent the element isolation characteristics from being deteriorated. In addition, since the protective film can be used as a surface protective film that prevents damage and contamination of the surface layer in the step of introducing impurity ions, the process can be simplified.

さらに、不純物イオンの導入を行った後に論理回路部の上に形成した保護膜を除去するため、素子分離領域に残存する保護膜によって寄生トランジスタが形成されることを防止できる。その結果、信頼性が高い半導体記憶装置を製造することが可能になる。また、論理回路部のみを形成する場合と同一の条件で論理回路部を設計することが可能となる。 Further, since the protective film formed on the logic circuit portion after the introduction of impurity ions is removed, it is possible to prevent a parasitic transistor from being formed by the protective film remaining in the element isolation region. As a result, a highly reliable semiconductor memory device can be manufactured. In addition, the logic circuit unit can be designed under the same conditions as when only the logic circuit unit is formed.

本発明の半導体記憶装置の製造方法において、保護膜は不揮発性メモリ部において電荷を蓄積するトラップ膜として機能することが好ましい。このような構成とすることにより、保護膜に不揮発性メモリ部における電荷を蓄積するトラップ膜を用いるため、保護膜の製造工程を新たに設ける必要がないので、工程を簡略化することが可能となる。 In the method for manufacturing a semiconductor memory device of the present invention, the protective film preferably functions as a trap film for accumulating charges in the nonvolatile memory portion. With such a configuration, since the trap film that accumulates charges in the nonvolatile memory portion is used as the protective film, it is not necessary to newly provide a manufacturing process of the protective film, and thus the process can be simplified. Become.

本発明の半導体記憶装置の製造方法において、素子分離領域を形成する工程よりも後で且つ保護膜を形成する工程よりも前に、半導体基板における不揮発性メモリ部の上に第１の導電性膜を形成する工程と、保護膜を形成する工程よりも後に、保護膜の上に第２の導電性膜を形成する工程とをさらに備え、保護膜は、第１の導電性膜と第２の導電性膜との間を絶縁する絶縁膜として機能することが好ましい。 In the method for manufacturing a semiconductor memory device of the present invention, the first conductive film is formed on the non-volatile memory portion of the semiconductor substrate after the step of forming the element isolation region and before the step of forming the protective film. And a step of forming a second conductive film on the protective film after the step of forming the protective film, and the protective film includes the first conductive film and the second conductive film. It preferably functions as an insulating film that insulates the conductive film.

このような構成とすることにより、第１の導電膜をフローティングゲートとし、第２の導電膜をコントロールゲートとする２重ゲート構造を有する不揮発性メモリ部を形成する場合においても、論理回路部の素子分離領域の劣化を最小限に抑えることができると共に、保護膜にはフローティングゲートとコントロールゲートとの間を絶縁する絶縁膜を用いるため、保護膜の製造工程を新たに設ける必要がないので、工程を簡略化することが可能となる。 With such a configuration, even when a nonvolatile memory portion having a double gate structure in which the first conductive film is a floating gate and the second conductive film is a control gate is formed, The degradation of the element isolation region can be minimized, and since an insulating film that insulates between the floating gate and the control gate is used as the protective film, there is no need to newly provide a protective film manufacturing process. The process can be simplified.

本発明の半導体記憶装置の製造方法において、保護膜はトレンチ溝に埋め込まれた絶縁膜と比べてフッ化水素酸に対するエッチングレートが低い材料からなることが好ましい。このような構成とすることにより、特に自然酸化膜の除去工程において素子分離領域を保護することができる。 In the method for manufacturing a semiconductor memory device of the present invention, the protective film is preferably made of a material having a lower etching rate with respect to hydrofluoric acid than the insulating film embedded in the trench groove. With such a configuration, the element isolation region can be protected particularly in the process of removing the natural oxide film.

本発明の半導体記憶装置の製造方法において、トレンチ溝に埋め込まれた絶縁膜と比べてアンモニア水と過酸化水素水との混合溶液に対するエッチングレートが低い材料からなることが好ましい。このような構成とすることにより、特にＲＣＡ洗浄工程において素子分離領域を保護することができる。 In the method for manufacturing a semiconductor memory device of the present invention, it is preferable that the semiconductor memory device is made of a material having a lower etching rate with respect to a mixed solution of ammonia water and hydrogen peroxide solution than the insulating film buried in the trench. With such a configuration, the element isolation region can be protected particularly in the RCA cleaning process.

本発明の半導体記憶装置の製造方法において、保護膜はシリコン窒化膜又はシリコン酸窒化膜の単層であることが好ましい。このようにすることにより保護膜の形成を簡略化することができる。 In the method for manufacturing a semiconductor memory device of the present invention, the protective film is preferably a single layer of a silicon nitride film or a silicon oxynitride film. By doing so, the formation of the protective film can be simplified.

本発明の半導体記憶装置の製造方法において、保護膜はリコン窒化膜又はシリコン酸窒化膜を含む複数の絶縁膜からなる積層膜であることが好ましい。このような構成とすることにより、より確実に素子分離領域を保護することができると共に、保護膜を不揮発性メモリ部においてトラップ膜又は絶縁膜として確実に使用することができるようになる。 In the method for manufacturing a semiconductor memory device of the present invention, the protective film is preferably a laminated film composed of a plurality of insulating films including a recon nitride film or a silicon oxynitride film. With such a configuration, the element isolation region can be more reliably protected, and the protective film can be reliably used as a trap film or an insulating film in the nonvolatile memory portion.

本発明の半導体記憶装置の製造方法において、積層膜はシリコン酸化膜と、シリコン窒化膜又はシリコン酸窒化膜と、シリコン酸化膜とが順次積層されて構成されていることが好ましい。このような構成とすることにより、より確実に素子分離領域を保護することができると共に、積層膜を不揮発性メモリ部においてより高性能なトラップ膜又は絶縁膜として用いることが可能となる。さらに、積層膜を順次エッチングすることが容易に行えるようになる。 In the method for manufacturing a semiconductor memory device according to the present invention, the stacked film is preferably configured by sequentially stacking a silicon oxide film, a silicon nitride film or a silicon oxynitride film, and a silicon oxide film. With such a configuration, the element isolation region can be more reliably protected, and the stacked film can be used as a higher performance trap film or insulating film in the nonvolatile memory portion. Further, the stacked film can be easily etched sequentially.

本発明の半導体記憶装置の製造方法において、不純物を導入する工程は、ウェルを形成する第１の不純物導入工程と、しきい値電圧を制御する第２の不純物導入工程とを含み、第２の不純物導入工程よりも前に、複数の絶縁膜のうちの少なくとも１つを選択的に除去する工程を有していることが好ましい。このような構成とすることにより、しきい値電圧を調整する不純物導入工程の際に、保護膜を薄くすることができるため、新たな保護膜を設けることなく、確実に浅い位置にしきい値電圧を調整するための不純物を導入することができる。 In the method of manufacturing a semiconductor memory device according to the present invention, the step of introducing impurities includes a first impurity introduction step for forming a well and a second impurity introduction step for controlling a threshold voltage, It is preferable to have a step of selectively removing at least one of the plurality of insulating films before the impurity introduction step. With such a configuration, the protective film can be thinned during the impurity introduction step for adjusting the threshold voltage, so that the threshold voltage can be reliably set at a shallow position without providing a new protective film. Impurities for adjusting can be introduced.

本発明の半導体記憶装置の製造方法において、保護膜を選択的に除去する工程よりも後に、論理回路部及び不揮発性メモリ部の上に導電性材料を形成する工程と、導電性材料を選択的にエッチングすることにより論理回路部及び不揮発性メモリ部にゲート電極を形成する工程とをさらに備えていることが好ましい。このような構成とすることにより、保護膜の影響を受けないゲート電極を確実に形成することができる。 In the method for manufacturing a semiconductor memory device of the present invention, after the step of selectively removing the protective film, a step of forming a conductive material on the logic circuit portion and the nonvolatile memory portion, and a selective selection of the conductive material It is preferable to further include a step of forming gate electrodes in the logic circuit portion and the nonvolatile memory portion by etching. With such a configuration, a gate electrode that is not affected by the protective film can be reliably formed.

本発明の半導体記憶装置の製造方法によれば、素子分離領域に残存する保護膜により生じる論理回路部の特性の劣化を防止し、製造工程を複雑化することなく信頼性が高い半導体記憶装置を製造できる。 According to the method for manufacturing a semiconductor memory device of the present invention, it is possible to prevent deterioration of the characteristics of the logic circuit portion caused by the protective film remaining in the element isolation region, and to provide a highly reliable semiconductor memory device without complicating the manufacturing process Can be manufactured.

（第１の実施形態）
図１〜図３は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程における断面構造を示している。なお図１〜図３において左側の領域は不揮発性メモリ部を示し、右側の領域は論理回路部を示す。 (First embodiment)
1 to 3 show cross-sectional structures in respective steps of the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention. 1 to 3, the left area indicates a non-volatile memory portion, and the right area indicates a logic circuit portion.

まず、図１（ａ）に示すように、シリコンからなる半導体基板１０１上の論理回路部に側壁が垂直又は上方にやや開いた順テーパー状の断面形状をしたトレンチ溝を形成した後、トレンチ溝にシリコン酸化膜を埋め込むことによりトレンチ分離による素子分離領域１０２を形成する。 First, as shown in FIG. 1A, after forming a trench groove having a forward tapered cross-sectional shape with a side wall vertically open or slightly opened upward in a logic circuit portion on a semiconductor substrate 101 made of silicon, An element isolation region 102 is formed by trench isolation by embedding a silicon oxide film.

次に、図１（ｂ）に示すように、論理回路部及び不揮発性メモリ部の上に厚さが７ｎｍの酸化シリコン（ＳｉＯ₂）からなる下部酸化膜１０３、厚さが７ｎｍの窒化シリコン（ＳｉＮ）からなるシリコン窒化膜１０４及び厚さが１２ｎｍの酸化シリコン（ＳｉＯ₂）からなる上部酸化膜１０５を順次形成して、ＯＮＯ（Oxide-Nitride-Oxide）膜１２１を形成する。なお、下部酸化膜１０３は酸素を含む雰囲気中における処理温度が９００℃の熱処理工程により形成し、シリコン窒化膜１０４は処理温度が７００℃の減圧ＣＶＤ（ＬＰＣＶＤ）工程により形成し、上部酸化膜１０５は酸素を含む雰囲気中における処理温度が１０００℃の熱処理工程により形成する。 Next, as shown in FIG. 1B, a lower oxide film 103 made of silicon oxide (SiO ₂ ) having a thickness of 7 nm and a silicon nitride having a thickness of 7 nm (on the logic circuit portion and the nonvolatile memory portion). A silicon nitride film 104 made of SiN) and an upper oxide film 105 made of silicon oxide (SiO ₂ ) having a thickness of 12 nm are sequentially formed to form an ONO (Oxide-Nitride-Oxide) film 121. The lower oxide film 103 is formed by a heat treatment process at a processing temperature of 900 ° C. in an atmosphere containing oxygen, and the silicon nitride film 104 is formed by a low pressure CVD (LPCVD) process at a processing temperature of 700 ° C. Is formed by a heat treatment process at a treatment temperature of 1000 ° C. in an atmosphere containing oxygen.

次に、図１（ｃ）に示すように、不揮発性メモリ部において、フォトレジスト１０６Ａをマスクとして選択的に上部酸化膜１０５、シリコン窒化膜１０４及び下部酸化膜１０３を順次ドライエッチングした後、同じマスクを用いて砒素を注入することによりｎ型不純物拡散層１０７を形成する。次に、図１（ｄ）に示すように、フォトレジスト１０６Ａを除去する。なお、砒素の注入は例えば注入電圧が３０ｋｅＶで密度が３×１０¹⁵ｃｍ^-2の条件で行えばよい。 Next, as shown in FIG. 1C, in the nonvolatile memory portion, the upper oxide film 105, the silicon nitride film 104, and the lower oxide film 103 are selectively dry-etched sequentially using the photoresist 106A as a mask, and then the same. An n-type impurity diffusion layer 107 is formed by implanting arsenic using a mask. Next, as shown in FIG. 1D, the photoresist 106A is removed. Note that arsenic implantation may be performed under conditions of an implantation voltage of 30 keV and a density of 3 × 10 ¹⁵ cm ⁻² , for example.

その後、図２（ａ）に示すように、例えば酸素雰囲気中において９００℃で１０分間の熱処理を行うことにより、不揮発性メモリ部に拡散層上絶縁膜１０８を形成する。次に、図２（ｂ）に示すようにフォトレジスト１０６Ｂをマスクとして、論理回路部にイオン注入を行うことにより論理回路部に設けるトランジスタのウェル形成及びしきい値電圧の調整を行う。 Thereafter, as shown in FIG. 2A, for example, heat treatment is performed at 900 ° C. for 10 minutes in an oxygen atmosphere, thereby forming the diffusion layer upper insulating film 108 in the nonvolatile memory portion. Next, as shown in FIG. 2B, by using the photoresist 106B as a mask, ion implantation is performed on the logic circuit portion, thereby forming a well of a transistor provided in the logic circuit portion and adjusting a threshold voltage.

論理回路部におけるトランジスタのウェルを形成するためのイオン注入は、例えば注入電圧が３００ｋｅＶで密度が１×１０¹³ｃｍ^-2の条件でボロンを注入することにより行う。また、しきい値電圧を制御するためのイオン注入は、例えば注入電圧が３０ｋｅＶで密度が５×１０¹²ｃｍ^-2の条件でボロンを注入することにより行う。ウェル形成及びしきい値電圧の調整を行うイオン注入の際には、ＯＮＯ膜１２１を表面保護膜として用いる。 Ion implantation for forming the wells of the transistors in the logic circuit portion is, for example density injected voltage at 300keV performed by implanting boron under conditions of 1 × 10 ¹³ cm ^-2. Further, ion implantation for controlling the threshold voltage is performed by implanting boron under the conditions of an implantation voltage of 30 keV and a density of 5 × 10 ¹² cm ⁻² , for example. The ONO film 121 is used as a surface protective film during ion implantation for well formation and threshold voltage adjustment.

次に、図２（ｃ）に示すように、フォトレジスト１０６Ｃをマスクとして、論理回路部において、上部酸化膜１０５、シリコン窒化膜１０４及び下部酸化膜１０３を順次選択的に除去する。 Next, as shown in FIG. 2C, the upper oxide film 105, the silicon nitride film 104, and the lower oxide film 103 are selectively removed sequentially in the logic circuit section using the photoresist 106C as a mask.

次に、図３（ａ）に示すように、酸素を含む雰囲気中において９００℃の温度で熱処理することにより論理回路部に、厚さが１０ｎｍのＳｉＯ₂からなるゲート絶縁膜１０９を形成する。次に、図３（ｂ）に示すように、半導体基板１０１の全面に厚さが２００ｎｍの多結晶シリコン膜１１０を処理温度が６００℃のＬＰＣＶＤ法により形成する。 Next, as shown in FIG. 3A, a gate insulating film 109 made of SiO ₂ having a thickness of 10 nm is formed in the logic circuit portion by heat treatment at a temperature of 900 ° C. in an oxygen-containing atmosphere. Next, as shown in FIG. 3B, a polycrystalline silicon film 110 having a thickness of 200 nm is formed on the entire surface of the semiconductor substrate 101 by LPCVD with a processing temperature of 600.degree.

さらにマスクを用いてエッチングすることにより、図３（ｃ）に示すように、不揮発性メモリ部及び論理回路部の所望の位置にそれぞれゲート電極を形成する。なお、図３（ｃ）は、隣接するメモリ部のゲート電極が互いにつながって形成されるワード線方向の断面を示しているため、図面上はパターニング前の図３（ｂ）と同一形状となっている。 Further, by etching using a mask, gate electrodes are formed at desired positions in the nonvolatile memory portion and the logic circuit portion, respectively, as shown in FIG. Note that FIG. 3C shows a cross section in the word line direction formed by connecting gate electrodes of adjacent memory portions to each other, so that the shape is the same as FIG. 3B before patterning on the drawing. ing.

続いて、図３（ｄ）に示すように、論理回路部のトランジスタに低濃度拡散層１１２、サイドウォール１１１、高濃度拡散層１１３を既知の方法を用いて形成することにより、半導体記憶装置が完成する。 Subsequently, as shown in FIG. 3D, the low density diffusion layer 112, the sidewall 111, and the high density diffusion layer 113 are formed in the transistor of the logic circuit portion by using a known method. Complete.

以上説明したように、本実施形態の半導体記憶装置の製造方法によれば、不揮発性メモリ部が形成される際に、トレンチ構造の素子分離領域１０２がＯＮＯ膜１２１によって保護されているため、素子分離領域の特性が劣化しないので、信頼性の高い半導体記憶装置が得られる。また、ＯＮＯ膜１２１は、不揮発性メモリ部のトラップ膜であるため、保護膜の形成工程を新たに設ける必要がないため、工程を簡略化することが可能となる。 As described above, according to the manufacturing method of the semiconductor memory device of the present embodiment, the element isolation region 102 having the trench structure is protected by the ONO film 121 when the nonvolatile memory portion is formed. Since the characteristics of the isolation region do not deteriorate, a highly reliable semiconductor memory device can be obtained. Further, since the ONO film 121 is a trap film in the nonvolatile memory portion, it is not necessary to newly provide a protective film formation process, and thus the process can be simplified.

さらに、ＯＮＯ膜１２１をイオン注入の際の表面保護膜として利用するため、イオン注入の工程を簡略化することもできる。 Furthermore, since the ONO film 121 is used as a surface protective film at the time of ion implantation, the ion implantation process can be simplified.

また、イオン注入が終わった後、論理回路部においてはＯＮＯ膜１２１を除去するため、素子分離領域に寄生トランジスタが形成されることはなく、素子分離特性が劣化することはない。さらに、最終的に得られる論理回路部における素子の構造は、通常の論理回路部を単独に形成する工程により得られたものと同一である。このため、不揮発性メモリを混載したデバイスを用いてデバッグを行った後、不揮発性メモリを混載していないデバイスを製品化する場合に、論理回路部の設計変更等をする必要がない。 In addition, after the ion implantation is completed, the ONO film 121 is removed in the logic circuit portion, so that a parasitic transistor is not formed in the element isolation region, and the element isolation characteristics are not deteriorated. Further, the element structure in the finally obtained logic circuit portion is the same as that obtained by the process of forming a normal logic circuit portion independently. For this reason, after debugging using a device in which a nonvolatile memory is embedded, it is not necessary to change the design of the logic circuit portion when a device that does not have a nonvolatile memory is commercialized.

なお、本実施形態においては、不揮発性メモリ部におけるトラップ膜及び論理回路部における保護膜としてＯＮＯ膜１２１を形成したが、シリコン窒化膜のみの単層膜又は下部酸化膜とシリコン窒化膜からなる積層膜としてもよい。また、シリコン窒化膜に換えてシリコン酸窒化膜（ＳｉＯＮ）を用いてもよい。さらに、ＯＮＯ膜１２１は、半導体基板１０１の全面に形成しても、不揮発性メモリ部並びに論理回路部の素子分離領域１０２の上及びイオン注入を行う領域のみに形成してもよい。 In the present embodiment, the ONO film 121 is formed as a trap film in the nonvolatile memory portion and a protective film in the logic circuit portion. However, a single-layer film composed of only a silicon nitride film or a stacked layer composed of a lower oxide film and a silicon nitride film A film may be used. Further, a silicon oxynitride film (SiON) may be used instead of the silicon nitride film. Further, the ONO film 121 may be formed on the entire surface of the semiconductor substrate 101 or only on the element isolation region 102 of the nonvolatile memory portion and the logic circuit portion and in the region where ion implantation is performed.

また、本実施形態においては、論理回路部において、ウェルを形成するためのイオン注入としきい値電圧を制御するためのイオン注入とを同一のマスクを用いて行ったが、別々のマスクを用いてもかまわない。 In this embodiment, in the logic circuit portion, ion implantation for forming the well and ion implantation for controlling the threshold voltage are performed using the same mask, but separate masks are used. It doesn't matter.

また、本実施形態においては、不揮発性メモリ部において、上部酸化膜１０５、シリコン窒化膜１０４、下部酸化膜１０３を順次エッチングした後、同じマスクを用いてｎ型不純物拡散層１０７を形成したが、ｎ型不純物拡散層１０７を形成した後にＯＮＯ膜１２１のエッチングを行ってもかまわない。 In this embodiment, in the nonvolatile memory portion, the upper oxide film 105, the silicon nitride film 104, and the lower oxide film 103 are sequentially etched, and then the n-type impurity diffusion layer 107 is formed using the same mask. The ONO film 121 may be etched after the n-type impurity diffusion layer 107 is formed.

（第２の実施形態）
図４〜図６は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程における断面構造を示している。なお図１〜図３において左側の領域は不揮発性メモリ部を示し、右側の領域は論理回路部を示す。 (Second Embodiment)
4 to 6 show cross-sectional structures in the respective steps of the method for manufacturing the semiconductor memory device according to the second embodiment of the present invention. 1 to 3, the left area indicates a non-volatile memory portion, and the right area indicates a logic circuit portion.

まず、図４（ａ）に示すように、シリコンからなる半導体基板１０１上の論理回路部に側壁が垂直又は上方にやや開いた順テーパー状の断面形状をしたトレンチ溝を形成した後、トレンチ溝にシリコン酸化膜を埋め込むことによりトレンチ分離による素子分離領域１０２を形成する。 First, as shown in FIG. 4A, after a trench groove having a forward taper-shaped cross-sectional shape in which a side wall is slightly opened vertically or upward is formed in a logic circuit portion on a semiconductor substrate 101 made of silicon, An element isolation region 102 is formed by trench isolation by embedding a silicon oxide film.

次に、図４（ｂ）に示すように、論理回路部及び不揮発性メモリ部の上に厚さが７ｎｍの酸化シリコン（ＳｉＯ₂）からなる下部酸化膜１０３、厚さが７ｎｍの窒化シリコン（ＳｉＮ）からなるシリコン窒化膜１０４及び厚さが１２ｎｍの酸化シリコン（ＳｉＯ₂）からなる上部酸化膜１０５を順次形成して、ＯＮＯ膜１２１を形成する。なお、下部酸化膜１０３は酸素を含む雰囲気中における処理温度が９００℃の熱処理工程により形成し、シリコン窒化膜１０４は処理温度が７００℃の減圧ＣＶＤ（ＬＰＣＶＤ）工程により形成し、上部酸化膜１０５は酸素を含む雰囲気中における処理温度が１０００℃の熱処理工程により形成する。 Next, as shown in FIG. 4B, a lower oxide film 103 made of silicon oxide (SiO ₂ ) having a thickness of 7 nm and silicon nitride having a thickness of 7 nm (on the logic circuit portion and the nonvolatile memory portion). A silicon nitride film 104 made of SiN) and an upper oxide film 105 made of silicon oxide (SiO ₂ ) having a thickness of 12 nm are sequentially formed to form an ONO film 121. The lower oxide film 103 is formed by a heat treatment process at a processing temperature of 900 ° C. in an atmosphere containing oxygen, and the silicon nitride film 104 is formed by a low pressure CVD (LPCVD) process at a processing temperature of 700 ° C. Is formed by a heat treatment process at a treatment temperature of 1000 ° C. in an atmosphere containing oxygen.

次に、図４（ｃ）に示すように、不揮発性メモリ部において、フォトレジスト１０６Ａをマスクとして選択的に上部酸化膜１０５、シリコン窒化膜１０４及び下部酸化膜１０３を順次ドライエッチングした後、同じマスクを用いて砒素を注入することによりｎ型不純物拡散層１０７を形成する。次に、図４（ｄ）に示すように、フォトレジスト１０６Ａを除去する。なお、砒素の注入は例えば注入電圧が３０ｋｅＶで密度が３×１０¹⁵ｃｍ^-2の条件で行えばよい。 Next, as shown in FIG. 4C, in the nonvolatile memory portion, the upper oxide film 105, the silicon nitride film 104, and the lower oxide film 103 are selectively dry-etched sequentially using the photoresist 106A as a mask, and then the same. An n-type impurity diffusion layer 107 is formed by implanting arsenic using a mask. Next, as shown in FIG. 4D, the photoresist 106A is removed. Note that arsenic implantation may be performed under conditions of an implantation voltage of 30 keV and a density of 3 × 10 ¹⁵ cm ⁻² , for example.

その後、図５（ａ）に示すように、例えば酸素雰囲気中において９００℃で１０分間の熱処理を行うことにより、不揮発性メモリ部に拡散層上絶縁膜１０８を形成する。次に、図５（ｂ）に示すようにフォトレジスト１０６Ｂをマスクとして、論理回路部にイオン注入を行うことにより論理回路部に設けるトランジスタのウェル形成を行う。 Thereafter, as shown in FIG. 5A, for example, heat treatment is performed at 900 ° C. for 10 minutes in an oxygen atmosphere, thereby forming the diffusion layer upper insulating film 108 in the nonvolatile memory portion. Next, as shown in FIG. 5B, by using the photoresist 106B as a mask, ion implantation is performed on the logic circuit portion, thereby forming a well of a transistor provided in the logic circuit portion.

ウェル形成を行った後、図５（ｃ）に示すように、フォトレジスト１０６Ｃをマスクとしてエッチングを行い、論理回路部の上部酸化膜及び１０５シリコン窒化膜１０４を除去し、続いて、図５（ｄ）に示すようにフォトレジスト１０６Ｄをマスクとして論理回路部にイオン注入を行うことによりしきい値電圧の調整を行う。 After the well formation, as shown in FIG. 5C, etching is performed using the photoresist 106C as a mask to remove the upper oxide film and the 105 silicon nitride film 104 in the logic circuit portion. Subsequently, FIG. As shown in d), the threshold voltage is adjusted by implanting ions into the logic circuit using the photoresist 106D as a mask.

論理回路部におけるトランジスタのウェルを形成するためのイオン注入は、例えば注入電圧が３００ｋｅＶで密度が１×１０¹³ｃｍ^-2の条件でボロンを注入することにより行う。また、しきい値電圧を制御するためのイオン注入は、例えば注入電圧が３０ｋｅＶで密度が５×１０¹²ｃｍ^-2の条件でボロンを注入することにより行う。 Ion implantation for forming the well of the transistor in the logic circuit portion is performed by implanting boron under conditions of an implantation voltage of 300 keV and a density of 1 × 10 ¹³ cm ⁻² , for example. The ion implantation for controlling a threshold voltage, for example, performed by injecting voltage implanting boron at a density of 5 × 10 ¹² cm ^-2 conditions 30 keV.

ウェル形成を行うイオン注入の際には、上部酸化膜１０５、シリコン窒化膜１０４及び下部酸化膜１０３の３層からなるＯＮＯ膜１２１を表面保護膜として用い、しきい値電圧の調整を行うイオン注入の際には、下部酸化膜１０３のみを表面保護膜として用いる。 In the ion implantation for forming the well, the ion implantation for adjusting the threshold voltage is performed using the ONO film 121 including the upper oxide film 105, the silicon nitride film 104, and the lower oxide film 103 as a surface protective film. In this case, only the lower oxide film 103 is used as a surface protective film.

次に、図５（ｃ）に示すように、フォトレジスト１０６Ｅをマスクとして、論理回路部において、下部酸化膜１０３を選択的に除去する。 Next, as shown in FIG. 5C, the lower oxide film 103 is selectively removed in the logic circuit section using the photoresist 106E as a mask.

次に、図６（ａ）に示すように、酸素を含む雰囲気中において９００℃の温度で熱処理することにより論理回路部に、厚さが１０ｎｍのＳｉＯ₂からなるゲート絶縁膜１０９を形成する。次に、図６（ｂ）に示すように、半導体基板１０１の全面に厚さが２００ｎｍの多結晶シリコン膜１１０を処理温度が６００℃のＬＰＣＶＤ法により形成する。 Next, as shown in FIG. 6 (a), the logic circuit portion by heat treatment at a temperature of 900 ° C. in an atmosphere containing oxygen to form the gate insulating film 109 having a thickness of SiO ₂ of 10 nm. Next, as shown in FIG. 6B, a polycrystalline silicon film 110 having a thickness of 200 nm is formed on the entire surface of the semiconductor substrate 101 by LPCVD with a processing temperature of 600.degree.

さらにマスクを用いてエッチングすることにより、図６（ｃ）に示すように、不揮発性メモリ部及び論理回路部の所望の位置にそれぞれゲート電極を形成する。なお、図６（ｃ）は、隣接するメモリ部のゲート電極が互いにつながって形成されるワード線方向の断面を示しているため、図面上はパターニング前の図６（ｂ）と同一形状となっている。 Further, by etching using a mask, gate electrodes are formed at desired positions in the nonvolatile memory portion and the logic circuit portion as shown in FIG. Note that FIG. 6C shows a cross section in the word line direction formed by connecting the gate electrodes of adjacent memory portions to each other, so that the shape is the same as FIG. 6B before patterning on the drawing. ing.

続いて、図６（ｄ）に示すように、論理回路部のトランジスタに低濃度拡散層１１２、サイドウォール１１１、高濃度拡散層１１３を既知の方法を用いて形成することにより、半導体記憶装置が完成する。 Subsequently, as shown in FIG. 6D, a low concentration diffusion layer 112, a sidewall 111, and a high concentration diffusion layer 113 are formed in the transistor of the logic circuit portion by using a known method, so that the semiconductor memory device is manufactured. Complete.

さらに、本実施形態においては、ウェル形成の際には上部酸化膜１０５、シリコン窒化膜１０４及び下部酸化膜１０３の３層からなるＯＮＯ膜１２１を表面保護膜として用い、しきい値電圧の調整を行うイオン注入の際には、下部酸化膜１０３のみを表面保護膜として用いる。しきい値電圧の調整は、素子の微細化のためにはできるだけ半導体基板の浅い位置にイオン注入を行う必要がある。本実施形態においては、上部酸化膜１０５及びシリコン窒化膜１０４を除去して、薄い表面保護膜を介してイオン注入を行うため、より浅い位置へのイオン注入を容易に行うことが可能となり、素子の微細化が容易に可能となる。 Further, in this embodiment, the ONO film 121 including the upper oxide film 105, the silicon nitride film 104, and the lower oxide film 103 is used as the surface protective film when the well is formed, and the threshold voltage is adjusted. In performing ion implantation, only the lower oxide film 103 is used as a surface protective film. Adjustment of the threshold voltage requires ion implantation at a position as shallow as possible in the semiconductor substrate for miniaturization of elements. In this embodiment, since the upper oxide film 105 and the silicon nitride film 104 are removed and ion implantation is performed through a thin surface protective film, it becomes possible to easily perform ion implantation at a shallower position. Can be easily miniaturized.

また、イオン注入が終わった後、論理回路部においてはＯＮＯ膜１２１を除去するため、素子分離領域に寄生トランジスタが形成されることはなく、素子分離特性が劣化することはない。さらに、最終的に得られる論理回路部における素子の構造は、通常の論理回路部を単独に形成する工程により得られたものと同一である。このため、不揮発性メモリを混載したデバイスを用いてデバッグを行った後、不揮発性メモリを混載していないデバイスを製品化する場合に、論理回路部の設計変更等をする必要がない。 In addition, after the ion implantation is completed, the ONO film 121 is removed in the logic circuit portion, so that a parasitic transistor is not formed in the element isolation region, and the element isolation characteristics are not deteriorated. Further, the element structure in the finally obtained logic circuit portion is the same as that obtained by the process of forming a normal logic circuit portion independently. For this reason, it is not necessary to change the design of the logic circuit portion when a device that does not have a non-volatile memory is commercialized after debugging using a device that has a non-volatile memory.

（第３の実施形態）
図７〜図１１は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程における断面構造を示している。なお図７〜図１１において左側の領域は不揮発性メモリ部を示し、右側の領域は論理回路部を示す。 (Third embodiment)
7 to 11 show cross-sectional structures in the respective steps of the method for manufacturing the semiconductor memory device according to the third embodiment of the present invention. 7 to 11, the left area indicates the nonvolatile memory portion, and the right area indicates the logic circuit portion.

まず、図７（ａ）に示すように、シリコンからなる半導体基板３０１上の不揮発性メモリ部及び論理回路部にトレンチ溝を形成した後、トレンチ分離３０２を形成する。次に、図７（ｂ）に示すように、半導体基板３０１上の全体に厚さが１０ｎｍのＳｉＯ₂からなるトンネル絶縁膜３１４を形成し、不揮発性メモリ部においてフローティングゲートとなる厚さが２００ｎｍの多結晶シリコン膜３１５を形成する。 First, as shown in FIG. 7A, after trench grooves are formed in a nonvolatile memory portion and a logic circuit portion on a semiconductor substrate 301 made of silicon, trench isolation 302 is formed. Next, as shown in FIG. 7 (b), thickness to form a tunnel insulating film 314 made of SiO ₂ of 10nm on the entire semiconductor substrate 301, a thickness of 200nm as a floating gate in the nonvolatile memory unit A polycrystalline silicon film 315 is formed.

次に、図７（ｃ）に示すようにフォトレジスト３０６Ａをマスクとして論理回路部において、多結晶シリコン膜３１５及びトンネル絶縁膜３１４を除去する。続いて、図７（ｄ）に示すように厚さが７ｎｍのＳｉＯ₂からなる下部酸化膜３０３、厚さが７ｎｍのＳｉＮからなるシリコン窒化膜３０４及び厚さが１２ｎｍのＳｉＯ₂からなる上部酸化膜３０５を順次形成してＯＮＯ膜３２１を形成する。 Next, as shown in FIG. 7C, the polysilicon film 315 and the tunnel insulating film 314 are removed in the logic circuit portion using the photoresist 306A as a mask. Subsequently, as shown in FIG. 7D, a lower oxide film 303 made of SiO _{2 having} a thickness of 7 nm, a silicon nitride film 304 made of SiN having a thickness of 7 nm, and an upper oxide made of SiO ₂ having a thickness of 12 nm. The ONO film 321 is formed by sequentially forming the film 305.

次に、図８（ａ）に示すように、フォトレジスト３０６Ｂをマスクとして用いて、論理回路部にイオン注入を行うことにより論理回路部に設けるトランジスタのウェル形成及びしきい値電圧の調整を行う。 Next, as shown in FIG. 8A, by using the photoresist 306B as a mask, ion implantation is performed on the logic circuit portion, thereby forming a well of a transistor provided in the logic circuit portion and adjusting a threshold voltage. .

論理回路部におけるトランジスタのウェルを形成するためのイオン注入は、例えば注入電圧が３００ｋｅＶで密度が１×１０¹³ｃｍ^-2の条件でボロンを注入することにより行う。また、しきい値電圧を制御するためのイオン注入は、例えば注入電圧が３０ｋｅＶで密度が５×１０¹²ｃｍ^-2の条件でボロンを注入することにより行う。ウェル形成及びしきい値電圧の調整を行うイオン注入の際には、ＯＮＯ膜３２１を表面保護膜として用いる。 Ion implantation for forming the wells of the transistors in the logic circuit portion is, for example density injected voltage at 300keV performed by implanting boron under conditions of 1 × 10 ¹³ cm ^-2. Further, ion implantation for controlling the threshold voltage is performed by implanting boron under the conditions of an implantation voltage of 30 keV and a density of 5 × 10 ¹² cm ⁻² , for example. In the ion implantation for forming the well and adjusting the threshold voltage, the ONO film 321 is used as the surface protective film.

次に、図８（ｂ）に示すように、フォトレジスト３０６Ｃをマスクとして、論理回路部において、上部酸化膜３０５、シリコン窒化膜３０４及び下部酸化膜３０３を順次選択的に除去する。 Next, as shown in FIG. 8B, the upper oxide film 305, the silicon nitride film 304, and the lower oxide film 303 are selectively removed sequentially in the logic circuit section using the photoresist 306C as a mask.

次に、図９（ａ）に示すように論理回路部に厚さが１０ｎｍのＳｉＯ₂からなるゲート絶縁膜３０９を形成し、続いて、図９（ｂ）に示すように論理回路部と不揮発性メモリ部との上に、論理回路部においてゲート電極となり不揮発性メモリ部においてコントロールゲートとなる厚さが２００ｎｍの多結晶シリコン膜３１６を形成する。次に、図１０（ａ）に示すようにフォトレジスト３０６Ｆをマスクとして、不揮発性メモリ部において多結晶シリコン膜３１６、ＯＮＯ膜３２１、多結晶シリコン膜３１５及びトンネル絶縁膜３１４をエッチングすることにより、フローティングゲートとコントロールゲートを備えた２重ゲート構造３２２を形成する。 Next, as shown in FIG. 9A, a gate insulating film 309 made of SiO ₂ having a thickness of 10 nm is formed in the logic circuit portion. Subsequently, as shown in FIG. A polycrystalline silicon film 316 having a thickness of 200 nm, which becomes a gate electrode in the logic circuit portion and a control gate in the nonvolatile memory portion, is formed on the volatile memory portion. Next, as shown in FIG. 10A, using the photoresist 306F as a mask, the polycrystalline silicon film 316, the ONO film 321, the polycrystalline silicon film 315, and the tunnel insulating film 314 are etched in the nonvolatile memory portion. A double gate structure 322 having a floating gate and a control gate is formed.

続いて、図１０（ｂ）に示すようにフォトレジスト３０６Ｇをマスクとして、イオン注入を行うことにより不揮発性メモリ部のソース及びドレイン拡散層３１７を形成する。なお、イオン注入は、例えば不純物イオンとして砒素を用い、注入電圧が３０ｋｅＶで密度が３×１０¹⁵ｃｍ^-2の条件で行えばよい。 Subsequently, as shown in FIG. 10B, the source and drain diffusion layers 317 of the nonvolatile memory portion are formed by performing ion implantation using the photoresist 306G as a mask. The ion implantation may be performed, for example, using arsenic as impurity ions, an implantation voltage of 30 keV, and a density of 3 × 10 ¹⁵ cm ⁻² .

次に、図１０（ｃ）に示すように適当なマスク（図示せず）を用いて、論理回路部において多結晶シリコン膜３１６及びゲート絶縁膜３０９を選択的にエッチングすることによりゲート電極３２３を形成する。 Next, as shown in FIG. 10C, the gate electrode 323 is formed by selectively etching the polycrystalline silicon film 316 and the gate insulating film 309 in the logic circuit portion using an appropriate mask (not shown). Form.

次に、図１１（ａ）に示すように、フォトレジスト３０６Ｈをマスクとしてイオン注入を行うことにより低濃度不純物拡散層３１２を形成する。続いて、図１１（ｂ）に示すようにゲート電極３２２及びゲート電極３２３のそれぞれにサイドウォール３１１を形成する。さらに、図１１（ｃ）に示すようにフォトレジスト３０６Ｉをマスクとして高濃度不純物拡散層３１３を形成することにより半導体記憶装置が完成する。 Next, as shown in FIG. 11A, a low concentration impurity diffusion layer 312 is formed by performing ion implantation using the photoresist 306H as a mask. Subsequently, sidewalls 311 are formed on each of the gate electrode 322 and the gate electrode 323 as shown in FIG. Further, as shown in FIG. 11C, the semiconductor memory device is completed by forming the high concentration impurity diffusion layer 313 using the photoresist 306I as a mask.

以上説明したように、本実施形態の半導体記憶装置の製造方法によれば、フローティングゲートを有する不揮発性メモリを混載した半導体記憶装置を製造する場合においても、素子分離領域を適切に保護することができる。このため、信頼性の高い半導体記憶装置が得られる。また、素子分離領域を保護するＯＮＯ膜には不揮発性メモリの容量膜と同一の膜を用いているため、工程を増やすことなく素子分離領域の保護を行うことができる。 As described above, according to the method for manufacturing a semiconductor memory device of the present embodiment, the element isolation region can be appropriately protected even when manufacturing a semiconductor memory device in which a nonvolatile memory having a floating gate is embedded. it can. Therefore, a highly reliable semiconductor memory device can be obtained. Further, since the same film as the capacitor film of the nonvolatile memory is used as the ONO film for protecting the element isolation region, the element isolation region can be protected without increasing the number of steps.

さらに、ＯＮＯ膜１２１をイオン注入の際の保護膜として利用するため、イオン注入の工程を簡略化することもできる。 Furthermore, since the ONO film 121 is used as a protective film at the time of ion implantation, the ion implantation process can be simplified.

なお、本実施形態においては、不揮発性メモリ部におけるトラップ膜及び論理回路部における保護膜としてＯＮＯ膜１２１を形成したが、シリコン窒化膜のみ又は下部酸化膜とシリコン窒化膜からなる積層膜としてもよい。またシリコン窒化膜に換えてシリコン酸窒化膜（ＳｉＯＮ）を用いてもよい。さらに、ＯＮＯ膜１２１は、半導体基板１０１の全面に形成しても、不揮発性メモリ部並びに論理回路部の素子分離領域１０２の上及びイオン注入を行う領域のみに形成してもよい。 In the present embodiment, the ONO film 121 is formed as the trap film in the nonvolatile memory portion and the protective film in the logic circuit portion. However, it may be a silicon nitride film alone or a laminated film composed of the lower oxide film and the silicon nitride film. . A silicon oxynitride film (SiON) may be used instead of the silicon nitride film. Further, the ONO film 121 may be formed on the entire surface of the semiconductor substrate 101 or only on the element isolation region 102 of the nonvolatile memory portion and the logic circuit portion and in the region where ion implantation is performed.

（第４の実施形態）
図１２〜図１６は本発明の第４の実施形態に係る半導体記憶装置の製造方法の各工程における断面構造を示している。なお図１２〜図１６において左側の領域は不揮発性メモリ部を示し、右側の領域は論理回路部を示す。 (Fourth embodiment)
12 to 16 show cross-sectional structures in respective steps of the method of manufacturing the semiconductor memory device according to the fourth embodiment of the present invention. 12 to 16, the left area indicates the nonvolatile memory portion, and the right area indicates the logic circuit portion.

まず、図１２（ａ）に示すように、シリコンからなる半導体基板３０１上の不揮発性メモリ部及び論理回路部にトレンチ溝を形成した後、トレンチ分離３０２を形成する。次に、図１２（ｂ）に示すように、半導体基板３０１上の全体に厚さが１０ｎｍのＳｉＯ₂からなるトンネル絶縁膜３１４を形成し、不揮発性メモリ部においてフローティングゲートとなる厚さが２００ｎｍの多結晶シリコン膜３１５を形成する。 First, as shown in FIG. 12A, after trench grooves are formed in a nonvolatile memory portion and a logic circuit portion on a semiconductor substrate 301 made of silicon, trench isolation 302 is formed. Next, as shown in FIG. 12B, a tunnel insulating film 314 made of SiO ₂ having a thickness of 10 nm is formed on the entire semiconductor substrate 301 to have a thickness of 200 nm serving as a floating gate in the nonvolatile memory portion. A polycrystalline silicon film 315 is formed.

次に、図１２（ｃ）に示すようにフォトレジスト３０６Ａをマスクとして論理回路部において、多結晶シリコン膜３１５及びトンネル絶縁膜３１４を除去する。続いて、図１２（ｄ）に示すように厚さが７ｎｍのＳｉＯ₂からなる下部酸化膜３０３、厚さが７ｎｍのＳｉＮからなるシリコン窒化膜３０４及び厚さが１２ｎｍのＳｉＯ₂からなる上部酸化膜３０５を順次形成してＯＮＯ膜３２１を形成する。 Next, as shown in FIG. 12C, the polysilicon film 315 and the tunnel insulating film 314 are removed in the logic circuit portion using the photoresist 306A as a mask. Subsequently, as shown in FIG. 12D, a lower oxide film 303 made of SiO _{2 having} a thickness of 7 nm, a silicon nitride film 304 made of SiN having a thickness of 7 nm, and an upper oxide made of SiO ₂ having a thickness of 12 nm. The ONO film 321 is formed by sequentially forming the film 305.

次に、図１３（ａ）に示すように、フォトレジスト３０６Ｂをマスクとして用いて、論理回路部にイオン注入を行うことにより論理回路部に設けるトランジスタのウェル形成を行う。 Next, as shown in FIG. 13A, by using the photoresist 306B as a mask, ion implantation is performed on the logic circuit portion, thereby forming a well of a transistor provided in the logic circuit portion.

ウェル形成を行った後、図１３（ｂ）に示すように、フォトレジスト３０６Ｃをマスクとしてエッチングを行い、論理回路部の上部酸化膜及び３０５シリコン窒化膜３０４を除去し、続いて、図１３（ｃ）に示すようにフォトレジスト３０６Ｄをマスクとして論理回路部にイオン注入を行うことによりしきい値電圧の調整を行う。 After the well formation, as shown in FIG. 13B, etching is performed using the photoresist 306C as a mask to remove the upper oxide film and the 305 silicon nitride film 304 in the logic circuit portion, and subsequently, FIG. As shown in c), the threshold voltage is adjusted by implanting ions into the logic circuit section using the photoresist 306D as a mask.

論理回路部におけるトランジスタのウェルを形成するためのイオン注入は、例えば注入電圧が３００ｋｅＶで密度が１×１０¹³ｃｍ^-2の条件でボロンを注入することにより行う。また、しきい値電圧を制御するためのイオン注入は、例えば注入電圧が３０ｋｅＶで密度が５×１０¹²ｃｍ^-2の条件でボロンを注入することにより行う。 Ion implantation for forming the well of the transistor in the logic circuit portion is performed by implanting boron under conditions of an implantation voltage of 300 keV and a density of 1 × 10 ¹³ cm ⁻² , for example. Further, ion implantation for controlling the threshold voltage is performed by implanting boron under the conditions of an implantation voltage of 30 keV and a density of 5 × 10 ¹² cm ⁻² , for example.

ウェル形成を行うイオン注入の際には、上部酸化膜３０５、シリコン窒化膜３０４及び下部酸化膜３０３の３層からなるＯＮＯ膜３２１を表面保護膜として用い、しきい値電圧の調整を行うイオン注入の際には、下部酸化膜３０３のみを表面保護膜として用いる。 In the ion implantation for forming the well, the ion implantation for adjusting the threshold voltage is performed using the ONO film 321 including the upper oxide film 305, the silicon nitride film 304, and the lower oxide film 303 as a surface protective film. In this case, only the lower oxide film 303 is used as a surface protective film.

次に、図１３（ｄ）に示すように、フォトレジスト３０６Ｅをマスクとして、論理回路部において下部酸化膜３０３を選択的に除去する。 Next, as shown in FIG. 13D, the lower oxide film 303 is selectively removed in the logic circuit portion using the photoresist 306E as a mask.

次に、図１４（ａ）に示すように論理回路部に厚さが１０ｎｍのＳｉＯ₂からなるゲート絶縁膜３０９を形成し、続いて、図１４（ｂ）に示すように論理回路部と不揮発性メモリ部との上に、論理回路部においてゲート電極となり不揮発性メモリ部においてコントロールゲートとなる厚さが２００ｎｍの多結晶シリコン膜３１６を形成する。次に、図１５（ａ）に示すようにフォトレジスト３０６Ｆをマスクとして、不揮発性メモリ部において多結晶シリコン膜３１６、ＯＮＯ膜３２１、多結晶シリコン膜３１５及びトンネル絶縁膜３１４をエッチングすることにより、フローティングゲートとコントロールゲートを備えた２重ゲート構造３２２を形成する。 Next, as shown in FIG. 14A, a gate insulating film 309 made of SiO ₂ having a thickness of 10 nm is formed in the logic circuit portion, and subsequently, as shown in FIG. A polycrystalline silicon film 316 having a thickness of 200 nm, which becomes a gate electrode in the logic circuit portion and a control gate in the nonvolatile memory portion, is formed on the volatile memory portion. Next, as shown in FIG. 15A, by using the photoresist 306F as a mask, the polycrystalline silicon film 316, the ONO film 321, the polycrystalline silicon film 315, and the tunnel insulating film 314 are etched in the nonvolatile memory portion. A double gate structure 322 having a floating gate and a control gate is formed.

続いて、図１５（ｂ）に示すようにフォトレジスト３０６Ｇをマスクとして、イオン注入を行うことにより不揮発性メモリ部のソース及びドレイン拡散層３１７を形成する。なお、イオン注入は、例えば不純物イオンとして砒素を用い、注入電圧が３０ｋｅＶで密度が３×１０¹⁵ｃｍ^-2の条件で行えばよい。 Subsequently, as shown in FIG. 15B, the source and drain diffusion layers 317 of the nonvolatile memory portion are formed by performing ion implantation using the photoresist 306G as a mask. The ion implantation may be performed, for example, using arsenic as impurity ions, an implantation voltage of 30 keV, and a density of 3 × 10 ¹⁵ cm ⁻² .

次に、図１５（ｃ）に示すように適当なマスク（図示せず）を用いて、論理回路部において多結晶シリコン膜３１６及びゲート絶縁膜３０９を選択的にエッチングすることによりゲート電極３２３を形成する。 Next, as shown in FIG. 15C, the gate electrode 323 is formed by selectively etching the polycrystalline silicon film 316 and the gate insulating film 309 in the logic circuit portion using an appropriate mask (not shown). Form.

次に、図１６（ａ）に示すように、フォトレジスト３０６Ｈをマスクとしてイオン注入を行うことにより低濃度不純物拡散層３１２を形成する。続いて、図１６（ｂ）に示すようにゲート電極３２２及びゲート電極３２３のそれぞれにサイドウォール３１１を形成する。さらに、図１６（ｃ）に示すようにフォトレジスト３０６Ｉをマスクとして高濃度不純物拡散層３１３を形成することにより半導体記憶装置が完成する。 Next, as shown in FIG. 16A, the low concentration impurity diffusion layer 312 is formed by performing ion implantation using the photoresist 306H as a mask. Subsequently, sidewalls 311 are formed on the gate electrode 322 and the gate electrode 323 as shown in FIG. Further, as shown in FIG. 16C, the semiconductor memory device is completed by forming the high concentration impurity diffusion layer 313 using the photoresist 306I as a mask.

さらに、本実施形態においては、ウェル形成の際には上部酸化膜、シリコン窒化膜及び下部酸化膜の３層からなるＯＮＯ膜を表面保護膜として用い、しきい値電圧の調整を行うイオン注入の際には、下部酸化膜のみを表面保護膜として用いる。しきい値電圧の調整は、素子の微細化のためにはできるだけ半導体基板の浅い位置にイオン注入を行う必要がある。本実施形態においては、上部酸化膜及びシリコン窒化膜を除去して、薄い表面保護膜を介してイオン注入を行うため、より浅い位置へのイオン注入を容易に行うことが可能となり、素子の微細化が容易に可能となる。 Further, in the present embodiment, when the well is formed, an ONO film composed of three layers of an upper oxide film, a silicon nitride film, and a lower oxide film is used as a surface protective film, and ion implantation for adjusting a threshold voltage is performed. In this case, only the lower oxide film is used as the surface protective film. Adjustment of the threshold voltage requires ion implantation at a position as shallow as possible in the semiconductor substrate for miniaturization of elements. In the present embodiment, since the upper oxide film and the silicon nitride film are removed and ion implantation is performed through the thin surface protective film, it is possible to easily perform ion implantation at a shallower position, and the fine structure of the element. Can be easily realized.

また、イオン注入が終わった後、論理回路部においてはＯＮＯ膜１２１を除去するため、素子分離領域に寄生トランジスタが形成されることはなく、素子分離特性が劣化することはない。さらに、最終的に得られる論理回路部における素子の構造は、通常の論理回路部を単独に形成する工程により得られたものと同一である。このため、不揮発性メモリを混載したデバイスを用いてデバッグを行った後、不揮発性メモリを混載していないデバイスを製品化する場合に、論理回路部の設計変更等をする必要がない。 Further, since the ONO film 121 is removed in the logic circuit portion after the ion implantation is completed, a parasitic transistor is not formed in the element isolation region, and the element isolation characteristics are not deteriorated. Further, the element structure in the finally obtained logic circuit portion is the same as that obtained by the process of forming a normal logic circuit portion independently. For this reason, it is not necessary to change the design of the logic circuit portion when a device that does not have a non-volatile memory is commercialized after debugging using a device that has a non-volatile memory.

（第５の実施形態）
図１７は、本発明に係る半導体記憶装置の製造方法により製造された半導体記憶装置のゲート絶縁膜の総破壊電荷量（Ｑｂｄ）をワイブルプロットした結果を示している。なお、測定に用いた半導体記憶装置は、第１の実施形態において示した方法により製造し、比較のための従来の半導体記憶装置としては、論理回路部にＯＮＯ膜を設けずに製造した半導体記憶装置を用いた。ただし、いずれもゲート絶縁膜の膜厚は１５ｎｍとしている。また、測定に用いた半導体記憶装置のトランジスタアレイの合計面積は０．０４ｃｍ²であり、測定の際の印加電流は−１００ｍＡ／ｃｍ²とした。 (Fifth embodiment)
FIG. 17 shows the result of Weibull plotting the total breakdown charge amount (Qbd) of the gate insulating film of the semiconductor memory device manufactured by the method of manufacturing a semiconductor memory device according to the present invention. The semiconductor memory device used for the measurement is manufactured by the method shown in the first embodiment. As a conventional semiconductor memory device for comparison, a semiconductor memory manufactured without providing an ONO film in the logic circuit portion is used. A device was used. However, in all cases, the thickness of the gate insulating film is 15 nm. The total area of the transistor array of the semiconductor memory device used for measurement is 0.04 cm ^2, the current applied during the measurement was -100 mA / cm ^2.

図１７に示すように、論理回路部にＯＮＯ膜を設けず素子分離領域を保護しない従来法により製造した半導体記憶装置においては、Ｑｂｄの値が約１Ｃ／ｃｍ²から３０Ｃ／ｃｍ²までの範囲で大きくばらついている。一方、ＯＮＯ膜により素子分離領域を保護する本発明の製造方法により製造した半導体記憶装置においては、Ｑｂｄの値が約５０Ｃ／ｃｍ²と従来法の半導体記憶装置より高い値を示している。また、分布の範囲も狭く高性能で信頼性の高いゲート酸化膜が得られている。 As shown in FIG. 17, in the semiconductor memory device manufactured by the conventional method in which the logic circuit portion is not provided with the ONO film and the element isolation region is not protected, the value of Qbd ranges from about 1 C / cm ² to 30 C / cm ^2. It varies widely. On the other hand, in the semiconductor memory device manufactured by the manufacturing method of the present invention in which the element isolation region is protected by the ONO film, the value of Qbd is about 50 C / cm ² , which is higher than that of the conventional semiconductor memory device. In addition, a gate oxide film having a narrow distribution range and high performance and high reliability has been obtained.

これは、従来法により製造した半導体記憶装置においては、不揮発性メモリ部の形成の際に素子分離領域が保護されていないため、素子分離領域であるトレンチ溝に埋め込まれた絶縁膜が膜減りをしたことによる。図１８に示すように絶縁膜が膜減りした結果、絶縁膜の上端が半導体基板の表面より下側に位置することになり、トレンチ溝の端部に電界が集中するので、ゲート酸化膜の信頼性が低下する。 This is because, in a semiconductor memory device manufactured by a conventional method, since the element isolation region is not protected when the nonvolatile memory portion is formed, the insulating film embedded in the trench groove which is the element isolation region is reduced in film thickness. It depends on. As a result of the reduction of the insulating film as shown in FIG. 18, the upper end of the insulating film is positioned below the surface of the semiconductor substrate, and the electric field concentrates at the end of the trench groove. Sex is reduced.

一方、本発明の製造方法により製造した半導体記憶装置においては、ＯＮＯ膜により素子分離領域が保護されているため、素子分離領域における膜減りがほとんどないので、電界集中は発生しない。従って、本発明の半導体記憶装置の製造方法によれば高性能で信頼性の高い半導体記憶装置が得られる。 On the other hand, in the semiconductor memory device manufactured by the manufacturing method of the present invention, since the element isolation region is protected by the ONO film, there is almost no film reduction in the element isolation region, so that electric field concentration does not occur. Therefore, according to the method for manufacturing a semiconductor memory device of the present invention, a semiconductor memory device having high performance and high reliability can be obtained.

本発明の半導体記憶装置の製造方法は、素子分離領域に残存する保護膜により生じる論理回路部の特性の劣化を防止し、製造工程を複雑化することなく信頼性が高い半導体記憶装置を製造できるため、論理回路部と不揮発性メモリ部が混在する半導体装置の製造方法等として有用である。 The method of manufacturing a semiconductor memory device according to the present invention can prevent deterioration of the characteristics of the logic circuit portion caused by the protective film remaining in the element isolation region, and can manufacture a highly reliable semiconductor memory device without complicating the manufacturing process. Therefore, it is useful as a method for manufacturing a semiconductor device in which a logic circuit portion and a nonvolatile memory portion are mixed.

（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(d) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 1st Embodiment of this invention. （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(c) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 1st Embodiment of this invention. （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(d) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 1st Embodiment of this invention. （ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(d) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 2nd Embodiment of this invention. （ａ）〜（ｅ）は同本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(e) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 2nd Embodiment of the same invention. （ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(d) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 2nd Embodiment of this invention. （ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(d) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 3rd Embodiment of this invention. （ａ）〜（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(b) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device concerning the 3rd Embodiment of this invention. （ａ）〜（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(b) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device concerning the 3rd Embodiment of this invention. （ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(c) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 3rd Embodiment of this invention. （ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(c) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 3rd Embodiment of this invention. （ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(d) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 4th Embodiment of this invention. （ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(d) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 4th Embodiment of this invention. （ａ）〜（ｂ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(b) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device concerning the 4th Embodiment of this invention. （ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法をの各工程を示す断面図である。(A)-(c) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 4th Embodiment of this invention. （ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A)-(c) is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device based on the 4th Embodiment of this invention. 本発明に係る半導体記憶装置の製造方法により製造された半導体記憶装置に係るゲート絶縁膜の総破壊電荷量の分布を示すワイブルプロットである。6 is a Weibull plot showing a distribution of total breakdown charge amount of a gate insulating film according to a semiconductor memory device manufactured by the method of manufacturing a semiconductor memory device according to the present invention. ゲート酸化膜の信頼性が低下する機構を示す模式図である。It is a schematic diagram which shows the mechanism in which the reliability of a gate oxide film falls. 従来例に係る半導体記憶装置の製造方法の各工程を示す断面図である。It is sectional drawing which shows each process of the manufacturing method of the semiconductor memory device concerning a prior art example.

Explanation of symbols

１０１半導体基板
１０２素子分離領域
１０３下部酸化膜
１０４シリコン窒化膜
１０５上部酸化膜
１０６Ａフォトレジスト
１０６Ｂフォトレジスト
１０６Ｃフォトレジスト
１０６Ｄフォトレジスト
１０６Ｅフォトレジスト
１０７ｎ型不純物拡散層
１０８拡散層上絶縁膜
１０９ゲート絶縁膜
１１１サイドウォール
１１２低濃度拡散層
１１３高濃度拡散層
１２１ＯＮＯ膜
３０１半導体基板
３０２素子分離領域
３０３下部酸化膜
３０４シリコン窒化膜
３０５上部酸化膜
３０６Ａフォトレジスト
３０６Ｂフォトレジスト
３０６Ｃフォトレジスト
３０６Ｄフォトレジスト
３０６Ｅフォトレジスト
３０６Ｆフォトレジスト
３０６Ｇフォトレジスト
３０６Ｈフォトレジスト
３０６Ｉフォトレジスト
３０９ゲート絶縁膜
３１１サイドウォール
３１２低濃度拡散層
３１３高濃度拡散層
３１４トンネル絶縁膜
３１５多結晶シリコン膜
３１６多結晶シリコン膜
３１７ソース及びドレイン拡散層
３２１ＯＮＯ膜
３２２２重ゲート構造
３２３ゲート電極
DESCRIPTION OF SYMBOLS 101 Semiconductor substrate 102 Element isolation region 103 Lower oxide film 104 Silicon nitride film 105 Upper oxide film 106A Photo resist 106B Photo resist 106C Photo resist 106D Photo resist 106E Photo resist 107 N-type impurity diffused layer 108 Insulating film on diffused layer 109 Gate insulating film 111 Sidewall 112 Low-concentration diffusion layer 113 High-concentration diffusion layer 121 ONO film 301 Semiconductor substrate 302 Element isolation region 303 Lower oxide film 304 Silicon nitride film 305 Upper oxide film 306A Photoresist 306B Photoresist 306C Photoresist 306D Photoresist 306E Photoresist 306F Photoresist 306G Photoresist 306H Photoresist 306I Photoresist 309 Gate insulating film 311 Sidewall Le 312 low-concentration diffusion layer 313 high-concentration diffusion layer 314 tunnel insulating film 315 polycrystal silicon film 316 polycrystal silicon film 317 source and drain diffusion layers 321 ONO film 322 double gate structure 323 a gate electrode

Claims

A method of manufacturing a semiconductor memory device in which a logic circuit part and a nonvolatile memory part are provided on a semiconductor substrate,
By filling the trench grooves are formed on a semiconductor substrate, forming an insulating film on the trench grooves which, (a) forming an element isolation region,
(B) forming a protective film composed of a laminated film composed of a plurality of insulating films including at least a silicon nitride film or a silicon oxynitride film on the logic circuit portion and the nonvolatile memory portion in the semiconductor substrate; ,
A step (c) of selectively introducing a first impurity ion for forming a well into a predetermined region of the logic circuit portion in the semiconductor substrate;
A step (d) of selectively removing the protective film while leaving at least one of the plurality of insulating films in the logic circuit portion;
A step (e) of selectively introducing a second impurity ion for controlling a threshold voltage into a predetermined region of the logic circuit portion in the semiconductor substrate;
The logic circuit unit includes a step (f) of removing the insulating film left in the step (d) among the plurality of insulating films, and the steps (a) to (f) are performed in this order. ,
The method of manufacturing a semiconductor memory device, wherein the protective film functions as a trap film for accumulating charges in the nonvolatile memory portion.

2. The method of manufacturing a semiconductor memory device according to claim 1, wherein the protective film is made of a material having a lower etching rate with respect to hydrofluoric acid than the insulating film embedded in the trench groove.

2. The semiconductor memory according to claim 1, wherein the protective film is made of a material having a lower etching rate with respect to a mixed solution of ammonia water and hydrogen peroxide water than the insulating film buried in the trench groove. Device manufacturing method.

The multilayer film includes a silicon oxide film, a silicon nitride film or a silicon oxynitride film, according to claims 1, wherein a silicon oxide film is constituted by sequentially laminating to any one of the 3 Manufacturing method of the semiconductor memory device of FIG.

After the step (f) ,
Forming a conductive material on the logic circuit portion and the nonvolatile memory portion;
Any one of claims 1 to 4, characterized in that it comprises further a step of forming a gate electrode on the logic circuit and the nonvolatile memory portion by selectively etching the conductive material A manufacturing method of the semiconductor memory device according to the above.