JP2008034587A - Method of manufacturing semiconductor laser, semiconductor device, and device - Google Patents
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Abstract
Description
この発明は、半導体レーザの製造方法、半導体素子の製造方法および素子の製造方法に関し、例えば、窒化物系III−V族化合物半導体を用いた半導体レーザの製造に適用して好適なものである。 The present invention relates to a method for manufacturing a semiconductor laser, a method for manufacturing a semiconductor element, and a method for manufacturing an element. For example, the present invention is suitable for use in manufacturing a semiconductor laser using a nitride III-V compound semiconductor.
GaNなどの窒化物系III−V族化合物半導体を用いた半導体レーザをリッジストライプ構造とする場合、レーザ構造を形成する窒化物系III−V族化合物半導体層上にp側電極を形成し、このp側電極をエッチングマスクとして下層の窒化物系III−V族化合物半導体層を反応性イオンエッチング(RIE)法によりドライエッチングすることによりリッジストライプをp側電極に対して自己整合的に形成する方法がある。
一方、窒化物系III−V族化合物半導体を用いた半導体レーザにおいて、共振器端面の近傍の部分のp側電極を除去して共振器端部を電流非注入領域とすることにより、光学損傷(Catastrophic Optical Damage,COD)を防止する技術が知られている(例えば、特許文献1参照。)。
On the other hand, in a semiconductor laser using a nitride III-V compound semiconductor, the p-side electrode in the vicinity of the resonator end face is removed to make the resonator end a current non-injection region. A technique for preventing Catastrophic Optical Damage (COD) is known (for example, see Patent Document 1).
しかしながら、本発明者らの検討によれば、p側電極として下層がパラジウム(Pd)膜で上層が白金(Pt)膜であるPd/Pt膜を用い、このp側電極をエッチングマスクとしてドライエッチングすることによりリッジストライプを形成する場合に、共振器端面の近傍の部分のp側電極を除去することは困難である。すなわち、このp側電極の下層のPd膜の厚さは例えば50nm程度、上層のPt膜の厚さは例えば100nm程度にするが、RIE法によるPt膜のエッチング速度は例えば0.01μm/分程度、窒化物系III−V族化合物半導体層のエッチング速度は例えば0.13μm/分程度であるため、リッジストライプを形成するためのエッチング深さが例えば0.5μm程度であるとすると、ドライエッチング終了時点においてもPt膜は少なくとも50nm程度以上の厚さ残っている。このため、ドライエッチング終了後に、p側電極を王水を用いたウェットエッチングにより部分的にエッチング除去しようとしても、王水によるPt膜のエッチング速度は著しく遅いため、実用的にはこの方法を用いることは困難である。
一方、仮にp側電極としてPd/Pt膜の代わりにPd膜単層を用いるとすると、ドライエッチング終了後にこのp側電極を王水を用いたウェットエッチングにより容易に部分的にエッチング除去することが可能であるが、この場合には、ドライエッチング時にスパッタされたパラジウムが窒化物系III−V族化合物半導体層のエッチング面にランダムに付着する結果、その後のプロセスの継続が困難になるほどエッチング面が荒れてしまうため、実用的にはこの方法を用いることも困難である。
However, according to the study by the present inventors, a Pd / Pt film in which the lower layer is a palladium (Pd) film and the upper layer is a platinum (Pt) film is used as the p-side electrode, and dry etching is performed using the p-side electrode as an etching mask. Thus, when the ridge stripe is formed, it is difficult to remove the p-side electrode in the vicinity of the resonator end face. That is, the thickness of the lower Pd film of the p-side electrode is, for example, about 50 nm and the thickness of the upper Pt film is, for example, about 100 nm, but the etching rate of the Pt film by the RIE method is, for example, about 0.01 μm / min. Since the etching rate of the nitride III-V compound semiconductor layer is, for example, about 0.13 μm / min, if the etching depth for forming the ridge stripe is, for example, about 0.5 μm, the dry etching is completed. Even at the time, the Pt film remains at least about 50 nm thick. For this reason, even if an attempt is made to partially remove the p-side electrode by wet etching using aqua regia after dry etching, the etching rate of the Pt film by aqua regia is extremely slow, so this method is practically used. It is difficult.
On the other hand, if a Pd film single layer is used instead of the Pd / Pt film as the p-side electrode, the p-side electrode can be easily and partially etched away by wet etching using aqua regia after dry etching. In this case, however, palladium sputtered during dry etching randomly adheres to the etched surface of the nitride-based III-V compound semiconductor layer, and as a result, the etched surface becomes difficult to continue the subsequent process. In practice, this method is also difficult to use because it becomes rough.
そこで、この発明が解決しようとする課題は、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜をエッチングマスクとして窒化物系III−V族化合物半導体層をドライエッチングすることによりリッジストライプを形成した後に、少なくとも一方の共振器端面の近傍の部分のp側電極を容易にエッチング除去して共振器端部を電流非注入領域とすることができ、しかもドライエッチング時のエッチング面の荒れも生じない半導体レーザの製造方法を提供することである。
この発明が解決しようとする課題は、より一般的には、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜をエッチングマスクとして窒化物系III−V族化合物半導体層をドライエッチングした後に、選択された部分の金属積層膜を容易にエッチング除去することができ、しかもドライエッチング時のエッチング面の荒れも生じない半導体素子の製造方法を提供することである。
この発明が解決しようとする課題は、さらに一般的には、最下層がパラジウム膜などのウェットエッチングが容易な第1の金属膜からなり、最上層が白金膜などの、ドライエッチング耐性を有し、ウェットエッチングが困難な第2の金属膜からなる金属積層膜をエッチングマスクとして基体をドライエッチングした後に、選択された部分の金属積層膜を容易にエッチング除去することができ、特に第1の金属膜がパラジウム膜で第2の金属膜が白金膜である場合にはドライエッチング時のエッチング面の荒れも生じない素子の製造方法を提供することである。
Therefore, the problem to be solved by the present invention is to dry-etch a nitride-based III-V compound semiconductor layer using a metal laminated film having a lowermost layer made of a palladium film and an uppermost layer made of a platinum film as an etching mask. After forming the ridge stripe, the p-side electrode in the vicinity of at least one of the resonator end faces can be easily etched away to make the resonator end a current non-injection region, and the etched surface during dry etching It is an object of the present invention to provide a method for manufacturing a semiconductor laser that does not cause roughening.
More specifically, the problem to be solved by the present invention is to dry a nitride III-V compound semiconductor layer using an etching mask as a metal laminated film in which the lowermost layer is a palladium film and the uppermost layer is a platinum film. It is an object of the present invention to provide a method for manufacturing a semiconductor device in which a metal laminated film at a selected portion can be easily removed after etching and the etching surface is not roughened during dry etching.
More generally, the problem to be solved by the present invention is that the lowermost layer is made of a first metal film such as a palladium film that can be easily wet etched, and the uppermost layer has a dry etching resistance such as a platinum film. Then, after the substrate is dry-etched using the metal laminated film made of the second metal film, which is difficult to perform wet etching, as an etching mask, the metal laminated film in the selected portion can be easily removed by etching, particularly the first metal In the case where the film is a palladium film and the second metal film is a platinum film, there is provided a method for manufacturing an element which does not cause rough etching surfaces during dry etching.
上記課題を解決するために、第1の発明は、
レーザ構造を形成する窒化物系III−V族化合物半導体層上に、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜をストライプ状に形成する工程と、
上記金属積層膜をエッチングマスクとして上記窒化物系III−V族化合物半導体層をドライエッチングすることによりリッジストライプを形成し、この際、エッチング終了時点で上記白金膜がほぼ除去されるようにする工程と、
上記パラジウム膜および残存する上記白金膜のうちのp側電極として用いる部分以外の部分を、王水を用いてウェットエッチングすることにより除去する工程とを有する
ことを特徴とする半導体レーザの製造方法である。
In order to solve the above problem, the first invention is:
A step of forming a metal laminated film having a lowermost layer made of a palladium film and an uppermost layer made of a platinum film in a stripe shape on the nitride-based III-V group compound semiconductor layer forming the laser structure;
Forming a ridge stripe by dry-etching the nitride III-V compound semiconductor layer using the metal laminated film as an etching mask, wherein the platinum film is substantially removed at the end of etching; When,
A step of removing the palladium film and the remaining platinum film other than the part used as the p-side electrode by wet etching using aqua regia. is there.
金属積層膜の白金膜の厚さは、ドライエッチングによる窒化物系III−V族化合物半導体層および白金膜のエッチング速度に基づいて、エッチング終了時点でこの白金膜がほぼ除去されるように選ばれる。好適には、ドライエッチングによるエッチング終了時点でこの白金膜が完全に除去されるようにする。金属積層膜のパラジウム膜の厚さは、下地の窒化物系III−V族化合物半導体層に対して良好なオーミック接触特性が安定して得られるように適宜選ばれる。金属積層膜は、最下層のパラジウム膜と最上層の白金膜との二層の金属膜からなるものだけでなく、最下層のパラジウム膜と最上層の白金膜との間に、一層または二層以上の他の金属膜を有するものであってもよい。具体的には、例えば、パラジウム膜と白金膜との間に金膜を有してもよい。この場合、例えば、ドライエッチングによるエッチング終了時点で金属積層膜のうちの最上層の白金膜が完全に除去され、中間層の金膜がほぼ除去されるようにする。パラジウム膜および残存する白金膜のうちのp側電極として用いる部分の端面と少なくとも一方の共振器端面との間の距離aは必要に応じて選ばれるが、一般的には0<a≦45μm、好適には3μm≦a≦45μm、より好適には5μm≦a≦45μm、最も好適には15μm≦a≦45μmである。 The thickness of the platinum film of the metal laminated film is selected so that the platinum film is almost removed at the end of etching based on the etching rate of the nitride III-V compound semiconductor layer and the platinum film by dry etching. . Preferably, the platinum film is completely removed at the end of the dry etching. The thickness of the palladium film of the metal laminated film is appropriately selected so that good ohmic contact characteristics can be stably obtained with respect to the underlying nitride III-V compound semiconductor layer. The metal laminated film is not only composed of a two-layer metal film of a lowermost palladium film and an uppermost platinum film, but also one or two layers between the lowermost palladium film and the uppermost platinum film. It may have other metal films as described above. Specifically, for example, a gold film may be provided between a palladium film and a platinum film. In this case, for example, the uppermost platinum film of the metal laminated film is completely removed at the end of the dry etching, and the intermediate gold film is substantially removed. The distance a between the end face of the portion used as the p-side electrode of the palladium film and the remaining platinum film and at least one resonator end face is selected as necessary, but generally 0 <a ≦ 45 μm, Preferably, 3 μm ≦ a ≦ 45 μm, more preferably 5 μm ≦ a ≦ 45 μm, and most preferably 15 μm ≦ a ≦ 45 μm.
窒化物系III−V族化合物半導体層は、最も一般的には、AlX By Ga1-x-y-z Inz Asu N1-u-v Pv (ただし、0≦x≦1、0≦y≦1、0≦z≦1、0≦u≦1、0≦v≦1、0≦x+y+z<1、0≦u+v<1)からなり、より具体的には、AlX By Ga1-x-y-z Inz N(ただし、0≦x≦1、0≦y≦1、0≦z≦1、0≦x+y+z<1)からなり、典型的には、AlX Ga1-x-z Inz N(ただし、0≦x≦1、0≦z≦1)からなる。 Nitride III-V compound semiconductor layer, most commonly, Al X B y Ga 1- xyz In z As u N 1-uv P v ( however, 0 ≦ x ≦ 1,0 ≦ y ≦ 1 , 0 ≦ z ≦ 1,0 ≦ u ≦ 1,0 ≦ v ≦ 1,0 ≦ x + y + z <1,0 ≦ u + v consists <1), more specifically, Al X B y Ga 1- xyz in z N (however, 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, 0 ≦ x + y + z <1), typically Al X Ga 1-xz In z N (where 0 ≦ x ≦ 1, 0 ≦ z ≦ 1).
第2の発明は、
窒化物系III−V族化合物半導体層上に、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜を所定の形状に形成する工程と、
上記金属積層膜をエッチングマスクとして上記窒化物系III−V族化合物半導体層をドライエッチングし、この際、エッチング終了時点で上記白金膜がほぼ除去されるようにする工程と、
選択された部分の上記パラジウム膜および残存する上記白金膜を、王水を用いてウェットエッチングすることにより除去する工程とを有する
ことを特徴とする半導体素子の製造方法である。
The second invention is
A step of forming a metal laminated film having a lowermost layer made of a palladium film and an uppermost layer made of a platinum film in a predetermined shape on the nitride III-V compound semiconductor layer;
Dry etching the nitride III-V compound semiconductor layer using the metal laminated film as an etching mask, and at this time, the platinum film is almost removed at the end of etching;
And removing the palladium film and the remaining platinum film at a selected portion by wet etching using aqua regia.
第2の発明において、半導体素子には、半導体レーザや発光ダイオードのような半導体発光素子のほか、半導体受光素子、さらには高電子移動度トランジスタなどの電界効果トランジスタ(FET)やヘテロ接合バイポーラトランジスタ(HBT)のような電子走行素子が含まれる。最終的に残されるパラジウム膜あるいはパラジウム膜および白金膜は、これらの半導体素子の電極や配線などとして用いられる。
第2の発明においては、その性質に反しない限り、第1の発明に関連して述べたことが成立する。
In the second invention, the semiconductor element includes a semiconductor light emitting element such as a semiconductor laser and a light emitting diode, a semiconductor light receiving element, a field effect transistor (FET) such as a high electron mobility transistor, and a heterojunction bipolar transistor ( An electronic traveling element such as HBT) is included. The palladium film or the palladium film and the platinum film that are finally left are used as electrodes and wirings of these semiconductor elements.
In the second invention, what has been described in relation to the first invention is valid as long as it is not contrary to the nature thereof.
第3の発明は、
基体上に、最下層がウェットエッチングが容易な第1の金属膜からなり、最上層がドライエッチング耐性を有し、ウェットエッチングが困難な第2の金属膜からなる金属積層膜を所定の形状に形成する工程と、
上記金属積層膜をエッチングマスクとして上記基体をドライエッチングし、この際、エッチング終了時点で上記金属積層膜のうちの上記第2の金属膜がほぼ除去されるようにする工程と、
選択された部分の上記第1の金属膜および残存する上記第2の金属膜を、ウェットエッチングすることにより除去する工程とを有する
ことを特徴とする素子の製造方法である。
The third invention is
On the substrate, a metal laminated film made of a first metal film having a lowermost layer that is easy to wet-etch and a second metal film having a dry-etching resistance that is difficult to wet-etch in a predetermined shape. Forming, and
Dry etching the substrate using the metal laminated film as an etching mask, wherein the second metal film of the metal laminated film is substantially removed at the time of completion of etching;
And a step of removing the first metal film and the remaining second metal film in a selected portion by wet etching.
金属積層膜の最下層である、ウェットエッチングが容易な第1の金属膜は、例えば、王水を用いて実用的なエッチング速度で容易にウェットエッチング可能なパラジウム膜などであり、金属積層膜の最上層である、ドライエッチング耐性を有し、ウェットエッチングが困難な第2の金属膜は、例えば、RIE法などによりドライエッチングする際にエッチングマスクとして働く程度にエッチング速度が小さく、しかも王水を用いても実用的なエッチング速度でウェットエッチングが困難な白金膜などである。 The first metal film that is the lowest layer of the metal laminated film and that is easy to wet etch is, for example, a palladium film that can be easily wet etched at a practical etching rate using aqua regia. The second metal film that is dry etching resistant and difficult to wet etch, which is the uppermost layer, has an etching rate that is low enough to serve as an etching mask when dry etching is performed by, for example, the RIE method. Even if it is used, it is a platinum film that is difficult to wet-etch at a practical etching rate.
第2の金属膜の厚さは、ドライエッチングによる基体および第2の金属膜のエッチング速度に基づいて、エッチング終了時点でこの第2の金属膜がほぼ除去されるように選ばれる。好適には、ドライエッチングによるエッチング終了時点で第2の金属膜が完全に除去されるようにする。金属積層膜は、最下層の第1の金属膜と最上層の第2の金属膜との二層の金属膜からなるものだけでなく、最下層の第1の金属膜と最上層の第2の金属膜との間に、一層または二層以上の他の金属膜を有するものであってもよい。具体的には、例えば、第1の金属膜と第2の金属膜との間に、ウェットエッチングが困難な第3の金属膜を有し、ドライエッチングによるエッチング終了時点で金属積層膜のうちの第2の金属膜が完全に除去され、中間の第3の金属膜がほぼ除去されるようにしてもよい。 The thickness of the second metal film is selected based on the etching rate of the substrate and the second metal film by dry etching so that the second metal film is almost removed at the end of etching. Preferably, the second metal film is completely removed at the end of the dry etching. The metal laminated film is not only composed of a two-layer metal film of a lowermost first metal film and an uppermost second metal film, but also a lowermost first metal film and an uppermost second metal film. Another metal film having one layer or two or more layers may be provided between the two metal films. Specifically, for example, a third metal film that is difficult to perform wet etching is provided between the first metal film and the second metal film, and at the end of etching by dry etching, The second metal film may be completely removed, and the intermediate third metal film may be substantially removed.
基体は、基板上に素子構造を形成する層が形成されたものや、基板そのものであってよい。この素子は、半導体素子(半導体発光素子、半導体受光素子、電子走行素子など)のほか、圧電素子、焦電素子、光学素子(非線形光学結晶を用いる第2次高調波発生素子など)、誘電体素子(強誘電体素子を含む)、超伝導素子などの各種のものであってよい。また、基板の材料あるいは素子構造を形成する材料は、窒化物系III−V族化合物半導体のほか、ウルツ鉱型(wurtzit)構造、より一般的には六方晶系の結晶構造を有する他の半導体、例えばZnO、α−ZnS、α−CdS、α−CdSeなどであってもよく、他の結晶構造を有する各種の半導体であってもよく、さらには、圧電素子、焦電素子、光学素子、誘電体素子、超伝導素子などでは例えば酸化物などの各種の材料を用いることができる。
第3の発明においては、その性質に反しない限り、第1および第2の発明に関連して述べたことが成立する。
The substrate may be a substrate on which a layer for forming an element structure is formed or the substrate itself. In addition to semiconductor elements (semiconductor light emitting elements, semiconductor light receiving elements, electron transit elements, etc.), these elements include piezoelectric elements, pyroelectric elements, optical elements (second harmonic generation elements using nonlinear optical crystals, etc.), dielectrics Various devices such as an element (including a ferroelectric element) and a superconducting element may be used. In addition to the nitride III-V compound semiconductor, the material for the substrate or the element structure may be a wurtzit structure, more generally another semiconductor having a hexagonal crystal structure. For example, it may be ZnO, α-ZnS, α-CdS, α-CdSe, etc., and may be various semiconductors having other crystal structures. Furthermore, piezoelectric elements, pyroelectric elements, optical elements, Various materials such as oxides can be used for dielectric elements, superconducting elements, and the like.
In the third invention, what has been described in relation to the first and second inventions is valid as long as it is not contrary to the nature thereof.
上述のように構成された第1および第2の発明においては、王水を用いたウェットエッチングでは容易にエッチング除去することができない白金膜は、リッジストライプを形成するためのドライエッチングによりほぼ除去されるため、その後に王水を用いてウェットエッチングすることによりパラジウム膜および残存する白金膜を容易にエッチング除去することができる。また、ドライエッチングを行っている間、金属積層膜の部分では常に最表面は白金膜であり、パラジウム膜の表面は露出せず、白金膜が完全に除去されてパラジウム膜の表面が露出する場合でもエッチング終了時点で初めて露出するに過ぎないため、ドライエッチング時の窒化物系III−V族化合物半導体層のエッチング面の荒れの問題もない。
また、第3の発明においては、ウェットエッチングでは容易にエッチング除去することができない第2の金属膜は、基体をドライエッチングする際にほぼ除去されるため、その後にウェットエッチングすることにより第1の金属膜および残存する第2の金属膜を容易にエッチング除去することができる。
In the first and second inventions configured as described above, the platinum film that cannot be easily removed by wet etching using aqua regia is substantially removed by dry etching to form a ridge stripe. Therefore, the palladium film and the remaining platinum film can be easily removed by wet etching using aqua regia after that. In addition, during dry etching, the metal laminate film always has a platinum film as the outermost surface, and the palladium film surface is not exposed, and the platinum film is completely removed and the palladium film surface is exposed. However, since it is only exposed for the first time at the end of etching, there is no problem of roughness of the etched surface of the nitride III-V compound semiconductor layer during dry etching.
In the third invention, the second metal film, which cannot be easily removed by wet etching, is almost removed when the substrate is dry-etched. The metal film and the remaining second metal film can be easily removed by etching.
第1の発明によれば、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜をエッチングマスクとして窒化物系III−V族化合物半導体層をドライエッチングすることによりリッジストライプを形成した後に、少なくとも一方の共振器端面の近傍の部分のp側電極を容易にエッチング除去して共振器端部を電流非注入領域とすることができ、しかもドライエッチング時のエッチング面の荒れも生じない。
第2の発明によれば、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜をエッチングマスクとして窒化物系III−V族化合物半導体層をドライエッチングした後に、選択された部分の金属積層膜を容易にエッチング除去することができ、しかもドライエッチング時のエッチング面の荒れも生じない。
第3の発明によれば、最下層がパラジウム膜などのウェットエッチングが容易な第1の金属膜からなり、最上層が白金膜などのドライエッチング耐性を有し、ウェットエッチングが困難な第2の金属膜からなる金属積層膜をエッチングマスクとして窒化物系III−V族化合物半導体層などの基体をドライエッチングした後に、選択された部分の金属積層膜を容易にエッチング除去することができ、特に第1の金属膜がパラジウム膜で第2の金属膜が白金膜である場合にはドライエッチング時のエッチング面の荒れも生じない。
According to the first aspect of the present invention, a ridge stripe is formed by dry etching a nitride III-V compound semiconductor layer using a metal laminated film having a lowermost layer made of a palladium film and an uppermost layer made of a platinum film as an etching mask. After that, the p-side electrode in the vicinity of at least one of the resonator end faces can be easily etched away to make the resonator end portion a current non-injection region, and the etched surface becomes rough during dry etching. Absent.
According to the second invention, after the nitride-based III-V compound semiconductor layer is dry-etched using the metal laminated film whose bottom layer is made of a palladium film and the top layer is a platinum film as an etching mask, the selected portion The metal laminated film can be easily removed by etching, and the etched surface is not roughened during dry etching.
According to the third invention, the lowermost layer is made of the first metal film such as a palladium film that is easy to wet etch, the uppermost layer has a dry etching resistance such as a platinum film, and the second etching is difficult. After dry etching a substrate such as a nitride-based III-V compound semiconductor layer using a metal laminated film made of a metal film as an etching mask, the metal laminated film at a selected portion can be easily removed by etching. When the first metal film is a palladium film and the second metal film is a platinum film, the etching surface does not become rough during dry etching.
以下、この発明の実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
図1〜図18はこの発明の第1の実施形態によるGaN系半導体レーザの製造方法を示す。このGaN系半導体レーザはリッジストライプ構造を有し、共振器端面の近傍の部分のp側電極を除去して共振器の両端部を電流非注入領域としたものである。
この第1の実施形態においては、まず、図1Aに示すように、n型GaN基板11上にレーザ構造を形成するGaN系半導体層12を成長させ、このGaN系半導体層12上に絶縁膜13を形成した後、この絶縁膜13上にレジスト14をコーティングする。絶縁膜13としては例えばSiO2 膜を用いることができるが、これに限定されるものではない。次に、所定の形状のマスクパターンが形成されたフォトマスク15を用いてレジスト14を露光する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings of the embodiments, the same or corresponding parts are denoted by the same reference numerals.
1 to 18 show a method of manufacturing a GaN semiconductor laser according to the first embodiment of the invention. This GaN-based semiconductor laser has a ridge stripe structure, and removes the p-side electrode in the vicinity of the resonator end face to make both ends of the resonator have current non-injection regions.
In the first embodiment, first, as shown in FIG. 1A, a GaN-based
レーザ構造を形成するGaN系半導体層12の具体例として、SCH(Separate Confinement Heterostructure)構造を有するGaN系半導体レーザの例を挙げると、下層から順に、n型AlGaNクラッド層、n型GaN光導波層、アンドープのGa1-x Inx N/Ga1-y Iny N多重量子井戸構造の活性層、アンドープInGaN劣化防止層、p型AlGaNキャップ層、p型GaN光導波層、p型AlGaNクラッド層およびp型GaNコンタクト層である。
As a specific example of the GaN-based
次に、図1Bに示すように、以上のようにして選択的に露光されたレジスト14を現像することにより開口14aを形成する。この開口14aの平面形状は、後に形成されるリッジストライプの形状に対応したストライプ形状を有する。この開口14aは実際には所定のピッチで互いに平行に多数形成されるが、ここでは一つだけ示してある。
次に、図1Cに示すように、レジスト14をエッチングマスクとして絶縁膜13をエッチングすることにより開口13aを形成する。例えば、絶縁膜13としてSiO2 膜を用いる場合には、フッ酸系のエッチャントを用いてウェットエッチングするが、これに限定されるものではない。
Next, as shown in FIG. 1B, the
Next, as shown in FIG. 1C, the
次に、図2Aに示すように、レジスト14を残したままの状態で、n型GaN基板11の面に対して垂直な方向から例えば真空蒸着法によりPd膜16およびPt膜17を順次形成する。ここで、Pt膜17の厚さは、後にリッジストライプを形成するために行うRIE法によるドライエッチングの終了時点でこのPt膜17がほぼエッチング除去されて極薄く、例えば5nm以下あるいは3nm以下の厚さだけ残る厚さとする。具体的には、例えば、Pd膜16の厚さは150nm、Pt膜17の厚さは30nmとするが、これに限定されるものではない。
Next, as shown in FIG. 2A, a
次に、レジスト14をその上に形成されたPd膜16およびPt膜17とともに除去する(リフトオフ)。こうして、図2Bに示すように、一方向に延在するストライプ形状のPd膜16およびPt膜17が形成される。このストライプ形状のPd膜16およびPt膜17の幅は例えば10〜12μmであるが、これに限定されるものではない。
次に、図2Cに示すように、絶縁膜13をエッチング除去する。例えば、絶縁膜13としてSiO2 膜を用いる場合には、フッ酸系のエッチャントを用いてウェットエッチングするが、これに限定されるものではない。図3にこの状態の斜視図を示す。また、図4にこの状態の平面図を、n型GaN基板11のより広い領域にわたって示す。図4には1チップ領域の形状および大きさの一例を示すが、これに限定されるものではない。
Next, the resist 14 is removed together with the
Next, as shown in FIG. 2C, the insulating
次に、図5に示すように、ストライプ形状のPd膜16およびPt膜17をエッチングマスクとしてGaN系半導体層12を例えば塩素系のエッチングガスを用いたRIE法により所定の深さまでドライエッチングしてリッジストライプ18を形成する。このとき、既に述べたように、Pt膜17の厚さはこのドライエッチングの終了時点でこのPt膜17がほぼエッチング除去されて極薄く、例えば5nm以下あるいは3nm以下の厚さだけ残る厚さとしているため、ドライエッチングを行っている間は常にPt膜17によりPd膜16が覆われている状態となっている。このため、ドライエッチング時にPd膜16の表面がスパッタされてPdが付着することによるエッチング面の荒れが生じるおそれがなく、後のプロセスの実施に支障を生じたり、レーザの信頼性に悪影響を及ぼすおそれがない。このRIE法によるエッチング速度は、例えば、Pt膜16については0.01μm/分、GaN系半導体層12については0.13μm/分である。リッジストライプ18の高さは例えば0.4〜0.5μmであるが、これに限定されるものではない。図6にこの状態の斜視図を示す。リッジストライプ18は、例えば、GaN系半導体層12が上記の具体例のような構成を有する場合、そのp型AlGaNクラッド層の途中の深さまで形成される。最終的に残されたストライプ形状のPd膜16およびPt膜17がp側電極を構成する。
Next, as shown in FIG. 5, the GaN-based
次に、図7Aに示すように、Pd膜16およびPt膜17の部分を含むGaN系半導体層12の全面にレジスト19をコーティングした後、所定の形状のマスクパターンが形成されたフォトマスク20を用いてレジスト19を露光する。
次に、図7Bに示すように、こうして選択的に露光されたレジスト19を現像することにより開口19aを形成する。図8にこの状態の平面図を、n型GaN基板11のより広い領域にわたって示す。図7Bは図8のB−B線に沿っての断面図に相当する。この開口19aの平面形状は、共振器端面形成位置を中心に共振器長方向に片側aずつ、合計の幅2aを有し、リッジストライプ18の中心線を中心に片側bずつ、合計の幅2bを有する長方形の形状を有する。
Next, as shown in FIG. 7A, a resist 19 is coated on the entire surface of the GaN-based
Next, as shown in FIG. 7B, the resist 19 thus selectively exposed is developed to form an
次に、図7Cに示すように、このレジスト19をエッチングマスクとして王水を用いてウェットエッチングすることにより、極薄く残されたPt膜17およびPd膜16をエッチング除去する。ここで、王水によるPt膜17のエッチング速度はPd膜16に比べて極めて小さいが、このPt膜17は極薄いため、短時間でこのPt膜17をエッチング除去することができ、その後はPd膜16を十分なエッチング速度でエッチング除去することができる。王水によるPd膜16のエッチング速度は例えば約50nm/分である。こうして、レジスト19の開口19aの内部のPd膜16およびPt膜17を完全にエッチング除去することができる。
Next, as shown in FIG. 7C, wet etching is performed using aqua regia using this resist 19 as an etching mask, so that the
次に、図9AおよびBに示すように、レジスト19を除去する。図10にこの状態の斜視図を示す。また、図11にこの状態の平面図を、n型GaN基板11のより広い領域にわたって示す。ここで、図9Aは図11のA−A線に沿っての断面図、図9Bは図11のB−B線に沿っての断面図である。
次に、図12Aに示すように、Pd膜16およびPt膜17の部分を含むGaN系半導体層12の全面に絶縁膜20を真空蒸着法などにより形成する。絶縁膜13としては例えばSiO2 膜を用いることができるが、これに限定されるものではない。この絶縁膜13の厚さは例えば200nmであるが、これに限定されるものではない。
次に、図12Bに示すように、絶縁膜20上にレジスト21をコーティングした後、所定の形状のマスクパターンが形成されたフォトマスク22を用いてレジスト21を露光する。レジスト21の厚さは例えば0.8μmであるが、これに限定されるものではない。
次に、図12Cに示すように、こうして選択的に露光されたレジスト21を現像することにより、リッジストライプ18の上方に開口21aを形成する。
Next, as shown in FIGS. 9A and 9B, the resist 19 is removed. FIG. 10 shows a perspective view of this state. FIG. 11 shows a plan view of this state over a wider region of the n-
Next, as shown in FIG. 12A, an insulating
Next, as shown in FIG. 12B, after a resist 21 is coated on the insulating
Next, as shown in FIG. 12C, the resist 21 thus selectively exposed is developed to form an
次に、図13Aに示すように、例えばRIE法によりレジスト21および絶縁膜20をエッチバックすることにより、リッジストライプ18の上方の絶縁膜20をエッチング除去してPt膜17を露出させる。
次に、図13Bに示すように、レジスト21を除去する。
次に、図13Cに示すように、絶縁膜20およびPt膜17上にレジスト23をコーティングした後、このレジスト23の表面をクロロベンゼンで処理することにより硬化させて硬化層24を形成する。これらのレジスト23およびクロロベンゼンによる硬化層24の合計の厚さは例えば3.0μmであるが、これに限定されるものではない。次に、アイソレーション電極に対応した形状のマスクパターンが形成されたフォトマスク25を用いてレジスト23および硬化層24を露光する。
Next, as shown in FIG. 13A, the resist 21 and the insulating
Next, as shown in FIG. 13B, the resist 21 is removed.
Next, as shown in FIG. 13C, after the resist 23 is coated on the insulating
次に、図14Aに示すように、こうして露光されたレジスト23および硬化層24を現像することにより所定の形状の開口26を形成する。このとき、硬化層24は開口26の内部に突き出た庇状の形状となる。
次に、図14Bに示すように、レジスト23および硬化層24を残したままの状態で、n型GaN基板11の面に対して垂直な方向から例えば真空蒸着法により例えばTi膜、Pt膜およびNi膜を順次形成してTi/Pt/Ni膜27を形成する。このTi/Pt/Ni膜27は、例えば、最下層のTi膜の厚さは10nm、Pt膜の厚さは100nm、最上層のNi膜の厚さは100nmとするが、これに限定されるものではない。
次に、レジスト23および硬化層24をその上に形成されたTi/Pt/Ni膜27とともに除去する(リフトオフ)。このとき、硬化層24は開口26の内部に突き出た庇状であるため、このリフトオフを容易に行うことができる。こうして、図14Cに示すように、Ti/Pt/Ni膜27からなるアイソレーション電極28が形成される。
Next, as shown in FIG. 14A, the resist 23 and the
Next, as shown in FIG. 14B, with the resist 23 and the
Next, the resist 23 and the
次に、図15Aに示すように、アイソレーション電極28を覆うように全面にレジスト29をコーティングした後、このレジスト29の表面をクロロベンゼンで処理することにより硬化させて硬化層30を形成する。これらのレジスト29およびクロロベンゼンによる硬化層30の合計の厚さは例えば3.0μmであるが、これに限定されるものではない。次に、パッド電極に対応した形状のマスクパターンが形成されたフォトマスク31を用いてレジスト29および硬化層30を露光する。
次に、図15Bに示すように、こうして露光されたレジスト29および硬化層30を現像することにより所定の形状の開口32を形成する。このとき、硬化層30は開口32の内部に突き出た庇状の形状となる。
次に、図15Cに示すように、レジスト29および硬化層30を残したままの状態で、n型GaN基板11の面に対して垂直な方向から例えば真空蒸着法により例えばTi膜、Pt膜およびAu膜を順次形成してTi/Pt/Au膜33を形成する。このTi/Pt/Au膜33は、例えば、最下層のTi膜の厚さは10nm、Pt膜の厚さは100nm、最上層のAu膜の厚さは300nmとするが、これに限定されるものではない。
Next, as shown in FIG. 15A, a resist 29 is coated on the entire surface so as to cover the
Next, as shown in FIG. 15B, the resist 29 and the
Next, as shown in FIG. 15C, with the resist 29 and the
次に、レジスト29および硬化層30をその上に形成されたTi/Pt/Au膜33とともに除去する(リフトオフ)。このとき、硬化層30は開口32の内部に突き出た庇状であるため、このリフトオフを容易に行うことができる。こうして、図16に示すように、Ti/Pt/Au膜33からなるパッド電極34が形成される。
次に、各チップ領域におけるn型GaN基板11の裏面に例えばリフトオフ法によりn側電極35を形成する。
次に、上述のようにしてレーザ構造が形成されたn型GaN基板11を劈開したりすることなどによりレーザバーを形成して両共振器端面を形成する。次に、これらの共振器端面に端面コーティングを施した後、このレーザバーを劈開したりすることなどによりチップ化する。
以上により、目的とするGaN系半導体レーザが製造される。
こうしてチップ化されたGaN系半導体レーザを図17および図18に示す。ここで、図17は斜視図、図18Aは図17のA−A線に沿っての断面図、図18Bは図17のB−B線に沿っての断面図、図18Cは図17のC−C線に沿っての断面図を示す。このGaN系半導体レーザでは、両共振器端面から共振器長方向の幅aの部分にPd膜16およびPt膜17からなるp側電極が形成されておらず、この部分が電流非注入領域となっている。
Next, the resist 29 and the
Next, the n-
Next, a laser bar is formed by, for example, cleaving the n-
Thus, the target GaN-based semiconductor laser is manufactured.
The GaN-based semiconductor laser thus chipped is shown in FIGS. Here, FIG. 17 is a perspective view, FIG. 18A is a sectional view taken along line AA in FIG. 17, FIG. 18B is a sectional view taken along line BB in FIG. 17, and FIG. Sectional drawing along line -C is shown. In this GaN-based semiconductor laser, the p-side electrode composed of the
図19〜図21は、このGaN系半導体レーザにおいて共振器端面からの電流非注入領域の幅aをそれぞれ15μm、30μm、45μmに変えて最大出力測定実験を行った結果を示す。比較のために、図22に電流非注入領域を設けていないGaN系半導体レーザの最大出力測定実験の結果も示す。ただし、いずれのGaN系半導体レーザも、リッジストライプ18の幅(ストライプ幅)は12μm、共振器長は1.4mmである。また、測定は25℃で行った。図22に示すように、電流非注入領域を設けていないGaN系半導体レーザでは、注入電流が2000mA以上になると光出力が急激に減少してしまうのに対し、図19〜図21に示すように、電流非注入領域の幅aが15μm、30μm、45μmのいずれでも、少なくとも2500mAまでは光出力が急激に減少するのが防止されている。
FIGS. 19 to 21 show the results of a maximum output measurement experiment performed by changing the width a of the current non-injection region from the cavity end face to 15 μm, 30 μm, and 45 μm, respectively, in this GaN semiconductor laser. For comparison, FIG. 22 also shows the result of a maximum output measurement experiment of a GaN-based semiconductor laser in which no current non-injection region is provided. However, in any GaN-based semiconductor laser, the
図23は、このGaN系半導体レーザにおいて共振器端面からの電流非注入領域の幅aを30μmとしたときのエージング試験の結果を示す。比較のために、図24に、電流非注入領域を設けていないGaN系半導体レーザのエージング試験の結果を示す。ただし、いずれのGaN系半導体レーザも、リッジストライプ18の幅(ストライプ幅)は12μm、共振器長は1.4mmである。また、測定は25℃で行った。図24に示すように、電流非注入領域を設けていないGaN系半導体レーザでは、70時間程度のエージングでもCODにより端面劣化が生じてしまい光出力が急激に減少してしまうのに対し、図23に示すように、電流非注入領域の幅aが30μmのGaN系半導体レーザでは、エージング時間が300時間程度でも光出力の減少は極めて少なく、良好なエージング特性を有する。
FIG. 23 shows the results of an aging test when the width a of the current non-injection region from the cavity end face is 30 μm in this GaN-based semiconductor laser. For comparison, FIG. 24 shows the results of an aging test of a GaN-based semiconductor laser in which no current non-injection region is provided. However, in any GaN-based semiconductor laser, the
以上のように、この第1の実施形態によれば、ストライプ形状のPd膜16およびPt膜17からなるp側電極に対してリッジストライプ18が形成された構造を有し、両共振器端面の近傍の部分のp側電極を除去して共振器の両端部を電流非注入領域としたGaN系半導体レーザを容易に製造することができる。このGaN系半導体レーザは、共振器の両端部が電流非注入領域となっていることにより共振器端面のCODを有効に防止することができ、長寿命化および信頼性の向上を図ることができる。
As described above, according to the first embodiment, the
次に、この発明の第2の実施形態によるGaN系半導体レーザの製造方法について説明する。
この第2の実施形態においては、第1の実施形態と同様に工程を進めて、図2C、図3および図4に示すように、n型GaN基板11上にストライプ形状のPd膜16およびPt膜17を形成する。
次に、このストライプ形状のPd膜16およびPt膜17をエッチングマスクとしてGaN系半導体層12を例えば塩素系のエッチングガスを用いたRIE法により所定の深さまでドライエッチングしてリッジストライプ18を形成する。このとき、第1の実施形態と異なり、このドライエッチングの終了時点でPt膜17が完全にエッチング除去されてPd膜16の表面が露出するようにする。この状態を図25に示す。図26にこの状態の斜視図を示す。
この後、第1の実施形態と同様に工程を進めて、図27に示すように、目的とするGaN系半導体レーザを製造する。ここで、図27A、BおよびCはそれぞれ図18A、BおよびCに対応する。
この第2の実施形態によれば、第1の実施形態と同様な利点を得ることができる。
Next explained is a GaN semiconductor laser manufacturing method according to the second embodiment of the invention.
In the second embodiment, the process proceeds in the same manner as in the first embodiment, and as shown in FIGS. 2C, 3 and 4, stripe-shaped
Next, using the stripe-shaped
Thereafter, the process proceeds in the same manner as in the first embodiment, and the target GaN-based semiconductor laser is manufactured as shown in FIG. Here, FIGS. 27A, B, and C correspond to FIGS. 18A, B, and C, respectively.
According to the second embodiment, the same advantages as those of the first embodiment can be obtained.
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施形態において挙げた数値、構造、基板、原料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、原料、プロセスなどを用いてもよい。
具体的には、例えば、上述の第1および第2の実施形態においては、この発明をSCH構造のGaN系半導体レーザの製造に適用した場合について説明したが、この発明は、例えば、DH(Double Heterostructure)構造のGaN系半導体レーザの製造に適用することも可能である。
As mentioned above, although embodiment of this invention was described concretely, this invention is not limited to the above-mentioned embodiment, The various deformation | transformation based on the technical idea of this invention is possible.
For example, the numerical values, structures, substrates, raw materials, processes, and the like given in the above-described embodiments are merely examples, and different numerical values, structures, substrates, raw materials, processes, and the like may be used as necessary.
Specifically, for example, in the above-described first and second embodiments, the case where the present invention is applied to the manufacture of a GaN semiconductor laser having an SCH structure has been described. The present invention can also be applied to the manufacture of a GaN-based semiconductor laser having a Heterostructure structure.
11…n型GaN基板、12…GaN系半導体層、13、20…絶縁膜、14、19、21、23、29…レジスト、15、20、22、25、31…フォトマスク、16…Pd膜、17…Pt膜、18…リッジストライプ、24、30…硬化層、28…アイソレーション電極、34…パッド電極、35…n側電極
DESCRIPTION OF
Claims (7)
上記金属積層膜をエッチングマスクとして上記窒化物系III−V族化合物半導体層をドライエッチングすることによりリッジストライプを形成し、この際、エッチング終了時点で上記白金膜がほぼ除去されるようにする工程と、
上記パラジウム膜および残存する上記白金膜のうちのp側電極として用いる部分以外の部分を、王水を用いてウェットエッチングすることにより除去する工程とを有する
ことを特徴とする半導体レーザの製造方法。 A step of forming a metal laminated film having a lowermost layer made of a palladium film and an uppermost layer made of a platinum film in a stripe shape on the nitride-based III-V group compound semiconductor layer forming the laser structure;
Forming a ridge stripe by dry-etching the nitride III-V compound semiconductor layer using the metal laminated film as an etching mask, wherein the platinum film is substantially removed at the end of etching; When,
A step of removing a portion of the palladium film and the remaining platinum film other than a portion used as a p-side electrode by wet etching using aqua regia.
上記金属積層膜をエッチングマスクとして上記窒化物系III−V族化合物半導体層をドライエッチングし、この際、エッチング終了時点で上記白金膜がほぼ除去されるようにする工程と、
選択された部分の上記パラジウム膜および残存する上記白金膜を、王水を用いてウェットエッチングすることにより除去する工程とを有する
ことを特徴とする半導体素子の製造方法。 A step of forming a metal laminated film having a lowermost layer made of a palladium film and an uppermost layer made of a platinum film in a predetermined shape on the nitride III-V compound semiconductor layer;
Dry etching the nitride III-V compound semiconductor layer using the metal laminated film as an etching mask, and at this time, the platinum film is almost removed at the end of etching;
And a step of removing the palladium film and the remaining platinum film at a selected portion by wet etching using aqua regia.
上記金属積層膜をエッチングマスクとして上記基体をドライエッチングし、この際、エッチング終了時点で上記第2の金属膜がほぼ除去されるようにする工程と、
選択された部分の上記第1の金属膜および残存する上記第2の金属膜を、ウェットエッチングすることにより除去する工程とを有する
ことを特徴とする素子の製造方法。 On the substrate, a metal laminated film made of a first metal film having a lowermost layer that is easy to wet-etch and a second metal film having a dry-etching resistance that is difficult to wet-etch in a predetermined shape. Forming, and
Dry etching the substrate using the metal laminate film as an etching mask, wherein the second metal film is substantially removed at the end of etching;
And a step of removing the first metal film and the remaining second metal film of the selected portion by wet etching. A method for manufacturing an element, comprising:
A third metal film that is difficult to wet-etch between the first metal film and the second metal film, and the second metal film is completely removed at the end of the etching; 7. The method of manufacturing an element according to claim 6, wherein the metal film of 3 is substantially removed.
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