JP2008016763A - Insulated gate bipolar transistor - Google Patents
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Abstract
Description
この発明は、絶縁ゲート型バイポーラトランジスタに関する。 The present invention relates to an insulated gate bipolar transistor.
従来、絶縁ゲート型バイポーラトランジスタ(以下、IGBTという)として図5に示すものが知られている。図5は、従来のトレンチゲート構造のIGBTの縦断面図を一部省略して示す図である。図5に示すIGBTは、N−層5の裏面よりフィールドストップ層(以下、FS層という)4と、このFS層4よりも不純物濃度が高いP+層3とが形成される。N−層5の表面には、P型のチャネルP領域6が形成されており、そのチャネルP領域6の表面下には、複数のトレンチ10が形成されている。各トレンチ10の内部には、シリコン酸化膜11を介してゲート電極9がそれぞれ形成されている。トレンチ10間のチャネルP領域6の表面下には、チャネルP領域6よりも不純物濃度が高いP型のPボディ層7が形成されている。チャネルP領域6の表面下であってトレンチ10の周囲には、FS層4よりも不純物濃度が高いN型のエミッタN層8が形成されており、そのエミッタN層8は、Pボディ層7とコンタクトしている。チャネルP領域6の表面には、エミッタ電極13が形成されており、エミッタ電極13は、エミッタN層8およびPボディ層7とコンタクトしている。エミッタ電極13とシリコン酸化膜11との間には、BPSG(Borophosphosilicate glass )層12が介在されている。
Conventionally, an insulated gate bipolar transistor (hereinafter referred to as IGBT) shown in FIG. 5 is known. FIG. 5 is a view omitting a part of a longitudinal sectional view of a conventional IGBT having a trench gate structure. In the IGBT shown in FIG. 5, a field stop layer (hereinafter referred to as FS layer) 4 and a P +
しかし、上記従来のIGBTは、電流密度が高くなり過ぎると、NチャネルパワーMOSFETのチャネル付近に寄生するNPN型バイポーラトランジスタ(BJT)が動作し、素子全体としてサイリスタ動作し、ラッチアップ破壊するという問題がある。 However, in the conventional IGBT, if the current density becomes too high, the NPN bipolar transistor (BJT) parasitic near the channel of the N-channel power MOSFET operates, the thyristor operates as a whole element, and the latch-up breakdown occurs. There is.
そこでこの発明は、ラッチアップ破壊し難いIGBTを実現することを目的とする。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to realize an IGBT that is difficult to cause latch-up destruction.
この発明は、上記目的を達成するため、請求項1に記載の発明では、第1導電型の第1半導体層(3)と、前記第1半導体層の裏面に形成されたコレクタ電極(2)と、前記第1半導体層の表面に形成された第2導電型の第2半導体層(4,5)と、前記第2半導体層の表面に形成された第1導電型の第3半導体層(6)と、前記第3半導体層と接する第2導電型の第4半導体層(8)と、第1絶縁層(11)を介して前記第4半導体層に隣接するゲート電極(9)と、前記第3半導体層に隣接するエミッタ電極(13)とを有する絶縁ゲート型バイポーラトランジスタ(1)において、絶縁ゲート型バイポーラトランジスタとして機能する領域をセル領域とし、前記セル領域の周囲を外周領域とした場合に、前記第3半導体層よりも不純物濃度が高濃度に設定されており、かつ、底部が前記第2半導体層の内部に達する第1導電型の高濃度領域(15)が、前記外周領域の前記第3半導体層の表面下に形成されているという技術的手段を用いる。 In order to achieve the above object, according to the first aspect of the present invention, a first semiconductor layer (3) of a first conductivity type and a collector electrode (2) formed on the back surface of the first semiconductor layer are provided. A second conductivity type second semiconductor layer (4, 5) formed on the surface of the first semiconductor layer, and a first conductivity type third semiconductor layer (4, 5) formed on the surface of the second semiconductor layer. 6), a fourth semiconductor layer (8) of the second conductivity type in contact with the third semiconductor layer, a gate electrode (9) adjacent to the fourth semiconductor layer via the first insulating layer (11), In the insulated gate bipolar transistor (1) having the emitter electrode (13) adjacent to the third semiconductor layer, a region functioning as an insulated gate bipolar transistor is defined as a cell region, and the periphery of the cell region is defined as an outer peripheral region. In some cases, the impurity is more than the third semiconductor layer A high-concentration region (15) of the first conductivity type whose bottom is reaching the inside of the second semiconductor layer is formed below the surface of the third semiconductor layer in the outer peripheral region. Use technical means.
セル領域の周囲の外周領域には、第1導電型の第3半導体層よりも不純物濃度が高濃度に設定されており、かつ、底部が第2半導体層の内部に達する第1導電型の高濃度領域が、第3半導体層の表面下に形成されているため、高濃度領域周囲の電界を強くすることができるので、高濃度領域および第2半導体層からなる部分の降伏電圧をセル領域の降伏電圧よりも下げることができる。
したがって、IGBTが降伏するときに、セル領域が降伏を開始する前に、高濃度領域および第2半導体層からなる部分が先に降伏を開始するため、IGBTがラッチアップ破壊し難い。
後述する実施形態のように、第1導電型がP型であり、第2導電型がN型であるとすると、高濃度領域、第2半導体層および第1半導体層からなる部分は、PNPトランジスタ構造であるため、IGBTが降伏するときに、セル領域よりも先にPNPトランジスタ構造部分がPNPトランジスタの降伏特性にて降伏を開始するため、IGBTがラッチアップ破壊し難い。
In the outer peripheral region around the cell region, the impurity concentration is set higher than that of the first conductivity type third semiconductor layer, and the bottom of the first conductivity type reaches the inside of the second semiconductor layer. Since the concentration region is formed below the surface of the third semiconductor layer, the electric field around the high concentration region can be strengthened. Therefore, the breakdown voltage of the portion composed of the high concentration region and the second semiconductor layer is set to the cell region. It can be lower than the breakdown voltage.
Therefore, when the IGBT breaks down, before the cell region starts to breakdown, the portion including the high-concentration region and the second semiconductor layer starts to breakdown first, so that the IGBT is difficult to latch-up.
As in the embodiment described later, if the first conductivity type is P type and the second conductivity type is N type, the portion composed of the high concentration region, the second semiconductor layer, and the first semiconductor layer is a PNP transistor. Because of the structure, when the IGBT breaks down, the PNP transistor structure portion starts to break down with the breakdown characteristics of the PNP transistor prior to the cell region, so that the IGBT is difficult to latch-up.
請求項2に記載の発明では、請求項1に記載の絶縁ゲート型バイポーラトランジスタ(1)において、前記外周領域には、前記エミッタ電極(13)と電気的に接続された接続電極(18)が形成されており、前記セル領域の方を内側とし、前記外周領域の方を外側とした場合に、前記第3半導体層(6)よりも不純物濃度が低濃度に設定された第1導電型の低濃度領域(16)が、前記高濃度領域(15)の外側における前記第2半導体層(4)の表面下に形成されており、かつ、前記低濃度領域の内側の端部が第2絶縁層(17)を介して前記接続電極の下方に位置するとともに、前記低濃度領域の内側の端部が前記第3半導体層とオーバーラップしているという技術的手段を用いる。
In the invention according to
外周領域における第2半導体層の表面下には、第3半導体層よりも不純物濃度が低濃度に設定された第1導電型の低濃度領域が、第3半導体層とオーバーラップして形成されているため、逆バイアス印加時に上記低濃度領域が空乏化することにより、外周領域の表面電界を緩和できるので、高耐圧を得ることができる。 Below the surface of the second semiconductor layer in the outer peripheral region, a first conductivity type low concentration region having an impurity concentration set lower than that of the third semiconductor layer is formed so as to overlap the third semiconductor layer. Therefore, when the low-concentration region is depleted during reverse bias application, the surface electric field in the outer peripheral region can be relaxed, so that a high breakdown voltage can be obtained.
請求項3に記載の発明では、請求項1または請求項2に記載の絶縁ゲート型バイポーラトランジスタ(1)において、前記第3半導体層(6)の表面から前記第2半導体層(4)の内部にかけてトレンチ(10,23)が形成されており、前記ゲート電極(9)が前記第1絶縁層(11)を介して内部に形成されており、前記セル領域の動作に関与するトレンチをアクティブトレンチ(10)とした場合に、前記動作に関与しないダミートレンチ(23)が前記アクティブトレンチに隣接して配置されているという技術的手段を用いる。 According to a third aspect of the present invention, in the insulated gate bipolar transistor (1) according to the first or second aspect, the inside of the second semiconductor layer (4) from the surface of the third semiconductor layer (6). Trenches (10, 23) are formed, the gate electrode (9) is formed inside via the first insulating layer (11), and the trenches involved in the operation of the cell region are defined as active trenches. In the case of (10), a technical means is used in which a dummy trench (23) not involved in the operation is disposed adjacent to the active trench.
セル領域の動作に関与しないダミートレンチがアクティブトレンチに隣接して配置されているため、セル領域と第1導電型の高濃度領域との電位差が大きくなり、セル領域と交差する電流値を増加させることができるので、セル領域の耐圧を高めることができる。
また、ダミートレンチを配置することにより、上記高濃度領域の拡散面積を増加させることなくセル領域の耐圧を高めることが可能である。
Since the dummy trench that is not involved in the operation of the cell region is disposed adjacent to the active trench, the potential difference between the cell region and the high-concentration region of the first conductivity type is increased, and the current value intersecting the cell region is increased. Therefore, the breakdown voltage of the cell region can be increased.
In addition, by disposing a dummy trench, the breakdown voltage of the cell region can be increased without increasing the diffusion area of the high concentration region.
請求項4に記載の発明では、複数の前記高濃度領域(15)が前記外周領域の前記第3半導体層(6)の表面下に並設されているという技術的手段を用いる。 According to a fourth aspect of the present invention, there is used a technical means in which a plurality of the high concentration regions (15) are arranged below the surface of the third semiconductor layer (6) in the outer peripheral region.
複数の高濃度領域が外周領域の第3半導体層の表面下に並設されているため、セル領域と交差する電流値を増加させることができるので、セル領域の耐圧を高めることができる。 Since the plurality of high concentration regions are arranged in parallel below the surface of the third semiconductor layer in the outer peripheral region, the current value intersecting with the cell region can be increased, so that the breakdown voltage of the cell region can be increased.
後述する実施形態のP型が上記第1導電型に対応し、N型が第2導電型に対応する。また、P+層3が上記第1半導体層に、FS層4およびN−層5が第2半導体層にそれぞれ対応する。さらに、チャネルP領域6が第3半導体層に、エミッタN層8が第4半導体層に、P+層15が第1導電型の高濃度領域にそれぞれ対応する。また、リサーフP層16が請求項2の第1導電型の低濃度領域に対応する。
なお、上記括弧内の符号は、後述する発明の実施形態において記載されている符号と対応するものである。
In the embodiment described later, the P type corresponds to the first conductivity type, and the N type corresponds to the second conductivity type. The P +
In addition, the code | symbol in the said parenthesis respond | corresponds with the code | symbol described in embodiment of the invention mentioned later.
この発明に係る実施形態について図を参照して説明する。図1は、この実施形態に係るIGBTの一部を省略して示す縦断面図である。図2は、図1の一部を拡大して示す説明図であり、(a)はセル領域の一部の拡大図、(b)は(d)のA−A矢視断面の拡大図、(c)は外周領域に形成されたリサーフP層の部分拡大図、(d)は外周領域の一部を示す平面図である。 An embodiment according to the present invention will be described with reference to the drawings. FIG. 1 is a longitudinal sectional view showing a part of the IGBT according to this embodiment with a part thereof omitted. 2A and 2B are explanatory views showing a part of FIG. 1 in an enlarged manner, wherein FIG. 2A is an enlarged view of a part of the cell region, FIG. (C) is the elements on larger scale of the RESURF P layer formed in the outer periphery area | region, (d) is a top view which shows a part of outer periphery area | region.
IGBT1は、P型の不純物が高濃度で導入されたP+層(基板)3を備えており、そのP+層3の裏面には、コレクタ電極2が形成されている。P+層3の表面には、N型の不純物拡散層よりなるFS層4が形成されており、そのFS層4の表面には、低濃度のN−層5が形成されている。FS層4は、チップ裏面側から、IGBT1がオフ時の電界を止めるのに十分なドーズ量を有するN型の不純物をイオン注入及び熱処理して形成される。
The IGBT 1 includes a P + layer (substrate) 3 into which a P-type impurity is introduced at a high concentration, and a
この実施形態では、P+層3の最大表面濃度は、7.0e17cm−3であり、拡散深さは、0.5μmである。また、FS層4の最大不純物濃度は、3.0e16cm−3であり、不純物層の深さは、1.0μmである。さらに、N−層5の不純物濃度は、7.1e13cm−3であり、層厚は、120μmである。
In this embodiment, the maximum surface concentration of the P +
セル領域におけるN−層5の表面から内部に向けて、P型の不純物が導入されたチャネルP領域6が形成されている。そのチャネルP領域6の表面下には、セル領域の動作に関与する複数のアクティブトレンチ10が、隣接する2つを1組として複数組形成されており、各アクティブトレンチ10には、セル領域の動作に関与しないダミートレンチ23がそれぞれ隣接して配置されている。各アクティブトレンチ10およびダミートレンチ23は、それぞれ溝状に形成されており、各トレンチの底部は、N−層5の内部まで達している。
A
この実施形態では、チャネルP領域6の表面濃度は、3e17cm−3であり、拡散深さは、4.0μmである。また、アクティブトレンチ10およびダミートレンチ23の各トレンチ深さは、それぞれ5.0μmであり、各トレンチ幅は、それぞれ1.0μmであり、隣接するトレンチの間隔は、4.0μmである。
In this embodiment, the surface concentration of the
図2(a)に示すように、各アクティブトレンチ10およびダミートレンチ23の内部には、ゲート電極9がそれぞれ埋め込まれており、ゲート電極9の周囲は、シリコン酸化膜11により覆われている。各アクティブトレンチ10間に形成されているチャネルP領域6の表面下には、P型の不純物が導入されたPボディ層7が形成されており、Pボディ層7と各アクティブトレンチ10との境界部位におけるチャネルP領域6には、N型の不純物が導入されたエミッタN層8が形成されている。各ゲート電極9の表面を覆うシリコン酸化膜11の表面には、BPSG層12が形成されており、BPSG層12の表面には、エミッタ電極13が形成されている。アクティブトレンチ10間に形成されたPボディ層7は、エミッタ電極13とコンタクトしている。
As shown in FIG. 2A, the
図2(b)に示すように、セル領域の周囲に形成されている外周領域には、セル領域のチャネルP領域6を延長したチャネルP領域6aが形成されており、そのチャネルP領域6aの表面下には、チャネルP領域6aよりもP型の不純物濃度が高濃度に設定されたP型の高濃度領域である2つのP+層15が、間隔を置いて円状に形成されている(図2(d))。各P+層15の底部は、N−層5の内部に達している。つまり、P+層15およびN−層5により、PN接合のツェナーダイオード構造が形成されており、セル領域は、その2重のツェナーダイオード構造によって囲まれている。
各P+層15およびその周囲のチャネルP領域6の表面には、シリコン酸化膜14が形成されており、そのシリコン酸化膜14の表面には、エミッタ電極13が形成されている。
As shown in FIG. 2B, a
A
この実施形態では、各P+層15の幅は、それぞれ8μmであり、表面濃度は、それぞれ1e18〜1e19cm−3であり、拡散深さは、それぞれ8.0〜9.0μmである。また、P+層15間の距離は、40μmである。また、シリコン酸化膜11の層厚は、1000Åである。
In this embodiment, the width of each P +
図1に示すように、セル領域の方を内側とし、外周領域の方を外側とした場合に、チャネルP領域6よりもP型の不純物濃度が低濃度に設定されたP型の低濃度領域であるリサーフP層16が、最外周のP+層15の外側におけるN−層5の表面下に形成されている。つまり、最外周のP+層15は、リサーフP層16によって囲まれている。
図2(c)に示すように、リサーフP層16の内側の端部は、チャネルP領域6aの外側端部とオーバーラップしている。リサーフP層16の表面には、シリコン酸化膜17が形成されており、そのシリコン酸化膜17の表面には、BPSG層20が形成されている。また、シリコン酸化膜17の内側端部の表面には、エミッタ電極13と電気的に接続された接続電極18が形成されている。その接続電極18の表面には、BPSG層19が形成されており、そのBPSG層19の表面には、エミッタ電極13が形成されている。
As shown in FIG. 1, a P-type low-concentration region in which the P-type impurity concentration is set lower than that of the
As shown in FIG. 2C, the inner end portion of the
この実施形態では、リサーフP層16の面密度は、1.0〜1.2e12cm−2であり、拡散深さは、8.0μmである。また、接続電極18は、ポリシリコンにより形成されている。
In this embodiment, the surface density of the
図1に示すように、リサーフP層16の外側端部から外方へ離れた部位であってIGBT1の終端におけるN−層5の表面下には、N型の不純物が導入されたN型チャネルストッパ層22が形成されており、そのN型チャネルストッパ層22の表面には、等電位リング21が形成されている。つまり、外周領域は、等電位リング21およびN型チャネルストッパ層22によって囲まれている。
As shown in FIG. 1, an N-type channel into which an N-type impurity is introduced is located at a portion away from the outer end of the
図2(b)に示すように、P+層15の拡散深さが、チャネルP領域6aよりも深く、N−層5の内部へ突き出ているため、P+層15の周囲の電界を強くすることができるので、ツェナーダイオード構造部分の降伏電圧をセル領域の降伏電圧よりも下げることができる。例えば、セル領域の降伏電圧よりも、50〜100V低い降伏電圧に設定することができる。
図3は、IGBT1の等価回路である。図中のZDは、各P+層15およびN−層5により形成されるPN接合のツェナーダイオードである。IGBT1のコレクタ・エミッタ間に電圧を印加した場合、上述したようにツェナーダイオード構造部分の降伏電圧の方がセル領域の降伏電圧よりも低い関係になっており、セル領域が降伏を開始する前にツェナーダイオード構造部分が降伏を開始するため、セル領域に電流が集中しないので、ラッチアップ破壊し難い。なお、ツェナーダイオード構造部分と、その裏面のP+層3とを合わせると、PNPトランジスタを構成するため、ツェナーダイオード構造部分は、PNPトランジスタの降伏特性にて降伏する。
なお、P+層15を3層以上形成し、降伏時のコレクタ電流を大きくすることにより、より一層ラッチアップ破壊し難くすることもできる。
As shown in FIG. 2B, since the diffusion depth of the P +
FIG. 3 is an equivalent circuit of the
Note that by forming three or more P + layers 15 and increasing the collector current at the time of breakdown, the latch-up breakdown can be made even more difficult.
図4は、本発明のIGBTと従来のIGBTの出力特性を比較するために行った実験結果を示すグラフである。図中で「本発明」とは、図1に示す構造のIGBTであり、P+層15を少なくとも1層有するIGBTのことである。また、「従来」とは、図5に示す構造のIGBTであり、ダミートレンチ23、P+層15およびリサーフP層16を備えていないIGBTのことである。
コレクタ−エミッタ電圧の降伏電圧を比較すると、本発明のIGBTは、従来のIGBTよりも降伏電圧がVa分高くなっている。つまり、IGBTセルが降伏するまで電流を多く流せるために、本発明のIGBTは、従来のIGBTよりもラッチアップ破壊し難い。
FIG. 4 is a graph showing the results of an experiment conducted to compare the output characteristics of the IGBT of the present invention and the conventional IGBT. In the figure, the “present invention” is an IGBT having the structure shown in FIG. 1 and having at least one P +
When the breakdown voltage of the collector-emitter voltage is compared, the breakdown voltage of the IGBT of the present invention is higher than that of the conventional IGBT by Va. That is, since a large amount of current can flow until the IGBT cell breaks down, the IGBT of the present invention is harder to latch-up than the conventional IGBT.
また、図中「ZD1層」とは、P+層15を1層有する本発明のIGBTを示し、「ZD2層」とは、P+層15を2層有する本発明のIGBTを示す。IGBTが降伏したときのコレクタ電流を比較すると、ZD2層の方がZD1層よりもコレクタ電流がIa分大きくなっている。つまり、P+層15を2層有する構造の方が、1層有する構造よりも、降伏時に大きなコレクタ電流を流すことができるため、ラッチアップ破壊し難い。
In the figure, “ZD1 layer” indicates an IGBT of the present invention having one P +
また、逆バイアス印加時にリサーフP層16が空乏化することにより、外周領域の表面電界を緩和できるので、高耐圧を得ることができる。また、各部の耐圧の大小関係は、リサーフP層16≧セル領域≧ツェナーダイオード構造であるため、セル領域が降伏を開始する前にツェナーダイオード構造の部分が降伏を開始するため、セル領域に電流が集中しないので、ラッチアップ破壊し難い。リサーフP層16における耐圧は、例えば、1500〜1600Vである。
In addition, when the
また、ダミートレンチ23がアクティブトレンチ10に隣接して配置されているため、セル領域の耐圧を高めることができる。例えば、セル領域の耐圧を1200Vから約1450Vに高めることができる。さらに、ダミートレンチ23がアクティブトレンチ10に隣接して配置されているため、セル領域とP+層15との電位差が大きくなり、セル領域と交差する電流値を増加させることができるので、P+層15の拡散面積を増加させることなくセル領域の耐圧を高めることができる。
以上のように、上記実施形態のIGBT1を使用すれば、ラッチアップ破壊し難いIGBTを実現することができる。
Moreover, since the
As described above, when the
1・・IGBT、2・・コレクタ電極、3・・P+層(第1半導体層)、
4・・FS層(第2半導体層)、5・・N−層(第2半導体層)、
6,6a・・チャネルP領域(第3半導体層)、7・・Pボディ層、
8・・エミッタN層(第4半導体層)、9・・ゲート電極、
10・・アクティブトレンチ、11,14,17・・シリコン酸化膜、
12,19,20・・BPSG層、13・・エミッタ電極、
15・・P+層(第1導電型の高濃度領域)、
16・・リサーフP層(第1導電型の低濃度領域)、18・・接続電極、
21・・等電位リング、22・・N型チャネルストッパ層。
1 .... IGBT, 2 .... collector electrode, 3 .... P + layer (first semiconductor layer),
4. .. FS layer (second semiconductor layer), 5. .. N-layer (second semiconductor layer),
6, 6a .. channel P region (third semiconductor layer), 7 .. P body layer,
8 .. Emitter N layer (fourth semiconductor layer), 9 .. Gate electrode,
10 .. Active trench, 11, 14, 17 .. Silicon oxide film,
12, 19, 20... BPSG layer, 13 .. Emitter electrode,
15. P + layer (first conductivity type high concentration region),
16 .. RESURF P layer (low concentration region of the first conductivity type), 18 ..Connection electrode,
21 ... Equipotential ring, 22 .... N-type channel stopper layer.
Claims (4)
前記第1半導体層の裏面に形成されたコレクタ電極と、
前記第1半導体層の表面に形成された第2導電型の第2半導体層と、
前記第2半導体層の表面に形成された第1導電型の第3半導体層と、
前記第3半導体層に隣接する第2導電型の第4半導体層と、
第1絶縁層を介して前記第4半導体層に隣接するゲート電極と、
前記第3半導体層に隣接するエミッタ電極とを有する絶縁ゲート型バイポーラトランジスタにおいて、
絶縁ゲート型バイポーラトランジスタとして機能する領域をセル領域とし、前記セル領域の周囲を外周領域とした場合に、前記第3半導体層よりも不純物濃度が高濃度に設定されており、かつ、底部が前記第2半導体層の内部に達する第1導電型の高濃度領域が、前記外周領域の前記第3半導体層の表面下に形成されていることを特徴とする絶縁ゲート型バイポーラトランジスタ。 A first semiconductor layer of a first conductivity type;
A collector electrode formed on the back surface of the first semiconductor layer;
A second semiconductor layer of a second conductivity type formed on the surface of the first semiconductor layer;
A third semiconductor layer of a first conductivity type formed on the surface of the second semiconductor layer;
A fourth semiconductor layer of a second conductivity type adjacent to the third semiconductor layer;
A gate electrode adjacent to the fourth semiconductor layer via a first insulating layer;
In an insulated gate bipolar transistor having an emitter electrode adjacent to the third semiconductor layer,
When the region functioning as an insulated gate bipolar transistor is a cell region and the periphery of the cell region is an outer peripheral region, the impurity concentration is set higher than that of the third semiconductor layer, and the bottom is An insulated gate bipolar transistor, wherein a high concentration region of the first conductivity type reaching the inside of the second semiconductor layer is formed below the surface of the third semiconductor layer in the outer peripheral region.
前記セル領域の方を内側とし、前記外周領域の方を外側とした場合に、前記第3半導体層よりも不純物濃度が低濃度に設定された第1導電型の低濃度領域が、前記高濃度領域の外側における前記第2半導体層の表面下に形成されており、かつ、前記低濃度領域の内側の端部が第2絶縁層を介して前記接続電極の下方に位置するとともに、前記低濃度領域の内側の端部が前記第3半導体層とオーバーラップしていることを特徴とする請求項1に記載の絶縁ゲート型バイポーラトランジスタ。 A connection electrode electrically connected to the emitter electrode is formed in the outer peripheral region,
When the cell region is on the inner side and the outer peripheral region is on the outer side, the first conductivity type low concentration region whose impurity concentration is set lower than that of the third semiconductor layer is the high concentration The low concentration region is formed below the surface of the second semiconductor layer outside the region, and the inner end of the low concentration region is located below the connection electrode via the second insulating layer. 2. The insulated gate bipolar transistor according to claim 1, wherein an inner end portion of the region overlaps with the third semiconductor layer.
前記ゲート電極が前記第1絶縁層を介して内部に形成され、前記セル領域の動作に関与するトレンチをアクティブトレンチとした場合に、前記動作に関与しないダミートレンチが前記アクティブトレンチに隣接して配置されていることを特徴とする請求項1または請求項2に記載の絶縁ゲート型バイポーラトランジスタ。 A trench is formed from the surface of the third semiconductor layer to the inside of the second semiconductor layer,
When the gate electrode is formed inside through the first insulating layer and the trench involved in the operation of the cell region is an active trench, a dummy trench not involved in the operation is disposed adjacent to the active trench. The insulated gate bipolar transistor according to claim 1, wherein the insulated gate bipolar transistor is provided.
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