JP6102092B2

JP6102092B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP6102092B2
Application number: JP2012141359A
Authority: JP
Inventors: 克行鳥居; 嘉寿子小川
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2012-06-22
Filing date: 2012-06-22
Publication date: 2017-03-29
Anticipated expiration: 2032-06-22
Also published as: JP2014007254A

Description

本発明は、ＩＧＢＴ構造を有する半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device having an IGBT structure and a method for manufacturing the semiconductor device.

絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を中心に、制御信号増幅回路、電流・電圧・温度などに対する保護回路、及び還流用ダイオードなどが１つのパッケージに収められたＩＰＭ（Intelligent Power Module）と呼ばれる電子部品が広く普及している。ＩＧＢＴには、高い耐圧と低いオン抵抗が要求される。 An electronic component called IPM (Intelligent Power Module) that contains a control signal amplification circuit, a protection circuit against current, voltage, temperature, etc., and a freewheeling diode, etc. in a single package, centering on insulated gate bipolar transistors (IGBT) Is widely spread. An IGBT is required to have a high breakdown voltage and a low on-resistance.

このため、例えば、ベース層のコレクタ層に対向する面に密接して配置されたＮ型の半導体層をイオン注入と拡散により形成する方法が提案されている（例えば、特許文献１参照）。このＮ型の半導体層を配置することによってコレクタ層からベース層に向かう正孔（ホール）の移動を制限し、更に、介在層とドリフト層との界面近傍のドリフト層に正孔を蓄積することを目的としている。ドリフト層に正孔が蓄積されると、耐圧を下げることなくＩＧＢＴのオン抵抗が低減される。 For this reason, for example, a method has been proposed in which an N-type semiconductor layer arranged in close contact with the surface of the base layer facing the collector layer is formed by ion implantation and diffusion (see, for example, Patent Document 1). By disposing this N-type semiconductor layer, the movement of holes from the collector layer to the base layer is restricted, and further, holes are accumulated in the drift layer near the interface between the intervening layer and the drift layer. It is an object. When holes are accumulated in the drift layer, the on-resistance of the IGBT is reduced without lowering the breakdown voltage.

特許第３２８８２１８号公報Japanese Patent No. 3288218

しかしながら、コレクタ層からベース層に向かう正孔の移動を制限し、ドリフト層に正孔を蓄積することによってＩＧＢＴのオン抵抗を効果的に低減するためには、ＩＧＢＴを構成する各半導体層の構成や不純物濃度の分布を最適化する必要がある。 However, in order to effectively reduce the on-resistance of the IGBT by restricting the movement of holes from the collector layer to the base layer and accumulating holes in the drift layer, the configuration of each semiconductor layer constituting the IGBT It is necessary to optimize the distribution of impurity concentration.

本発明は、コレクタ層とベース層間に正孔を蓄積することによってオン抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することを目的とする。 An object of the present invention is to provide a semiconductor device and a method for manufacturing the semiconductor device that can reduce on-resistance by accumulating holes between a collector layer and a base layer.

本発明の一態様によれば、（イ）第１導電型のコレクタ層と、（ロ）コレクタ層上に配置された、第２導電型の第１の半導体層と、（ハ）不純物濃度が第１の半導体層よりも高く、第１の半導体層上に接して配置された第２導電型の介在層と、（ニ）第１の半導体層と対向して介在層上に配置された、不純物濃度が第１の半導体層と同等以下の第２導電型の第２の半導体層と、（ホ）第２の半導体層上に接して配置された、第１導電型のベース層と、（ヘ）ベース層の上面の一部に埋め込まれた、第２導電型のエミッタ領域と、（ト）エミッタ領域の上面から延伸し、少なくともエミッタ領域及びベース層を貫通する溝の内壁上に配置されたゲート絶縁膜と、（チ）ゲート絶縁膜を介して溝の内部に埋め込まれたゲート電極とを備え、介在層とベース層とが離間して配置され、溝の直下及びその近傍の領域での介在層の膜厚が、ベース層のエミッタ領域で挟まれた領域の直下よりも薄い半導体装置が提供される。 According to one aspect of the present invention, (b) a first conductivity type collector layer, (b) a second conductivity type first semiconductor layer disposed on the collector layer, and (c) an impurity concentration is A second conductivity type intervening layer that is higher than the first semiconductor layer and disposed on and in contact with the first semiconductor layer; and (d) disposed on the intervening layer so as to face the first semiconductor layer. A second conductivity type second semiconductor layer having an impurity concentration equal to or lower than that of the first semiconductor layer; and (e) a first conductivity type base layer disposed on and in contact with the second semiconductor layer; And (f) an emitter region of the second conductivity type embedded in a part of the upper surface of the base layer, and (g) extending from the upper surface of the emitter region and disposed on at least the inner wall of the groove penetrating the emitter region and the base layer. comprising a gate insulating film, a gate electrode embedded in the trench via a (h) a gate insulating film, interposed layer Base layer and been spaced, the thickness of the intervening layer just below and the region in the vicinity of the grooves, thin semiconductor device is provided than directly under the region between the emitter region of the base layer.

本発明の他の態様によれば、（イ）第１導電型のコレクタ層を形成するステップと、（ロ）コレクタ層上に第２導電型の第１の半導体層を形成するステップと、（ハ）第１の半導体層の上面の一部に選択的に第２導電型の不純物をイオン注入するステップと、（ニ）第１の半導体層上に、第１の半導体層と同等以下の不純物濃度の第２導電型の第２の半導体層を形成するステップと、（ホ）第２の半導体層の形成と同時又はそれ以後に、第１の半導体層にイオン注入された不純物を拡散させて第１の半導体層と第２の半導体層の間に介在層を形成するステップと、（ヘ）第２の半導体層上に接して第１導電型のベース層を形成するステップと、（ト）ベース層の上面の一部に選択的に第２導電型のエミッタ領域を形成するステップと、（チ）エミッタ領域に開口部を有し、エミッタ領域とベース層を貫通して第２の半導体層に到達する溝を形成するステップと、（リ）溝の内壁にゲート絶縁膜を形成するステップと、（ヌ）ゲート絶縁膜が形成された溝の内部にゲート電極を形成するステップとを含み、溝の直下及びその近傍の領域での介在層の膜厚を他の領域よりも薄く形成する半導体装置の製造方法が提供される。 According to another aspect of the present invention, (b) forming a first conductivity type collector layer; (b) forming a second conductivity type first semiconductor layer on the collector layer; (C) selectively ion-implanting a second conductivity type impurity into a part of the upper surface of the first semiconductor layer; and (d) impurities equal to or less than the first semiconductor layer on the first semiconductor layer. A step of forming a second semiconductor layer of the second conductivity type with a concentration; and (e) diffusing impurities implanted into the first semiconductor layer simultaneously with or after the formation of the second semiconductor layer. Forming an intervening layer between the first semiconductor layer and the second semiconductor layer; (f) forming a first conductivity type base layer in contact with the second semiconductor layer; forming a selective emitter region of the second conductivity type in a portion of the upper surface of the base layer, (h) Forming a groove having an opening in the mitter region and penetrating the emitter region and the base layer to reach the second semiconductor layer; and forming a gate insulating film on the inner wall of the (i) groove; j) viewed including the steps of: a gate insulating film is formed inside the gate electrode of the formed groove, directly below the groove and a semiconductor device for forming thinner than other regions of the film thickness of the intervening layer in the region in the vicinity thereof A manufacturing method is provided.

本発明によれば、コレクタ層とベース層間に正孔を蓄積することによって耐圧を確保しながらオン抵抗を低減できる半導体装置及び半導体装置の製造方法を提供できる。 According to the present invention, it is possible to provide a semiconductor device and a method for manufacturing the semiconductor device that can reduce the on-resistance while ensuring the breakdown voltage by accumulating holes between the collector layer and the base layer.

本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。It is a typical sectional view showing the structure of the semiconductor device concerning the embodiment of the present invention. 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。It is typical process sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention (the 1). 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。It is typical process sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention (the 2). 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。FIG. 9 is a schematic process cross-sectional view for explaining the manufacturing method of the semiconductor device according to the embodiment of the present invention (No. 3). 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。FIG. 10 is a schematic process cross-sectional view for explaining the manufacturing method of the semiconductor device according to the embodiment of the present invention (No. 4). 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。FIG. 10 is a schematic process cross-sectional view for explaining the manufacturing method of the semiconductor device according to the embodiment of the present invention (No. 5). 本発明の実施形態に係る半導体装置の模式的な平面図の例である。It is an example of a schematic plan view of a semiconductor device according to an embodiment of the present invention. 本発明の実施形態に係る半導体装置の模式的な平面図の他の例である。FIG. 10 is another example of a schematic plan view of a semiconductor device according to an embodiment of the present invention. 本発明の実施形態の変形例に係る半導体装置の構造を示す模式的な断面図である。It is typical sectional drawing which shows the structure of the semiconductor device which concerns on the modification of embodiment of this invention. 本発明の実施形態の他の変形例に係る半導体装置の構造を示す模式的な断面図である。It is typical sectional drawing which shows the structure of the semiconductor device which concerns on the other modification of embodiment of this invention. 本発明の実施形態の更に他の変形例に係る半導体装置の構造を示す模式的な断面図である。It is a typical sectional view showing the structure of the semiconductor device concerning the further modification of the embodiment of the present invention. 本発明の実施形態の更に他の変形例に係る半導体装置の構造を示す模式的な断面図である。It is a typical sectional view showing the structure of the semiconductor device concerning the further modification of the embodiment of the present invention. 本発明の実施形態の更に他の変形例に係る半導体装置の構造を示す模式的な断面図である。It is a typical sectional view showing the structure of the semiconductor device concerning the further modification of the embodiment of the present invention. 図１３に示した半導体装置の模式的な平面図の例である。FIG. 14 is an example of a schematic plan view of the semiconductor device illustrated in FIG. 13. 図１４に示した半導体装置のXV−XV方向に沿った模式的な断面図である。It is typical sectional drawing along the XV-XV direction of the semiconductor device shown in FIG. ＩＧＢＴの使用例を示す模式図である。It is a schematic diagram which shows the usage example of IGBT. 本発明の実施形態の更に他の変形例に係る半導体装置の構造を示す模式的な断面図である。It is a typical sectional view showing the structure of the semiconductor device concerning the further modification of the embodiment of the present invention. 本発明の実施形態に係る半導体装置の構成を示す模式的な平面図である。1 is a schematic plan view showing a configuration of a semiconductor device according to an embodiment of the present invention. 本発明の実施形態に係る半導体装置の介在層の配置例を示す模式的な断面図である。It is typical sectional drawing which shows the example of arrangement | positioning of the intervening layer of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の介在層の配置例を示す模式的な断面図である。It is typical sectional drawing which shows the example of arrangement | positioning of the intervening layer of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の結晶欠陥層の配置例を示す模式的な断面図である。It is typical sectional drawing which shows the example of arrangement | positioning of the crystal defect layer of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の結晶欠陥層の配置例を示す模式的な断面図である。It is typical sectional drawing which shows the example of arrangement | positioning of the crystal defect layer of the semiconductor device which concerns on embodiment of this invention. 本発明の他の実施形態に係る半導体装置の構造を示す模式的な断面図である。It is typical sectional drawing which shows the structure of the semiconductor device which concerns on other embodiment of this invention. 本発明の他の実施形態に係る半導体装置の他の構造を示す模式的な断面図である。It is typical sectional drawing which shows the other structure of the semiconductor device which concerns on other embodiment of this invention.

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Next, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the lengths of the respective parts, and the like are different from the actual ones. Therefore, specific dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。 The following embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention includes the shape, structure, arrangement, etc. of components. It is not specified to the following. The embodiment of the present invention can be variously modified within the scope of the claims.

本発明の実施形態に係る半導体装置１は、図１に示すように、第１導電型のコレクタ層１１と、コレクタ層１１上に配置された第２導電型の第１の半導体層１３と、不純物濃度が第１の半導体層１３よりも高く、第１の半導体層１３上に接して配置された第２導電型の介在層１４と、第１の半導体層１３と対向して介在層１４上に配置された、不純物濃度が第１の半導体層１３と同等以下の第２導電型の第２の半導体層１５と、第２の半導体層１５上に接して配置された第１導電型のベース層１６と、ベース層１６の上面の一部に埋め込まれた第２導電型のエミッタ領域１７とを備える。図１に示したように、介在層１４とベース層１６とが離間して配置されている。以下では、第１導電型がＰ型、第２導電型がＮ型として説明する。 As shown in FIG. 1, the semiconductor device 1 according to the embodiment of the present invention includes a first conductivity type collector layer 11, a second conductivity type first semiconductor layer 13 disposed on the collector layer 11, and The second conductive type intervening layer 14 having an impurity concentration higher than that of the first semiconductor layer 13 and disposed in contact with the first semiconductor layer 13, and the intervening layer 14 facing the first semiconductor layer 13 And a second conductivity type second semiconductor layer 15 having an impurity concentration equal to or lower than that of the first semiconductor layer 13 and a first conductivity type base disposed in contact with the second semiconductor layer 15. The layer 16 and the emitter region 17 of the second conductivity type embedded in a part of the upper surface of the base layer 16 are provided. As shown in FIG. 1, the intervening layer 14 and the base layer 16 are spaced apart. In the following description, the first conductivity type is P-type and the second conductivity type is N-type.

なお、後述するように、介在層１４は例えば以下のように形成される。即ち、介在層１４を配置する領域に不純物イオンを注入した後に、第２の半導体層１５を形成する工程又はそれ以後の工程において、不純物イオンが熱拡散されて介在層１４が形成される。このため、介在層１４の不純物濃度は、膜厚方向の両側、即ち第１の半導体層１３に隣接する領域と第２の半導体層１５に隣接する領域よりも、中心領域で高い。例えば、介在層１４の中心領域の不純物濃度は１×１０¹⁴〜１×１０¹⁶（／ｃｍ³）であり、介在層１４の両側の不純物濃度は１×１０¹³〜１×１０¹⁵（／ｃｍ³）である。介在層１４の膜厚は数μｍ程度である。 As will be described later, the intervening layer 14 is formed as follows, for example. That is, after the impurity ions are implanted into the region where the intervening layer 14 is disposed, the intervening layer 14 is formed by thermally diffusing the impurity ions in the step of forming the second semiconductor layer 15 or subsequent steps. For this reason, the impurity concentration of the intervening layer 14 is higher in the central region than both sides in the film thickness direction, that is, the region adjacent to the first semiconductor layer 13 and the region adjacent to the second semiconductor layer 15. For example, the impurity concentration in the central region of the intervening layer 14 is 1 × 10 ¹⁴ to 1 × 10 ¹⁶ (/ cm ³ ), and the impurity concentration on both sides of the intervening layer 14 is 1 × 10 ¹³ to 1 × 10 ¹⁵ (/ cm). ³ ). The thickness of the intervening layer 14 is about several μm.

半導体装置１は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であり、図１に示した例は、トレンチゲート構造である。即ち、エミッタ領域１７の上面から延伸し、少なくともエミッタ領域１７及びベース層１６を貫通する溝が形成され、溝の内壁上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８を介して溝の内部に埋め込まれたゲート電極１９とを備える。つまり、ゲート電極１９は、ゲート絶縁膜１８を介してベース層１６と対向している。ゲート電極１９と対向するベース層１６の表面がチャネル領域２０である。 The semiconductor device 1 is an insulated gate bipolar transistor (IGBT), and the example shown in FIG. 1 has a trench gate structure. That is, a groove extending from the upper surface of the emitter region 17 and penetrating at least the emitter region 17 and the base layer 16 is formed. The gate insulating film 18 disposed on the inner wall of the groove and the groove via the gate insulating film 18 are formed. And a gate electrode 19 embedded therein. That is, the gate electrode 19 faces the base layer 16 with the gate insulating film 18 interposed therebetween. The surface of the base layer 16 facing the gate electrode 19 is a channel region 20.

図１の半導体装置１では、コレクタ層１１と第１の半導体層１３間に、バッファ層１２が配置されている。バッファ層１２が配置された面と対向するコレクタ層１１の面に、コレクタ電極１０が配置されている。また、ゲート電極１９の上面には層間絶縁膜２５が配置され、層間絶縁膜２５上にエミッタ領域１７とベース層１６に接続するエミッタ電極３０が配置されている。 In the semiconductor device 1 of FIG. 1, the buffer layer 12 is disposed between the collector layer 11 and the first semiconductor layer 13. The collector electrode 10 is disposed on the surface of the collector layer 11 that faces the surface on which the buffer layer 12 is disposed. An interlayer insulating film 25 is disposed on the upper surface of the gate electrode 19, and an emitter electrode 30 connected to the emitter region 17 and the base layer 16 is disposed on the interlayer insulating film 25.

半導体装置１の動作について説明する。エミッタ電極３０とコレクタ電極１０間に所定のコレクタ電圧を印加し、エミッタ電極３０とゲート電極１９間に所定のゲート電圧を印加する。例えば、コレクタ電圧は３００Ｖ〜１６００Ｖ程度、ゲート電圧は１０Ｖ〜２０Ｖ程度である。このようにして半導体装置１をオン状態にすると、チャネル領域２０がＰ型からＮ型に反転してチャネルが形成される。形成されたチャネルを通過して、エミッタ電極３０から第２の半導体層１５、介在層１４を経由して電子が第１の半導体層１３に注入される。この注入された電子により、コレクタ層１１と第１の半導体層１３との間が順バイアスされ、コレクタ電極１０からコレクタ層１１、バッファ層１２を経由して正孔（ホール）が第１の半導体層１３、介在層１４、第２の半導体層１５、ベース層１６の順に移動する。更に電流を増やしていくと、コレクタ層１１からの正孔が増加し、ベース層１６の下方に正孔が蓄積される。この結果、伝導度変調によってオン抵抗が低下する。 The operation of the semiconductor device 1 will be described. A predetermined collector voltage is applied between the emitter electrode 30 and the collector electrode 10, and a predetermined gate voltage is applied between the emitter electrode 30 and the gate electrode 19. For example, the collector voltage is about 300V to 1600V, and the gate voltage is about 10V to 20V. When the semiconductor device 1 is turned on in this way, the channel region 20 is inverted from the P-type to the N-type to form a channel. Electrons are injected into the first semiconductor layer 13 from the emitter electrode 30 through the second semiconductor layer 15 and the intervening layer 14 through the formed channel. Due to the injected electrons, the collector layer 11 and the first semiconductor layer 13 are forward-biased, and holes are transferred from the collector electrode 10 via the collector layer 11 and the buffer layer 12 to the first semiconductor. The layer 13, the intermediate layer 14, the second semiconductor layer 15, and the base layer 16 move in this order. As the current is further increased, holes from the collector layer 11 increase and holes are accumulated below the base layer 16. As a result, the on-resistance decreases due to conductivity modulation.

半導体装置１では、第１の半導体層１３とベース層１６との間に、第１の半導体層１３よりも不純物濃度が高い介在層１４が配置されている。このため、コレクタ層１１から移動してきた正孔がベース層１６に流れ込むことが介在層１４によって制限される。そして、介在層１４と第１の半導体層１３との界面近傍の第１の半導体層１３に多くの正孔が蓄積される。その結果、半導体装置１では、コレクタ層１１とベース層１６間のドリフト領域における正孔の濃度が高くなり、オン抵抗が更に低下するという効果を奏する。 In the semiconductor device 1, an intervening layer 14 having an impurity concentration higher than that of the first semiconductor layer 13 is disposed between the first semiconductor layer 13 and the base layer 16. For this reason, the intervening layer 14 restricts the holes that have moved from the collector layer 11 from flowing into the base layer 16. Many holes are accumulated in the first semiconductor layer 13 in the vicinity of the interface between the intervening layer 14 and the first semiconductor layer 13. As a result, the semiconductor device 1 has the effect of increasing the hole concentration in the drift region between the collector layer 11 and the base layer 16 and further reducing the on-resistance.

半導体装置１がオン状態からオフ状態になる場合には、ゲート電圧をエミッタ電圧と同じ接地電位又は逆バイアスとなるように制御してチャネル領域２０を消滅させる。これにより、エミッタ電極３０から第１の半導体層１３への電子の注入が停止し、コレクタ層１１から第１の半導体層１３への正孔の注入も停止する。コレクタ電極１０の電位がエミッタ電極３０よりも高いので、ベース層１６と第２の半導体層１５との界面から空乏層が広がっていくと共に、第１の半導体層１３に蓄積された正孔はエミッタ電極３０に抜けていく。 When the semiconductor device 1 is switched from the on state to the off state, the channel region 20 is extinguished by controlling the gate voltage to be the same ground potential or reverse bias as the emitter voltage. As a result, injection of electrons from the emitter electrode 30 into the first semiconductor layer 13 is stopped, and injection of holes from the collector layer 11 into the first semiconductor layer 13 is also stopped. Since the potential of the collector electrode 10 is higher than that of the emitter electrode 30, the depletion layer spreads from the interface between the base layer 16 and the second semiconductor layer 15, and holes accumulated in the first semiconductor layer 13 become emitters. It goes out to the electrode 30.

半導体装置１では、介在層１４をベース層１６から離間して配置することにより、コレクタ層１１からベース層１６に移動する正孔がベース層１６に到達し難い。このため、介在層１４と第１の半導体層１３との界面近傍における正孔の蓄積効果を高めることができる。 In the semiconductor device 1, by disposing the intervening layer 14 away from the base layer 16, holes moving from the collector layer 11 to the base layer 16 do not easily reach the base layer 16. For this reason, the effect of accumulating holes in the vicinity of the interface between the intervening layer 14 and the first semiconductor layer 13 can be enhanced.

また、ゲート電極１９が埋め込まれた溝の底部付近の第２の半導体層１５の領域はコレクタ層１１から移動する正孔が蓄積しやすい。このため、介在層１４をベース層１６と離間して配置することにより、介在層１４と第１の半導体層１３との界面近傍、及び溝の底部近傍といったように、複数の場所で正孔を蓄積することができる。その結果、よりオン抵抗を低減することができる。 Also, holes moving from the collector layer 11 are likely to accumulate in the region of the second semiconductor layer 15 near the bottom of the trench in which the gate electrode 19 is embedded. For this reason, by disposing the intervening layer 14 away from the base layer 16, holes are formed at a plurality of locations such as near the interface between the intervening layer 14 and the first semiconductor layer 13 and near the bottom of the groove. Can be accumulated. As a result, the on-resistance can be further reduced.

なお、一般的に、トレンチゲート構造のＩＧＢＴでは、空乏層が溝の底部よりも下まで広がると、溝の底部の角部が耐圧的に弱い箇所である。しかし、半導体装置１では、介在層１４の上面が、溝の底部よりも下方に位置している。つまり、介在層１４よりも不純物濃度の低い第２の半導体層１５内に溝の底部が位置しており、介在層１４内に溝の底部が位置している場合よりも、溝の底部近傍の空乏層が広がりやすい。このため、ゲート絶縁膜１８の破壊が抑制され、耐圧を向上することができる。 In general, in an IGBT having a trench gate structure, when the depletion layer extends below the bottom of the trench, the corner portion of the bottom of the trench is a portion that is weak in pressure resistance. However, in the semiconductor device 1, the upper surface of the intervening layer 14 is located below the bottom of the groove. That is, the bottom of the groove is located in the second semiconductor layer 15 having a lower impurity concentration than the intervening layer 14, and is closer to the bottom of the groove than when the bottom of the groove is located in the intervening layer 14. The depletion layer tends to spread. For this reason, the breakdown of the gate insulating film 18 is suppressed, and the breakdown voltage can be improved.

以上に説明したように、本発明の実施形態に係る半導体装置１では、隣接する第１の半導体層１３よりも不純物濃度が高い介在層１４が、ベース層１６と離間して配置されている。このため、介在層１４が障壁となってコレクタ層１１から移動した正孔がベース層１６に到達し難くなり、介在層１４と第１の半導体層１３との界面近傍に正孔が蓄積しやすい。その結果、耐圧の低下を抑制しつつ、オン抵抗を低減できる。したがって、半導体装置１によれば、コレクタ層１１とベース層１６間に正孔を蓄積することによってオン抵抗を低減できる半導体装置を実現できる。 As described above, in the semiconductor device 1 according to the embodiment of the present invention, the intervening layer 14 having an impurity concentration higher than that of the adjacent first semiconductor layer 13 is disposed apart from the base layer 16. For this reason, the intervening layer 14 becomes a barrier, so that holes moved from the collector layer 11 do not easily reach the base layer 16, and holes are likely to accumulate near the interface between the intervening layer 14 and the first semiconductor layer 13. . As a result, the on-resistance can be reduced while suppressing a decrease in breakdown voltage. Therefore, according to the semiconductor device 1, it is possible to realize a semiconductor device that can reduce the on-resistance by accumulating holes between the collector layer 11 and the base layer 16.

図２〜図６を用いて、本発明の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。 A method of manufacturing the semiconductor device 1 according to the embodiment of the present invention will be described with reference to FIGS. In addition, the manufacturing method described below is an example, and it is needless to say that it can be realized by various other manufacturing methods including this modified example.

図２に示すように、ｐ⁺型のシリコン基板などのコレクタ層１１上に、ｎ⁺型のバッファ層１２とｎ^-型の第１の半導体層１３をエピタキシャル成長により、順次形成する。 As shown in FIG. 2, an n ⁺ -type buffer layer 12 and an n ⁻ -type first semiconductor layer 13 are sequentially formed on a collector layer 11 such as a p ⁺ -type silicon substrate by epitaxial growth.

第１の半導体層１３の上面の一部に選択的にＮ型不純物をイオン注入する。具体的には、後述する活性部（セル領域）の外周側と活性部の角部を除いて、活性部となる領域のほぼ全面にＮ型不純物をイオン注入する。その後、ｎ^-型の第２の半導体層１５を第１の半導体層１３上に積層する。第２の半導体層１５及び／又はその後の層を形成する熱処理時の熱拡散によって、図３に示すように、ｎ⁺型の介在層１４が形成される。介在層１４の不純物源としては、比較的高速移動の不純物源としてのリン（Ｐ）を使用してもよいし、比較的低速移動の不純物源としてのヒ素（Ａｓ）を使用してもよい。ヒ素を不純物源とした場合には、膜厚が薄くて高不純物濃度の介在層１４を形成できる。或いは、リンとヒ素の両方を不純物源とする２重拡散によって介在層１４を形成してもよい。 N-type impurities are selectively ion-implanted into a part of the upper surface of the first semiconductor layer 13. Specifically, an N-type impurity is ion-implanted into almost the entire surface of the active portion except for the outer peripheral side of the active portion (cell region) described later and the corners of the active portion. Thereafter, the n ⁻ -type second semiconductor layer 15 is stacked on the first semiconductor layer 13. As shown in FIG. 3, an n ⁺ -type intervening layer 14 is formed by thermal diffusion during the heat treatment for forming the second semiconductor layer 15 and / or the subsequent layers. As the impurity source of the intervening layer 14, phosphorus (P) as a relatively fast moving impurity source may be used, or arsenic (As) as a relatively slow moving impurity source may be used. When arsenic is used as the impurity source, the intervening layer 14 having a thin film thickness and a high impurity concentration can be formed. Alternatively, the intervening layer 14 may be formed by double diffusion using both phosphorus and arsenic as impurity sources.

図４に示すように、第２の半導体層１５上にＰ型のベース層１６を形成する。例えば、エピタキシャル成長法、又はイオン注入法と拡散を用いて、ベース層１６が形成される。次いで、図５に示すように、ベース層１６の上面の一部に、例えばイオン注入法と拡散を用いてｎ⁺型のエミッタ領域１７を形成する。 As shown in FIG. 4, a P-type base layer 16 is formed on the second semiconductor layer 15. For example, the base layer 16 is formed using an epitaxial growth method or an ion implantation method and diffusion. Next, as shown in FIG. 5, an n ⁺ -type emitter region 17 is formed on a part of the upper surface of the base layer 16 by using, for example, an ion implantation method and diffusion.

フォトリソグラフィ技術とエッチング技術を用いて、エミッタ領域１７上に開口部を有するマスクを用いて、エミッタ領域１７とベース層１６を貫通して、第２の半導体層１５に到達する溝を形成する。そして、溝の内壁にゲート絶縁膜１８を形成する。例えば、酸化シリコン（ＳｉＯ₂）膜を熱酸化法で形成する。その後、不純物を添加したポリシリコン膜を溝の内部に埋め込む。その後、化学機械研磨（ＣＭＰ）などの研磨工程によって、図６に示すようにベース層１６の表面を平坦化してゲート電極１９を形成する。 A trench reaching the second semiconductor layer 15 through the emitter region 17 and the base layer 16 is formed using a mask having an opening on the emitter region 17 by using a photolithography technique and an etching technique. Then, a gate insulating film 18 is formed on the inner wall of the trench. For example, a silicon oxide (SiO ₂ ) film is formed by a thermal oxidation method. Thereafter, a polysilicon film to which impurities are added is embedded in the trench. Thereafter, the surface of the base layer 16 is planarized by a polishing process such as chemical mechanical polishing (CMP) to form the gate electrode 19 as shown in FIG.

ゲート電極１９上に層間絶縁膜２５を形成した後、エミッタ領域１７とベース層１６に接続するエミッタ電極３０を層間絶縁膜２５上に形成する。そして、コレクタ層１１の裏面にコレクタ電極１０を形成することにより、図１に示した半導体装置１が完成する。 After forming the interlayer insulating film 25 on the gate electrode 19, the emitter electrode 30 connected to the emitter region 17 and the base layer 16 is formed on the interlayer insulating film 25. Then, by forming the collector electrode 10 on the back surface of the collector layer 11, the semiconductor device 1 shown in FIG. 1 is completed.

上記では、第２の半導体層１５の形成と同時に介在層１４を形成する方法を説明した。しかし、第２の半導体層１５を形成する工程よりも後の工程で、第１の半導体層１３にイオン注入された不純物を拡散させて第１の半導体層１３と第２の半導体層１５の間に介在層１４を形成してもよい。 The method for forming the intervening layer 14 simultaneously with the formation of the second semiconductor layer 15 has been described above. However, an impurity ion-implanted into the first semiconductor layer 13 is diffused in a step after the step of forming the second semiconductor layer 15 so that the gap between the first semiconductor layer 13 and the second semiconductor layer 15 is increased. The intervening layer 14 may be formed on the substrate.

また、既存の埋め込み層の形成方法や、エピタキシャル成長法、プロトンのドナー化の方法を用いて、介在層１４を形成してもよい。例えば、エミッタ電極３０を形成した後、コレクタ電極１０を形成する前にプロトンを打ち込み、ドナー化することで介在層１４を形成する。 Further, the intervening layer 14 may be formed by using an existing buried layer forming method, an epitaxial growth method, or a proton donor method. For example, after the emitter electrode 30 is formed, before the collector electrode 10 is formed, protons are implanted to form a donor layer 14 by forming a donor.

半導体装置１では、介在層１４を第１の半導体層１３と第２の半導体層１５間の埋め込み層として形成する。これに対し、特許文献１で示すように、介在層１４を、ベース領域をイオン注入で形成する主面と同じ半導体基板の上面にイオン注入した直後にドライブ拡散することで形成する方法がある。しかし、介在層１４をベース領域を形成する主面と同じ主面にイオン注入して形成する方法では、不純物濃度分布が半導体基板の膜厚方向に正規分布となり、半導体基板の上面側の不純物濃度が高く、膜厚方向に不純物濃度が低くなっていく。介在層１４がこのような不純物濃度分布を有し、ベース層側の不純物濃度が高く、コレクタ層側の不純物密度が低い場合には、介在層１４の底部と第１の半導体層１３の上部との不純物濃度の差が小さく、半導体装置１がオン状態の時にコレクタ層１１から移動してきた正孔を介在層１４と第１の半導体層１３との界面近傍に蓄積する効果が十分に発揮されない。その結果、オン抵抗の低下は不十分である。 In the semiconductor device 1, the intervening layer 14 is formed as a buried layer between the first semiconductor layer 13 and the second semiconductor layer 15. On the other hand, as shown in Patent Document 1, there is a method in which the intervening layer 14 is formed by drive diffusion immediately after ion implantation on the upper surface of the same semiconductor substrate as the main surface where the base region is formed by ion implantation. However, in the method in which the intervening layer 14 is formed by ion implantation into the same main surface as the base region, the impurity concentration distribution becomes a normal distribution in the film thickness direction of the semiconductor substrate, and the impurity concentration on the upper surface side of the semiconductor substrate Is high and the impurity concentration decreases in the film thickness direction. When the intervening layer 14 has such an impurity concentration distribution, the impurity concentration on the base layer side is high, and the impurity density on the collector layer side is low, the bottom of the intervening layer 14 and the top of the first semiconductor layer 13 Thus, the effect of accumulating holes moved from the collector layer 11 in the vicinity of the interface between the intervening layer 14 and the first semiconductor layer 13 when the semiconductor device 1 is in the on state is not sufficiently exhibited. As a result, the decrease in on-resistance is insufficient.

また、特許文献１に記載の方法で正孔の蓄積量を多くするために介在層１４の底部のＮ型不純物濃度を高くするためには、介在層１４を形成した段階で半導体基板の上面の不純物濃度を高くする必要がある。このため、後工程のＰ型のベース層１６を形成する際に、半導体基板上面側のベース層１６を形成する領域がＰ型に反転し難く、良好なデバイス特性が得られないおそれがある。 In order to increase the N-type impurity concentration at the bottom of the intervening layer 14 in order to increase the amount of accumulated holes by the method described in Patent Document 1, the upper surface of the semiconductor substrate is formed at the stage where the intervening layer 14 is formed. It is necessary to increase the impurity concentration. For this reason, when forming the P-type base layer 16 in a later step, the region for forming the base layer 16 on the upper surface side of the semiconductor substrate is unlikely to be inverted to the P-type, and good device characteristics may not be obtained.

しかし、上記に説明したように半導体装置１では、埋め込み層として形成するのと同様な方法により介在層１４が形成される。このため、ベース領域をイオン注入で形成する主面と同じ半導体基板の上面からイオン注入により介在層１４を形成する場合と比べて、介在層１４の不純物濃度を高く設定し、更に良好なデバイス特性が得られるようにベース層１６の不純物濃度を決定することができる。 However, as described above, in the semiconductor device 1, the intervening layer 14 is formed by the same method as that for forming the buried layer. For this reason, compared with the case where the intervening layer 14 is formed by ion implantation from the upper surface of the same semiconductor substrate as the main surface where the base region is formed by ion implantation, the impurity concentration of the intervening layer 14 is set higher, and further device characteristics are improved. Therefore, the impurity concentration of the base layer 16 can be determined.

半導体装置１を上方から見た例を図７に示す。図７では、エミッタ電極３０及び層間絶縁膜２５の図示を省略している（以下の平面図において同様。）。図１は図７のI−I方向に沿った断面図である。図７に示すように、一般的にベース層１６とエミッタ領域１７は、ゲート電極１９が埋め込まれた溝に沿って形成されている。介在層１４は、活性領域が形成されるセル領域の外周側と外周の角部を除く全面に形成される。 An example of the semiconductor device 1 viewed from above is shown in FIG. In FIG. 7, the emitter electrode 30 and the interlayer insulating film 25 are not shown (the same applies to the following plan views). FIG. 1 is a cross-sectional view taken along the direction I-I in FIG. As shown in FIG. 7, the base layer 16 and the emitter region 17 are generally formed along a groove in which the gate electrode 19 is embedded. The intervening layer 14 is formed on the entire surface excluding the outer peripheral side of the cell region where the active region is formed and the corners of the outer periphery.

また、図８の平面図に示すように、半導体装置１を上面から見て、溝の延伸方向に沿ってベース層１６とエミッタ領域１７が交互に配置されていてもよい。
＜変形例＞
図１に示した半導体装置１は、バッファ層１２がコレクタ層１１と第１の半導体層１３間に配置されている。しかし、図９に示すように、バッファ層１２は配置しなくてもよい。 Further, as shown in the plan view of FIG. 8, when the semiconductor device 1 is viewed from the top, the base layers 16 and the emitter regions 17 may be alternately arranged along the extending direction of the grooves.
<Modification>
In the semiconductor device 1 shown in FIG. 1, the buffer layer 12 is disposed between the collector layer 11 and the first semiconductor layer 13. However, as shown in FIG. 9, the buffer layer 12 may not be arranged.

ただし、バッファ層１２を配置することにより、コレクタ層１１から第１の半導体層１３に正孔が移動することを、ある程度制御することができる。つまり、介在層１４との界面近傍で第１の半導体層１３に蓄積される正孔の量を調整することができる。更に、バッファ層１２を配置することによって、半導体装置１のゲート・エミッタ間に接地電位又は逆バイアスが印加されて空乏層が生じたときに、空乏層がバッファ層１２を超えてコレクタ層１１に達することを防止することができる。 However, by arranging the buffer layer 12, it is possible to control to some extent the movement of holes from the collector layer 11 to the first semiconductor layer 13. That is, the amount of holes accumulated in the first semiconductor layer 13 in the vicinity of the interface with the intervening layer 14 can be adjusted. Further, by disposing the buffer layer 12, when a ground potential or a reverse bias is applied between the gate and the emitter of the semiconductor device 1 to generate a depletion layer, the depletion layer exceeds the buffer layer 12 and becomes the collector layer 11. Can be prevented.

また、図１では、ゲート電極１９が埋め込まれた溝の底部よりも介在層１４の上面が下方に位置する例を示した。しかし、図１０に示すように、底部が介在層１４に達するように溝を形成することもできる。ただし、既に述べたように、ゲート絶縁膜１８の破壊を抑制し、半導体装置１の耐圧を向上させるためには、介在層１４の上面が溝の底部よりも下方に位置するほうが好ましい。 Further, FIG. 1 shows an example in which the upper surface of the intervening layer 14 is located below the bottom of the groove in which the gate electrode 19 is embedded. However, as shown in FIG. 10, the groove may be formed so that the bottom reaches the intervening layer 14. However, as described above, in order to suppress the breakdown of the gate insulating film 18 and improve the breakdown voltage of the semiconductor device 1, it is preferable that the upper surface of the intervening layer 14 is positioned below the bottom of the groove.

図１１に示すように、第１の半導体層１３とベース層１６との間に、複数の介在層１４が膜厚方向に沿って互いに離間して配置されていてもよい。介在層１４同士間には、第２導電型の中間半導体層１５ａが配置されている。中間半導体層１５ａの不純物濃度は、第１の半導体層１３と同等以下であり、例えば第２の半導体層１５と同等の不純物濃度である。 As shown in FIG. 11, a plurality of intervening layers 14 may be arranged apart from each other along the film thickness direction between the first semiconductor layer 13 and the base layer 16. Between the intervening layers 14, a second conductivity type intermediate semiconductor layer 15 a is disposed. The impurity concentration of the intermediate semiconductor layer 15 a is equal to or lower than that of the first semiconductor layer 13, for example, the impurity concentration is equal to that of the second semiconductor layer 15.

このため、図１１に示した半導体装置１では、膜厚方向に沿って介在層１４と介在層１４よりも不純物濃度の低い中間半導体層１５ａが交互に配置されることになり、コレクタ層１１から移動してきた正孔が蓄積される場所が増える。このため、耐圧の低下を抑制しながら、よりオン抵抗を低くすることができる。 For this reason, in the semiconductor device 1 shown in FIG. 11, the intervening layers 14 and the intermediate semiconductor layers 15 a having a lower impurity concentration than the intervening layers 14 are alternately arranged along the film thickness direction. The number of places where the transferred holes are accumulated increases. For this reason, it is possible to further reduce the on-resistance while suppressing a decrease in breakdown voltage.

介在層１４を複数配置する場合には、ベース層１６に近い側の中間半導体層１５ａほど不純物濃度を低くする。又は、コレクタ層１１に近い側の介在層１４ほど不純物濃度を高くすることが好ましい。これにより、バッファ層１２におけるベース層１６との界面からの空乏層が良好に広がる。その結果、耐圧が高く、且つ、オン抵抗をより低くすることができる。 In the case where a plurality of intervening layers 14 are arranged, the impurity concentration of the intermediate semiconductor layer 15a closer to the base layer 16 is lowered. Alternatively, it is preferable that the intermediate layer 14 closer to the collector layer 11 has a higher impurity concentration. Thereby, the depletion layer from the interface with the base layer 16 in the buffer layer 12 spreads well. As a result, the withstand voltage is high and the on-resistance can be further reduced.

介在層１４は、ベース層１６のエミッタ領域１７で挟まれた領域の直下に少なくとも配置する。この領域を通過することが、コレクタ層１１からエミッタ電極３０へと移動する正孔の移動距離が最短なためである。このため、図１２に示すように、ゲート電極１９が埋め込まれた溝の直下及びその近傍の領域での介在層１４の膜厚を、上記ベース層１６のエミッタ領域１７で挟まれた領域直下よりも薄くしてもよい。或いは、図１３に示すように、溝の直下及びその近傍には介在層１４が配置しなくてもよい。 The intervening layer 14 is disposed at least immediately below a region sandwiched between the emitter regions 17 of the base layer 16. This is because the movement distance of holes moving from the collector layer 11 to the emitter electrode 30 is the shortest when passing through this region. Therefore, as shown in FIG. 12, the thickness of the intervening layer 14 in the region immediately below and in the vicinity of the groove in which the gate electrode 19 is buried is set to be lower than that immediately below the region sandwiched by the emitter region 17 of the base layer 16. Can also be made thinner. Alternatively, as illustrated in FIG. 13, the intervening layer 14 may not be disposed immediately below the groove and in the vicinity thereof.

溝近傍に広がる空乏層は溝から近く耐圧の弱い部分である。しかし、その近傍において介在層１４の膜厚を薄くしたり、介在層１４を配置しないことによって、溝直下及びその近傍において空乏層がより広がり易くなり、耐圧の低下を抑制できる。このとき、正孔の移動距離が最短であるエミッタ領域１７で挟まれた領域直下に介在層１４が配置されていることにより、正孔の蓄積効果を得ることができる。 The depletion layer extending in the vicinity of the groove is a portion near the groove and having a weak withstand voltage. However, by reducing the thickness of the intervening layer 14 in the vicinity thereof or not disposing the intervening layer 14, the depletion layer is more easily spread directly under the groove and in the vicinity thereof, and a decrease in breakdown voltage can be suppressed. At this time, since the intervening layer 14 is disposed immediately below the region sandwiched between the emitter regions 17 having the shortest moving distance of holes, an effect of accumulating holes can be obtained.

なお、溝の延伸方向に沿ってベース層１６とエミッタ領域１７が交互に配置されている場合には、図１４に示すように半導体装置１を上面から見て、介在層１４の外縁が少なくともエミッタ電極３０と接するベース層１６の部分の外縁を取り囲むように、介在層１４が形成されることが好ましい。つまり、エミッタ電極３０と接しているベース層１６の部分よりも介在層１４が広く形成されていることが、介在層１４と第１の半導体層１３との界面近傍に正孔を蓄積する点で好ましい。 When the base layer 16 and the emitter region 17 are alternately arranged along the extending direction of the groove, the outer edge of the intervening layer 14 is at least the emitter when the semiconductor device 1 is viewed from above as shown in FIG. The intervening layer 14 is preferably formed so as to surround the outer edge of the portion of the base layer 16 in contact with the electrode 30. That is, the fact that the intervening layer 14 is formed wider than the portion of the base layer 16 in contact with the emitter electrode 30 is that holes are accumulated near the interface between the intervening layer 14 and the first semiconductor layer 13. preferable.

図１３は図１４のXIII−XIII方向に沿った断面図であり、図１４のXIV−XIV方向に沿った断面図を図１５に示す。なお、セル領域の外周側とセル領域の角部と外周領域を除く全面に介在層１４を形成することが更に好ましい。 13 is a cross-sectional view along the XIII-XIII direction of FIG. 14, and FIG. 15 shows a cross-sectional view along the XIV-XIV direction of FIG. It is more preferable to form the intervening layer 14 on the entire outer surface of the cell region excluding the outer peripheral side, the corners of the cell region, and the outer peripheral region.

図１６に示すように、ＩＧＢＴ１００は回生ダイオード２００と並列接続されて使用されることが多い。このとき、ＩＧＢＴ１００のエミッタ電極３０と回生ダイオード２００のＰ型半導体が電気的に接続され、ＩＧＢＴ１００のコレクタ電極１０と回生ダイオード２００のＮ型半導体が電気的に接続される。 As shown in FIG. 16, the IGBT 100 is often used in parallel with the regenerative diode 200. At this time, the emitter electrode 30 of the IGBT 100 and the P-type semiconductor of the regenerative diode 200 are electrically connected, and the collector electrode 10 of the IGBT 100 and the N-type semiconductor of the regenerative diode 200 are electrically connected.

しかし、図１７に示すように、コレクタ層１１の一部を膜厚方向に貫通する第２導電型領域１１０を配置することにより、半導体装置１の外部に回生ダイオードを接続する必要がなくなる。このとき、第２導電型領域１１０は、エミッタ領域１７間の直下に配置することが好ましい。また、バッファ層１２は配置しない。 However, as shown in FIG. 17, it is not necessary to connect a regenerative diode outside the semiconductor device 1 by disposing the second conductivity type region 110 penetrating a part of the collector layer 11 in the film thickness direction. At this time, the second conductivity type region 110 is preferably disposed immediately below the emitter region 17. Further, the buffer layer 12 is not disposed.

図１７に示した半導体装置１では、第２導電型領域１１０、第１の半導体層１３、介在層１４及び第２の半導体層１５が連続するＮ型領域であり、このＮ型領域と接するＰ型のベース層１６とによってダイオードが形成される。つまり、図１７に示した半導体装置１は回生ダイオードを内蔵した構成であり、回生ダイオードを外付けする必要がない。これにより、ＩＧＢＴと回生ダイオードを並列したデバイスを１チップ化することができる。 In the semiconductor device 1 shown in FIG. 17, the second conductivity type region 110, the first semiconductor layer 13, the intervening layer 14, and the second semiconductor layer 15 are continuous N-type regions, and P in contact with the N-type regions. A diode is formed by the base layer 16 of the mold. That is, the semiconductor device 1 shown in FIG. 17 has a configuration in which a regenerative diode is incorporated, and it is not necessary to attach a regenerative diode externally. Thereby, a device in which an IGBT and a regenerative diode are arranged in parallel can be made into one chip.

図１８は、複数のＩＧＢＴが配置された半導体装置１の平面図であり、図１８のI−I方向に沿った断面図が図１である。図１８に実線で示した１８０はゲート電極１９が埋め込まれた溝（以下において、「ゲート溝」という。）の位置を示し、１９０はゲートパッド電極である。ゲート溝１８０は、既に説明したように、内壁にゲート絶縁膜１８が形成され、内部をゲート電極１９となる導電体で埋め込んだ構造である。図１８の破線１４０は、介在層１４の外縁を示す。 FIG. 18 is a plan view of the semiconductor device 1 in which a plurality of IGBTs are arranged, and FIG. 1 is a cross-sectional view along the II direction of FIG. In FIG. 18, a solid line 180 indicates the position of a groove (hereinafter referred to as a “gate groove”) in which the gate electrode 19 is embedded, and 190 is a gate pad electrode. As described above, the gate trench 180 has a structure in which the gate insulating film 18 is formed on the inner wall and the inside is filled with a conductor serving as the gate electrode 19. A broken line 140 in FIG. 18 indicates the outer edge of the intervening layer 14.

図１８に示すように複数のゲート溝１８０が平行に配置され、ゲート溝１８０の各端部は、ゲート溝１８０の延伸方向と垂直に延伸する接続溝１８１と接続している。更に、ゲート溝１８０と平行に延伸する接続溝１８１が、最外周のゲート溝１８０とチップ外縁との間に配置され、ゲート溝１８０と平行な接続溝１８１と垂直な接続溝１８１とは互いの端部で接続されている。つまり、導電体が埋め込まれた接続溝１８１がセル領域を囲むように形成されている。なお、接続溝１８１内の導電体とゲート溝１８０内の導電体とは接続している。接続溝１８１はセル領域のゲート溝１８０と同じ形成工程で形成され、ゲート溝１８０と同じ幅・同じ深さで形成されてもよい。しかし、ゲートバスラインと接続溝１８１を接続するための領域を接続溝１８１の上面に確保するために、接続溝１８１の幅をゲート溝１８０の幅よりも広くしてもよい。接続溝１８１の周囲にはゲート溝１８０とは異なり、誤動作を防止するためにエミッタ領域１７が配置されないことが好ましいが、接続溝１８１の上方側壁にエミッタ領域１７が配置されていてもよい。ゲートパッド電極１９０の下にはゲート溝１８０及び接続溝１８１は配置されない。 As shown in FIG. 18, a plurality of gate grooves 180 are arranged in parallel, and each end of the gate groove 180 is connected to a connection groove 181 extending perpendicular to the extending direction of the gate groove 180. Further, a connection groove 181 extending parallel to the gate groove 180 is disposed between the outermost gate groove 180 and the outer edge of the chip, and the connection groove 181 parallel to the gate groove 180 and the vertical connection groove 181 are mutually connected. Connected at the end. That is, the connection groove 181 in which the conductor is embedded is formed so as to surround the cell region. Note that the conductor in the connection groove 181 and the conductor in the gate groove 180 are connected. The connection groove 181 is formed in the same formation process as the gate groove 180 in the cell region, and may be formed with the same width and depth as the gate groove 180. However, the width of the connection groove 181 may be wider than the width of the gate groove 180 in order to secure a region for connecting the gate bus line and the connection groove 181 on the upper surface of the connection groove 181. Unlike the gate groove 180, the emitter region 17 is preferably not disposed around the connection groove 181 in order to prevent malfunction, but the emitter region 17 may be disposed on the upper side wall of the connection groove 181. The gate groove 180 and the connection groove 181 are not disposed under the gate pad electrode 190.

図１８に示すように、上面から見て、介在層１４は接続溝１８１よりも内側に形成されている。つまり、半導体装置１の角部に対応する介在層１４の領域において、ゲート溝１８０と垂直な方向に関して、少なくとも接続溝１８１よりも内側に介在層１４が配置されている。そして、ゲート溝１８０に平行な方向に関しても、ゲート溝１８０と垂直な方向におけるチップ外縁から介在層１４の外縁までの距離と少なくとも同じ距離だけチップ外縁から離れて、接続溝１８１よりも内側に介在層１４の外縁が配置されている。つまり、チップの角部から２^1/2×｛（チップ端から接続溝１８１までの距離）＋（接続溝１８１から内側に入っている距離）＋（ゲート溝１８０のα本の溝間隔）｝の距離には、介在層１４が形成されていない。ここで、αは介在層１４の外縁よりも外側に配置されたゲート溝１８０の数であり、αは１以上である。 As shown in FIG. 18, the intervening layer 14 is formed inside the connection groove 181 when viewed from above. That is, in the region of the intervening layer 14 corresponding to the corner of the semiconductor device 1, the intervening layer 14 is disposed at least inside the connection groove 181 in the direction perpendicular to the gate groove 180. Also in the direction parallel to the gate groove 180, it is separated from the chip outer edge by at least the same distance as the distance from the chip outer edge to the outer edge of the intervening layer 14 in the direction perpendicular to the gate groove 180, and is interposed inside the connection groove 181. The outer edge of the layer 14 is arranged. That is, 2 ^1/2 × {(distance from chip end to connecting groove 181) + (distance entering inside from connecting groove 181) + (α groove interval of gate groove 180)} from the corner of the chip} The intervening layer 14 is not formed at this distance. Here, α is the number of gate grooves 180 arranged outside the outer edge of the intervening layer 14, and α is 1 or more.

介在層１４を有する半導体装置１の外周構造を示す断面図を図１９に示す。図１９は、図１８のXIX−XIX方向に沿った断面図である。介在層１４は、既に述べたように、接続溝１８１よりセル領域１０１の中心側（チップの内側）に形成されており、接続溝１８１の下方及び接続溝１８１より外側の外周領域１０２には介在層１４が形成されておらず、第１の半導体層１３と第２の半導体層１５が接している。 FIG. 19 is a cross-sectional view showing the outer peripheral structure of the semiconductor device 1 having the intervening layer 14. 19 is a cross-sectional view taken along the XIX-XIX direction of FIG. As described above, the intervening layer 14 is formed on the center side of the cell region 101 (inside the chip) from the connection groove 181, and is interposed in the outer peripheral region 102 below the connection groove 181 and outside the connection groove 181. The layer 14 is not formed, and the first semiconductor layer 13 and the second semiconductor layer 15 are in contact with each other.

セル領域１０１のゲート溝１８０間の距離は３μｍ〜５μｍ程度である。耐圧を確保するために外周領域１０２の幅は７０μｍ〜８０μｍ程度が必要である。このため、外周領域１０２の幅は、セル領域１０１におけるゲート溝１８０間の距離の１０倍以上を必要とする。 The distance between the gate grooves 180 in the cell region 101 is about 3 μm to 5 μm. In order to ensure a breakdown voltage, the width of the outer peripheral region 102 needs to be about 70 μm to 80 μm. For this reason, the width of the outer peripheral region 102 needs to be 10 times or more the distance between the gate grooves 180 in the cell region 101.

セル領域１０１でのベース層１６のゲート溝１８０間の領域はエミッタ領域１７及びベース層１６と電気的に接続している。このため、半導体装置１がオフしてＰ型のベース層１６とＮ型の第２の半導体層１５との界面から空乏層が広がった際に、セル領域１０１において第１の半導体層１３と介在層１４との界面近傍に蓄積された正孔は、ベース層１６に接触するエミッタ電極３０へと比較的容易に移動することができる。しかし、外周領域１０２はセル領域１０１でのゲート溝１８０間の間隔よりも十分長く、且つ正孔の移動先であるエミッタ電極３０とベース層１６が接触した領域までの距離がセル領域１０１に比べてかなり長い。このため、もし外周領域１０２に介在層１４が存在すると、オン時に第１の半導体層１３と介在層１４との界面近傍に蓄積された正孔が、オフ時に近くのエミッタ電極３０に到達することは比較的困難である。その結果、外周領域１０２に残存する正孔によって誤動作や耐圧の低下を招いてしまう。したがって、接続溝１８１の外周側まで延びているベース層１６はエミッタ電極３０と接続溝１８１より外側の外周領域１０２でも電気的に接続していることが好ましく、更に接続溝１８１を含む領域よりも外側に介在層１４を形成しないことが好ましい。 A region between the gate grooves 180 of the base layer 16 in the cell region 101 is electrically connected to the emitter region 17 and the base layer 16. For this reason, when the semiconductor device 1 is turned off and a depletion layer spreads from the interface between the P-type base layer 16 and the N-type second semiconductor layer 15, the first semiconductor layer 13 and the intervening layer are interposed in the cell region 101. Holes accumulated near the interface with the layer 14 can move relatively easily to the emitter electrode 30 in contact with the base layer 16. However, the outer peripheral region 102 is sufficiently longer than the interval between the gate grooves 180 in the cell region 101, and the distance to the region where the emitter electrode 30, which is a hole movement destination, and the base layer 16 are in contact with each other is smaller than that of the cell region 101. Pretty long. For this reason, if the intervening layer 14 is present in the outer peripheral region 102, holes accumulated near the interface between the first semiconductor layer 13 and the intervening layer 14 when turned on reach the nearby emitter electrode 30 when turned off. Is relatively difficult. As a result, the remaining holes in the outer peripheral region 102 cause malfunction and a breakdown voltage. Accordingly, the base layer 16 extending to the outer peripheral side of the connection groove 181 is preferably electrically connected to the emitter electrode 30 also in the outer peripheral region 102 outside the connection groove 181, and moreover than the region including the connection groove 181. It is preferable not to form the intervening layer 14 on the outside.

図１９は、ベース層１６に接続したＰ型のリサーフ領域１６１が、外周領域１０２に配置された構造を示した。リサーフ領域１６１の不純物濃度は１×１０¹⁴〜５×１０¹⁵（／ｃｍ³）程度であり、ベース層１６の不純物濃度である１×１０¹⁷〜１×１０¹⁸（／ｃｍ³）よりも低い。なお、リサーフ領域１６１の他に、ベース層１６よりも深く上面の不純物濃度が５×１０¹⁷〜５×１０¹⁸（／ｃｍ³）のフィールド・リミッティング・リング（Field Limiting Ring：ＦＬＲ）や周知のフィールドプレートを外周領域１０２に設けてもよい。なお、リサーフ領域１６１、ＦＬＲ及びフィールドプレートのいずれかを組み合わせてもよい。 FIG. 19 shows a structure in which a P-type RESURF region 161 connected to the base layer 16 is arranged in the outer peripheral region 102. The impurity concentration of the RESURF region 161 is about 1 × 10 ^{14 to} 5 × 10 ¹⁵ (/ cm ³ ), which is lower than the impurity concentration of the base layer 16, which is 1 × 10 ¹⁷ to 1 × 10 ¹⁸ (/ cm ³ ). . In addition to the RESURF region 161, a field limiting ring (FLR) deeper than the base layer 16 and having an impurity concentration on the upper surface of 5 × 10 ^{17 to} 5 × 10 ¹⁸ (/ cm ³ ) or well-known The field plate may be provided in the outer peripheral region 102. Note that any one of the RESURF region 161, the FLR, and the field plate may be combined.

図１９に示した例では、半導体基板の端部にＮ型のチャネルストッパ領域１６２が形成されている。チャネルストッパ領域１６２の上面の不純物濃度は第２の半導体層１５の不純物濃度よりも高く、例えば２×１０¹⁶（／ｃｍ³）である。チャネルストッパ領域１６２は、その幅がゲート溝１８０の間隔よりも広く且つベース層１６よりも深くまで形成されていることが好ましい。チャネルストッパ領域１６２と第２の半導体層１５との界面近傍で空乏層が曲げられるが、チャネルストッパ領域１６２がゲート溝１８０の間隔よりも広く且つベース層１６よりも深くまで形成されている場合には、ダイシングラインである半導体基板側面に空乏層が達することはなく、外周領域１０２の耐圧を十分確保することができる。チャネルストッパ領域１６２上には、コレクタ電極１０と電気的に接続されたチャネルストッパ電極１６３が配置されている。 In the example shown in FIG. 19, an N-type channel stopper region 162 is formed at the end of the semiconductor substrate. The impurity concentration of the upper surface of the channel stopper region 162 is higher than the impurity concentration of the second semiconductor layer 15 and is 2 × 10 ¹⁶ (/ cm ³ ), for example. The channel stopper region 162 is preferably formed so that its width is wider than the interval between the gate grooves 180 and deeper than the base layer 16. The depletion layer is bent in the vicinity of the interface between the channel stopper region 162 and the second semiconductor layer 15, but when the channel stopper region 162 is formed wider than the interval between the gate grooves 180 and deeper than the base layer 16. In this case, the depletion layer does not reach the side surface of the semiconductor substrate, which is a dicing line, and the breakdown voltage of the outer peripheral region 102 can be sufficiently secured. A channel stopper electrode 163 electrically connected to the collector electrode 10 is disposed on the channel stopper region 162.

ゲートパッド電極１９０を含む断面で切断した場合を図２０に示す。図２０は、図１８のXX−XX方向に沿った断面図である。図１９の外周領域１０２と同じく、接続溝１８１の外周側まで延びているベース層１６は、接続溝１８１より外側の外周部でもエミッタ電極３０と電気的に接続していることが好ましく、更にゲートパッド電極１９０直下及び接続溝１８１を含む領域よりも外側に介在層１４を形成しないことが好ましい。なお、ベース層１６がゲートパッド電極１９０の下方を超えて半導体基板の端部側へと延伸している。そして、ゲートパッド電極１９０の半導体基板の側壁側では、ゲートパッド電極１９０と離間し、エミッタ電極３０と電気的に接続する補助電極３００がベース層１６と接続している。補助電極３００がベース層１６と接続することで、半導体装置１のオフ時に、第１の半導体層１３と介在層１４との界面近傍に蓄積されて外周領域１０２に残存する正孔がベース層１６を通って補助電極３００に移動することができる。このため、半導体装置１のオフ時に、外周領域１０２に残存する正孔が減少し、半導体装置１の誤動作を抑制することができる。 FIG. 20 shows a case of cutting along a cross section including the gate pad electrode 190. 20 is a cross-sectional view along the XX-XX direction of FIG. Similarly to the outer peripheral region 102 of FIG. 19, the base layer 16 extending to the outer peripheral side of the connection groove 181 is preferably electrically connected to the emitter electrode 30 also at the outer peripheral portion outside the connection groove 181. It is preferable not to form the intervening layer 14 directly below the pad electrode 190 and outside the region including the connection groove 181. The base layer 16 extends beyond the gate pad electrode 190 to the end side of the semiconductor substrate. On the side wall side of the semiconductor substrate of the gate pad electrode 190, an auxiliary electrode 300 that is separated from the gate pad electrode 190 and electrically connected to the emitter electrode 30 is connected to the base layer 16. By connecting the auxiliary electrode 300 to the base layer 16, when the semiconductor device 1 is turned off, the holes accumulated in the vicinity of the interface between the first semiconductor layer 13 and the intervening layer 14 and remaining in the outer peripheral region 102 become the base layer 16. And move to the auxiliary electrode 300. For this reason, when the semiconductor device 1 is turned off, holes remaining in the outer peripheral region 102 are reduced, and malfunction of the semiconductor device 1 can be suppressed.

ベース層１６の半導体基板端部側にベース層１６と接続したリサーフ領域１６１が形成され、リサーフ領域１６１と離間して半導体基板端部にチャネルストッパ領域１６２が形成されている。先に述べたように、チャネルストッパ領域１６２はベース層１６よりも深くまで形成されていることが好ましい。なお、リサーフ領域１６１の他に、ベース層１６よりも深く上面の不純物濃度が５×１０¹⁷〜５×１０¹⁸（／ｃｍ³）のＦＬＲやフィールドプレートを外周領域１０２に配置してもよいし、これらのいずれかを組み合わせてもよい。 A resurf region 161 connected to the base layer 16 is formed on the semiconductor substrate end side of the base layer 16, and a channel stopper region 162 is formed at the semiconductor substrate end portion apart from the resurf region 161. As described above, the channel stopper region 162 is preferably formed deeper than the base layer 16. In addition to the RESURF region 161, an FLR or field plate having an impurity concentration of 5 × 10 ^{17 to} 5 × 10 ¹⁸ (/ cm ³ ) deeper than the base layer 16 and disposed on the upper surface may be disposed in the outer peripheral region 102. Any of these may be combined.

なお、セル領域１０１には介在層１４が一様に配置されていることが好ましい。面法線方向からみて介在層１４が互いに離間して、例えば島状に配置されている場合には、介在層１４が配置されていない領域を正孔が移動して、介在層１４と第１の半導体層１３との界面近傍に正孔が良好に蓄積し難い。このため、活性領域には介在層１４が一様に配置されていることが好ましい。 In addition, it is preferable that the intervening layer 14 is uniformly arranged in the cell region 101. When the intervening layer 14 is separated from each other as viewed from the surface normal direction, for example, is arranged in an island shape, holes move in a region where the intervening layer 14 is not arranged, and the intervening layer 14 and the first layer Holes are difficult to accumulate well in the vicinity of the interface with the semiconductor layer 13. For this reason, it is preferable that the intervening layer 14 is uniformly arranged in the active region.

半導体装置１では、埋め込み層の形成と同様の方法で介在層１４が形成されるため、既存のマスク技術を使用すれば、セル領域１０１に介在層１４を一様に形成し、且つ、セル領域１０１の周囲を囲む外周領域１０２には介在層１４を形成しないようにすることができる。 In the semiconductor device 1, since the intervening layer 14 is formed by the same method as the formation of the buried layer, the intervening layer 14 is uniformly formed in the cell region 101 and the cell region is formed by using an existing mask technique. It is possible not to form the intervening layer 14 in the outer peripheral region 102 surrounding the periphery of 101.

図２１、図２２に示すように、コレクタ層１１とバッファ層１２とのＰＮ界面（バッファ層１２がない場合は、コレクタ層１１と第１の半導体層１３とのＰＮ界面）の近傍に結晶欠陥層４０を設けてもよい。図２１は図１８のXIX−XIX方向に沿った断面図であり、図２２は図１８のXX−XX方向に沿った断面図である。「結晶欠陥層」とは、水素（Ｈ）やヘリウム（Ｈｅ）などの軽元素や電子線を注入することによって結晶欠陥が多く導入された層である。 As shown in FIGS. 21 and 22, crystal defects are present in the vicinity of the PN interface between the collector layer 11 and the buffer layer 12 (in the absence of the buffer layer 12, the PN interface between the collector layer 11 and the first semiconductor layer 13). A layer 40 may be provided. 21 is a cross-sectional view along the XIX-XIX direction of FIG. 18, and FIG. 22 is a cross-sectional view along the XX-XX direction of FIG. The “crystal defect layer” is a layer into which many crystal defects are introduced by injecting a light element such as hydrogen (H) or helium (He) or an electron beam.

結晶欠陥層４０はセル領域１０１と外周領域１０２の両方に一様に配置されていることが好ましい。しかし、図２１、図２２に示したように、結晶欠陥層４０の底面の位置が、介在層１４よりも外側においてはコレクタ層１１に近くなるように配置することが好ましい。 The crystal defect layer 40 is preferably disposed uniformly in both the cell region 101 and the outer peripheral region 102. However, as shown in FIGS. 21 and 22, it is preferable that the position of the bottom surface of the crystal defect layer 40 be close to the collector layer 11 outside the intervening layer 14.

例えば、結晶欠陥層４０は、介在層１４が配置された領域ではＮ型のバッファ層１２（或いは第１の半導体層１３）中に形成され、介在層１４が配置されていない領域ではＰ型のコレクタ層１１中に形成される。つまり、セル領域１０１における結晶欠陥層４０の底面は、外周領域１０２における結晶欠陥層４０の底面よりも、基板表面から浅い位置に形成されている。例えば、図２１、図２２に示したように、エミッタ電極３０の端部の位置を結晶欠陥層４０の深さが変化する位置に合わせてもよい。 For example, the crystal defect layer 40 is formed in the N-type buffer layer 12 (or the first semiconductor layer 13) in the region where the intervening layer 14 is disposed, and is in the region where the intervening layer 14 is not disposed. It is formed in the collector layer 11. That is, the bottom surface of the crystal defect layer 40 in the cell region 101 is formed at a position shallower from the substrate surface than the bottom surface of the crystal defect layer 40 in the outer peripheral region 102. For example, as shown in FIGS. 21 and 22, the position of the end of the emitter electrode 30 may be matched with the position where the depth of the crystal defect layer 40 changes.

結晶欠陥層４０中においては正孔の寿命が短くなるため、結晶欠陥層４０の存在によって第１の半導体層１３などへの正孔の移動は影響を受ける。この際、結晶欠陥層４０の位置する深さによってその影響は異なる。例えば、結晶欠陥層４０がバッファ層１２中に形成された場合には、コレクタ層１１とバッファ層１２のＰＮ界面から注入された正孔は、結晶欠陥層４０にトラップされる。ただし、正孔はコレクタ層１１からバッファ層１２に拡散によって注入されるため、このＰＮ界面に近いほど正孔の濃度が高い。したがって、結晶欠陥層４０がコレクタ層１１とバッファ層１２のＰＮ界面に近い位置に形成されるほど、正孔の注入量が減少する。 Since the lifetime of holes in the crystal defect layer 40 is shortened, the movement of holes to the first semiconductor layer 13 and the like is affected by the presence of the crystal defect layer 40. At this time, the influence varies depending on the depth at which the crystal defect layer 40 is located. For example, when the crystal defect layer 40 is formed in the buffer layer 12, holes injected from the PN interface between the collector layer 11 and the buffer layer 12 are trapped in the crystal defect layer 40. However, since holes are injected from the collector layer 11 into the buffer layer 12 by diffusion, the closer to the PN interface, the higher the hole concentration. Therefore, the amount of hole injection decreases as the crystal defect layer 40 is formed closer to the PN interface between the collector layer 11 and the buffer layer 12.

一方、コレクタ層１１中に結晶欠陥層４０が形成された場合、結晶欠陥層４０においては注入されるべき正孔の数は少ない。したがって、コレクタ層１１中に形成した場合にも、結晶欠陥層４０は正孔注入量に影響を及ぼす。例えば、結晶欠陥層４０が、コレクタ層１１とバッファ層１２のＰＮ界面から離れた位置でコレクタ層１１中に形成された場合には、ＰＮ界面に近い結晶欠陥のないコレクタ層１１の正孔に対する影響が結晶欠陥層４０よりも大きい。このため、結晶欠陥層４０がＰＮ界面から離れるほど、正孔注入量は多い。即ち、結晶欠陥層４０がバッファ層１２中に形成された場合とはメカニズムが異なるが、結晶欠陥層４０のＰＮ界面からの距離に応じた正孔注入量の変化は、結晶欠陥層４０がコレクタ層１１中に形成された場合と結晶欠陥層４０がバッファ層１２中に形成された場合とで同様である。結晶欠陥層４０がＰＮ界面に近い位置に形成される場合には正孔注入量が少なく、ＰＮ界面から離れると正孔注入量は多い。 On the other hand, when the crystal defect layer 40 is formed in the collector layer 11, the number of holes to be injected in the crystal defect layer 40 is small. Accordingly, even when formed in the collector layer 11, the crystal defect layer 40 affects the hole injection amount. For example, when the crystal defect layer 40 is formed in the collector layer 11 at a position away from the PN interface between the collector layer 11 and the buffer layer 12, the crystal defect layer 40 is free from holes in the collector layer 11 near the PN interface without crystal defects. The influence is larger than that of the crystal defect layer 40. For this reason, the more the crystal defect layer 40 is away from the PN interface, the larger the amount of hole injection. That is, although the mechanism is different from that in the case where the crystal defect layer 40 is formed in the buffer layer 12, the change in the amount of hole injection according to the distance from the PN interface of the crystal defect layer 40 is caused by the fact that the crystal defect layer 40 is the collector. The same applies to the case where it is formed in the layer 11 and the case where the crystal defect layer 40 is formed in the buffer layer 12. When the crystal defect layer 40 is formed at a position close to the PN interface, the hole injection amount is small, and when it is away from the PN interface, the hole injection amount is large.

ただし、既に述べたように、結晶欠陥層４０がバッファ層１２中に形成された場合とコレクタ層１１中に形成された場合とでは、結晶欠陥層４０が正孔注入量に与える影響のメカニズムが異なる。このため、正孔注入量が最も少なくなる結晶欠陥層４０の位置はＰＮ界面と一致せず、その位置は素子構造、特にコレクタ層１１の不純物濃度に依存する。実験的には、コレクタ層１１のＰ型不純物濃度が高いほど、正孔注入量が最も少なくなる結晶欠陥層４０の位置は浅くなる傾向がある。 However, as described above, there is a mechanism of the influence of the crystal defect layer 40 on the hole injection amount when the crystal defect layer 40 is formed in the buffer layer 12 and when it is formed in the collector layer 11. Different. For this reason, the position of the crystal defect layer 40 where the amount of hole injection is minimized does not coincide with the PN interface, and the position depends on the element structure, particularly the impurity concentration of the collector layer 11. Experimentally, the higher the P-type impurity concentration of the collector layer 11, the shallower the position of the crystal defect layer 40 where the hole injection amount is the smallest.

したがって、結晶欠陥層４０がセル領域１０１ではバッファ層１２（バッファ層１２を形成しない場合は第１の半導体層１３）中に形成され、外周領域１０２ではコレクタ層１１中に形成されている場合は、正孔注入量に対する結晶欠陥層４０の影響は外周領域１０２においてより大きい。即ち、コレクタ層１１からバッファ層１２に注入される正孔は、外周領域１０２において少ない。 Therefore, when the crystal defect layer 40 is formed in the buffer layer 12 (the first semiconductor layer 13 when the buffer layer 12 is not formed) in the cell region 101 and is formed in the collector layer 11 in the outer peripheral region 102. The influence of the crystal defect layer 40 on the hole injection amount is larger in the outer peripheral region 102. That is, the number of holes injected from the collector layer 11 into the buffer layer 12 is small in the outer peripheral region 102.

正孔注入量は、半導体装置１のオン抵抗を低下させることに寄与する一方で、スイッチング速度の低下の原因ともなる。この際、オン抵抗の低下に寄与する、即ち動作電流を大きくすることに寄与するのは、主にセル領域１０１において注入された正孔であり、外周領域１０２において注入された正孔が動作電流の増大に寄与する割合は小さい。一方、外周領域１０２において注入された正孔がオフ時に残留していると、半導体装置１に流れる電流が減衰しにくく、電流の時間変化は裾を引いた波形になる。即ち、スイッチング時間が長くなる。 The hole injection amount contributes to lowering the on-resistance of the semiconductor device 1, but also causes a decrease in switching speed. At this time, it is the holes injected mainly in the cell region 101 that contribute to the reduction of the on-resistance, that is, the increase in the operating current, and the holes injected in the outer peripheral region 102 are the operating current. The ratio that contributes to the increase is small. On the other hand, if the holes injected in the outer peripheral region 102 remain at the off time, the current flowing through the semiconductor device 1 is difficult to attenuate, and the time change of the current has a trailing waveform. That is, the switching time becomes long.

したがって、外周領域１０２における正孔注入量をセル領域１０１よりも少なくすることにより、オン抵抗を低く保ったままで、スイッチング速度を速めることができる。このため、上記に述べたように、介在層１４よりも外側においてはコレクタ層１１に近くなるように結晶欠陥層４０を配置することが好ましい。 Therefore, by making the hole injection amount in the outer peripheral region 102 smaller than that in the cell region 101, the switching speed can be increased while keeping the on-resistance low. For this reason, as described above, it is preferable to dispose the crystal defect layer 40 so as to be close to the collector layer 11 outside the intervening layer 14.

上記ではセル領域１０１における結晶欠陥層４０がバッファ層１２のＰＮ界面近傍に形成され、外周領域１０２における結晶欠陥層４０がコレクタ層１１中に形成された例を示した。しかし、結晶欠陥層４０の位置は上記に限られることはなく、外周領域１０２における結晶欠陥層４０の位置での正孔注入量が、セル領域１０１における結晶欠陥層４０の位置での正孔注入量よりも少ないように結晶欠陥層４０を配置すればよい。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。 In the above example, the crystal defect layer 40 in the cell region 101 is formed in the vicinity of the PN interface of the buffer layer 12, and the crystal defect layer 40 in the outer peripheral region 102 is formed in the collector layer 11. However, the position of the crystal defect layer 40 is not limited to the above, and the amount of hole injection at the position of the crystal defect layer 40 in the outer peripheral region 102 is equal to the amount of hole injection at the position of the crystal defect layer 40 in the cell region 101. The crystal defect layer 40 may be disposed so as to be less than the amount.
(Other embodiments)
As mentioned above, although this invention was described by embodiment, it should not be understood that the description and drawing which form a part of this indication limit this invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

既に述べた実施形態の説明においては、半導体装置１がトレンチゲート構造である例を示した。しかし、半導体装置１がプレーナ構造である場合にも、本発明は適用可能である。図２３に、プレーナ構造の半導体装置１の一例を示した。図２３に示した半導体装置１では、ゲート絶縁膜１８を介してゲート電極１９がベース層１６上に配置されている。ゲート電極１９とエミッタ電極３０間には層間絶縁膜２５が配置されている。ゲート電極１９とゲート絶縁膜１８を介して対向するベース層１６の表面がチャネル領域２０である。 In the description of the embodiment already described, the example in which the semiconductor device 1 has the trench gate structure is shown. However, the present invention can also be applied when the semiconductor device 1 has a planar structure. FIG. 23 shows an example of a semiconductor device 1 having a planar structure. In the semiconductor device 1 shown in FIG. 23, the gate electrode 19 is disposed on the base layer 16 with the gate insulating film 18 interposed therebetween. An interlayer insulating film 25 is disposed between the gate electrode 19 and the emitter electrode 30. The surface of the base layer 16 facing the gate electrode 19 with the gate insulating film 18 interposed therebetween is a channel region 20.

図２３に示したプレーナ構造の半導体装置１の場合にも、介在層１４をベース層１６から離し、介在層１４とベース層１６との間に不純物濃度が第１の半導体層１３と同等以下の第２の半導体層１５を配置することにより、コレクタ層１１から移動する正孔がベース層１６に到達し難い。このため、介在層１４と第１の半導体層１３との界面近傍における正孔の蓄積効果を高めることができる。 Also in the case of the planar structure semiconductor device 1 shown in FIG. 23, the intervening layer 14 is separated from the base layer 16, and the impurity concentration between the intervening layer 14 and the base layer 16 is equal to or less than that of the first semiconductor layer 13. By disposing the second semiconductor layer 15, holes moving from the collector layer 11 do not easily reach the base layer 16. For this reason, the effect of accumulating holes in the vicinity of the interface between the intervening layer 14 and the first semiconductor layer 13 can be enhanced.

プレーナ構造型において、外周領域１０２にベース層１６よりも深く上面の不純物濃度が５×１０¹⁷〜５×１０¹⁸（／ｃｍ³）のＦＬＲ１７０を形成した例を図２４に示す。最外のベース層１６は、外周領域１０２のセル領域１０１に最近接の、最外のベース層１６よりも十分深いＦＬＲ１７０と接続している。そして、最外のベース層１６は、エミッタ電極３０と電気的に接続している。また、セル領域１０１の最外のベース層１６にはエミッタ領域１７が形成されていないことが好ましい。これは、オフ時に外周領域１０２に蓄積された正孔が、セル領域１０１の最も外側で半導体基板と接続されたエミッタ電極３０の部分に集中して移動してくる際に、エミッタ領域１７が存在することに起因してエミッタ領域１７下を正孔が移動することにより寄生トランジスタ効果を生じて誤動作することを、防止することが可能性であるためである。特に、介在層１４はドリフト領域である第１の半導体層１３と介在層１４との界面近傍に正孔を蓄積させるために設けられている。このため、介在層１４を設けた半導体装置１はドリフト領域により多くの正孔を蓄積させるため、上記の効果は大きい。 FIG. 24 shows an example in which the FLR 170 having an impurity concentration of 5 × 10 ^{17 to} 5 × 10 ¹⁸ (/ cm ³ ) deeper than the base layer 16 is formed in the outer peripheral region 102 in the planar structure type. The outermost base layer 16 is connected to the FLR 170 closest to the cell region 101 in the outer peripheral region 102 and sufficiently deeper than the outermost base layer 16. The outermost base layer 16 is electrically connected to the emitter electrode 30. Further, it is preferable that the emitter region 17 is not formed in the outermost base layer 16 of the cell region 101. This is because the emitter region 17 is present when holes accumulated in the outer peripheral region 102 at the time of off-concentration move to the portion of the emitter electrode 30 connected to the semiconductor substrate on the outermost side of the cell region 101. This is because it is possible to prevent malfunction due to the parasitic transistor effect caused by the movement of holes under the emitter region 17 due to this. In particular, the intervening layer 14 is provided for accumulating holes in the vicinity of the interface between the first semiconductor layer 13 and the intervening layer 14 that is a drift region. For this reason, since the semiconductor device 1 provided with the intervening layer 14 accumulates more holes in the drift region, the above effect is great.

トレンチゲート構造と異なり、プレーナ構造には接続溝１８１が存在しない。このため、外周領域１０２の最内のＦＬＲ１７０よりも内側に介在層１４が形成されていることが好ましい。 Unlike the trench gate structure, there is no connection groove 181 in the planar structure. For this reason, it is preferable that the intervening layer 14 is formed inside the innermost FLR 170 of the outer peripheral region 102.

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

１…半導体装置
１０…コレクタ電極
１１…コレクタ層
１２…バッファ層
１３…第１の半導体層
１４…介在層
１５…第２の半導体層
１５ａ…中間半導体層
１６…ベース層
１７…エミッタ領域
１８…ゲート絶縁膜
１９…ゲート電極
２０…チャネル領域
２５…層間絶縁膜
３０…エミッタ電極
４０…結晶欠陥層
１０１…セル領域
１０２…外周領域
１１０…第２導電型領域
１６１…リサーフ領域
１６２…チャネルストッパ領域
１６３…チャネルストッパ電極
１７０…ＦＬＲ
１８０…ゲート溝
１８１…接続溝
１９０…ゲートパッド電極
２００…回生ダイオード
３００…補助電極 DESCRIPTION OF SYMBOLS 1 ... Semiconductor device 10 ... Collector electrode 11 ... Collector layer 12 ... Buffer layer 13 ... 1st semiconductor layer 14 ... Intervening layer 15 ... 2nd semiconductor layer 15a ... Intermediate semiconductor layer 16 ... Base layer 17 ... Emitter region 18 ... Gate Insulating film 19 ... Gate electrode 20 ... Channel region 25 ... Interlayer insulating film 30 ... Emitter electrode 40 ... Crystal defect layer 101 ... Cell region 102 ... Outer peripheral region 110 ... Second conductivity type region 161 ... Resurf region 162 ... Channel stopper region 163 ... Channel stopper electrode 170 ... FLR
180 ... Gate groove 181 ... Connection groove 190 ... Gate pad electrode 200 ... Regenerative diode 300 ... Auxiliary electrode

Claims

A first conductivity type collector layer;
A first semiconductor layer of a second conductivity type disposed on the collector layer;
A second conductivity type intervening layer having an impurity concentration higher than that of the first semiconductor layer and disposed in contact with the first semiconductor layer;
A second semiconductor layer of a second conductivity type disposed on the intervening layer so as to face the first semiconductor layer and having an impurity concentration equal to or lower than that of the first semiconductor layer;
A base layer of a first conductivity type disposed on and in contact with the second semiconductor layer;
An emitter region of a second conductivity type embedded in a part of the upper surface of the base layer;
A gate insulating film extending from an upper surface of the emitter region and disposed on an inner wall of a groove penetrating at least the emitter region and the base layer;
A gate electrode embedded in the trench through the gate insulating film ,
The intervening layer and the base layer are spaced apart ,
The semiconductor device , wherein a thickness of the intervening layer in a region immediately below and in the vicinity of the groove is thinner than that immediately below a region sandwiched between the emitter regions of the base layer .

2. The semiconductor device according to claim 1, wherein an impurity concentration of the intervening layer is higher in a central portion than on both sides in a film thickness direction.

The semiconductor device according to claim 1, further comprising a second conductivity type buffer layer disposed between the collector layer and the first semiconductor layer.

The upper surface of the intervening layer, the semiconductor device according to any one of claims 1 to 3, characterized in that located below the bottom of the groove.

A plurality of intervening layers disposed apart from each other in a film thickness direction between the first semiconductor layer and the base layer, wherein the first semiconductor has an impurity concentration between the intervening layers; the semiconductor device according to any one of claims 1 to 4, characterized in that the second conductivity type intermediate semiconductor layer of the layer equal to or less is arranged.

The semiconductor device according to claim 5 , wherein a plurality of the intervening layers are arranged so that an impurity concentration is higher toward a side closer to the collector layer.

The semiconductor device according to any one of claims 1 to 6, further comprising a second conductivity type region extending through the portion of the collector layer in the thickness direction.

Chip area is defined by a peripheral region surrounding the cell area and the cell area, wherein the outer peripheral region of any one of claims 1 to 7, wherein the intervening layer is not disposed Semiconductor device.

Forming a collector layer of a first conductivity type;
Forming a first semiconductor layer of a second conductivity type on the collector layer;
Selectively implanting ions of a second conductivity type into a portion of the upper surface of the first semiconductor layer;
Forming a second conductivity type second semiconductor layer having an impurity concentration equal to or lower than that of the first semiconductor layer on the first semiconductor layer;
At the same time as or after the formation of the second semiconductor layer, the impurity ion-implanted into the first semiconductor layer is diffused to intervene between the first semiconductor layer and the second semiconductor layer. Forming a step;
Forming a base layer of a first conductivity type on the second semiconductor layer;
Selectively forming a second conductivity type emitter region on a portion of the upper surface of the base layer ;
Forming an opening in the emitter region and penetrating the emitter region and the base layer to reach the second semiconductor layer;
Forming a gate insulating film on the inner wall of the trench;
Look including a step of forming an internal gate electrode of the gate insulating the trench layer is formed,
A method of manufacturing a semiconductor device, characterized in that a film thickness of the intervening layer in a region immediately below and in the vicinity of the groove is made thinner than other regions .

10. The method of manufacturing a semiconductor device according to claim 9 , wherein the impurity ion-implanted into the first semiconductor layer includes at least one or both of phosphorus and arsenic.

11. The method of manufacturing a semiconductor device according to claim 9 , wherein the intervening layer is formed so that an impurity concentration is higher in a central portion than on both sides in a film thickness direction.

12. The method of manufacturing a semiconductor device according to claim 9 , further comprising a step of forming a second conductivity type buffer layer between the collector layer and the first semiconductor layer. Method.

13. The method of manufacturing a semiconductor device according to claim 9 , wherein the groove is formed such that an upper surface of the intervening layer is positioned below a bottom portion of the groove.

A plurality of intervening layers are formed between the first semiconductor layer and the base layer so as to be spaced apart from each other along the film thickness direction, and an impurity concentration between the intervening layers is between the first semiconductor layer and the base layer. 14. The method of manufacturing a semiconductor device according to claim 9, wherein an intermediate semiconductor layer of a second conductivity type equal to or lower than that is formed.

The method of manufacturing a semiconductor device according to claim 14 , wherein the plurality of the intervening layers are formed so that the impurity concentration is higher toward a side closer to the collector layer.

The semiconductor device according to claim 9 , wherein a chip region is defined by a cell region and an outer peripheral region surrounding the cell region, and the intervening layer is not formed in the outer peripheral region. Device manufacturing method.