JP7207512B2 - Semiconductor device, power conversion device, and method for manufacturing semiconductor device - Google Patents
Semiconductor device, power conversion device, and method for manufacturing semiconductor device Download PDFInfo
- Publication number
- JP7207512B2 JP7207512B2 JP2021201504A JP2021201504A JP7207512B2 JP 7207512 B2 JP7207512 B2 JP 7207512B2 JP 2021201504 A JP2021201504 A JP 2021201504A JP 2021201504 A JP2021201504 A JP 2021201504A JP 7207512 B2 JP7207512 B2 JP 7207512B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- base layer
- semiconductor substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本発明は、半導体装置、電力変換装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device, a power conversion device, and a method of manufacturing a semiconductor device.
汎用インバータ・ACサーボ等の分野で三相モータの可変速制御を行なうパワーモジュール等として、省エネの観点から絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor, IGBT)が使用されている。IGBTではスイッチング損失・オン電圧とSOA(Safe Operating Area)との間にトレードオフの関係があるが、スイッチング損失・オン電圧が低く、SOAの広いデバイスが求められている。 2. Description of the Related Art Insulated gate bipolar transistors (IGBTs) are used from the viewpoint of energy saving as power modules for variable speed control of three-phase motors in the fields of general-purpose inverters and AC servos. IGBTs have a trade-off relationship between switching loss/on-voltage and SOA (Safe Operating Area), but devices with low switching loss/on-voltage and wide SOA are desired.
オン電圧の大半は耐圧保持に必要な厚いn-型半導体基板の抵抗に影響される。その抵抗を低減させるには、裏面からのホールをn-型半導体基板に蓄積させて伝導度変調を活発にし、n-型半導体基板の抵抗を低減させることが有効である。IGBTのオン電圧を低減させたデバイスとして、CSTBT(Carrier Stored Trench Gate Bipolar Transistor)又はIEGT(Injection Enhanced Gate Transistor)などがある。 Most of the on-voltage is affected by the resistance of the thick n − -type semiconductor substrate required to maintain the breakdown voltage. In order to reduce the resistance, it is effective to accumulate holes from the back surface in the n − -type semiconductor substrate to activate conductivity modulation and reduce the resistance of the n − -type semiconductor substrate. Devices that reduce the ON voltage of IGBTs include CSTBTs (Carrier Stored Trench Gate Bipolar Transistors) and IEGTs (Injection Enhanced Gate Transistors).
CSTBTではp型ベース層の直下にキャリア蓄積(Career Stored)層と呼ばれるn型層を入れることで、キャリア蓄積層とn-型半導体基板の間に電位障壁を形成する。これにより、裏面からのホールが蓄積されやすくなり、n-型半導体基板の抵抗を低減することができる。 In the CSTBT, an n-type layer called a carrier stored layer is placed directly under the p-type base layer to form a potential barrier between the carrier storage layer and the n − -type semiconductor substrate. As a result, holes from the rear surface are easily accumulated, and the resistance of the n − -type semiconductor substrate can be reduced.
p型ベース層の濃度は閾値電圧を決める。しかし、キャリア蓄積層の影響でp型ベース層の濃度がばらつき易くなるため、閾値電圧がバラつき易くなる。閾値電圧のバラつきを小さくするには、p型ベース層の近くでキャリア蓄積層の濃度を低くすればよい(例えば、特許文献1の図2(d)参照)。 The concentration of the p-type base layer determines the threshold voltage. However, the concentration of the p-type base layer tends to vary due to the influence of the carrier accumulation layer, so the threshold voltage tends to vary. In order to reduce the variation in threshold voltage, the concentration of the carrier storage layer may be lowered near the p-type base layer (see, for example, FIG. 2(d) of Patent Document 1).
しかし、そのような濃度分布を持つキャリア蓄積層を通常のリン注入と熱拡散により形成しようとしても、不純物注入の制御が難しいという問題があった。 However, even if an attempt is made to form a carrier accumulation layer having such a concentration distribution by normal phosphorus injection and thermal diffusion, there is a problem that it is difficult to control the impurity injection.
本発明は、上述のような課題を解決するためになされたもので、その目的はオン電圧を下げながら、閾値電圧のバラつきを小さくでき、製造が簡単な半導体装置、電力変換装置及び半導体装置の製造方法を得るものである。 The present invention has been made to solve the above problems, and its object is to provide a semiconductor device, a power conversion device, and a semiconductor device that can reduce variations in threshold voltage while lowering the on-voltage, and that are easy to manufacture. A manufacturing method is obtained.
本発明に係る半導体装置は、n型半導体基板と、前記n型半導体基板の表面に形成されたp型ベース層と、前記p型ベース層の上に形成されたn型エミッタ層と、前記p型ベース層及び前記n型エミッタ層を貫通するトレンチゲートと、前記n型半導体基板と前記p型ベース層の間に形成され、前記n型半導体基板より濃度が高いn型キャリア蓄積層と、前記n型半導体基板の裏面に形成されたp型コレクタ層とを備え、前記n型キャリア蓄積層は、ピーク濃度の位置から前記p型ベース層に向かう濃度勾配よりも、前記ピーク濃度の位置から前記n型半導体基板の裏面側に向かう濃度勾配の方が大きく、前記ピーク濃度の位置から前記p型ベース層に向って徐々に不純物濃度が低下する濃度勾配を有し、不純物としてプロトンが注入されていることを特徴とする。
本発明に係る半導体装置の製造方法は、n型半導体基板の表面にp型ベース層を形成する工程と、前記p型ベース層の上にn型エミッタ層を形成する工程と、前記p型ベース層及び前記n型エミッタ層を貫通するトレンチゲートを形成する工程と、プロトンを注入することにより、前記n型半導体基板と前記p型ベース層の間に、前記n型半導体基板より濃度が高いn型キャリア蓄積層を形成する工程と、前記n型半導体基板の裏面にp型コレクタ層を形成する工程とを備え、前記n型キャリア蓄積層は、ピーク濃度の位置から前記p型ベース層に向かう濃度勾配よりも、前記ピーク濃度の位置から前記n型半導体基板に向かう濃度勾配の方が大きく、前記ピーク濃度の位置から前記p型ベース層に向って徐々に不純物濃度が低下する濃度勾配を有することを特徴とする。
A semiconductor device according to the present invention includes an n-type semiconductor substrate, a p-type base layer formed on the surface of the n-type semiconductor substrate, an n-type emitter layer formed on the p-type base layer, and the p-type base layer. a trench gate passing through the n-type base layer and the n-type emitter layer; an n-type carrier accumulation layer formed between the n-type semiconductor substrate and the p-type base layer and having a higher concentration than the n-type semiconductor substrate; and a p-type collector layer formed on the back surface of an n-type semiconductor substrate, wherein the n-type carrier accumulation layer has a higher concentration gradient from the peak concentration position to the p-type base layer than the concentration gradient from the peak concentration position to the p-type base layer. The concentration gradient toward the back side of the n-type semiconductor substrate is larger, and the impurity concentration gradually decreases from the position of the peak concentration toward the p-type base layer, and protons are implanted as impurities. It is characterized by
A method of manufacturing a semiconductor device according to the present invention comprises the steps of: forming a p-type base layer on the surface of an n-type semiconductor substrate; forming an n-type emitter layer on the p-type base layer; forming a trench gate through the n-type emitter layer and the n-type emitter layer; and forming a p-type collector layer on the back surface of the n-type semiconductor substrate, wherein the n-type carrier accumulation layer extends from a peak concentration position toward the p-type base layer. The concentration gradient from the peak concentration position toward the n-type semiconductor substrate is larger than the concentration gradient, and the impurity concentration gradually decreases from the peak concentration position toward the p-type base layer. It is characterized by
本発明では、n型キャリア蓄積層は、ピーク濃度の位置からp型ベース層に向かう濃度勾配よりも、ピーク濃度の位置からn-型半導体基板に向かう濃度勾配の方が大きい。従って、キャリア蓄積層の濃度がp型ベース層の近くで十分に低く、p型ベース層の濃度を大きく打ち消さないため、閾値電圧のバラつきを小さくすることができる。また、キャリア蓄積層の濃度がn型半導体基板の近くで高くなるため、オン電圧を下げることができる。このような濃度分布を持つキャリア蓄積層は不純物としてプロトンを注入することにより容易に形成することができる。 In the present invention, in the n-type carrier accumulation layer, the concentration gradient from the peak concentration position to the n − -type semiconductor substrate is greater than the concentration gradient from the peak concentration position to the p-type base layer. Therefore, since the concentration of the carrier storage layer is sufficiently low near the p-type base layer and the concentration of the p-type base layer is not largely canceled, variations in threshold voltage can be reduced. Also, since the concentration of the carrier storage layer is high near the n-type semiconductor substrate, the on-voltage can be lowered. A carrier accumulation layer having such a concentration distribution can be easily formed by implanting protons as impurities.
実施の形態に係る半導体装置、電力変換装置及び半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。 A semiconductor device, a power conversion device, and a method for manufacturing a semiconductor device according to embodiments will be described with reference to the drawings. The same reference numerals are given to the same or corresponding components, and repetition of description may be omitted.
実施の形態1.
図1は、実施の形態1に係る半導体装置を示す断面図である。この半導体装置はCSTBTである。n-型半導体基板1は、トランジスタ構造が形成されるMOS領域と、耐圧を保持するためにMOS領域の外周に配置された外周領域と、両者の間に配置された配線領域とを有する。
FIG. 1 is a cross-sectional view showing a semiconductor device according to
外周領域及び配線領域においてn-型半導体基板1の表面に耐圧を保持するためにp型ウェル層2が形成されている。MOS領域においてn-型半導体基板1の表面にp型ベース層3が形成されている。p型ウェル層2はp型ベース層3よりも深い。外周領域及び配線領域において基板上に厚い酸化膜4が形成されている。
A p-
p型ベース層3の上にn+型エミッタ層5及びp+型コンタクト層6が形成されている。トレンチゲート7がp型ベース層3及びn+型エミッタ層5を貫通している。トレンチゲート7はトレンチ内にゲート絶縁膜を介してポリシリコン等のゲート電極を埋め込んだものである。トレンチゲート7が深いほどコレクタ・エミッタ飽和電圧Vce(sat)は低減するが、深すぎると製造上の難易度が増し、歩留り低下を招く。そこで、トレンチゲート7の深さは4~7um程度にする。トレンチゲート7に接続されたポリシリコン等のゲート配線8が配線領域において酸化膜4の上に形成されている。トレンチゲート7の上に層間絶縁膜9が形成されている。
An n + -
エミッタ電極10がn+型エミッタ層5及びp+型コンタクト層6に接続されている。ゲート配線11がゲート配線8の上に形成されている。外周領域において酸化膜4の開口を介して電極12がp型ウェル層2に接続されている。エミッタ電極10、ゲート配線11及び電極12はAlからなり、厚みはワイヤボンディングでデバイスがダメージを受けない程度であり、具体的には3~6umである。外周領域及び配線領域においてn型半導体基板1の表面に表面保護膜としてポリイミド13が形成されている。ポリイミド13はMOS領域には形成されていない。
An
n-型半導体基板1より濃度が高いn型キャリア蓄積層14がn-型半導体基板1とp型ベース層3の間に形成されている。n型キャリア蓄積層14にはプロトンが注入されている。n型キャリア蓄積層14はMOS領域に形成され、外周領域及び配線領域には形成されていない。n+型バッファ層15及びp型コレクタ層16がn-型半導体基板1の裏面に形成されている。p型コレクタ層16にコレクタ電極17が接続されている。
An n-type
図2は、図1のI-IIに沿ったキャリア濃度プロファイルを示す図である。n+型エミッタ層5、p型ベース層3、n型キャリア蓄積層14の順に濃度が高くなっている。n型キャリア蓄積層14は、ピーク濃度の位置からp型ベース層3に向かう濃度勾配よりも、ピーク濃度の位置からn-型半導体基板1の裏面側に向かう濃度勾配の方が大きい。
FIG. 2 is a diagram showing carrier concentration profiles along line I-II in FIG. The concentration increases in the order of the n + -
続いて、本実施の形態に係る半導体装置の製造方法を説明する。図3は、実施の形態に係る半導体装置の製造方法のフローチャートである。図4から図11は、実施の形態1に係る半導体装置の製造方法を示す断面図である。 Next, a method for manufacturing a semiconductor device according to this embodiment will be described. FIG. 3 is a flow chart of the method for manufacturing a semiconductor device according to the embodiment. 4 to 11 are cross-sectional views showing the method of manufacturing the semiconductor device according to the first embodiment.
まず、図4に示すように、写真製版技術及び1100℃等の高温で長時間の熱処理により、外周領域及び配線領域にp型ウェル層2を選択的に形成する(ステップS1)。
First, as shown in FIG. 4, the p-
次に、図5に示すように、基板全面に酸化膜4を形成し、MOS領域において酸化膜4を除去してn-型半導体基板1の表面にp型ベース層3を形成する。次に、図6に示すように、p型ベース層3の上にn+型エミッタ層5を形成する。次に、図7に示すように、p型ベース層3及びn+型エミッタ層5を貫通するトレンチゲート7を形成する(ステップS2)。
Next, as shown in FIG. 5, an
次に、図8に示すように、基板全面に層間絶縁膜9を形成し、写真製版技術を用いて酸化膜4及び層間絶縁膜9を選択的に除去してコンタクト領域を形成する(ステップS3)。次に、図9に示すように、エミッタ電極10を形成する(ステップS4)。次に、図10に示すように、外周領域及び配線領域に表面保護膜としてポリイミド13を形成する(ステップS5)。次に、図11に示すように、ポリイミド13をマスクにしてMOS領域のみにおいて基板表面にプロトンを選択的に注入する。図中の×印はプロトンの停止位置を示す。次に、350~400℃程度の熱処理を行うことでn型キャリア蓄積層14を形成する。これらの表面工程の後に裏面工程としてp型コレクタ層16及びコレクタ電極17を形成する(ステップS6)。
Next, as shown in FIG. 8, an
ここで、n型キャリア蓄積層14を作った後に、n+型エミッタ層5の活性化又はゲート酸化膜の形成などで熱処理を行うと、各拡散層の深さの変動又はゲート酸化膜へのボロン又はリンの吸い出しと偏析が発生し、閾値電圧がばらつく。そこで、本実施の形態では、p型ベース層3及びトレンチゲート7の形成後にn型キャリア蓄積層14を形成する。これにより、閾値電圧のバラつきを抑えることができる。
Here, after forming the n-type
また、エミッタ電極10及びポリイミド13などの表面構造形成前にn型キャリア蓄積層14を作るならば、写真製版を用いて選択的にMOS領域にプロトンを注入する必要がある。エミッタ電極10及びポリイミド13などの表面構造形成後には、エミッタ電極10及びポリイミド13の厚みを適正化することで写真製版なしでMOS領域のみにプロトンを注入することができる。
Also, if the n-type
外周領域にプロトンが注入されるとプロトンのドナー化によって、p型ウェル層2が打ち消されて耐圧が低下する可能性がある。これに対して、写真製版技術を用いて選択的にMOS領域にだけプロトンを注入してn型キャリア蓄積層14を形成することもできるが、製造コストが上昇してしまう。そこで、表面保護のために外周領域に形成されたポリイミド13をマスクにしてMOS領域のみにプロトンを選択的に注入する。これにより、外周領域にプロトンが入るのを防止し、耐圧の低下を防ぐことができる。
When protons are implanted into the peripheral region, the p-
図12は、プロトンの加速電圧とSi,Al,ポリイミド中での飛程の関係をシミュレーションした結果を示す図である。ソフトウェアSRIM-2008のStopping/Range Tablesを用いてシミュレーションを行った。この結果から、プロトンをトレンチゲート7より少し浅めの深さ3~6um程度に注入する場合、加速電圧600~1100keVでプロトンを注入すればよいことが分かる。この場合に外周領域にプロトンが入らないようにするには、ポリイミド13の膜厚は3~7um必要である。
FIG. 12 is a diagram showing the result of simulating the relationship between the accelerating voltage of protons and the ranges in Si, Al, and polyimide. Simulation was performed using Stopping/Range Tables of software SRIM-2008. From this result, it can be seen that when protons are implanted to a depth of about 3 to 6 μm, which is slightly shallower than the
プロトンのドナー化を350~450℃の熱処理で実施する。この程度の熱処理では、他の拡散層に注入したボロン、リン又はヒ素などの不純物の拡散が起こらないのでVthバラつきが起こりにくい。 Proton donating is performed by heat treatment at 350-450°C. With this degree of heat treatment, impurities such as boron, phosphorus, or arsenic implanted into other diffusion layers do not diffuse, so Vth variation is unlikely to occur.
続いて、本実施の形態の効果を比較例と比較して説明する。図13は、比較例に係る半導体装置のキャリア濃度プロファイルを示す図である。比較例では、n型キャリア蓄積層14のキャリア濃度がp型ベース層3の近くで高くなっている。
Next, the effects of this embodiment will be described in comparison with a comparative example. FIG. 13 is a diagram showing a carrier concentration profile of a semiconductor device according to a comparative example; In the comparative example, the carrier concentration of n-type
図14は、実施の形態と比較例のキャリア蓄積層のピーク濃度とVce(sat)の関係を示す図である。本実施の形態でも比較例でもピーク濃度が高くなるほど、キャリア蓄積効果が高くなるのでVce(sat)が下がる。Vce(sat)はIGBTのオン電圧である。 FIG. 14 is a diagram showing the relationship between the peak concentration of the carrier storage layer and Vce(sat) in the embodiment and the comparative example. In both the present embodiment and the comparative example, the higher the peak concentration, the higher the carrier accumulation effect, and thus the Vce(sat) decreases. Vce(sat) is the ON voltage of the IGBT.
図15は、実施の形態と比較例のキャリア蓄積層のピーク濃度と閾値電圧Vthの関係を示す図である。比較例ではn型キャリア蓄積層14の濃度が上がると、実効的なp型ベース層3の濃度が下がるので閾値電圧が低下する。逆にn型キャリア蓄積層14の濃度が下がると、閾値電圧は上昇する。従って、比較例では、n型キャリア蓄積層14の濃度バラつきに対して閾値電圧がバラつくため、IGBTの飽和電流と短絡耐量がバラつき、製品の品質が低下する。n型キャリア蓄積層14の不純物を深く注入するとp型ベース層3と干渉しなくなるが、トレンチゲートよりも深くなると耐圧が低下してしまう。一方、本実施の形態では、n型キャリア蓄積層14の濃度バラつきに対して閾値電圧Vthの感度は鈍くなっている。
FIG. 15 is a diagram showing the relationship between the peak concentration of the carrier storage layer and the threshold voltage Vth in the embodiment and the comparative example. In the comparative example, when the concentration of the n-type
以上説明したように、本実施の形態では、n型キャリア蓄積層14は、ピーク濃度の位置からp型ベース層3に向かう濃度勾配よりも、ピーク濃度の位置からn-型半導体基板1に向かう濃度勾配の方が大きい。従って、n型キャリア蓄積層14の濃度がp型ベース層3の近くで十分に低く、p型ベース層3の濃度を大きく打ち消さないため、閾値電圧のバラつきを小さくすることができる。これにより、製造上、注入量がばらついても、オン電圧がばらつかなくなる。また、n型キャリア蓄積層14の濃度がn-型半導体基板1の近くで高くなるため、オン電圧を下げることができる。
As described above, in the present embodiment, the n-type
このような濃度分布を持つn型キャリア蓄積層14は不純物としてプロトンを注入することにより容易に形成することができる。プロトンを注入した後に熱処理を行うことにより、プロトン通過領域でSi結晶欠陥が酸素原子と結合を作り、ドナー化が発生し、ブロードなプロファイルが形成される。一方、ピーク濃度の位置よりn-型半導体基板1側では結晶欠陥が形成されていないため、プロトンが拡散してもドナー化は促進されない。また、軽い元素であるプロトンは飛程が大きいため、一般的なイオン注入装置を用いて低エネルギーで基板の深くまで注入することができる。この結果、上記の濃度勾配のn型キャリア蓄積層14を容易に形成することができる。
The n-type
また、n型キャリア蓄積層14はトレンチゲート7より深いと空乏化し難くなり、その付近の電界が高くなるため、耐圧が低下する。これに対して、本実施の形態ではn型キャリア蓄積層14の濃度はn-型半導体基板1に向かって急峻に減衰し、n型キャリア蓄積層14の深さはトレンチゲート7よりも浅くなっている。これにより、耐圧の低下を防止することができる。
Further, if the n-type
なお、n-型半導体基板1は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
The n − -
実施の形態2.
本実施の形態は、上述した実施の形態1にかかる半導体装置を電力変換装置に適用したものである。電力変換装置は、例えば、インバータ装置、コンバータ装置、サーボアンプ、電源ユニットなどである。本発明は特定の電力変換装置に限定されるものではないが、以下、三相のインバータに本発明を適用した場合について説明する。
The present embodiment applies the semiconductor device according to the first embodiment described above to a power converter. The power conversion device is, for example, an inverter device, a converter device, a servo amplifier, a power supply unit, or the like. Although the present invention is not limited to a specific power converter, a case where the present invention is applied to a three-phase inverter will be described below.
図16は、実施の形態2に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。この電力変換システムは、電源100、電力変換装置200、負荷300を備える。電源100は、直流電源であり、電力変換装置200に直流電力を供給する。電源100は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができ、交流系統に接続された整流回路又はAC/DCコンバータで構成してもよい。また、電源100を、直流系統から出力される直流電力を所定の電力に変換するDC/DCコンバータによって構成してもよい。
FIG. 16 is a block diagram showing the configuration of a power conversion system to which the power converter according to
電力変換装置200は、電源100と負荷300の間に接続された三相のインバータであり、電源100から供給された直流電力を交流電力に変換し、負荷300に交流電力を供給する。電力変換装置200は、直流電力を交流電力に変換して出力する主変換回路201と、主変換回路201を制御する制御信号を主変換回路201に出力する制御回路203とを備えている。
負荷300は、電力変換装置200から供給された交流電力によって駆動される三相の電動機である。なお、負荷300は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベータ、もしくは、空調機器向けの電動機として用いられる。
The
以下、電力変換装置200を詳細に説明する。主変換回路201は、スイッチング素子と還流ダイオードを備えており(図示せず)、スイッチング素子がスイッチングすることによって、電源100から供給される直流電力を交流電力に変換し、負荷300に供給する。主変換回路201の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路201は2レベルの三相フルブリッジ回路であり、6つのスイッチング素子とそれぞれのスイッチング素子に逆並列された6つの還流ダイオードから構成することができる。主変換回路201の各スイッチング素子と各還流ダイオードは、上述した実施の形態1~4のいずれかに相当する半導体装置202によって構成する。6つのスイッチング素子は2つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相(U相、V相、W相)を構成する。そして、各上下アームの出力端子、すなわち主変換回路201の3つの出力端子は、負荷300に接続される。
The
また、主変換回路201は、各スイッチング素子を駆動する駆動回路(図示なし)を備えているが、駆動回路は半導体装置202に内蔵されていてもよいし、半導体装置202とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路201のスイッチング素子を駆動する駆動信号を生成し、主変換回路201のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路203からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号(オン信号)であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号(オフ信号)となる。
Further, the
制御回路203は、負荷300に所望の電力が供給されるよう主変換回路201のスイッチング素子を制御する。具体的には、負荷300に供給すべき電力に基づいて主変換回路201の各スイッチング素子がオン状態となるべき時間(オン時間)を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するPWM制御によって主変換回路201を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路201が備える駆動回路に制御指令(制御信号)を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
The
本実施の形態に係る電力変換装置では、半導体装置202として実施の形態1に係る半導体装置を適用するため、オン電圧を下げながら、閾値電圧のバラつきを小さくでき、製造が簡単である。
Since the semiconductor device according to the first embodiment is used as the
本実施の形態では、2レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、2レベルの電力変換装置としたが3レベル又はマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはDC/DCコンバータ又はAC/DCコンバータに本発明を適用することも可能である。 In this embodiment, an example in which the present invention is applied to a two-level three-phase inverter has been described, but the present invention is not limited to this, and can be applied to various power converters. In this embodiment, a two-level power conversion device is used, but a three-level or multi-level power conversion device may be used. You can apply it. Moreover, when power is supplied to a DC load or the like, the present invention can be applied to a DC/DC converter or an AC/DC converter.
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、又は誘導加熱調理器もしくは非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システム又は蓄電システム等のパワーコンディショナーとして用いることも可能である。 In addition, the power conversion device to which the present invention is applied is not limited to the case where the above-mentioned load is an electric motor. It can also be used as a device, and can also be used as a power conditioner for a photovoltaic power generation system, an electric storage system, or the like.
1 n-型半導体基板、3 p型ベース層、5 n+型エミッタ層、7 トレンチゲート、16 p型コレクタ層、14 n型キャリア蓄積層、200 電力変換装置、201 主変換回路、202 半導体装置、203 制御回路 1 n − type semiconductor substrate, 3 p type base layer, 5 n + type emitter layer, 7 trench gate, 16 p type collector layer, 14 n type carrier accumulation layer, 200 power conversion device, 201 main conversion circuit, 202 semiconductor device , 203 control circuit
Claims (12)
前記n型半導体基板の表面に形成されたp型ベース層と、
前記p型ベース層の上に形成されたn型エミッタ層と、
前記p型ベース層及び前記n型エミッタ層を貫通するトレンチゲートと、
前記n型半導体基板と前記p型ベース層の間に形成され、前記n型半導体基板より濃度が高いn型キャリア蓄積層と、
前記n型半導体基板の裏面に形成されたp型コレクタ層とを備え、
前記n型キャリア蓄積層は、ピーク濃度の位置から前記p型ベース層に向かう濃度勾配よりも、前記ピーク濃度の位置から前記n型半導体基板の裏面側に向かう濃度勾配の方が大きく、前記ピーク濃度の位置から前記p型ベース層に向って徐々に不純物濃度が低下する濃度勾配を有し、不純物としてプロトンが注入されていることを特徴とする半導体装置。 an n-type semiconductor substrate;
a p-type base layer formed on the surface of the n-type semiconductor substrate;
an n-type emitter layer formed on the p-type base layer;
a trench gate penetrating through the p-type base layer and the n-type emitter layer;
an n-type carrier accumulation layer formed between the n-type semiconductor substrate and the p-type base layer and having a higher concentration than the n-type semiconductor substrate;
A p-type collector layer formed on the back surface of the n-type semiconductor substrate,
In the n-type carrier accumulation layer, the concentration gradient from the peak concentration position toward the back side of the n-type semiconductor substrate is greater than the concentration gradient from the peak concentration position toward the p-type base layer, and the peak A semiconductor device having a concentration gradient in which the impurity concentration gradually decreases from a concentration position toward the p-type base layer, wherein protons are implanted as impurities.
前記n型キャリア蓄積層は前記MOS領域に形成され、前記外周領域には形成されていないことを特徴とする請求項1又は2に記載の半導体装置。 The n-type semiconductor substrate has a MOS region in which the p-type base layer, the n-type emitter layer and the trench gate are formed, and an outer peripheral region arranged around the outer periphery of the MOS region in order to maintain a breakdown voltage. death,
3. The semiconductor device according to claim 1, wherein said n-type carrier accumulation layer is formed in said MOS region and is not formed in said peripheral region.
前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備えることを特徴とする電力変換装置。 A main conversion circuit having the semiconductor device according to any one of claims 1 to 4 and converting input power and outputting it;
and a control circuit that outputs a control signal for controlling the main conversion circuit to the main conversion circuit.
前記p型ベース層の上にn型エミッタ層を形成する工程と、
前記p型ベース層及び前記n型エミッタ層を貫通するトレンチゲートを形成する工程と、
プロトンを注入することにより、前記n型半導体基板と前記p型ベース層の間に、前記n型半導体基板より濃度が高いn型キャリア蓄積層を形成する工程と、
前記n型半導体基板の裏面にp型コレクタ層を形成する工程とを備え、
前記n型キャリア蓄積層は、ピーク濃度の位置から前記p型ベース層に向かう濃度勾配よりも、前記ピーク濃度の位置から前記n型半導体基板に向かう濃度勾配の方が大きく、前記ピーク濃度の位置から前記p型ベース層に向って徐々に不純物濃度が低下する濃度勾配を有することを特徴とする半導体装置の製造方法。 forming a p-type base layer on the surface of an n-type semiconductor substrate;
forming an n-type emitter layer on the p-type base layer;
forming a trench gate penetrating through the p-type base layer and the n-type emitter layer;
forming an n-type carrier storage layer having a higher concentration than the n-type semiconductor substrate between the n-type semiconductor substrate and the p-type base layer by injecting protons;
forming a p-type collector layer on the back surface of the n-type semiconductor substrate;
The n-type carrier accumulation layer has a concentration gradient from the peak concentration position toward the n-type semiconductor substrate greater than a concentration gradient from the peak concentration position toward the p-type base layer, and A method of manufacturing a semiconductor device, wherein the concentration gradient is such that the impurity concentration gradually decreases from the p-type base layer to the p-type base layer.
前記n型キャリア蓄積層を前記MOS領域に形成し、前記外周領域には形成しないことを特徴とする請求項6又は7に記載の半導体装置の製造方法。 The n-type semiconductor substrate has a MOS region in which the p-type base layer, the n-type emitter layer and the trench gate are formed, and an outer peripheral region arranged around the outer periphery of the MOS region in order to maintain a breakdown voltage. death,
8. The method of manufacturing a semiconductor device according to claim 6, wherein said n-type carrier accumulation layer is formed in said MOS region and not formed in said peripheral region.
前記ポリイミドの膜厚は3um以上であることを特徴とする請求項9に記載の半導体装置の製造方法。 injecting the protons at 600 to 1100 keV,
10. The method of manufacturing a semiconductor device according to claim 9, wherein the film thickness of said polyimide is 3 [mu]m or more.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021201504A JP7207512B2 (en) | 2018-01-31 | 2021-12-13 | Semiconductor device, power conversion device, and method for manufacturing semiconductor device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018015163A JP7143085B2 (en) | 2018-01-31 | 2018-01-31 | Semiconductor device, power conversion device, and method for manufacturing semiconductor device |
JP2021201504A JP7207512B2 (en) | 2018-01-31 | 2021-12-13 | Semiconductor device, power conversion device, and method for manufacturing semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018015163A Division JP7143085B2 (en) | 2018-01-31 | 2018-01-31 | Semiconductor device, power conversion device, and method for manufacturing semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022022445A JP2022022445A (en) | 2022-02-03 |
JP7207512B2 true JP7207512B2 (en) | 2023-01-18 |
Family
ID=87884989
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021201504A Active JP7207512B2 (en) | 2018-01-31 | 2021-12-13 | Semiconductor device, power conversion device, and method for manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7207512B2 (en) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311627A (en) | 2006-05-19 | 2007-11-29 | Mitsubishi Electric Corp | Semiconductor device and its manufacturing method |
JP2011139061A (en) | 2009-12-22 | 2011-07-14 | Abb Technology Ag | Power semiconductor device with new guard ring termination design and method for producing same |
JP2014007254A (en) | 2012-06-22 | 2014-01-16 | Sanken Electric Co Ltd | Semiconductor device and manufacturing method of the same |
JP2014165306A (en) | 2013-02-25 | 2014-09-08 | Fuji Electric Co Ltd | Method of manufacturing superjunction semiconductor device |
WO2014199465A1 (en) | 2013-06-12 | 2014-12-18 | 三菱電機株式会社 | Semiconductor apparatus |
WO2016042954A1 (en) | 2014-09-17 | 2016-03-24 | 富士電機株式会社 | Semiconductor device and method for manufacturing semiconductor device |
WO2017187670A1 (en) | 2016-04-27 | 2017-11-02 | 三菱電機株式会社 | Semiconductor device and power conversion device |
WO2018030444A1 (en) | 2016-08-12 | 2018-02-15 | 富士電機株式会社 | Semiconductor device and method for producing semiconductor device |
-
2021
- 2021-12-13 JP JP2021201504A patent/JP7207512B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311627A (en) | 2006-05-19 | 2007-11-29 | Mitsubishi Electric Corp | Semiconductor device and its manufacturing method |
JP2011139061A (en) | 2009-12-22 | 2011-07-14 | Abb Technology Ag | Power semiconductor device with new guard ring termination design and method for producing same |
JP2014007254A (en) | 2012-06-22 | 2014-01-16 | Sanken Electric Co Ltd | Semiconductor device and manufacturing method of the same |
JP2014165306A (en) | 2013-02-25 | 2014-09-08 | Fuji Electric Co Ltd | Method of manufacturing superjunction semiconductor device |
WO2014199465A1 (en) | 2013-06-12 | 2014-12-18 | 三菱電機株式会社 | Semiconductor apparatus |
WO2016042954A1 (en) | 2014-09-17 | 2016-03-24 | 富士電機株式会社 | Semiconductor device and method for manufacturing semiconductor device |
WO2017187670A1 (en) | 2016-04-27 | 2017-11-02 | 三菱電機株式会社 | Semiconductor device and power conversion device |
WO2018030444A1 (en) | 2016-08-12 | 2018-02-15 | 富士電機株式会社 | Semiconductor device and method for producing semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP2022022445A (en) | 2022-02-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7143085B2 (en) | Semiconductor device, power conversion device, and method for manufacturing semiconductor device | |
JP6846119B2 (en) | Diode and power converter using it | |
US11158704B2 (en) | Semiconductor device and power conversion device | |
JP6820738B2 (en) | Manufacturing method of semiconductor device, power conversion device and semiconductor device | |
US11063122B2 (en) | Silicon carbide semiconductor device and power conversion device | |
US20150303268A1 (en) | Diode and power conversion device | |
JP6709062B2 (en) | Semiconductor device, manufacturing method thereof, and power conversion device using the same | |
US11177348B2 (en) | Silicon carbide semiconductor device | |
CN110246887B (en) | Semiconductor device and power conversion device | |
US10355084B1 (en) | Semiconductor device, method of manufacturing the same and power conversion device | |
US20210288140A1 (en) | Semiconductor device and power converter | |
US10121908B2 (en) | High withstand voltage diode and power conversion device | |
JP2023007491A (en) | Semiconductor devices and related chip and fabrication method | |
JP6937864B2 (en) | Manufacturing method of semiconductor devices | |
JP2022121395A (en) | Semiconductor device, and related module, circuit, and manufacturing method | |
CN113544858A (en) | Silicon carbide semiconductor device, method for manufacturing same, and power conversion device | |
WO2019124384A1 (en) | Silicon carbide semiconductor device and power conversion device | |
JP7207512B2 (en) | Semiconductor device, power conversion device, and method for manufacturing semiconductor device | |
JP2018056220A (en) | Semiconductor device and method of manufacturing the same, and power conversion system | |
JP6584940B2 (en) | Manufacturing method of semiconductor device | |
JP7127748B2 (en) | Silicon carbide semiconductor device, power conversion device, and method for manufacturing silicon carbide semiconductor device | |
US20230290874A1 (en) | Method of manufacturing silicon carbide semiconductor device, silicon carbide semiconductor device, and power conversion apparatus | |
CN113557607B (en) | Silicon carbide semiconductor device and power conversion device | |
WO2023188560A1 (en) | Semiconductor device, method for manufacturing semiconductor device, and electric power converter | |
JP7030637B2 (en) | Manufacturing method of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211213 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221206 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221219 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7207512 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |