JP2007505569A - 結合器リソース・モジュール - Google Patents

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Abstract

結合組立体は、積重ね配列に互いに融着された複数の複合基板層及びフランジ層を含む。基板層はフランジ層の上に位置づけられ、及び信号入力部及び信号出力部に接続された埋込信号処理回路を含む。信号接続端子を露出させるように基板層の領域を通じて空洞が形成される。これらの信号接続端子は、埋込信号処理回路に結合され、フランジ層と基板層の融着後に組立体に回路素子を追加可能にし、さらにその追加素子を信号処理回路に結合可能にする。

Description

［関連出願の相互参照］
本出願は、２００３年９月１０日に出願した米国特許出願第１０／６５９，５４２号の優先権を主張する。
１９５０年代初期における平面伝達媒体の開発は、マイクロ波回路及び部品パッケージ技術に大きな影響を与えた。マイクロ波プリント回路の技術及びストリップライン及びマイクロストリップの支持解析理論は急速なペースで開発された。ストリップライン回路構成の初期は、ほとんど完全に、方向性結合器、電力分割器、フィルタ及びアンテナ給電回路網のような受動回路の構成に当てられた。初期の実施例は、バルク金属ハウジング中に収納され、同軸コネクタで接続された。
大きさ及び重さを減すために、ケースがなくコネクタのない結合器が開発された。後者の実施は時に「フィルムブリッド(filmbrid)」と呼ばれ、融解によって、又は熱可塑性膜又は熱硬化性膜によって、互いに接合された積層ストリップライン組立体を含んでいた。これらのデバイスで使用された誘電体材料及びマイクロ波回路製造プロセス自体のような分野で、さらなる改善が続いた。マイクロ波集積回路の開発及び応用についての歴史的な展望は従来技術文献に見出すことができる（例えば、非特許文献１及び２参照）。
「Microwave Integrated Circuits-An Historical Perspective」、H.Howe, Jr.、IEEE Trans. MTT-S、Vol. MTT-32、９９１〜９９６頁、１９８４年９月 「Microwave Printed Circuit-The Early Years」、R.M.Barret、IEEE Trans. MTT-S、Vol. MTT-32、９８３〜９９０頁、１９８４年９月
ストリップライン及びマイクロストリップ部品は、様々な用途で、共通基板にモノリシックに集積化されるだけでなく、ハウジング及びパッケージ中にも集積化されてきた。集積化及びパッケージングの方法は、後処理温度（すなわち、ストリップライン又はマイクロストリップ部品の製造後）に対処するモジュールの能力及びモジュールの動作熱管理能力（すなわち、モジュールの熱伝達能力）だけでなく、システムのインタフェース及び実装にも影響を及ぼす。部品を集積化する一般的な技術は、例えば、樹脂、接着剤及び半田を用いて、部品を互いに接合する必要がある。幾つかの場合には、樹脂、接着剤、半田及び／又は他の接合剤を使用するモジュールは、モジュールを高温又は他の処理条件にさらす後処理段階にかけられる。これらの後処理段階は、モジュールを形成する際に使用される接合剤及び材料に適合していなければならない。例えば、モジュールが従来の樹脂、接着剤、及び半田を使用して形成されたとき、高温後処理はモジュール接合の劣化を引き起こすことがあるので、避ける必要があることがある。
より広い範囲の製造プロセスにかけることができ、かつその広い範囲の製造プロセスの下で完全性を保持可能なマイクロ波結合器が望ましい。したがって、マイクロ波結合器回路、ＤＣ阻止構造、インピーダンス整合回路網、バイアス減結合構造及びＲＦ負荷端子を、製造後にモジュールがかけられることがある高温処理段階又は他の処理段階に耐えることができる構造に集積化する必要がある。例えば、マイクロ波モジュールが他の部品と共に回路組立体に集積化されるとき、そのような高温処理が行われることがある。さらに、マイクロ波結合器回路、ＤＣ阻止構造、インピーダンス整合回路網、バイアス減結合構造及び最適熱伝導性をもたらすＲＦ負荷端子を集積化する必要がある。さらに、結合組立体の製造後に部品を追加することによって容易にカスタマイズ可能な結合回路を入手する必要がある。
例えば、マイクロ波結合器、ＤＣ阻止構造、インピーダンス整合回路網、バイアス減結合構造及びＲＦ負荷端子の集積化のために使用可能な結合モジュールが開示される。本明細書で「リソース・モジュール(resource module)」とも呼ばれるモジュールは、金属フランジに融着された複数の回路層を含み得る多層モジュールアーキテクチャを有する。金属フランジは、デバイス取付及び熱管理のために、パッケージインタフェースとして、また実装のために使用できる。リソース・モジュールは、デバイス取付領域（基板層を貫通する「リソース・ウェル(resource well)」又は「空洞(cavity)」とも呼ばれる）を含み得る。リソース・ウェルは、モジュール自体を形成した後で、モジュールにデバイスを追加すること、及びそれらのデバイスをリソース・モジュールの回路に結合可能にする。すなわち、リソース・モジュールの層が融着された後で、追加デバイスをリソース・ウェルに加えることができる。幾つかの実施例では、リソース・ウェルはウェル中に取付点を含み、これによって、追加デバイスは、リソース・モジュールの誘電体層に形成した結合器回路に信号接続可能にし、また、モジュールの金属フランジに結合できる。一体化フランジと融着されたリソース・モジュールを使用して、様々なマイクロ波回路用途のための共通プラットフォームを実施し、さらに、最適動作熱管理だけでなく高温デバイス取付処理を可能にして高い自由度を提供する、システムインタフェース及び実装方法を実施できる。様々な回路及び回路素子をリソース・モジュールに追加することによって、この共通プラットフォームをカスタマイズできる。これらの回路素子は、マイクロ波回路、トランジスタ、バラクタダイオード、ＰＩＮダイオード、及びショットキーダイオードを含み得る。
１つの実施例では、結合組立体は、積重ね配列に互いに融着された複数の複合基板層及びフランジ層を含む。基板層はフランジ層の上に位置づけられ、そして、信号入力部及び信号出力部に接続された埋込信号処理回路を含む。信号接続端子を露出させるように基板層の領域を通して空洞が形成される。これらの信号接続端子は、埋込信号処理回路に結合され、フランジと基板層の融着後に組立体に回路素子を追加可能にし、さらにその追加素子を信号処理回路に結合可能にする。
実施例は、次の特徴の１つ又は複数を含み得る。埋込信号処理回路（例えば、マイクロ波結合器回路、インピーダンス整合回路、ＤＣ阻止回路、バイアス減結合回路、及び／又はＲＦ負荷端子を含むことがある）は、信号入力部及び空洞内に露出された第１の信号接続端子に結合された第１の信号処理回路と、信号出力部及び空洞内に露出された第２の信号接続端子に結合された第２の信号処理回路と、を含み得る。空洞は、マイクロ波回路、トランジスタ、バラクタダイオード、ＰＩＮダイオード、ショットキーダイオード、又は他の回路素子のような追加回路素子を収容するように構成できる。また、空洞に追加された回路素子と外部信号源の間の信号接続を可能にするために、空洞内に露出され、かつ組立体の外部表面の導電端子に結合された導電端子があることがある。
実施例は、また、次の特徴の１つ又は複数を含むことがある。空洞は、フランジ層の上面を露出させて、追加回路素子をフランジ層に結合（例えば、電気的結合又は熱的結合の何れにも）可能にできる。フランジ層は、実質的に均質な金属コアで形成できる。メッキ金属（例えば、ニッケル、金、又は金コアの酸化を阻止する他の金属）を、フランジ層の表面に付加し得る。メッキされたビアホールを使用して、基板層間に相互接続を作ることができる。
結合組立体の製造は、複数のビアを作るように基板層に穴を開けること、及び基板層に切欠きを形成することを含む。基板層がフランジ層の上に積重ね配列に融合されたとき、切欠きが、フランジ層の上面を露出させる空洞を、前記基板を通して形成するように、切欠きは位置づけられる。融着前に、埋込信号処理回路素子、信号入力部及び出力端子、空洞内に露出された信号接続端子、及び、複数の複合基板層が積重ね配列に位置づけられたとき前記の構造を相互接続する導電性ビアを形成するように、基板層の表面は金属化される。融着後に一番上の基板層に切欠きを形成できるが、他の基板層の切欠きは融着前に形成できる。
本発明の１つ又は複数の実施の詳細は、添付の図面及び以下の説明で明らかにされる。本発明の他の特徴、目的、及び有利点は、説明及び図面から、また特許請求の範囲から明らかになるであろう。
本明細書で「リソース・モジュール」構造体が開示される。このモジュールの上面図、側面図及び底面図を図１に示す。側面図に、またより詳細に図４〜図７に示すように、リソース・モジュール１００は、接合された基板層の積重ねと金属フランジ層から作ることができる。基板層は、好ましくは、ポリテトラフルオロエチレン（ＰＴＦＥ）、ガラス、及びセラミックで形成される。各基板層は、一方の面又は両方の面に回路を含み得る。回路は、例えば、マイクロ波方向性結合器、及び３ｄＢ直角位相結合器、インピーダンス整合回路網、ＤＣブロック、バイアス減結合、及びＲＦ負荷終端を含み得る。フランジ層は、リソース・の取付け及び熱特性の改善を可能にする。
図２及び図３は、リソース・モジュールの異なる実施例のブロック線図である。図２のブロック線図は、図４〜図６の基板層に形成された回路２００を示す。この回路がどのように動作するかの実例が１２．５オームの場合について示されるが、他のインピーダンス値の回路の場合にも同様な動作が起こる。図示の例は３ｄＢ結合器の場合であるが、他の結合値を有する結合器を使用して他の回路網を構成できる。この開示全体を通じて使用される図において、同様な番号の素子は同じ構造を参照する（例えば、図２及び図３のブロック線図の形であろうと、図４〜図７のフランジ及び誘電体層の形であろうと）。入力部１５及び出力部１６のインピーダンスがリソース・ウェル１７に加えられたデバイスのインピーダンスと異なる場合に、図２のブロック線図に示す回路を使用できる。特に、回路２００は、入力部及び出力部が５０オームで、かつモジュールがリソース・ウェル１７に１２．５オームのデバイスを取り付けることを可能にする実施例である。図３のブロック線図の回路は、入力部、出力部、及び取り付けられたリソース・インピーダンスが同じである実施例である。図３のブロック線図に図２の変成器素子１、１４がないことを除いて、図３に示す回路素子は、図２のものと実質的に同一である。３００を実施する基板層は、図２の回路２００の基板層から得られる。
回路２００は、端子１５でＲＦ入力信号を受信する。入力信号は、変成器１によって５０オームから１２．５オームに変換され、そして出力信号２２は第１の結合器２によって分割される。２４、２５に結果として生じた２つの信号は、それから、個々の結合器４、５を通じてそれぞれ供給される。結合器４、５は、ＤＣ阻止機能を行う。今や、２つのＲＦ信号２６、２７は、リソース・ウェル端子１８、１９でそれぞれ利用可能である。端子１８、１９の信号は、モジュール１００の形成後にリソース・ウェル１７に追加できるトランジスタ、バラクタダイオード、ＰＩＮダイオード、及びショットキーダイオードのようなデバイスに接続できる。例えば、接地接続又は外部信号源への接続のために、ウェル１７に追加の信号端子が存在し得る。さらに、抵抗器、コンデンサ及びインダクタのような他の集中部品をリソース・ウェル１７に配置できる。ＲＦ信号がウェル１７のデバイスで処理後、そのＲＦ信号は端子２０、２１に出力され、そして回路８〜１４で処理される。回路８〜１４は、回路１〜７の機能に対して相補的な機能を行う。すなわち、端子２０〜２１の信号は、入力点３３、３４で結合器１０、１１及び４分の１波長ストリップライン８、９に供給される。結合器１０、１１は、入力信号３３、３４のＤＣバイアスを阻止する役目をする。結合器出力信号３１、３２は、それから、出力結合器１２で再結合され、結合器１２からの出力３０はインピーダンス変成器１４に供給され、そのインピーダンス変成器１４は、入力信号３０を１２．５オームインピーダンスから信号点１６の５０オーム出力インピーダンスに変換する。
リソース・モジュール１７で使用されるデバイスは、動作のためにＤＣバイアスを必要とし得る。このＤＣバイアスは、ＤＣブロック４、５、１０、１１によってデバイス領域１７中に閉じ込められる。ＤＣバイアス２８〜２９、３６〜３７は、デバイス領域１７のＲＦ信号には開回路として見えるバイアス減結合線路(bias decoupling lines)（すなわち、４分の１波長ストリップライン６〜９）を通じてデバイス領域１７に接続される。ＲＦ負荷終端３、１３は、信号点２３、３５で結合器２及び１２にそれぞれ接続され、結合器の孤立ポートに整合インピーダンスを与える。終端３、１３のインピーダンスは、結合器インピーダンスに合致する。
マイクロ波方向性結合器及び３ｄＢ直角位相結合器の回路構成の基本原理は、当業者にはよく知られており、「Shielded Coupled-Strip Transmission Line」、S.B.Cohn、IEEE Trans. MTT-S、Vol. MTT-3、No. 5、２９〜３８頁、１９５５年１０月、「Characteristic Impedance of Broadside-Coupled Strip Transmission Lines」、S.B.Cohn、IRE Trans. MTT-S、Vol. MTT-8、No. 6、633〜６３７頁、１９６０年１１月、及び「Impedances of Offset Parallel-Coupled Strip Transmission Lines」、J.P.Shelton, Jr.、IEEE Trans. MTT-S、Vol. MTT-14、No. 1、７〜１５頁、１９６６年１月のような論文に述べられている。通常、方向性結合器は、エッジ結合ストリップライン（図１０）又はオフセット結合ストリップライン（図１１、図１２）として実施されるが、直角位相結合器は、一般に、オフセット結合ストリップライン（図１２）又は側面結合ストリップライン（図９）として構成される。この開示事項の教示は、これらの理論から合成されたストリップライン結合器を、一体化フランジ付のリソース・モジュールに集積化し得ることを実証する。
図２の回路を含んだリソース・モジュールは、厚い金属フランジと一緒に接合された３つの誘電体基板層を使用して実施できる。これらの基板層は、現代の複合誘電体材料（ＰＴＦＥ、ガラス及びセラミックを含む）で形成できる。これらの材料は、広い温度範囲に亘って安定な電気的及び機械的特性を有し、及び、マイクロ波周波数での性能を高める低損失特性を有する。銅に近い熱膨張係数値は、信頼性の高いメッキ貫通穴及びスロットの形成を可能にする。これらのメッキされた貫通特徴は、分離された接地面を形成するためだけでなく、導電層を積重ねストリップライン構造体に接続するためにも使用される。Ｚ方向の伝搬（すなわち、積重ね誘電体層構造の層を通じて上から下に）に対して制御されたインピーダンスを維持するスラブ伝送線路を形成するために、誘電体層を貫通する信号用の孔に極めて正確に近接して接地スロットを形成できる。
図４〜図６は、モジュール１００を形成する３つの基板層４００、５００、６００の上面図、側面図及び底面図を示す。側面図で形成された水平長方形に沿ってページを折り畳んで、上面図を底面図に一致させ得る。基板４００、５００、６００は、ポリテトラフルオロエチレン、ガラス、及びセラミックの複合物で形成でき、２．１から２０．０の比誘電率（Ｅｒ）の範囲及び０．００１から０．０６０インチの厚さ（ｈ）の範囲を有する。基板は、銅フォイル（一般に厚さ０．０００７インチ、しかし０．０００１から０．００３インチの範囲にあり得る）で金属化され、そして回路を形成するようにエッチングされる。銅でメッキされたビアホール及びスロット（すなわち、細長い孔と開口）が１つの基板層を別の基板層に接続する。スロットの例としてスロット４０１があり、ビアホールの例として孔４０２がある（他のスロット及び孔が図示され、番号が付されないままになっている）。組立体の各層の詳細を図４から図７に示す。モジュールは、図８に示すようにアレイ用パネルに製造される。
この開示で説明したリソース・モジュールは、参考文献として本願明細書に援用される米国特許第６，０９９，６７７号（´６７７特許）及び米国特許第６，３９５，３７４号（´３７４特許）に開示されたプロセスに従って製造できる。層４００、５００、６００と厚い金属フランジ７００（図７）は、融解プロセスで互いに、直接、接合される。この融解プロセスは、特殊なプロファイルの温度及び圧力を使用して、材料の状態を変え、かつ均質な誘電体を形成し、また同時にその誘電体を厚い金属フランジに永久的に取り付けられる。厚い金属フランジを、直接、誘電体層に融着することによって、システム実装のための機械取付インタフェースが得られる。多層リソース・モジュールは、フランジの取付孔７０１を使ってシステム組立体内に、直接、ボルト締めし得る。融着プロセスは３５０℃から４００℃の温度で行われるので、リソース・モジュールはリソース・ウェル１７内へのデバイス取付に使用される高温後処理組立体温度(elevated post process assembly)に容易に耐え得る。これらの後処理組立体温度(post-process assembly temperatures)は、半田（Ｓｎ６３、Ｓｎ９６、Ａｕ／Ｓｉ共晶）、樹脂（銀充満樹脂、絶縁性樹脂）及び接着剤（銀充満ガラス、銀充満シアン酸塩エステル）を使用するデバイス取付けで生じる温度を含み得る。
厚い金属フランジ７００を誘電体層（特に、底部層６００に）に、直接、融着することによって、ＲＦ及びＤＣ損失電力を熱管理する一体化ヒートシンクが得られる。層４００、５００、６００の切欠き領域４７５、５７５、６７５は、フランジへの、又は熱をフランジに伝導する熱ビアのある誘電体層表面への、デバイスの直接取付けを可能にする。幾つかの実施例では、切欠き領域４７５、５７５、６７５は、異なる誘電体層に異なる取付け領域を露出させるように、（上面から底面に向かって）次第に小さくできる。エッチングされた金属膜抵抗器及び印刷厚膜抵抗器を回路層に含め得るが、抵抗器部品は、また、リソース・ウェル１７に取り付け得る。一般にＲＦ負荷終端として構成されるこれらの抵抗器の全ては、ヒートシンクフランジへの取付によって利益を得ることができ、ＲＦ負荷端子をより高い電力レベルで動作可能にする。
以下の段階は、´６７７特許及び´３７４特許で開示されたプロセスに従ってリソース・モジュール１００の組立をまとめたものである。各基板４００〜６００及びフランジ７００は、一般に幾つかの同一基板素子を含むパネル（例えば、パネル８００）の一部として製造される（ただし、ほんの少数のデバイスだけを製造する必要がある場合のような幾つかの場合には、パネルは、幾つかの異なる基板が各様に構成されたリソース・モジュールを形成している状態で製造されるかもしれない）ことを理解すべきである。
リソース・モジュールの１つの実施例の組立をここで説明する。フランジ板層及び各基板層は以下のように製造できる。
フランジ板の製造
１．銅パネルにニッケル及び金を選択的にメッキして各フランジ板７００を形成する。
２．次に、スロット及び位置合わせピン孔だけでなく取付孔７２３を、フランジ板７００を通じて開けることができる。例えば、完成したモジュールが他の表面にネジで取り付ける時、取付け孔７２３が含まれる。
３．上面７２０が全上面に亘ってニッケル／金メッキされるとき全底面７１０がニッケル／金メッキされることがあり、又は、幾つかの実施例では、ニッケル／金メッキは、表面７２０の周囲７２４の領域及び取付け孔７２３とスロットを取り囲む領域７２２に限定し得る。
４．選択的金メッキをリソース・ウェル領域７２１で使用できる。この選択的金メッキ７２１は、領域７２１の腐食耐性の改善を可能にし、フランジ板７２０とリソース・ウェル１７に追加されたデバイスとの間の優れた電気接続を保証するのに役立つ。フォトレジストプロセスを使用して選択的金メッキの領域を画定できる。
基板層の製造
１．基板層（４００、５００、６００）を通じてスロット及びビアホールを開ける。若しくは、銅をメッキする前に、孔開けし、それから孔及びスロット内の露出した基板層をプラズマエッチングして、基板層を貫通するスロット及びビアホールを形成してもよい。
２．次に、最初に無電解銅シード層を使用し、それに続いて、好ましくは０．０００５から０．００１０インチの厚さに電解銅メッキを行って、基板層（特に、孔及びスロット）に銅をメッキする。
３．次に、基板層の各層の両面にフォトレジストを被覆する。基板層の選択された領域が現れるように、フォトレジストがフォトグラフィックマスクを使用して露光され、それから現像される。フォトレジストを露光し現像した後で、フォトレジストは、構造１〜１４及び相互結線（例えば、１５〜３７）を形成するために使用される銅層を保護するように残る。それから、フォトレジストで覆われていない基板層の領域からメッキされた銅がエッチングされる。
４．次に、抵抗器３、１３の領域の銅をさらにエッチングし、銅層下のニッケル燐酸塩の薄膜を露出させて、抵抗器３及び１３が形成される。そうするために、再びフォトレジストが基板層に塗布される。フォトグラフィックマスクを使用して、領域３、１３の銅が露出するようにフォトレジストは露光され、さらに現像され、一方で、他の領域の銅はフォトレジストで覆われたままになっている。それから、領域３、１３の露出した銅がエッチングされて、抵抗器が画定される。それから、フォトレジストは剥離除去される。
５．次に、入力及び出力コンタクト結線、リソース・ウェルコンタクト結線、及び上面接続のために、選択的金メッキが行われる。そうするために、フォトレジストが、再び、全ての基板層の両面に塗布され、フォトグラフィックマスクを使用して露光され、さらに現像される。それから、基板にニッケル及び金をメッキする。メッキ後、残っているフォトレジストが剥離される。
６．次に、全ての基板を通じてスロットが機械加工で形成される。スロット機械加工形成処理後に、その基板は、アルコールそれから高温（７０°Ｆ）蒸留水で洗浄され、そして１４９℃で１時間、真空ベーキングされる。
７．最終組立段階は、´３７４及び´６７７特許に記載される融解プロセスを使用して誘電体層を接合することを含む。この接合は、２５０ＰＳＩの圧力及び３７５℃の温度で行うことができる。それから、モジュール組立体にスロットを機械加工で形成して、機械加工で形成された空洞（すなわち、空洞１７）を開けることができる。すなわち、融着後に、上層４００の空洞開口４７５を形成できる。個々のモジュールは、機械加工でパネルから分離できる。
基板層間及び基板の面間の相互接続を形成する際に使用されるビアホールは、電磁モデル化及び解析を使って補償しなければ、性能の劣化を引き起こすことがある。一般に、これらのビアホールは、垂直スラブライン伝送線路（図１３）としてモデル化できる。Ｚ面での制御されたインピーダンス相互接続を行うために、「Microwave Transmission Line Impedance Data」、M.A.R. Gunston.、６３〜８２頁、Van Nostrand Reinhold Company、１９７１年の教示に従うことができる。本明細書で開示された結合器組立体の例は、特に、広帯域幅方向性結合器及び広帯域幅直角位相結合器を含む。広帯域幅方向性結合器は、通常、例えば「General Synthesis Of Asymetric Multi-Element Coupled-Transmission-Line Directional Couplers」、R.Levy、IEEE Trans. MTT-S、Vol. MTT-11、No. 4、２２６〜２３７頁、１９６３年７月、及び「Tables For Asymetric Multi-Element Coupled-Transmission-Line Directional Couplers」、R.Levy、IEEE Trans. MTT-S、Vol. MTT-12、No. 3、２７５〜２７９頁、１９６４年５月で与えられる式から合成できる。他方で、広帯域幅直角位相結合器は、例えば、「Theory And Tables Of Optimum Symetrical TEM-Mode Coupled-Transmission-Line Directional Couplers」、E.G.Cristal及びL.Young、IEEE Trans. MTT-S、Vol. MTT-13、No. 5、５４４〜５５８頁、１９６５年９月で与えられた表から合成できる。他の選択肢は、「Four Port Networks Synthesized From Interconnection Of Coupled And Uncoupled Sections Of Line Lengths」、Joseph D. Cappucci.、米国特許第３，７６１，８４３号明細書、１９７３年９月２５日に記載された教示に従うことである。米国第３，７６１，８４３特許は、一連の結合及び非結合ストリップラインから広帯域幅結合器を合成する方法を開示する。この場合、一連の非結合相互接続は、広帯域幅直角位相結合器を形成するように一連の結合部と組み合わされる。さらに、「The Design And Construction Of Broadband, High Directivity, 90-Degree Couplers Using Nonuniform Line Techniques」、C.P.Tresselt、IEEE Trans. MTT-S、Vol. MTT-14、No. 12、647〜６５６頁、１９６６年１２月、及び「The Design And Computed Performance Of Three Classes Of Equal-Ripple Nonuniform Line Couplers」、C.P.Tresselt、IEEE Trans. MTT-S、Vol. MTT-17、No. 4、２１８〜２３０頁、１９６９年４月に定義された不均一な結合構造は、広域通過周波数応答で特徴づけられる超広帯域性能を実施するように、垂直方向に縦一列に並んで積み重ねかつ接続できる。
本発明の幾つかの実施形態を説明した。それにも拘わらず、本発明の精神及び範囲を逸脱すること無く、様々な修正物を作り得ることが理解し得る。図１４〜図１９に他の実施例を示す。これらの図は、回路ブロック図（図１４）、完成したモジュールの上面図、側面図及び底面図（図１５）、３つの基板層の上面及び底面金属化（図１６〜１８）、及び他の実施形態のフランジ層１９を含む。図１４の他の実施形態は、回路１４００の入力側にある第２のリソース・ウェル４０を含む。
図１４に示す回路は、図２のものと実質的に同一である回路素子及び結線(connections)９〜１４、１６、１７、２０〜２１、３０〜３７を含む。実施形態１４００は、また、修正された入力段５０〜６６及び第２のリソース・ウェル４０を含む。入力段は、入力５０でＲＦ信号を受信する。信号は、変成器５１によって５０オームから１２．５オームに変換され、出力信号はリソース・ウェル４０のコンタクト５２に供給される。追加のデバイス（例えば、ダイオード、抵抗器、トランジスタ、又は簡単なブリッジ接続）は、リソース・ウェル４０の端子５２と６４の間に結合し得る。リソース・ウェル４０のデバイスで変換されたような信号５２は、端子６４に、そこからＤＣ阻止結合器５９へ、それから信号結合器６１に供給される。信号結合器６１の出力６２〜６３は、リソース・ウェル１７のコンタクト６５〜６６に供給される。ＤＣバイアスは、上面接触点３６〜３７、５４、８０〜８７を通じて供給できる。同様に、ＤＣバイアスは、４分の１波長ストリップライン５３に接続された入力５４、４分の１波長ストリップライン８に接続された入力３６、及び４分の１波長ストリップライン９に接続された入力３７から供給できる。基板層１６００、１７００、１８００及びフランジ板１９００は、図２の実施例について説明したプロセスに従って製造し、接合できる。基板層１６００、１７００、１８００及びフランジ板１９００の他の特徴は、層４００、５００、６００及びフランジ板７００に関して与えた説明から得られる。
従って、他の実施形態は添付の特許請求の範囲の範囲内にある。
組み立てられたリソース・モジュールを示す上面図、側面図及び底面図である。 図１のリソース・モジュールの実施例に含まれることがある信号処理回路部品を示すブロック図である。 図１のリソース・モジュールの他の実施例に含まれることがある信号処理回路部品を示すブロック図である。 図２の信号処理回路を実施例する３個の誘電体基板の上面金属層及び底面金属層を示す図である。 図２の信号処理回路を実施例する３個の誘電体基板の上面金属層及び底面金属層を示す図である。 図２の信号処理回路を実施例する３個の誘電体基板の上面金属層及び底面金属層を示す図である。 金属フランジ層を示す上面図及び底面図である。 パネルアレイを示す図である。 様々な型のストリップラインを示す図である。 様々な型のストリップラインを示す図である。 様々な型のストリップラインを示す図である。 様々な型のストリップラインを示す図である。 スラブライン伝送線路を示す図である。 結合器リソース・モジュールの他の実施形態を示す図である。 図１４の結合器リソース・モジュールを示す上面図、側面図及び底面図である。 図１４の信号処理回路を実施例する３個の誘電体基板の上面金属層及び底面金属層を示す図である。 図１４の信号処理回路を実施例する３個の誘電体基板の上面金属層及び底面金属層を示す図である。 図１４の信号処理回路を実施例する３個の誘電体基板の上面金属層及び底面金属層を示す図である。 金属フランジ層を示す上面図及び底面図である。
符号の説明
１５ 端子（ＲＦ入力）
１６ 端子（ＲＦ出力）
１７ リソース・ウェル
１８、１９ リソース・ウェル端子（入力）
２０、２１ リソース・ウェル端子（出力）
１００ リソース・モジュール
２００、３００、１４００ 基板層に形成された回路
４００、５００、６００ 基板
４０１ スロット
４０２ ビアホール
４７５、５７５、６７５ 層４００、５００、６００の切欠き領域
７００ 金属フランジ

Claims (21)

  1. 積重ね配列に互いに融着された複数の複合基板層及びフランジ層であって、前記基板層は前記フランジ層の頂部に位置づけられ、前記基板層は埋込信号処理回路を備える、複数の前記複合基板層及びフランジ層と、
    各々前記埋込信号処理回路に結合された信号入力部部及び信号出力部部と、
    前記複数の基板層の領域に亘って形成された空洞であって、前記フランジと前記基板層の融着後に前記組立体に回路素子を追加可能にし、かつ前記追加回路素子を前記信号処理回路に結合可能にするように、前記信号処理回路に結合された信号接続端子を露出させる空洞と、を備える結合組立体。
  2. 前記埋込信号処理回路が、
    前記信号入力部部と、前記空洞内に露出した第１の信号接続端子と、に結合された第１の信号処理回路と、
    前記信号出力部部と、前記空洞内に露出した第２の信号接続端子と、に結合された第２の信号処理回路と、
    を備える、請求項１に記載の結合組立体。
  3. 前記第１の埋込信号処理回路及び前記第２の埋込信号処理回路が、マイクロ波結合器回路を備える、請求項２に記載の結合組立体。
  4. 前記第１及び第２の埋込信号処理回路がインピーダンス整合回路を更に備える、請求項３に記載の結合組立体。
  5. 前記第１の埋込信号処理回路及び前記第２の埋込信号処理回路が、ＤＣ阻止回路、バイアス減結合回路、及びＲＦ負荷終端部から成る群から選択された回路を備える、請求項４に記載の組立体。
  6. 前記組立体が、マイクロ波回路、トランジスタ、バラクタダイオード、ＰＩＮダイオード、ショットキーダイオードから成る群から選択された追加回路素子の追加を行うように構成される、請求項３に記載の結合組立体。
  7. 前記空洞に追加された回路素子と外部信号源との間の信号接続を可能にするように、前記空洞内に露出し、かつ前記組立体の外部表面の導電端子に結合された複数の導電端子を更に備える、請求項２に記載の結合組立体。
  8. 前記空洞が前記フランジ層の頂面を露出させて、前記追加回路素子を前記フランジ層に結合可能にする、請求項２に記載の結合組立体。
  9. 前記フランジ層が、実質的に均質な金属コアを備え、
    前記複合基板層がフッ素重合体複合材料を備える、請求項１に記載の組立体。
  10. 前記追加回路素子の前記フランジ層への結合が、前記回路素子と前記フランジ層の間に熱的結合を含む、請求項９に記載の組立体。
  11. 前記フランジ層が、前記金属コア及び前記金属コアの表面に付加されたメッキ金属から成る、請求項１０に記載の組立体。
  12. 前記表面に付加された前記メッキ金属が、前記金属コアの酸化を阻止する金属を含む、請求項１１に記載の組立体。
  13. 前記複数の基板層のうちの少なくとも２つが、メッキされたビアホールで接続される、請求項１に記載の組立体。
  14. 実質的に均質な金属コア、及び、前記金属コアの表面に付加されかつ前記金属コアの酸化を阻止するメッキ金属を具備するフランジ層と、
    フッ素重合体材料含む複数の融着された複合基板層であって、前記フランジ層の上に積重ね配列で位置づけされ、かつ第１及び第２の埋込信号処理回路を備える複数の複合基板層と、
    前記第１の埋込信号処理回路に結合された信号入力部と、
    前記第２の埋込信号処理回路に結合された信号出力部と、
    前記複数の基板層の領域を通して形成され、かつ前記フランジ層の上面を露出させる空洞であって、前記第１の信号処理回路に結合された第１の信号接続端子及び前記第２の信号処理回路に結合された第２の信号接続端子を露出させ、さらに、前記基板層の融着後に前記組立体に回路素子を追加可能にし、かつ前記追加回路素子を前記信号処理回路及び前記フランジ層に結合可能にする前記空洞と、を備える結合組立体。
  15. 前記第１の埋込信号処理回路及び前記第２の埋込信号処理回路がマイクロ波結合器回路を備える、請求項１４に記載の結合組立体。
  16. 前記第１及び第２の埋込信号処理回路がインピーダンス整合回路を更に備える、請求項１５に記載の結合組立体。
  17. 前記第１の埋込信号処理回路及び前記第２の埋込信号処理回路が、ＤＣ阻止回路、バイアス減結合回路、及びＲＦ負荷終端から成る群から選択された回路を備える、請求項１４に記載の結合組立体。
  18. 前記空洞に追加された回路素子と外部信号源の間の信号接続を可能にするように、前記空洞の中に露出されかつ前記組立体の外部表面の導電端子に結合された複数の導電端子を、さらに備えている、請求項１４に記載の結合組立体。
  19. 前記第１の信号処理回路が、前記複数の基板層のうちの少なくとも２つの表面に配置された金属化によって形成され、さらに前記複数の基板層の前記少なくとも２つが、メッキされたビアホールで接続される、請求項１８に記載の結合組立体。
  20. 複数の複合基板層を製造する段階と、
    実質的に均質な金属コアを備えるフランジ層を製造する段階と、
    複数のビアを作るように前記複合基板層を通して穴を開ける段階と、
    前記複合基板層が前記フランジ層の上に積重ね配列に位置づけされたとき、切欠きが、前記フランジ層の上面を露出させる空洞を、前記基板層を通して形成するように、前記複数の複合基板層の各々に前記切欠きを形成する段階と、
    埋込信号処理回路素子、信号入力部端子、信号出力部端子、前記形成された空洞内に露出された第１及び第２の信号接続端子、及び、前記複数の複合基板層が積重ね配列に位置づけられたとき前記埋込信号処理回路素子、前記信号入力部端子、前記信号出力部端子、前記第１及び第２の信号接続端子を相互接続する導電性ビア、を形成するように、前記複合基板層の表面を選択的に金属化する段階と、
    前記複数の基板層が前記フランジ層の上に積重ね配列で位置づけされ、かつそれによって前記複数の基板層の領域を貫通する空洞が画成された組立体を形成するように、前記複数の基板層を互いに及び前記フランジ層に融着する段階と、
    を備えるプロセスで製造された副組立体であって、
    前記空洞が、前記フランジ層の上面を露出させ、かつ前記埋込信号処理回路に結合された信号接続端子を露出させ、及び、
    前記空洞が、前記基板の融着後に前記組立体に回路素子を追加可能にし、かつ前記追加回路素子を前記信号処理回路及び前記フランジ層に結合可能にする副組立体。
  21. 前記複数の複合基板層の各々に切欠きを形成する前記段階が、前記複数の基板層の前記融着の後で前記複数の基板層のうちの一番上のものに切欠きを形成すること、及び
    前記融着前に、前記複数の層のうちの前記一番上のものと前記フランジ層の間にサンドイッチ状に挟まれた層に前記切欠きを形成することを備える、請求項２０に記載の製造プロセス。
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