JP2007336042A

JP2007336042A - Destuff apparatus

Info

Publication number: JP2007336042A
Application number: JP2006163271A
Authority: JP
Inventors: Masato Hori; 正人堀; Hiroyuki Kitajima; 広之北島; Katsukichi Miura; 克吉三浦; Yasuyuki Endo; 靖行遠藤; Kazuto Takei; 和人武井
Original assignee: Fujitsu Ltd; NTT Electronics Corp
Current assignee: Fujitsu Ltd; NTT Electronics Corp
Priority date: 2006-06-13
Filing date: 2006-06-13
Publication date: 2007-12-27
Anticipated expiration: 2026-06-13
Also published as: JP4925737B2

Abstract

<P>PROBLEM TO BE SOLVED: To remove stuffs even if the stuffs exist at different positions in each sequence. <P>SOLUTION: Parallel data of one-sequence n-bit for m sequences (DT0-DTm) are inputted into a matrix switch 11, and stuff position signals (EN0-ENm) are inputted indicating the stuff positions in each sequence. The matrix switch 11 switches the parallel data on the basis of a switching signal from a switch signal generator 12. A buffer 13, a writing control unit 14 and a reading control unit 15 interlockingly operate using stuff position signals to prevent mixture of valid data and invalid data in the parallel data of the m sequence to be outputted. An invalid position instructor 16 outputs a signal indicating an invalid data position. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は主信号データからスタッフを削除するデスタッフ装置に係わり、特に、1系列nビットの並列データがm系列分と、各系列におけるスタッフ位置を示すスタッフ位置信号とが入力され、該スタッフ位置信号を用いて出力されるｍ系列分の並列データに有効データと無効データが混在しないようにし、かつ、無効データ位置を示す信号を出力するデスタッフ装置に関する。 The present invention relates to a destuffing device that deletes stuff from main signal data, and in particular, 1 series of n-bit parallel data for m series and a stuff position signal indicating a stuff position in each series are input, and the stuff position The present invention relates to a destuffing device that prevents valid data and invalid data from being mixed in m-sequence parallel data output using a signal and outputs a signal indicating an invalid data position.

伝送装置は伝送路クロックから装置内クロックに乗り換えるための処理を行うデスタッフ部を備えている。図２３（A）に示すようにパラレル化した1系列の信号単位でデスタッフ処理するのであればデスタッフ部はクロック単位で処理を行えばよく、処理が容易である。しかし、伝送速度が速い装置では、デバイスの制限上、内部で速度を落としてパラレルにデスタッフ処理をする事が通常行われている。
図２４はかかる光伝送装置の要部構成図であり、光電変換部１は光信号を電気信号に変換し、シリアル/パラレル変換部２はビット系列の主信号データを１系列nビット（例えば8ビット）のm系列分(例えば8系列分)の並列データdata-0〜data-7に変換し、イネーブル信号付加部３は各系列におけるスタッフ位置を示すイネーブル信号enable-0〜enable-nを各系列の並列データdata-0〜data-7に付加し、デスタッフ部４はスタッフを削除し、装置内クロックに乗り換えて主信号データを出力する。かかる並列処理において、各系列のスタッフ位置が同じであればデスタッフ処理は容易であるが。しかし、図２３（B）に示すようにスタッフ(図中の「−」部分)が各系列において異なった位置に存在する場合、クロック単位での処理ができない問題があった。
従来技術としてデスタッフ制御回路を用いてスタッフの有無によりメモリへの書き込みクロックを制御するものがある(特許文献１)。しかし、この従来技術はパラレルにデスタッフ処理するものであるが、上記の問題点を解決するものではない。
特開平２−２７８２８号公報 The transmission device includes a destuffing unit that performs processing for switching from the transmission path clock to the in-device clock. As shown in FIG. 23A, if destuffing processing is performed in units of one series of parallel signals, the destuffing unit may perform processing in units of clocks, and processing is easy. However, in a device with a high transmission speed, due to device limitations, it is common to perform a destuffing process in parallel by reducing the speed internally.
FIG. 24 is a block diagram of the principal part of such an optical transmission apparatus. The photoelectric conversion unit 1 converts an optical signal into an electric signal, and the serial / parallel conversion unit 2 converts the bit sequence main signal data into 1 sequence n bits (for example, 8 bits). Bit) of m series (for example, 8 series) parallel data data-0 to data-7, and the enable signal adding unit 3 sends enable signals enable-0 to enable-n indicating the stuff positions in each series. The destuffing unit 4 deletes the stuff, adds to the parallel data data-0 to data-7 of the series, changes to the in-device clock, and outputs the main signal data. In such parallel processing, destuffing processing is easy if the staff positions of each series are the same. However, as shown in FIG. 23B, when the staff ("-" portion in the figure) exists at different positions in each series, there is a problem that processing in units of clocks cannot be performed.
As a conventional technique, there is a technique in which a write clock to a memory is controlled by using a destuffing control circuit depending on the presence or absence of stuffing (Patent Document 1). However, this conventional technique performs destuffing processing in parallel, but does not solve the above problems.
JP-A-2-27828

したがって、本発明の目的はスタッフが各系列において異なった位置に存在する場合であってもスタッフを除去できるようにすることである。
本発明の別の目的は系列数が多い場合にも対応できるようにすることである。 Therefore, an object of the present invention is to make it possible to remove the staff even when the staff exists in different positions in each series.
Another object of the present invention is to be able to cope with a case where the number of series is large.

上記課題は本発明の一つの態様によれば、1系列nビットの並列データがm系列分と、各系列におけるスタッフ位置を示すスタッフ位置信号とが入力され、該スタッフ位置信号を用いて出力されるｍ系列分の並列データに有効データと無効データが混在しないようにし、かつ、無効データ位置を示す信号を出力するデスタッフ装置により達成される。
本発明の一つの態様によるデスタッフ装置は、(1) ｍ系列の入力ポートとｍ系列の出力ポートを備え、該ｍ系列の入力ポートに入力されたｍ個の並列データをｍ系列の出力ポートにスイッチングするスイッチ部、(2)前記ｍ系列の各スタッフ位置信号を用いて、ｍ系列の入力ポートに入力されたｍ個の並列データが、スタッフが存在しないとした場合の正規の系列に対応する出力ポートからそれぞれ出力されるようにスイッチ部にスイッチ信号を入力するスイッチ信号発生部、(3)ｍ系列の並列データを記憶する第１、第２の記憶部を備えたデータ記憶部、(4)前記ｍ系列の各スタッフ位置信号を用いて、前記スイッチ部の出力ポートから出力されるｍ系列の並列データを分けて前記第１、第２の記憶部に書き込むと共に、該書き込みにより第１、第２の記憶部に交互に無効データを含まないｍ系列の並列データが記憶され、かつ、無効データ位置では無効のｍ系列の並列データが記憶されないように制御する書き込み制御部、(5)前記第１、第２の記憶部から交互に無効データを含まないｍ系列の並列データを読み出して出力すると共に、無効データ位置では直前に読み出した第１または第２の記憶部から再度ｍ系列の並列データの読み出しを行う読み出し制御部、(6)該第１または第２の記憶部から連続してｍ系列の並列データの読み出しを行うとき該並列データが無効データであることを示す信号を出力する無効位置指示部を有している。 According to one aspect of the present invention, the above-described problem is that 1-sequence n-bit parallel data for m sequences and a stuff position signal indicating a stuff position in each sequence are input and output using the stuff position signal. This is achieved by a destuffing device that prevents valid data and invalid data from being mixed in parallel data for m series and outputs a signal indicating the invalid data position.
A destuffing device according to an aspect of the present invention includes (1) an m-sequence input port and an m-sequence output port, and the m parallel data input to the m-sequence input port is output as an m-sequence output port. (2) Using the m-stuff stuff position signals, m parallel data input to the m-sequence input port corresponds to a normal series when no stuff is present. A switch signal generation unit for inputting a switch signal to the switch unit so as to be output from each output port, and (3) a data storage unit including first and second storage units for storing m-sequence parallel data; 4) Using each of the m-sequence stuff position signals, the m-sequence parallel data output from the output port of the switch unit is divided and written to the first and second storage units. The second A write control unit for controlling so that m-sequence parallel data not including invalid data is alternately stored in the storage unit 2 and invalid m-sequence parallel data is not stored at an invalid data position; (5) 1. Read and output m-sequence parallel data not including invalid data alternately from the second storage unit, and output m-sequence parallel data again from the first or second storage unit read immediately before at the invalid data position. (6) Invalidity that outputs a signal indicating that the parallel data is invalid data when reading m-series parallel data continuously from the first or second storage unit It has a position indicator.

本発明の一つの態様によるデスタッフ装置の前記スイッチ信号発生部は、以下の４つ構成が可能である。
第１のスイッチ信号発生部は、(1)ｍ系列のそれぞれに対応してカスケード接続された加算部を備えると共に、各加算部はスタッフ位置信号がスタッフ位置を示していないときに該スタッフ位置信号は数値１であり、スタッフ位置を示しているときは数値０であるとみなし、(2)第１番目の加算部は前回の第ｍ番目の加算部の出力に第１系列のスタッフ信号値を加算し、加算結果を第１入力ポートに入力された並列データを出力する出力ポートの番号としてスイッチ部に入力し、(3)他の加算部は前段の加算部の出力と該加算部に対応する系列のスタッフ信号値を加算し、加算結果を該系列の入力ポートに入力された並列データを出力する出力ポートの番号としてスイッチ部に入力する。
第２のスイッチ信号発生部は、(1)ｍ系列のそれぞれに対応して加算部を備えると共に該加算部を２つのグループに分け、各加算部はスタッフ位置信号がスタッフ位置を示していないときに該スタッフ位置信号は数値１であり、スタッフ位置を示しているときは数値０であるとみなし、(2)各グループのカスケード接続された第１番目の加算部は、該グループの最後の加算部の前回出力に他グループに属する全加算部に対応する全系列のスタッフ信号値と該第1番目の加算部に対応する系列のスタッフ信号値を加算し、加算結果を該第１番目の加算部に応じた系列の入力ポートに入力された並列データを出力する出力ポートの番号としてスイッチ部に入力し、(3)他の加算部はそれぞれ前段の加算部の出力と該加算部に対応する系列のスタッフ信号値を加算し、加算結果を該系列の入力ポートに入力された並列データを出力する出力ポートの番号としてスイッチ部に入力する。
第３のスイッチ信号発生部は、(1)ｍ系列のそれぞれに対応してカスケード接続された減算部を備えると共に、各減算部はスタッフ位置信号がスタッフ位置を示していないときに該スタッフ位置信号は数値１であり、スタッフ位置を示しているときは数値０であるとみなし、(2)カスケード接続された第１番目の減算部は前回の第ｍ番目の減算部の出力にから第１系列のスタッフ信号値を減算し、減算結果を第１入力ポートに入力された並列データを出力する出力ポートの番号としてスイッチ部に入力し、(3)他の減算部は前段の減算部の出力から該減算部に対応する系列のスタッフ信号値を減算し、減算結果を該系列の入力ポートに入力された並列データを出力する出力ポートの番号としてスイッチ部に入力する。
第４のスイッチ信号発生部は、(1)ｍ系列のそれぞれに対応して減算部を備えると共に該減算部を２つのグループに分け、各減算部はスタッフ位置信号がスタッフ位置を示していないときに該スタッフ位置信号は数値１であり、スタッフ位置を示しているときは数値０であるとみなし、(2)各グループのカスケード接続された第１番目の減算部は、該グループの最後の加算部の前回出力から他グループに属する全減算部に対応する全系列のスタッフ信号値と該第１番目の減算部に対応する系列のスタッフ信号値を減算し、減算結果を該第１番目の減算部に応じた系列の入力ポートに入力された並列データを出力する出力ポートの番号としてスイッチ部に入力し、(3)他の減算部はそれぞれ前段の減算部の出力から該減算部に対応する系列のスタッフ信号値を減算し、減算結果を該系列の入力ポートに入力された並列データを出力する出力ポートの番号としてスイッチ部に入力する。 The switch signal generator of the destuffing device according to one aspect of the present invention can have the following four configurations.
The first switch signal generator includes (1) an adder cascaded corresponding to each of the m-sequences, and each adder receives the stuff position signal when the stuff position signal does not indicate the stuff position. Is a numerical value 1 and is considered to be a numerical value 0 when indicating a stuff position. (2) The first addition unit adds the first series of stuff signal values to the output of the previous m-th addition unit. Addition, and the addition result is input to the switch unit as the output port number that outputs the parallel data input to the first input port. (3) The other addition units correspond to the output of the previous addition unit and the addition unit. The stuff signal value of the series to be added is added, and the addition result is input to the switch unit as the output port number for outputting the parallel data input to the input port of the series.
The second switch signal generator (1) includes an adder corresponding to each of the m series and divides the adder into two groups, and each adder has a stuff position signal indicating no stuff position. The stuff position signal is a numerical value 1 and when the stuff position is indicated, the stuff position signal is regarded as a numerical value 0. (2) The first adder connected in cascade of each group is the last addition of the group. The stuff signal value of all sequences corresponding to all adders belonging to another group and the stuff signal value of sequences corresponding to the first adder are added to the previous output of the unit, and the addition result is the first addition Input to the switch unit as the output port number to output the parallel data input to the input port of the series corresponding to the unit, (3) The other adder corresponds to the output of the previous adder and the adder, respectively Series staff signal value And the addition result is input to the switch unit as the number of the output port that outputs the parallel data input to the input port of the series.
The third switch signal generation unit includes (1) cascade subtracting units corresponding to each of the m series, and each subtraction unit has a stuff position signal when the stuff position signal does not indicate the stuff position. Is a numerical value 1, and when the staff position is indicated, it is regarded as a numerical value 0. (2) The first subtractor connected in cascade is the first series from the output of the previous mth subtractor. The stuff signal value is subtracted, and the subtraction result is input to the switch unit as the output port number that outputs the parallel data input to the first input port. (3) The other subtraction units are output from the output of the previous subtraction unit. The stuff signal value of the sequence corresponding to the subtraction unit is subtracted, and the subtraction result is input to the switch unit as the number of the output port that outputs the parallel data input to the input port of the sequence.
The fourth switch signal generator (1) includes a subtractor corresponding to each of the m series and divides the subtractor into two groups, and each subtractor has a stuff position signal indicating no stuff position. The stuff position signal is a numerical value 1, and when the stuff position is indicated, the stuff position signal is regarded as a numerical value 0. (2) The first cascaded subtractor of each group adds the last addition of the group. The stuff signal values of all sequences corresponding to all subtraction units belonging to another group and the stuff signal values of sequences corresponding to the first subtraction unit are subtracted from the previous output of the unit, and the subtraction result is the first subtraction. Input to the switch unit as the output port number that outputs the parallel data input to the input port of the series corresponding to the unit, (3) the other subtracting units respectively correspond to the subtracting unit from the output of the subtracting unit in the previous stage Affiliate staff The issue value is subtracted, and inputs a subtraction result to the switch unit as a number of output ports for outputting the parallel data input to the input port of the system columns.

本発明によれば、1系列nビットの並列データがm系列分と、各系列におけるスタッフ位置を示すスタッフ位置信号とが入力され、該スタッフ位置信号を用いて出力されるｍ系列分の並列データに有効データと無効データが混在しないようにし、かつ、無効データ位置を示す信号を出力するようにしたから、スタッフが各系列において異なった位置に存在する場合であってもスタッフを除去することができる。
又、本発明によれば、スイッチ信号発生部を２つのグループに分け、それぞれが並行して各系列の入力ポートに入力された並列データのスイッチ信号を発生するように制御しているため、系列数が多くなってもスイッチ信号を規定時間内に出力することができる。 According to the present invention, 1-series n-bit parallel data for m series and a stuff position signal indicating a stuff position in each series are input, and parallel data for m series output using the stuff position signal. Since the valid data and invalid data are not mixed together and a signal indicating the invalid data position is output, the staff can be removed even if the staff exists in different positions in each series. it can.
Further, according to the present invention, the switch signal generators are divided into two groups, and each is controlled so as to generate a switch signal of parallel data input to the input port of each series in parallel. Even if the number increases, the switch signal can be output within a specified time.

本発明のデスタッフ装置は、1系列nビットの並列データがm系列分と、各系列におけるスタッフ位置を示すスタッフ位置信号とが入力され、該スタッフ位置信号を用いて出力されるｍ系列分の並列データに有効データと無効データが混在しないようにし、かつ、無効データ位置を示す信号を出力する。すなわち、マトリックススイッチに1系列nビットの並列データがm系列分（DT0〜DTm）入力され、かつ、各系列におけるスタッフ位置を示すスタッフ位置信号(EN0〜ENｍ)が入力される。スイッチ信号発生部はスタッフ位置信号(EN0〜ENｍ)に基づいてスイッチ信号を発生し、マトリックススイッチは該スイッチ信号により並列データをスイッチングし、バッファ部、書き込み制御部、読み出し制御部はスタッフ位置信号を用いて協同し、出力されるｍ系列分の並列データに有効データと無効データが混在しないようにし、かつ、無効位置指示部は無効データ位置を示す信号を出力する。 In the destuffing device of the present invention, 1 series of n-bit parallel data is input for m series, and a stuff position signal indicating a stuff position in each series is input, and the m series of data output using the stuff position signal The parallel data is prevented from mixing valid data and invalid data, and a signal indicating the invalid data position is output. That is, 1-series n-bit parallel data for m series (DT0 to DTm) is input to the matrix switch, and a stuff position signal (EN0 to ENm) indicating the stuff position in each series is input. The switch signal generation unit generates a switch signal based on the stuff position signal (EN0 to ENm), the matrix switch switches parallel data by the switch signal, and the buffer unit, the write control unit, and the read control unit output the stuff position signal. The invalid position indicating unit outputs a signal indicating an invalid data position, and the invalid data and invalid data are not mixed in the m series of parallel data to be output.

図１は第１実施例のデスタッフ装置の構成図、図２及び図３は第１実施例のタイムチャートである。図１において、マトリックススイッチ１１には1系列nビットの並列データDT0〜DT7がm系列(図では８系列)分、入力ポートIP0〜IP7に入力し、かつ、各系列におけるスタッフ位置を示すスタッフ位置信号EN0〜EN7が入力ポートIP0〜IP7に入力する。スタッフは図２の例では「−」で示すように８個の主信号並列データAi〜Hi(i=0,1,2,..)の後に挿入されているものとしている。図示しないが、並列データDT0〜DT7およびスタッフ位置信号EN0〜EN7は図２４で説明したように発生する。
スイッチ信号発生部１２は８系列のスタッフ位置信号EN0〜EN7を用いて、８系列の入力ポートIP0〜IP7に入力された主信号並列データが正規の系列に対応する出力ポートからそれぞれ出力されるようにマトリックススイッチ１１にスイッチ信号を入力する。すなわち、主信号並列データの存在する系列（0〜7）はスタッフが挿入される毎に１系列づつ正規な系列よりずれてゆく。このため、スイッチ信号発生部１２はスタッフが存在しないとした場合の正規の系列に対応する出力ポートから各主信号並列データが出力されるようにマトリックススイッチ１１にスイッチ信号を入力する。
たとえば、図２においてスイッチ信号発生部１２は、(1)タイミングT0において主信号並列データA0〜H0がそれぞれ出力ポートOP0〜OP7（o-port-0〜o-port-7）から出力されるようにスイッチ信号を発生する。又、(2)タイミングT1では主信号並列データA1〜G1がそれぞれ出力ポートOP0〜OP6（o-port-0〜o-port-6）から出力され、かつ、スタッフが出力ポートOP7（o-port-7）から出力するようにスイッチ信号を発生する。更に、(3)タイミングT2では主信号並列データA2〜F2がそれぞれ出力ポートOP0〜OP5（o-port-0〜o-port-5）から出力され、主信号並列データH1が出力ポートOP7（o-port-7）から出力され、かつ、スタッフが出力ポートOP7（o-port-7）から出力されるようにスイッチ信号を発生し、以下同様に、すなわち、図2の最下段に示すようにスイッチ信号を発生してマトリックススイッチ１１に入力する。なお、マトリックススイッチ１１は2つの入力ポートに入力された２つの並列データを同一の出力ポートにスイッチングするようにスイッチ信号により指示された場合には、入力ポート番号の小さいほうの指示を採用する。
スイッチ信号発生部１２は、８系列のそれぞれに対応してカスケード接続された加算部ADD0〜ADD7と初期値7がセットされるレジスタRGを備える。各加算部は入力信号であるスタッフ位置信号EN0〜EN7がスタッフ位置を示していないとき(ハイレベル)、該スタッフ位置信号は数値１であるとみなし、スタッフ位置を示しているとき(ローレベル)、数値０であるとみなして演算を行なう。 FIG. 1 is a configuration diagram of the destuffing device of the first embodiment, and FIGS. 2 and 3 are time charts of the first embodiment. In FIG. 1, the matrix switch 11 inputs 1 series of n-bit parallel data DT0 to DT7 for m series (eight series in the figure) to the input ports IP0 to IP7, and the stuff position indicating the stuff position in each series. Signals EN0 to EN7 are input to input ports IP0 to IP7. In the example of FIG. 2, the staff is assumed to be inserted after the eight main signal parallel data Ai to Hi (i = 0, 1, 2,...) As indicated by “−”. Although not shown, the parallel data DT0 to DT7 and the stuff position signals EN0 to EN7 are generated as described with reference to FIG.
The switch signal generator 12 uses the 8 series stuff position signals EN0 to EN7 so that the main signal parallel data input to the 8 series input ports IP0 to IP7 are output from the output ports corresponding to the regular series, respectively. A switch signal is input to the matrix switch 11. That is, the sequence (0 to 7) in which the main signal parallel data exists shifts from the normal sequence one by one every time stuff is inserted. For this reason, the switch signal generation unit 12 inputs the switch signal to the matrix switch 11 so that each main signal parallel data is output from the output port corresponding to the normal sequence when it is assumed that there is no stuff.
For example, in FIG. 2, the switch signal generator 12 outputs (1) main signal parallel data A0 to H0 from the output ports OP0 to OP7 (o-port-0 to o-port-7) at timing T0. A switch signal is generated. (2) At timing T1, the main signal parallel data A1 to G1 are output from the output ports OP0 to OP6 (o-port-0 to o-port-6), respectively, and the stuff is output to the output port OP7 (o-port). -7) Generate a switch signal to output from. Further, (3) at timing T2, main signal parallel data A2 to F2 are output from output ports OP0 to OP5 (o-port-0 to o-port-5), respectively, and main signal parallel data H1 is output to output port OP7 (o -port-7) and the switch signal is generated so that the staff is output from the output port OP7 (o-port-7), and so on, that is, as shown at the bottom of FIG. A switch signal is generated and input to the matrix switch 11. When the matrix switch 11 is instructed by a switch signal to switch two parallel data input to two input ports to the same output port, the matrix switch 11 adopts an instruction with a smaller input port number.
The switch signal generator 12 includes adders ADD0 to ADD7 cascaded corresponding to each of the 8 series and a register RG in which an initial value 7 is set. When each stuff position signal EN0 to EN7, which is an input signal, does not indicate a stuff position (high level), each adder regards the stuff position signal as a numerical value 1 and indicates a stuff position (low level). The operation is performed assuming that the value is 0.

第１番目の加算部ADD0は初期値あるいは前回の第８番目の加算部ADD７の出力に系列番号0のスタッフ位置信号EN0の値を加算し、加算結果を第１入力ポートIP0に入力された並列データを出力する出力ポートの番号としてスイッチ部１１に入力し、第２番目〜第８番目の加算部ADD1〜ADD7はそれぞれ、前段の加算部の出力と系列番号１〜7のスタッフ位置信号EN1〜EN7の値を加算し、加算結果を第２入力ポート〜第８入力ポートIP１〜IP7に入力された並列データを出力する出力ポートの番号としてスイッチ部１１に入力する。なお、レジスタＲＧには最後の（第８番目の）加算部ADD７の出力が書き込まれる。
図４はスイッチ信号発生部１２の動作説明図であり、初期時(タイミングT0)においてレジスタRGに７がセットされており、全スタッフ位置信号EN0〜EN7がハイレベルであるため（図２参照）、加算部ADD0〜ADD7の出力は0〜７となり、スイッチ信号発生部１２は入力ポートIP0〜IP7に入力される主信号並列データA0〜H0がそれぞれ出力ポートOP0〜OP7から出力されるようにスイッチ信号を発生する。また、レジスタＲＧには第8番目の加算部ADD７の出力７が書き込まれる。
時刻T1になると、レジスタRGに７がセットされており、スタッフ位置信号EN0のみがローレベルとなるため、加算部ADD0〜ADD7の出力は7、0〜6となり、スイッチ信号発生部１２は入力ポートIP1〜IP7に入力される主信号並列データA1〜G1がそれぞれ出力ポートOP0〜OP6から出力され、かつ、スタッフが出力ポートOP7から出力するようにスイッチ信号を発生する。 The first addition unit ADD0 adds the value of the stuff position signal EN0 of sequence number 0 to the initial value or the output of the previous eighth addition unit ADD7, and the addition result is input to the first input port IP0 in parallel. The second to eighth adders ADD1 to ADD7 are input to the switch unit 11 as output port numbers for outputting data, respectively, and the outputs of the previous adders and the stuff position signals EN1 to EN7 of series numbers 1 to 7, respectively. The value of EN7 is added, and the addition result is input to the switch unit 11 as the number of the output port that outputs the parallel data input to the second to eighth input ports IP1 to IP7. Note that the output of the last (eighth) addition unit ADD7 is written in the register RG.
FIG. 4 is a diagram for explaining the operation of the switch signal generator 12. Since 7 is set in the register RG at the initial time (timing T0) and all the stuff position signals EN0 to EN7 are at the high level (see FIG. 2). The outputs of the adders ADD0 to ADD7 are 0 to 7, and the switch signal generator 12 switches so that the main signal parallel data A0 to H0 input to the input ports IP0 to IP7 are output from the output ports OP0 to OP7, respectively. Generate a signal. Further, the output 7 of the eighth adder ADD7 is written into the register RG.
At time T1, since 7 is set in the register RG and only the stuff position signal EN0 becomes low level, the outputs of the adders ADD0 to ADD7 become 7, 0 to 6, and the switch signal generator 12 is an input port. The main signal parallel data A1 to G1 input to IP1 to IP7 are output from the output ports OP0 to OP6, respectively, and the switch signal is generated so that the stuff is output from the output port OP7.

マトリックススイッチ１１は入力ポートIP0〜IP7に入力された8個の並列データDT0〜DT7をスイッチ信号の指示する出力ポートOP0〜OP7（o-port-0〜o-port-7）にスイッチングする。この結果、図3の最上段に示す並列データが各出力ポートから出力する。また、マトリックススイッチ１１はIP0〜IP7に入力された8個のスタッフ位置信号EN0〜EN7が固定的に出力ポートOP7〜OP0から出力するようにスイッチングする。
バッファ部１３は系列毎に1つのバッファメモリBFF0〜BFF7を備え、各バッファメモリは2つの並列データを記憶するアドレス0、１の２つの記憶部１３a、１３ｂを備えている。アドレス0の８個の記憶部１３a により第１記憶部が形成され、アドレス1の8個の記憶部１３ｂにより第2記憶部が形成されている。各第１、第２の記憶部１３a、１３ｂは入力するイネーブル信号がローレベルのときデータを書き込まないように動作する。 The matrix switch 11 switches the eight parallel data DT0 to DT7 input to the input ports IP0 to IP7 to the output ports OP0 to OP7 (o-port-0 to o-port-7) indicated by the switch signal. As a result, the parallel data shown at the top of FIG. 3 is output from each output port. The matrix switch 11 performs switching so that the eight stuff position signals EN0 to EN7 input to IP0 to IP7 are fixedly output from the output ports OP7 to OP0.
The buffer unit 13 includes one buffer memory BFF0 to BFF7 for each series, and each buffer memory includes two storage units 13a and 13b having addresses 0 and 1 for storing two parallel data. A first storage unit is formed by the eight storage units 13a at the address 0, and a second storage unit is formed by the eight storage units 13b at the address 1. Each of the first and second storage units 13a and 13b operates so as not to write data when the input enable signal is at a low level.

書き込み制御部１４は出力ポートOP0〜OP7から出力する8個の並列データをバッファ部１３のアドレス0(第1記憶部13a)に書き込むか、アドレス1(第2記憶部13b)に書き込むかを示す書き込みアドレスWA0~WA7を出力するものである。すなわち、書き込み制御部１４は各系列に対応させて1つのトグルフリップフロップ(トグルFF)を備え、各トグルFF0〜FF7は入力されたイネーブル信号EN7〜EN0がハイレベル("1")のとき状態を0から1、あるいは1から０に変更し、ローレベル("0")のとき状態を保持して図3に示す書き込みアドレスWA0~WA7を出力する。なお、各トグルFF0〜FF7の初期値はオール０である。
以上のように書き込みアドレスを発生することにより書き込み制御部１４は、スイッチ部１１の出力ポートOP0〜OP7から出力される８系列の並列データを２つに分けてバッファ部１３のアドレス０及びアドレス１の第１、第２の記憶部に書き込み、該書き込みにより第１、第２の記憶部に交互に無効データを含まない８系列の並列データが記憶され、かつ、無効データ位置では任意の８系列の並列データ(無効データ)が記憶されように制御する。
読み出し制御部１５は１クロック遅延するフリップフロップで構成され、バッファメモリBFF7への書き込みアドレスWA7を１クロック遅延して読出しアドレスRAを発生する。これにより、読み出し制御部１５は第１、第２の記憶部１３ａ，１３ｂから交互に無効データを含まない８系列の並列データを読み出して出力すると共に、無効データ位置では直前に読み出した第１または第２の記憶部から再度８系列の並列データの読み出しを行う。 The write control unit 14 indicates whether eight parallel data output from the output ports OP0 to OP7 are written to the address 0 (first storage unit 13a) or the address 1 (second storage unit 13b) of the buffer unit 13. Write addresses WA0 to WA7 are output. That is, the write control unit 14 includes one toggle flip-flop (toggle FF) corresponding to each series, and each toggle FF0 to FF7 is in a state when the input enable signals EN7 to EN0 are at a high level ("1"). Is changed from 0 to 1 or from 1 to 0. When the level is low ("0"), the state is maintained and the write addresses WA0 to WA7 shown in FIG. 3 are output. The initial values of the toggles FF0 to FF7 are all zero.
By generating the write address as described above, the write control unit 14 divides the eight series of parallel data output from the output ports OP0 to OP7 of the switch unit 11 into two, and the addresses 0 and 1 of the buffer unit 13 are divided into two. Are written in the first and second storage units, and by the writing, eight series of parallel data not including invalid data are alternately stored in the first and second storage units, and any eight series in the invalid data position Control so that parallel data (invalid data) is stored.
The read control unit 15 is composed of a flip-flop that is delayed by one clock, and generates a read address RA by delaying the write address WA7 to the buffer memory BFF7 by one clock. As a result, the read control unit 15 reads out and outputs eight series of parallel data not including invalid data alternately from the first and second storage units 13a and 13b, and outputs the first or last read data at the invalid data position. The 8 series parallel data is read again from the second storage unit.

無効位置指示部１６は第１または第２の記憶部１３ａ，１３ｂから連続して８系列の並列データの読み出しを行うとき無効位置指示信号EN（図３参照）を出力する。すなわち、EXORは書き込みアドレスWA7とリードアドレスRAの排他的論理和を演算し、フリップフロップＦＦは１クロック時間、演算結果を保持して無効位置指示信号ENを出力する。書き込みアドレスWA7とリードアドレスRAが共に０あるいは１のとき、すなわち、直前に読み出した記憶部から再度並列データの読み出しを行なうとき、無効位置指示部１６は無効データ位置であるとして無効位置指示信号ENを出力する。
以上の制御により、タイミングＴ０〜Ｔ５において、バッファメモリ１３の第１、第２記憶部１３ａ，１３ｂに図５に示すように無効データを含まない主信号並列データAi〜Hi(i=0,1,2,..)が記憶される。又、リードアドレスRAは００１０１０となり、タイミングＴ０、Ｔ２〜Ｔ５において無効データを含まない主信号並列データA0〜H0、A1〜H1、A2〜H2、A3〜H3、A4〜H4…が交互に第1、第2の記憶部１３ａ，１３ｂから出力され、図３の出力データと一致する。又、無効データ位置であるタイミングT１において無効位置指示信号EN(ローレベル)が出力され、また、このタイミングT1では直前に読み出した記憶部１３ａから再度並列データ(無効データ)の読み出しを行なう。 The invalid position instruction unit 16 outputs an invalid position instruction signal EN (see FIG. 3) when reading eight series of parallel data continuously from the first or second storage unit 13a, 13b. That is, EXOR calculates the exclusive OR of the write address WA7 and the read address RA, and the flip-flop FF holds the calculation result for one clock time and outputs the invalid position instruction signal EN. When the write address WA7 and the read address RA are both 0 or 1, that is, when the parallel data is read again from the storage unit read immediately before, the invalid position indication unit 16 assumes that the invalid position is the invalid data position EN Is output.
By the above control, main signal parallel data Ai to Hi (i = 0,1 not including invalid data as shown in FIG. 5 in the first and second storage units 13a and 13b of the buffer memory 13 at timings T0 to T5. , 2, ..) is stored. The read address RA is 000010, and the main signal parallel data A0 to H0, A1 to H1, A2 to H2, A3 to H3, A4 to H4... , Output from the second storage units 13a and 13b and coincides with the output data of FIG. Further, an invalid position instruction signal EN (low level) is output at timing T1, which is an invalid data position, and parallel data (invalid data) is read again from the storage unit 13a read immediately before at timing T1.

図６、図７はスタッフ位置がランダムの場合における図１の動作を説明するためのタイムチャートであり、図８はタイミングＴ０〜Ｔ６におけるバッファメモリ１３の第１、第２記憶部１３ａ，１３ｂの内容変遷図である。タイミングＴ１、Ｔ３、Ｔ４，Ｔ６において、バッファメモリ１３の第１、第２記憶部１３ａ，１３ｂに無効データを含まない主信号並列データAi〜Hi(i=0,1,2,..)が記憶される。又、リードアドレスRAは１００１００１となり、タイミングＴ１、Ｔ３、Ｔ４，Ｔ６において無効データを含まない主信号並列データA0〜H0、A1〜H1、A2〜H2、A3〜H3、A4〜H4…が交互に第1、第2の記憶部１３ａ，１３ｂから出力され、図７の出力データと一致する。又、無効データ位置であるタイミングT０、Ｔ２，Ｔ５，Ｔ９．．．において無効位置指示信号ENが出力され、直前に読み出した記憶部１３ａから再度並列データ(無効データ)の読み出しを行なう。なお、最初の時刻T0においてデータが書き込まれていないアドレスから読み出しを行なうため、無効位置指示信号ENが出力される。
第1実施例によれば、各系列におけるスタッフ位置が異なる場合であっても、出力されるｍ系列分の並列データに有効データと無効データが混在しないようにできる。 6 and 7 are time charts for explaining the operation of FIG. 1 when the stuff position is random. FIG. 8 is a timing chart of the first and second storage units 13a and 13b of the buffer memory 13 at timings T0 to T6. It is a content transition diagram. At timings T1, T3, T4, and T6, main signal parallel data Ai to Hi (i = 0, 1, 2,...) Not including invalid data are stored in the first and second storage units 13a and 13b of the buffer memory 13. Remembered. The read address RA is 1001001, and the main signal parallel data A0 to H0, A1 to H1, A2 to H2, A3 to H3, A4 to H4... That do not include invalid data are alternately displayed at the timings T1, T3, T4, and T6. The data is output from the first and second storage units 13a and 13b and matches the output data of FIG. Also, timings T0, T2, T5, T9. . . , The invalid position instruction signal EN is output, and parallel data (invalid data) is read again from the storage unit 13a read immediately before. It should be noted that the invalid position instruction signal EN is output in order to read from the address where data is not written at the first time T0.
According to the first embodiment, it is possible to prevent valid data and invalid data from being mixed in the m series of parallel data to be output even when the staff positions in each series are different.

図９は第２実施例のデスタッフ装置の構成図であり、図１の第１実施例と同一部分には同一符号を付している。異なる点はスイッチ信号発生部１２の構成である。
図１０は第２実施例のデスタッフ装置におけるスイッチ信号発生部の構成図である。第２実施例は入力ポート数の増加により、カスケード接続された加算部による直列演算時間が、デバイスで動かすことのできる上限時間を超えてしまった場合を解決するものである。なお、説明を簡単にするために系列数を８として説明する。
スイッチ信号発生部１２は、図１０に示すように第1〜第8の系列0〜7のそれぞれに対応して加算部ADD0〜ADD7を備えると共に、該加算部を２つのグループG1,G2(ADD0〜ADD3、ADD4〜ADD7)に分ける。各加算部は、スタッフ位置信号EN0〜EN7がスタッフ位置を示していないとき(ハイレベル)、該スタッフ位置信号は数値１であるとみなし、スタッフ位置を示しているとき(ローレベル)、数値０であるとみなして演算を行なう。
グループG1のカウンタCNT1は他グループに属する全加算部ADD4〜ADD7に対応する全系列4~7のスタッフ位置信号がハイレベル（“１”）である数を計数し、FFは該カウント値を1クロック分遅延し、加算器ADD10はFFで遅延したウント値と第１系列0のスタッフ位置信号値を加算する。カスケード接続された加算部のうち第１番目の加算部ADD0は、レジスタRGに設定されている初期値７または該グループの最後の加算部ADD3の前回出力に加算器ADD10の加算結果を加算し、加算結果を第１系列0の入力ポートIP0に入力された並列データを出力する出力ポートの番号としてスイッチ部１１に入力する。他の加算部ADD1〜ADD3は前段の加算部の出力と該加算部に対応する系列1〜3のスタッフ位置信号値を加算し、加算結果を該系列1〜3の入力ポートIP1〜IP3に入力された並列データを出力する出力ポートの番号としてスイッチ部１１に入力する。
第１グループでは第２グループに属する全加算部ADD4〜ADD7に対応する系列4~7においてスタッフ位置信号がハイレベル（“１”）である数を計数し、その計数値が各加算器の加算結果に反映するようにした。これにより、カスケード４段の加算でカスケード８段の加算と同等の結果を得ることができ、スイッチ信号発生速度を半分に短縮できる。 FIG. 9 is a block diagram of the destuffing apparatus of the second embodiment, and the same reference numerals are given to the same parts as those of the first embodiment of FIG. The difference is the configuration of the switch signal generator 12.
FIG. 10 is a block diagram of a switch signal generator in the destuffing device of the second embodiment. The second embodiment solves the case where the serial operation time by the cascade-connected adders exceeds the upper limit time that can be moved by the device due to the increase in the number of input ports. In order to simplify the description, the number of sequences is assumed to be 8.
As shown in FIG. 10, the switch signal generator 12 includes adders ADD0 to ADD7 corresponding to each of the first to eighth series 0 to 7, and the adder is divided into two groups G1, G2 (ADD0 ~ ADD3, ADD4 ~ ADD7). Each adder assumes that the staff position signal EN0 to EN7 does not indicate the staff position (high level), the staff position signal is a numerical value 1, and indicates the staff position (low level), the numerical value 0 It is assumed that
The counter CNT1 of the group G1 counts the number of stuff position signals of all the series 4 to 7 corresponding to the full adders ADD4 to ADD7 belonging to other groups being high level (“1”), and FF sets the count value to 1 Delayed by the clock, the adder ADD10 adds the count value delayed by FF and the stuff position signal value of the first series 0. The first addition unit ADD0 among the cascaded addition units adds the addition result of the adder ADD10 to the initial value 7 set in the register RG or the previous output of the last addition unit ADD3 of the group, The addition result is input to the switch unit 11 as an output port number for outputting the parallel data input to the input port IP0 of the first series 0. The other addition units ADD1 to ADD3 add the output of the previous addition unit and the stuff position signal values of the series 1 to 3 corresponding to the addition unit, and input the addition results to the input ports IP1 to IP3 of the series 1 to 3 The number of the output port from which the parallel data is output is input to the switch unit 11.
The first group counts the number of stuff position signals at the high level (“1”) in the series 4 to 7 corresponding to the full adders ADD4 to ADD7 belonging to the second group, and the counted value is the addition of each adder. Reflected in the results. As a result, it is possible to obtain a result equivalent to the addition of eight cascade stages by adding four cascade stages, and the switch signal generation speed can be reduced to half.

グループG2のカウンタCNT2は他グループに属する全加算部ADD0〜ADD3に対応する系列0~3のスタッフ位置信号がハイレベル（“１”）の数を計数し、加算器ADD11はカウント値と第1番目の加算部ADD４に対応する系列４のスタッフ位置信号値を加算する。カスケード接続された加算部のうち第１番目の加算部ADD4は、レジスタRGに設定されている初期値７または該グループの最後の加算部ADD7の前回出力に加算器ADD11の加算結果を加算し、加算結果を系列4の入力ポートIP4に入力された並列データを出力する出力ポートの番号としてスイッチ部１１に入力する。他の加算部ADD5〜ADD7は前段の加算部の出力と該加算部に対応する系列5〜7のスタッフ位置信号値を加算し、加算結果を該系列5〜7の入力ポートIP5〜IP7に入力された並列データを出力する出力ポートの番号としてスイッチ部１１に入力する。
第２グループでは第１グループに属する全加算部ADD0〜ADD3に対応する系列0~3においてスタッフ位置信号がハイレベル（“１”）である数を計数し、その計数値が各加算器の加算結果に反映するようにした。これにより、カスケード４段の加算でカスケード８段の加算と同等の結果を得ることができ、スイッチ信号発生速度を半分に短縮できる。 A counter CNT2 of group G2 counts the number of stuff position signals of series 0 to 3 corresponding to all adders ADD0 to ADD3 belonging to other groups is high (“1”), and adder ADD11 The stuff position signal value of series 4 corresponding to the first addition unit ADD4 is added. The first addition unit ADD4 among the cascaded addition units adds the addition result of the adder ADD11 to the initial value 7 set in the register RG or the previous output of the last addition unit ADD7 of the group, The addition result is input to the switch unit 11 as an output port number for outputting the parallel data input to the input port IP4 of the series 4. The other addition units ADD5 to ADD7 add the output of the previous stage addition unit and the stuff position signal values of the series 5 to 7 corresponding to the addition unit, and input the addition results to the input ports IP5 to IP7 of the series 5 to 7 The number of the output port from which the parallel data is output is input to the switch unit 11.
The second group counts the number of stuff position signals at the high level (“1”) in the series 0 to 3 corresponding to all adders ADD0 to ADD3 belonging to the first group, and the counted value is the addition of each adder. Reflected in the results. As a result, it is possible to obtain a result equivalent to the addition of eight cascade stages by adding four cascade stages, and the switch signal generation speed can be reduced to half.

図１１はスイッチ信号発生部１２の動作説明図であり、初期時(タイミングT0)においてレジスタRGに７がセットされており、全スタッフ位置信号EN0〜EN7がハイレベルであるため、"1"カウンタCNT1,CNT2の計数値はそれぞれ４である。
第1グループの加算部ADD10の出力は１となり、全加算部ADD0〜ADD3の出力は0〜3となり、スイッチ信号発生部１２は入力ポートIP0〜IP3に入力される主信号並列データA0〜D0がそれぞれ出力ポートOP0〜OP3から出力されるようにスイッチ信号を発生する。また、第２グループの加算部ADD11の出力は５となり、全加算部ADD4〜ADD7の出力は4〜7となり、スイッチ信号発生部１２は入力ポートIP4〜IP7に入力される主信号並列データE0〜H0がそれぞれ出力ポートOP4〜OP7から出力されるようにスイッチ信号を発生する。以後、同様のスイッチ信号発生動作が行なわれる。
第2実施例によれば、入力ポート数の増加により、カスケード接続された加算部による処理が、デバイスで動かすことのできる上限時間を超えてしまった場合、カスケード数を半分にしてでき、スイッチ信号発生速度を半分に短縮できる。
図１２、図１３は第2実施例のタイムチャートであり、図２、図３と同様に８個の並列データの後にスタッフが挿入されている場合であり、第１実施例と同様の出力データ及び無効位置指示信号ENが出力される。 FIG. 11 is a diagram for explaining the operation of the switch signal generator 12. In the initial stage (timing T0), 7 is set in the register RG, and all the stuff position signals EN0 to EN7 are at the high level. The count value of CNT1 and CNT2 is 4, respectively.
The output of the adder ADD10 of the first group is 1, the outputs of the full adders ADD0 to ADD3 are 0 to 3, and the switch signal generator 12 receives the main signal parallel data A0 to D0 input to the input ports IP0 to IP3. Switch signals are generated so as to be output from the output ports OP0 to OP3, respectively. Further, the output of the adder ADD11 of the second group is 5, the outputs of the full adders ADD4 to ADD7 are 4 to 7, and the switch signal generator 12 receives the main signal parallel data E0 to E0 input to the input ports IP4 to IP7. A switch signal is generated so that H0 is output from the output ports OP4 to OP7, respectively. Thereafter, a similar switch signal generation operation is performed.
According to the second embodiment, when the number of input ports increases and the processing by the cascaded adders exceeds the upper limit time that can be moved by the device, the number of cascades can be halved and the switch signal The generation speed can be cut in half.
FIGS. 12 and 13 are time charts of the second embodiment, in which stuff is inserted after 8 parallel data as in FIGS. 2 and 3, and output data similar to that of the first embodiment. And the invalid position indication signal EN is output.

図１４は第３実施例のデスタッフ装置の構成図、図１５、図１６は第３実施例のタイムチャートである。図１４において図１の第１実施例と同一部分には同一符号を付している。異なる点はスイッチ信号発生部１２の構成である。第１実施例ではスイッチ信号発生部１２を、加算部をカスケード接続して構成したが、第３実施例ではスイッチ信号発生部１２を、減算器SUB0〜SUB7をカスケード接続して構成している。
スイッチ信号発生部１２は、第1〜第8の８系列0〜7のそれぞれに対応して減算器SUB0〜SUB7と初期値０がセットされるレジスタRGを備える。なお、説明の都合でデータDT7〜データDT0が入力する系列番号を0〜７としている。各減算器はカスケード接続されており、入力信号であるスタッフ位置信号EN0〜EN7がスタッフ位置を示していないとき（ハイレベル）、該スタッフ位置信号は数値１であり、スタッフ位置を示しているとき(ローレベル)、数値０であるとみなして演算を行なう。
減算器SUB7は初期値あるいは前回の減算器SUB0の出力から系列７のスタッフ位置信号EN0の値を減算し、減算結果を入力ポートIP7に入力された並列データを出力する出力ポートの番号としてスイッチ部１１に入力し、減算器SUN6〜SUB0はそれぞれ、前段の減算器の出力から系列6〜0のスタッフ位置信号EN1〜EN7の値を減算し、減算結果を入力ポートIP6〜IP0に入力された並列データを出力する出力ポートの番号としてスイッチ部１１に入力する。なお、レジスタＲＧには最後の減算器SUB0の出力が書き込まれる。 FIG. 14 is a block diagram of the destuffing device of the third embodiment, and FIGS. 15 and 16 are time charts of the third embodiment. In FIG. 14, the same parts as those of the first embodiment of FIG. The difference is the configuration of the switch signal generator 12. In the first embodiment, the switch signal generator 12 is configured by cascading the adders. However, in the third embodiment, the switch signal generator 12 is configured by cascading the subtractors SUB0 to SUB7.
The switch signal generator 12 includes subtracters SUB0 to SUB7 and a register RG in which an initial value 0 is set corresponding to each of the first to eighth 8 series 0 to 7. For convenience of explanation, the sequence numbers input by data DT7 to data DT0 are 0 to 7. Each subtracter is cascade-connected, and when the stuff position signals EN0 to EN7 as input signals do not indicate the stuff position (high level), the stuff position signal is a numerical value 1 and indicates the stuff position (Low level), operation is performed assuming that the value is 0.
The subtractor SUB7 subtracts the value of the stuff position signal EN0 of the series 7 from the initial value or the output of the previous subtractor SUB0, and uses the subtraction result as the number of the output port that outputs the parallel data input to the input port IP7. 11, the subtracters SUN6 to SUB0 subtract the values of the stuff position signals EN1 to EN7 of the series 6 to 0 from the output of the previous subtracter, respectively, and the subtraction results are input to the input ports IP6 to IP0 in parallel. The data is input to the switch unit 11 as the output port number for outputting data. Note that the output of the last subtracter SUB0 is written in the register RG.

図１７はスイッチ信号発生部１２の動作説明図であり、初期時(タイミングT0)においてレジスタRGに0がセットされており、全スタッフ位置信号EN0〜EN7がハイレベルであるため、減算器SUB7〜SUB0の出力は7〜0となり、スイッチ信号発生部１２は入力ポートIP7〜IP0に入力される主信号並列データA0〜H0がそれぞれ出力ポートOP7〜OP0から出力されるようにスイッチ信号を発生する。レジスタＲＧには最後の減算器SUB0の出力0が書き込まれる。
時刻T1になると、レジスタRGに0がセットされており、スタッフ位置信号EN0のみがローレベルとなるため、減算部SUB7〜SUB0の出力は0、7〜１となり、スイッチ信号発生部１２は入力ポートIP6〜IP0に入力される主信号並列データA1〜G1がそれぞれ出力ポートOP７〜OP１から出力され、かつ、スタッフが出力ポートOP0から出力するようにスイッチ信号を発生する。
第３実施例によれば、各系列におけるスタッフ位置が異なる場合であっても、出力されるｍ系列分の並列データに有効データと無効データが混在しないようにできる。 FIG. 17 is a diagram for explaining the operation of the switch signal generator 12. Since the register RG is set to 0 at the initial time (timing T0) and all the stuff position signals EN0 to EN7 are at the high level, the subtracters SUB7 to The output of SUB0 is 7 to 0, and the switch signal generator 12 generates a switch signal so that the main signal parallel data A0 to H0 input to the input ports IP7 to IP0 are output from the output ports OP7 to OP0, respectively. In the register RG, the output 0 of the last subtracter SUB0 is written.
At time T1, since 0 is set in the register RG and only the stuff position signal EN0 becomes low level, the outputs of the subtraction units SUB7 to SUB0 are 0 and 7 to 1, and the switch signal generation unit 12 is an input port. The main signal parallel data A1 to G1 input to IP6 to IP0 are output from the output ports OP7 to OP1, respectively, and the switch signal is generated so that the stuff is output from the output port OP0.
According to the third embodiment, even if the stuff position in each series is different, it is possible to prevent valid data and invalid data from being mixed in the output m series of parallel data.

図１８は第４実施例のデスタッフ装置の構成図であり、図１４の第３実施例と同一部分には同一符号を付している。異なる点はスイッチ信号発生部１２の構成である。
図１９は第４実施例のデスタッフ装置におけるスイッチ信号発生部の構成図である。第４実施例は入力ポート数の増加により、カスケード接続された加算部による直列演算時間が、デバイスで規定する上限時間を超えてしまった場合を解決するものである。なお、説明を簡単にするために系列数を８として説明する。
スイッチ信号発生部１２は、図１９に示すように８系列のそれぞれに対応して減算部SUB7〜SUB0を備えると共に、該減算器を２つのグループG1,G2(SUB7〜SUB4、SUB３〜SUB0)に分ける。各減算器は入力信号であるスタッフ位置信号EN0〜EN7がスタッフ位置を示していないとき（ハイレベル）、該スタッフ位置信号は数値１であるとみなし、スタッフ位置を示しているとき(ローレベル)、数値０であるとみなして演算を行なう。
グループG1のカウンタCNT1は他グループに属する全減算器SUB３〜SUB0に対応する系列3~0のスタッフ位置信号がハイレベル（“１”）の数を計数し、FFは該カウント値を1クロック分遅延し、加算器ADD10はFFで遅延した“１”カウント値と減算器SUB7に対応する系列7のスタッフ位置信号値を加算する。カスケード接続された減算器のうち第１番目の減算器SUB7は、レジスタRGに設定されている初期値0または該グループの最後の減算器SUB4の前回出力から加算器ADD10の加算結果を減算し、減算結果を系列７の入力ポートIP7に入力された並列データを出力する出力ポートの番号としてスイッチ部１１に入力する。他の減算器SUB6〜SUB4は前段の減算器の出力から該減算器に対応する系列6〜4のスタッフ位置信号値を減算し、減算結果を該系列6〜4の入力ポートIP6〜IP4に入力された並列データを出力する出力ポートの番号としてスイッチ部１１に入力する。 FIG. 18 is a block diagram of the destuffing apparatus of the fourth embodiment, and the same reference numerals are given to the same parts as those of the third embodiment of FIG. The difference is the configuration of the switch signal generator 12.
FIG. 19 is a block diagram of a switch signal generator in the destuffing device of the fourth embodiment. The fourth embodiment solves the case where the serial calculation time by the cascade-connected adding units exceeds the upper limit time defined by the device due to the increase in the number of input ports. In order to simplify the description, the number of sequences is assumed to be 8.
As shown in FIG. 19, the switch signal generation unit 12 includes subtraction units SUB7 to SUB0 corresponding to each of the eight sequences, and the subtracters are divided into two groups G1 and G2 (SUB7 to SUB4, SUB3 to SUB0). Divide. When the stuff position signals EN0 to EN7 that are input signals do not indicate the stuff position (high level), each subtractor regards the stuff position signal as a numerical value 1 and indicates the stuff position (low level). The operation is performed assuming that the value is 0.
The counter CNT1 of group G1 counts the number of high-level (“1”) stuff position signals of series 3 to 0 corresponding to all subtractors SUB3 to SUB0 belonging to other groups, and FF counts the count value for one clock. The adder ADD10 adds the “1” count value delayed by FF and the stuff position signal value of the series 7 corresponding to the subtractor SUB7. The first subtractor SUB7 of the cascaded subtracters subtracts the addition result of the adder ADD10 from the initial value 0 set in the register RG or the previous output of the last subtractor SUB4 of the group, The subtraction result is input to the switch unit 11 as the number of the output port that outputs the parallel data input to the series 7 input port IP7. The other subtracters SUB6 to SUB4 subtract the stuff position signal value of the series 6 to 4 corresponding to the subtracter from the output of the previous subtracter, and input the subtraction result to the input ports IP6 to IP4 of the series 6 to 4 The number of the output port from which the parallel data is output is input to the switch unit 11.

第１グループG1では第２グループG2に属する全減算器SUB３〜SUB0に対応する系列3~0においてスタッフ位置信号がハイレベル（“１”）である数を計数し、その計数値が各減算器の減算結果に反映するようにした。これにより、カスケード４段の減算でカスケード８段の減算と同等の結果を得ることができ、スイッチ信号発生速度を半分に短縮できる。
グループG2の“１”カウンタCNT2は他グループに属する全減算器SUB7〜SUB4に対応する系列7〜4のスタッフ位置信号がハイレベル（“１”）の数を計数し、加算器ADD11は “１”カウント値と減算器SUB3に対応する系列3のスタッフ位置信号値を加算する。カスケード接続された減算器のうち第１番目の減算器SUB3は、レジスタRGに設定されている初期値0または該グループの最後の減算器SUB0の前回出力から加算器ADD11の加算結果を減算し、減算結果を系列3の入力ポートIP3に入力された並列データを出力する出力ポートの番号としてスイッチ部１１に入力する。他の減算器SUB2〜SUB0は前段の減算器の出力から該他の減算器に対応する系列2〜0のスタッフ位置信号値を減算し、減算結果を該系列2〜0の入力ポートIP2〜IP0に入力された並列データを出力する出力ポートの番号としてスイッチ部１１に入力する。 The first group G1 counts the number of stuff position signals at the high level (“1”) in the series 3 to 0 corresponding to all the subtractors SUB3 to SUB0 belonging to the second group G2, and the counted value is each subtractor. It was made to reflect in the subtraction result. As a result, it is possible to obtain a result equivalent to the cascade 8-stage subtraction by the cascade 4-stage subtraction, and the switch signal generation speed can be reduced to half.
“1” counter CNT2 of group G2 counts the number of stuff position signals of series 7 to 4 corresponding to all subtractors SUB7 to SUB4 belonging to other groups is high (“1”), and adder ADD11 is set to “1”. “The count value and the stuff position signal value of the series 3 corresponding to the subtractor SUB3 are added. The first subtractor SUB3 of the cascaded subtracters subtracts the addition result of the adder ADD11 from the initial value 0 set in the register RG or the previous output of the last subtractor SUB0 of the group, The subtraction result is input to the switch unit 11 as the number of the output port that outputs the parallel data input to the series 3 input port IP3. The other subtracters SUB2 to SUB0 subtract the stuff position signal values of the series 2 to 0 corresponding to the other subtracters from the output of the previous subtracter, and the subtraction result is input to the input ports IP2 to IP0 of the series 2 to 0. Is input to the switch unit 11 as an output port number for outputting the parallel data input to.

第２グループG2では第１グループG1に属する全減算器SUB7〜SUB4に対応する系列7~4においてスタッフ位置信号がハイレベル（“１”）である数を計数し、その計数値が各減算器の減算結果に反映するようにした。これにより、カスケード４段の減算でカスケード８段の減算と同等の結果を得ることができ、スイッチ信号発生速度を半分に短縮できる。
図２０はスイッチ信号発生部１２の動作説明図であり、初期時(タイミングT0)においてレジスタRGに0がセットされており、全スタッフ位置信号EN0〜EN7がハイレベルであるため、"1"カウンタCNT1,CNT2の計数値はそれぞれ４である。
第1グループの加算部ADD10の出力は１となり、全減算器SUB7〜SUB4の出力は7〜4となり、スイッチ信号発生部１２は入力ポートIP7〜IP4に入力される主信号並列データA0〜D0がそれぞれ出力ポートOP7〜OP4から出力されるようにスイッチ信号を発生する。また、第２グループの加算部ADD11の出力は5となり、全減算器SUB3〜SUB0の出力は3〜0となり、スイッチ信号発生部１２は入力ポートIP3〜IP0に入力される主信号並列データE0〜H0がそれぞれ出力ポートOP3〜OP0から出力されるようにスイッチ信号を発生する。以後、同様のスイッチ信号発生動作が行なわれる。
第4実施例によれば、入力ポート数の増加により、カスケード接続された減算器による処理が、デバイスで動かすことのできる上限を超えた場合、カスケード数を半分にしてでき、スイッチ信号発生速度を半分に短縮できる。
図２１、図２２は第４実施例のタイムチャートであり、図１５、図１６と同様に８個の並列データの後にスタッフが挿入されている場合であり、第３実施例と同様の出力データ及び無効位置指示信号ENが出力される。 The second group G2 counts the number of stuff position signals at the high level (“1”) in the series 7 to 4 corresponding to all the subtractors SUB7 to SUB4 belonging to the first group G1, and the counted value is each subtractor. It was made to reflect in the subtraction result. As a result, it is possible to obtain a result equivalent to the cascade 8-stage subtraction by the cascade 4-stage subtraction, and the switch signal generation speed can be reduced to half.
FIG. 20 is an explanatory diagram of the operation of the switch signal generator 12. In the initial stage (timing T0), 0 is set in the register RG, and all the stuff position signals EN0 to EN7 are at the high level. The count value of CNT1 and CNT2 is 4, respectively.
The output of the adder ADD10 of the first group is 1, the outputs of all subtractors SUB7 to SUB4 are 7 to 4, and the switch signal generator 12 receives the main signal parallel data A0 to D0 input to the input ports IP7 to IP4. Switch signals are generated so as to be output from the output ports OP7 to OP4, respectively. Further, the output of the adder ADD11 of the second group is 5, the outputs of all the subtractors SUB3 to SUB0 are 3 to 0, and the switch signal generator 12 is connected to the main signal parallel data E0 to E0 input to the input ports IP3 to IP0. A switch signal is generated so that H0 is output from the output ports OP3 to OP0, respectively. Thereafter, a similar switch signal generation operation is performed.
According to the fourth embodiment, when the processing by the cascaded subtracters exceeds the upper limit that can be moved by the device due to the increase in the number of input ports, the number of cascades can be halved, and the switch signal generation speed can be reduced. Can be cut in half.
FIGS. 21 and 22 are time charts of the fourth embodiment, in which stuff is inserted after 8 parallel data as in FIGS. 15 and 16, and output data similar to that of the third embodiment. And the invalid position indication signal EN is output.

第１実施例のデスタッフ装置の構成図である。It is a block diagram of the destuffing apparatus of 1st Example. 第１実施例の第1のタイムチャートである。It is a 1st time chart of 1st Example. 第１実施例の第2のタイムチャートである。It is a 2nd time chart of 1st Example. スイッチ信号発生部の動作説明図である。It is operation | movement explanatory drawing of a switch signal generation part. バッファメモリの第１、第２記憶部における記憶内容の変遷説明図である。It is transition explanatory drawing of the memory content in the 1st, 2nd memory | storage part of a buffer memory. スタッフ位置がランダムの場合における図１の動作を説明するための第1のタイムチャートである。FIG. 6 is a first time chart for explaining the operation of FIG. 1 when the staff position is random. スタッフ位置がランダムの場合における図１の動作を説明するための第2のタイムチャートである。FIG. 6 is a second time chart for explaining the operation of FIG. 1 when the staff position is random. バッファメモリの第１、第２記憶部の内容変遷図である。It is the content transition diagram of the 1st, 2nd memory | storage part of a buffer memory. 第２実施例のデスタッフ装置の構成図である。It is a block diagram of the destuffing apparatus of 2nd Example. 第２実施例のデスタッフ装置におけるスイッチ信号発生部の構成図である。It is a block diagram of the switch signal generation part in the destuffing apparatus of 2nd Example. スイッチ信号発生部の動作説明図である。It is operation | movement explanatory drawing of a switch signal generation part. 第2実施例の第1のタイムチャートである。6 is a first time chart of the second embodiment. 第2実施例の第2のタイムチャートである。6 is a second time chart of the second embodiment. 第３実施例のデスタッフ装置の構成図である。It is a block diagram of the destuffing apparatus of 3rd Example. 第３実施例の第1のタイムチャートである。It is a 1st time chart of 3rd Example. 第３実施例の第2のタイムチャートである。It is a 2nd time chart of 3rd Example. スイッチ信号発生部の動作説明図である。It is operation | movement explanatory drawing of a switch signal generation part. 第４実施例のデスタッフ装置の構成図である。It is a block diagram of the destuffing apparatus of 4th Example. 第４実施例のデスタッフ装置におけるスイッチ信号発生部の構成図である。It is a block diagram of the switch signal generation part in the destuffing apparatus of 4th Example. スイッチ信号発生部の動作説明図である。It is operation | movement explanatory drawing of a switch signal generator. 第４実施例の第1のタイムチャートである。It is a 1st time chart of 4th Example. 第４実施例の第2のタイムチャートである。It is a 2nd time chart of 4th Example. 従来のデスタッフ処理説明図である。It is a conventional destuffing process explanatory drawing. 光伝送装置の要部構成図である。It is a principal part block diagram of an optical transmission apparatus.

Explanation of symbols

１１マトリックススイッチ
１２スイッチ信号発生部
１３バッファ部
１３ａ，１３ｂ第１、第２の記憶部
１４書き込み制御部
１５読み出し制御部
１６無効位置指示部

DESCRIPTION OF SYMBOLS 11 Matrix switch 12 Switch signal generation part 13 Buffer part 13a, 13b 1st, 2nd memory | storage part 14 Write control part 15 Read control part 16 Invalid position instruction | indication part

Claims

1 series n-bit parallel data for m series and a stuff position signal indicating a stuff position in each series are input, and valid data and invalid data are added to the m series of parallel data output using the stuff position signal. In a destuffing device that prevents signals from being mixed and outputs a signal indicating an invalid data position,
a switch unit that includes an m-sequence input port and an m-sequence output port, and switches m parallel data input to the m-sequence input port to an m-sequence output port;

Using each of the m-sequence stuff position signals, m parallel data input to the m-sequence input port are output from output ports corresponding to normal sequences when no stuff is present. A switch signal generating unit for inputting a switch signal to the switch unit,
a data storage unit comprising first and second storage units for storing m-series parallel data;
The m-sequence stuff position signals are used to divide m-sequence parallel data output from the output port of the switch unit and write them to the first and second storage units. A write control unit for controlling m series parallel data not including invalid data alternately in the two storage units, and controlling so that invalid m series parallel data is not stored at invalid data positions;
The m-sequence parallel data not including invalid data is alternately read from the first and second storage units and output, and at the invalid data position, the m-sequence is read again from the first or second storage unit read immediately before. Read control unit that reads parallel data,
An invalid position indicating unit that outputs a signal indicating that the parallel data is invalid data when reading m-sequence parallel data continuously from the first or second storage unit;
A destuffing device characterized by comprising:

The switch signal generator is
Each adder includes cascade adders corresponding to each of the m series, and each adder has a numerical value 1 when the staff position signal does not indicate the staff position, and indicates the staff position. When it is considered to be 0,
The first adding unit adds the stuff signal value of the first series to the output of the previous m-th adding unit, and uses the addition result as the number of the output port that outputs the parallel data input to the first input port. Input to the switch section,
The other adder adds the output of the previous adder and the stuff signal value of the sequence corresponding to the adder, and switches the addition result as the number of the output port that outputs the parallel data input to the input port of the sequence Enter in the department,
The destuffing apparatus according to claim 1, wherein:

The switch signal generator is
An adder corresponding to each of the m series is provided and the adder is divided into two groups. Each adder has a numerical value of 1 when the stuff position signal does not indicate the stuff position, When indicating the position, it is assumed to be the numerical value 0,
The first adder connected in cascade of each group includes the stuff signal values of all series corresponding to all adders belonging to another group and the first adder in the previous output of the last adder of the group The stuff signal value of the series corresponding to is added, and the addition result is input to the switch unit as the output port number for outputting the parallel data input to the input port of the series corresponding to the first addition unit,
Each of the other adding units adds the output of the preceding adding unit and the stuff signal value of the series corresponding to the adding unit, and uses the addition result as the number of the output port that outputs the parallel data input to the input port of the series Input to the switch part,
The destuffing apparatus according to claim 1, wherein:

The switch signal generator is
In addition to subtracting units cascaded corresponding to each of the m series, each subtracting unit has a numerical value 1 when the stuff position signal does not indicate the stuff position, and indicates the stuff position. When it is considered to be 0,
The cascade-connected first subtractor subtracts the first series stuff signal value from the output of the previous m-th subtractor, and outputs the subtraction result as parallel data input to the first input port. Enter the port number as the port number,
The other subtracting unit subtracts the stuff signal value of the series corresponding to the subtracting unit from the output of the previous subtracting unit, and switches the subtraction result as the number of the output port that outputs the parallel data input to the input port of the series Enter in the department,
The destuffing apparatus according to claim 1, wherein:

The switch signal generator is
A subtractor is provided for each of the m series and the subtractor is divided into two groups. Each subtractor has a numerical value 1 when the stuff position signal does not indicate a stuff position. When indicating the position, it is assumed to be the numerical value 0,
The first subtractor connected in cascade of each group includes the stuff signal values of all series corresponding to all subtractors belonging to another group from the previous output of the last adder of the group and the first subtractor Subtract the stuff signal value of the series corresponding to, and input the subtraction result to the switch unit as the output port number to output the parallel data input to the input port of the series corresponding to the first subtracting unit,
Each of the other subtracting units subtracts the stuff signal value of the sequence corresponding to the subtracting unit from the output of the preceding subtracting unit, and uses the subtraction result as the number of the output port that outputs the parallel data input to the input port of the sequence Input to the switch part,
The destuffing device according to claim 1,