JP2007335886A - Circuit substrate and electronic instrument - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a circuit substrate in which the transmission characteristics of high frequency signals can be improved and radiation of high frequency noise can be reduced, and an electronic instrument with the circuit substrate. <P>SOLUTION: The circuit substrate includes: through holes T10 to T12 which are electrically connected to signal lines S1 to S5 of an electric circuit, and, between a surface and a back side of the circuit substrate, extend in the direction which intersects with the surface of the circuit substrate; and through holes T20, T22, T23, and T30 to T32 which are provided adjacent to the through holes T10 to T12, connected to ground lines G1 to G6 which establish the reference potential of the electric circuit, and extend in the direction which intersects with the front side of the circuit substrate. Each of the through holes T10 to T12 is arranged adjacent to at least one or more of through holes T20, T22, T23, and T30 to T32. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、回路基板及び当該回路基板を備える電子機器に関する。   The present invention relates to a circuit board and an electronic apparatus including the circuit board.

現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器の小型・軽量化を図るため、その内部に設けられる半導体チップ等の各種の電子部品を小型化する研究・開発が盛んに行われている。また、携帯性を有する電子機器等も性能の向上が望まれており、動作周波数が高い周波数に設定されることが多くなっている。   Currently, in order to reduce the size and weight of portable electronic devices such as mobile phones, notebook personal computers, PDAs (Personal data assistance), sensors, micromachines, and printer heads, they are installed inside the devices. Research and development for reducing the size of various electronic components such as semiconductor chips have been actively conducted. Further, improvement in performance of electronic devices having portability is desired, and the operating frequency is often set to a high frequency.

電子部品の小型化を図るための技術として、ＣＳＰ（Chip Scale Package）技術及びＷ−ＣＳＰ（Wafer level Chip Scale Package）技術が有望視されている。ＣＳＰ技術はパッケージの面積がウェハ状態にある個々のチップと同程度である半導体チップ（半導体装置）を製造する技術である。また、Ｗ−ＣＳＰ技術とはＣＳＰ技術と同様なパッケージ面積を有する半導体チップを製造する技術であるが、ウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なってから個々の半導体チップに分離する技術である。また、更なる高集積化のために、同様の機能を有する薄板化した半導体チップ同士又は異なる機能を有する薄板化した半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。   CSP (Chip Scale Package) technology and W-CSP (Wafer level Chip Scale Package) technology are promising technologies for reducing the size of electronic components. The CSP technology is a technology for manufacturing a semiconductor chip (semiconductor device) whose package area is about the same as that of each chip in a wafer state. The W-CSP technology is a technology for manufacturing a semiconductor chip having the same package area as that of the CSP technology. However, after the rearrangement wiring (rewiring) and the resin sealing are collectively performed in the wafer state, the W-CSP technology is used. This is a technology of separating into semiconductor chips. In addition, for further high integration, thin semiconductor chips having the same function or thin semiconductor chips having different functions are stacked, and electrical connection is made between the semiconductor chips. A three-dimensional mounting technology for high-density mounting of chips has also been devised.

また、半導体チップを搭載する回路基板においては、半導体チップの高速動作に伴って信号を高速に伝達させるためにマイクロストリップライン又はコプレーナラインが用いられることが多くなっている。ここで、マイクロストリップラインとは、回路基板上に信号配線を形成するとともに回路基板の内層にベタ状態にグランド配線を形成することで、所望のインピーダンス特性を得る構造をいう。また、コプレーナラインとは信号配線とグランド配線とを平行して形成することで、所望のインピーダンス特性を得る構造をいう。尚、コプレーナラインの詳細については、例えば以下の特許文献１を参照されたい。
特開２００２−２７１０２４号公報 Further, in a circuit board on which a semiconductor chip is mounted, a microstrip line or a coplanar line is often used to transmit a signal at a high speed as the semiconductor chip operates at high speed. Here, the microstrip line refers to a structure that obtains desired impedance characteristics by forming a signal wiring on a circuit board and forming a ground wiring in a solid state on the inner layer of the circuit board. The coplanar line refers to a structure that obtains desired impedance characteristics by forming signal wiring and ground wiring in parallel. For details of the coplanar line, see, for example, Patent Document 1 below.
Japanese Patent Laid-Open No. 2002-271024

ところで、近年の回路基板は高集積化のために多層構造のものが用いられる機会が多く、多層構造の基板は各層間がビアを介して電気的に接続されている。しかしながら、ビアは上述したマクロストリップライン及びコプレーナラインとは異なり、信号を高速に伝達させる構造とはなっていない。このため、ビアに高周波信号が印加されると、信号の減衰及び反射が生じてノイズの原因となり、又は誤動作の原因になる虞がある。   By the way, in recent years, a circuit board having a multilayer structure is often used for high integration, and the layers of the multilayer structure are electrically connected through vias. However, unlike the macro strip line and the coplanar line described above, the via is not structured to transmit a signal at high speed. For this reason, when a high-frequency signal is applied to the via, the signal is attenuated and reflected, which may cause noise or malfunction.

また、上述した三次元実装技術を用いて半導体チップを積層した構造にした場合であっても、回路基板に形成されるビアと同様に各半導体チップ間を電気的に接続するための接続端子が必要となる。半導体チップの動作周波数が高い周波数に設定されるに伴って、積層される半導体チップに形成される接続端子も信号を高速に伝達させる構造にする必要がある。   In addition, even in the case where the semiconductor chips are stacked using the above-described three-dimensional mounting technology, connection terminals for electrically connecting the semiconductor chips are provided in the same manner as vias formed on the circuit board. Necessary. As the operating frequency of the semiconductor chip is set to a higher frequency, the connection terminals formed on the stacked semiconductor chips need to be configured to transmit signals at high speed.

本発明は上記事情に鑑みてなされたものであり、高周波信号の伝送特性を向上させることができるとともに、高周波ノイズの放射を低減することができる回路基板、及び当該回路基板を備える電子機器を提供することを目的とする。   The present invention has been made in view of the above circumstances, and provides a circuit board capable of improving the transmission characteristics of a high-frequency signal and reducing the emission of high-frequency noise, and an electronic device including the circuit board. The purpose is to do.

上記課題を解決するために、本発明の回路基板は、電気回路が形成された回路基板において、前記電気回路の信号線と電気的に接続されており、前記回路基板の表面と裏面との間であって前記回路基板の表面に対して交差する方向に延びる第１接続部と、前記第１接続部に対して隣接して設けられており、前記電気回路の基準電位を定める基準線に接続され、前記回路基板の表面に対して交差する方向に延びる第２接続部とを備え、前記第１接続部の各々は、少なくとも一つ以上の前記第２接続端子と隣接して配置されることを特徴としている。
この発明によれば、回路基板の表面と裏面との間に、回路基板の表面に対して交差する方向に延びて電気回路の信号線と電気的に接続された第１接続部を設けるとともに、同方向に延びて電気回路の基準電位（グランド）を定める基準線に接続された少なくとも一つ以上の第２接続部を第１接続部の各々に隣接して設けたため、第１接続部と第２接続部との間のインピーダンスが制御され、その結果、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。
また、本発明の回路基板は、前記第１接続部が、前記回路基板の表面と裏面との間であって前記回路基板の表面に対して交差する方向の少なくとも一部に設けられており、前記第２接続部は、前記回路基板の表面に対して交差する方向の長さが前記第１接続部の当該方向の長さ以上の長さに設定されることを特徴としている。
この発明によれば、回路基板の表面と裏面との間であって回路基板の表面に対して交差する方向の少なくとも一部に第１接続部を設け、第２接続部の同方向の長さを第１接続部の同方向の長さ以上の長さに設定しているため、第１接続部と第２接続部との間のインピーダンスが制御され、その結果、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。
また、本発明の回路基板は、前記第１接続部及び前記第２接続部が、前記基板の表面と裏面とを貫通するように設けられていることを特徴としている。
本発明の電子機器は、上記の何れかに記載の回路基板を備えることを特徴としている。 In order to solve the above problems, a circuit board according to the present invention is electrically connected to a signal line of the electric circuit in a circuit board on which an electric circuit is formed, and between the front surface and the back surface of the circuit board. A first connection portion extending in a direction intersecting the surface of the circuit board, and provided adjacent to the first connection portion, and connected to a reference line defining a reference potential of the electric circuit A second connection portion extending in a direction intersecting the surface of the circuit board, and each of the first connection portions is disposed adjacent to at least one of the second connection terminals. It is characterized by.
According to the present invention, between the front surface and the back surface of the circuit board, the first connection portion extending in the direction intersecting the front surface of the circuit board and electrically connected to the signal line of the electric circuit is provided. Since at least one second connection portion extending in the same direction and connected to a reference line that defines a reference potential (ground) of the electric circuit is provided adjacent to each of the first connection portions, the first connection portion and the first connection portion The impedance between the two connecting portions is controlled, and as a result, the characteristics of the high-frequency signal can be improved and the radiation of high-frequency noise can be reduced.
In the circuit board of the present invention, the first connection portion is provided between at least a part of the circuit board between the front surface and the back surface and intersecting the surface of the circuit board. The second connecting portion is characterized in that the length in the direction intersecting the surface of the circuit board is set to be longer than the length of the first connecting portion in the direction.
According to this invention, the first connection part is provided at least in a part between the front surface and the back surface of the circuit board and intersecting the front surface of the circuit board, and the length of the second connection part in the same direction is provided. Is set to a length equal to or greater than the length of the first connection portion in the same direction, the impedance between the first connection portion and the second connection portion is controlled, and as a result, the characteristics of the high-frequency signal are improved. And radiation of high frequency noise can be reduced.
The circuit board of the present invention is characterized in that the first connection part and the second connection part are provided so as to penetrate the front surface and the back surface of the substrate.
An electronic apparatus according to the present invention includes any one of the circuit boards described above.

以下、図面を参照して本発明の一実施形態による回路基板及び電子機器について詳細に説明する。   Hereinafter, a circuit board and an electronic apparatus according to an embodiment of the present invention will be described in detail with reference to the drawings.

〔第１の半導体装置〕
図１は、第１の半導体装置の外観斜視図であって、（ａ）は上面斜視図であり、（ｂ）は上面図である。図１に示す通り、半導体装置１は、例えばＳｉ（シリコン）からなる基板１０を有し、基板１０の周辺部には複数の第１接続端子としての接続端子１２が配列形成されているとともに、複数の接続端子１２を単位として（図１に示す例では、３個又は４個）、接続端子１２に隣接して第２接続端子としての接続端子１４が配列形成されている。 [First semiconductor device]
1A and 1B are external perspective views of a first semiconductor device, where FIG. 1A is a top perspective view and FIG. 1B is a top view. As shown in FIG. 1, the semiconductor device 1 includes a substrate 10 made of, for example, Si (silicon), and a plurality of connection terminals 12 as first connection terminals are arranged in the periphery of the substrate 10. A plurality of connection terminals 12 are used as units (three or four in the example shown in FIG. 1), and connection terminals 14 as second connection terminals are arranged in an array adjacent to the connection terminals 12.

基板１０は、その能動面１０ａ側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッド２６（図７参照）からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。各々の接続端子１２，１４は基板１０を貫通して基板１０の能動面１０ａ及び基板１０の裏面１０ｂから突出した形状に形成されている。接続端子１２は能動面１０ａに形成された電子回路の高周波信号を伝達する信号線と電気的に接続されており、接続端子１４は基準電位（グランド）を定めるグランド線（基準線）と電気的に接続される。   The substrate 10 has an electronic circuit formed of transistors, memory elements, other electronic elements, and electrical wiring and electrode pads 26 (see FIG. 7) serving as external electrodes of the electronic circuit on the active surface 10a side. On the other hand, these electronic circuits are not formed on the back surface 10 b of the substrate 10. Each connection terminal 12, 14 is formed in a shape that penetrates the substrate 10 and protrudes from the active surface 10 a of the substrate 10 and the back surface 10 b of the substrate 10. The connection terminal 12 is electrically connected to a signal line that transmits a high-frequency signal of an electronic circuit formed on the active surface 10a, and the connection terminal 14 is electrically connected to a ground line (reference line) that defines a reference potential (ground). Connected to.

接続端子１２，１４の能動面１０ａ側への突出部分及び裏面１０ｂ側への突出部分は略直方体に形成されており、隣接する接続端子１２，１４に関して接続端子１４から接続端子１２へ向かう方向に交差する方向の長さは、接続端子１２よりも接続端子１４の方が長く形成されている。接続端子１２，１４は基板１０に導電物質Ｃｕ（銅）等を埋め込むことにより形成されている。また、能動面１０ａ側へ突出した接続端子１２，１４の先端部には無鉛ハンダ（Ｓｎ／Ａｇ）１８，２０（図１では、図示を省略。図２（ｇ）及び図７参照）がそれぞれ形成されている。この無鉛ハンダ１８，２０は、半導体装置１を後述する基板上に又は他の半導体装置上に積層する際に、接続端子１２，１４を基板上に形成された接続電極又は他の半導体装置に形成された接続電極と接合するために設けられる。   The projecting portions of the connection terminals 12 and 14 toward the active surface 10a and the projecting portions toward the back surface 10b are formed in a substantially rectangular parallelepiped shape, and in the direction from the connection terminal 14 toward the connection terminal 12 with respect to the adjacent connection terminals 12 and 14. The connecting terminal 14 is longer than the connecting terminal 12 in the crossing direction. The connection terminals 12 and 14 are formed by embedding a conductive material Cu (copper) or the like in the substrate 10. Further, lead-free solders (Sn / Ag) 18 and 20 (not shown in FIG. 1; see FIGS. 2 (g) and 7) are respectively provided at the tips of the connection terminals 12 and 14 protruding toward the active surface 10a. Is formed. The lead-free solders 18 and 20 are formed on the connection electrodes formed on the substrate or other semiconductor devices when the semiconductor device 1 is stacked on a substrate to be described later or on another semiconductor device. It is provided for joining with the connected electrode.

以上の構成の半導体装置１は、高周波信号を伝達する接続端子１２と、基準電位を定める接続端子１４とが隣接して形成されており、しかも隣接する接続端子１４から接続端子１２へ向かう方向に交差する方向の長さは、接続端子１２よりも接続端子１４の方が長く形成されている。このため、接続端子１２と接続端子１４とは、マイクロストリップライン構造となっており、接続端子１２と接続端子１４との間のインピーダンスを制御することができ、その結果として、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。   In the semiconductor device 1 configured as described above, the connection terminal 12 that transmits a high-frequency signal and the connection terminal 14 that determines the reference potential are formed adjacent to each other, and in the direction from the adjacent connection terminal 14 toward the connection terminal 12. The connecting terminal 14 is longer than the connecting terminal 12 in the crossing direction. For this reason, the connection terminal 12 and the connection terminal 14 have a microstrip line structure, and the impedance between the connection terminal 12 and the connection terminal 14 can be controlled. As a result, the characteristics of the high-frequency signal are improved. In addition to the improvement, the emission of high frequency noise can be reduced.

また、１つの接続端子１４に対して複数の接続端子１２が隣接して形成されているため、接続端子１４の数を低減することができるとともに、半導体装置１を搭載する基板（図示省略）に形成する接続端子１４との接続部の数を低減することができ、この結果として基板に形成する配線のレイアウトの自由度を高めることができる。   In addition, since the plurality of connection terminals 12 are formed adjacent to one connection terminal 14, the number of connection terminals 14 can be reduced, and a substrate (not shown) on which the semiconductor device 1 is mounted is provided. The number of connection portions with the connection terminals 14 to be formed can be reduced, and as a result, the degree of freedom of the layout of wirings formed on the substrate can be increased.

〔第１の半導体装置１の製造方法〕
ここで、図１に示す半導体装置１の製造方法について説明する。図２は、第１の半導体装置１の製造方法の概略を示す工程図である。また、図３〜図６は、第１の半導体装置１を加工する際の表面部分の詳細を示す断面図である。 [Method of Manufacturing First Semiconductor Device 1]
Here, a manufacturing method of the semiconductor device 1 shown in FIG. 1 will be described. FIG. 2 is a process diagram illustrating an outline of a method for manufacturing the first semiconductor device 1. 3 to 6 are cross-sectional views showing details of the surface portion when the first semiconductor device 1 is processed.

半導体装置１は、ウェハ状態にある基板（例えば、Ｓｉ（シリコン）基板）を用いて製造される。図２（ａ）はウェハ状態にある基板１０の一部を示す断面図である。尚、基板１０の厚みは、例えば５００μｍ程度である。ここで、基板１０の能動面１０ａ側の構成について詳細に説明する。図３（ａ）は、図２（ａ）中において符号Ｂを付した箇所を詳細に示す断面図である。図３（ａ）に示す通り、基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ２）からなる絶縁膜２２及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜２４が順に形成されている。 The semiconductor device 1 is manufactured using a substrate in a wafer state (for example, a Si (silicon) substrate). FIG. 2A is a cross-sectional view showing a part of the substrate 10 in a wafer state. The thickness of the substrate 10 is, for example, about 500 μm. Here, the configuration of the substrate 10 on the active surface 10a side will be described in detail. Fig.3 (a) is sectional drawing which shows in detail the location which attached | subjected the code | symbol B in Fig.2 (a). As shown in FIG. 3A, an insulating film 22 made of an oxide film (SiO 2 ) of Si which is a basic material of the substrate 10 and an interlayer insulating film 24 made of borophosphosilicate glass (BPSG) are formed on the substrate 10. Are formed in order.

また、層間絶縁膜２４上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド２６が形成されている。この電極パッド２６は、Ｔｉ（チタン）からなる第１層２６ａ、ＴｉＮ（窒化チタン）からなる第２層２６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層２６ｃ、及びＴｉＮからなる第４層（キャップ層）２６ｄを順に積層して形成したものである。尚、電極パッド２６の下方には電子回路が形成されていない点に注意されたい。   In addition, an electrode pad 26 electrically connected to an electronic circuit formed on the active surface 10a of the substrate 10 is formed on a part of the interlayer insulating film 24 at a location not shown. The electrode pad 26 includes a first layer 26a made of Ti (titanium), a second layer 26b made of TiN (titanium nitride), a third layer 26c made of AlCu (aluminum / copper), and a fourth layer made of TiN ( Cap layer) 26d is formed in this order. It should be noted that no electronic circuit is formed below the electrode pad 26.

電極パッド２６は、例えばスパッタリングにより第１層２６ａ〜第４層２６ｄからなる積層構造を層間絶縁膜２４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、ここでは、電極パッド２６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド２６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド２６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。   The electrode pad 26 is formed, for example, by sputtering to form a laminated structure including the first layer 26a to the fourth layer 26d on the entire surface of the interlayer insulating film 24, and is patterned into a predetermined shape (for example, a circular shape) using a resist or the like. Is formed. Here, the case where the electrode pad 26 is formed by the above laminated structure will be described as an example. However, although the electrode pad 26 may be formed of only Al, copper having low electric resistance is used. It is preferable to form them. Further, the electrode pad 26 is not limited to the above configuration, and may be appropriately changed according to required electrical characteristics, physical characteristics, and chemical characteristics.

また、上記層間絶縁膜２４上には電極パッド２６を覆うように、パッシベーション膜２８が形成されている。このパッシベーション膜２８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ２を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜２８の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。 A passivation film 28 is formed on the interlayer insulating film 24 so as to cover the electrode pads 26. The passivation film 28 is preferably formed of SiO 2 (silicon oxide), SiN (silicon nitride), polyimide resin, or the like, or a structure in which SiO 2 is stacked on SiN, or vice versa. The thickness of the passivation film 28 is preferably about 2 μm or more and about 6 μm or less.

この基板１０に対して、まず能動面１０ａ側に形成された電極パッド２６を開口するとともに基板１０を穿孔して第１孔部としての孔部Ｈ３及び第２孔部としての孔部Ｈ４を形成する工程が行われる。図２（ｂ）は、基板１０に孔部Ｈ３，Ｈ４を形成した状態を示す断面図である。ここで、孔部Ｈ３，Ｈ４を形成するまでの工程を図３，図４を参照して詳細に説明する。尚、図３，図４においては、孔部Ｈ３のみ図示しているが、孔部Ｈ４も同様の工程で形成される。   First, the electrode pad 26 formed on the active surface 10a side is opened with respect to the substrate 10, and the substrate 10 is drilled to form a hole H3 as a first hole and a hole H4 as a second hole. The process to perform is performed. FIG. 2B is a cross-sectional view showing a state in which the holes H3 and H4 are formed in the substrate 10. Here, the process until the holes H3 and H4 are formed will be described in detail with reference to FIGS. 3 and 4, only the hole H3 is shown, but the hole H4 is also formed in the same process.

まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を図３（ａ）に示したパッシベーション膜２８上の全面に塗布する。尚、このレジストは、電極パッド２６上を覆っているパッシベーション膜２８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。   First, a resist (not shown) is applied on the entire surface of the passivation film 28 shown in FIG. 3A by a method such as spin coating, dipping, or spray coating. This resist is used to open the passivation film 28 covering the electrode pad 26, and may be any of a photoresist, an electron beam resist, and an X-ray resist, and is a positive type or a negative type. Any of these may be used.

パッシベーション膜２８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド２６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図３（ｂ）に示すように、電極パッド２６を覆うパッシベーション膜２８の一部をエッチングして開口部Ｈ１を形成する。図３（ｂ）は、パッシベーション膜２８を開口して開口部Ｈ１を形成した状態を示す断面図である。   When a resist is applied onto the passivation film 28, after pre-baking, exposure and development are performed using a mask on which a predetermined pattern is formed, and the resist is patterned into a predetermined shape. The shape of the resist is set according to the opening shape of the electrode pad 26 and the cross-sectional shape of the hole formed in the substrate 10. When the resist patterning is completed, after the post-baking, as shown in FIG. 3B, a part of the passivation film 28 covering the electrode pad 26 is etched to form an opening H1. FIG. 3B is a cross-sectional view showing a state in which the passivation film 28 is opened to form the opening H1.

尚、パッシベーション膜２８のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、パッシベーション膜２８のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜２８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド２６の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その幅は電極パッド２６に形成される開口の幅及び基板１０に形成される孔の幅と同程度、例えば５０μｍ程度に設定される。   Note that dry etching is preferably applied to the etching of the passivation film 28. The dry etching may be reactive ion etching (RIE). Further, wet etching may be applied as the etching of the passivation film 28. The cross-sectional shape of the opening H1 formed in the passivation film 28 is set according to the opening shape of the electrode pad 26 formed in the process described later and the cross-sectional shape of the hole formed in the substrate 10, and its width is the electrode pad. The width of the opening formed in 26 and the width of the hole formed in the substrate 10 are set to about the same, for example, about 50 μm.

以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜２８上のレジストをマスクとして、ドライエッチングにより電極パッド２６を開口する。図３（ｃ）は、電極パッド２６を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図３（ａ）〜図３（ｃ）の図中においてレジストは省略してある。図３（ｃ）に示すように、パッシベーション膜２８に形成された開口部Ｈ１の幅と電極パッド２６に形成された開口部Ｈ２の幅は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。   When the above steps are completed, the electrode pad 26 is opened by dry etching using the resist on the passivation film 28 having the opening H1 as a mask. FIG. 3C is a cross-sectional view showing a state where the electrode pad 26 is opened to form the opening H2. Note that the resist is omitted in FIGS. 3A to 3C. As shown in FIG. 3C, the width of the opening H1 formed in the passivation film 28 and the width of the opening H2 formed in the electrode pad 26 are approximately the same. Note that RIE can be used as the dry etching.

更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜２４及び絶縁膜２２をエッチングして、図４（ａ）に示すように基板１０を露出させる。図４（ａ）は、層間絶縁膜２４及び絶縁膜２２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜２８上に形成したレジストを、剥離液或いはアッシング等により剥離する。   Further, using the resist used in the above steps as a mask, the interlayer insulating film 24 and the insulating film 22 are then etched to expose the substrate 10 as shown in FIG. FIG. 4A is a cross-sectional view showing a state in which a part of the substrate 10 is exposed by etching the interlayer insulating film 24 and the insulating film 22. Thereafter, the resist formed on the passivation film 28 that has been used as the opening mask is peeled off by a peeling solution or ashing.

尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド２６に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド２６の最表面のＴｉＮをマスクにして、層間絶縁膜２４及び絶縁膜２２をエッチングし、図４（ａ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。   In the above process, the etching is repeated using the same resist mask. However, the resist may be patterned again after each etching step. Further, after opening the opening H2 formed in the electrode pad 26, the resist is peeled off, and the interlayer insulating film 24 and the insulating film 22 are etched using TiN on the outermost surface of the electrode pad 26 as a mask. It is also possible to expose the substrate 10 as shown in FIG. In addition, it is necessary to increase the thickness of the resist in consideration of the selectivity during each etching.

以上の工程が終了すると、パッシベーション膜２８をマスクとして、ドライエッチングにより、図４（ｂ）に示すように基板１０を穿孔する。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。図４（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。尚、この工程で孔部Ｈ３とともに孔部Ｈ４が形成される（第１工程）。   When the above steps are completed, the substrate 10 is punched by dry etching using the passivation film 28 as a mask as shown in FIG. Here, in addition to RIE, ICP (Inductively Coupled Plasma) can be used as dry etching. FIG. 4B is a cross-sectional view showing a state where the hole 10 is formed by drilling the substrate 10. In this step, the hole H4 is formed together with the hole H3 (first step).

図４（ｂ）に示す通り、パッシベーション膜２８をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の幅はパッシベーション膜２８に形成された開口部Ｈ１の幅と同程度となる。その結果、パッシベーション膜２８に形成された開口部Ｈ１の幅、電極パッド２６に形成された開口部Ｈ２の幅、及び基板１０に形成された孔部Ｈ３の幅は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。   As shown in FIG. 4B, since the substrate 10 is punched using the passivation film 28 as a mask, the width of the hole H3 formed in the substrate 10 is the same as the width of the opening H1 formed in the passivation film 28. It will be about. As a result, the width of the opening H1 formed in the passivation film 28, the width of the opening H2 formed in the electrode pad 26, and the width of the hole H3 formed in the substrate 10 are substantially the same. The depth of the hole H3 is appropriately set according to the thickness of the semiconductor chip to be finally formed.

また、図４（ｂ）に示すように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりパッシベーション膜２８の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部Ｈ３を形成するときに、エッチングによりパッシベーション膜２８が除去されて、電極パッド２６又は層間絶縁膜２４が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図３（ａ）に示した状態において、パッシベーション膜２８の膜厚が２μｍ以上に設定される。   Further, as shown in FIG. 4B, when the hole H3 is formed in the substrate 10, it can be seen that a part of the passivation film 28 is etched by dry etching and the film thickness is reduced. Here, when the hole H3 is formed, if the passivation film 28 is removed by etching and the electrode pad 26 or the interlayer insulating film 24 is exposed, it is necessary to proceed with a later process or as a semiconductor device. It is not preferable for ensuring reliability. For this reason, in the state shown in FIG. 3A, the thickness of the passivation film 28 is set to 2 μm or more.

以上の工程が終了すると、次に、パッシベーション膜２８上並びに孔部Ｈ３の内壁及び底面に絶縁膜１５を形成する。尚、孔部Ｈ４の内壁及び底面にも絶縁膜１５が形成される。図２（ｃ）及び図５（ａ）は、電極パッド２６の上方並びに孔部Ｈ３，Ｈ４の内壁及び底面に絶縁膜１５を形成した状態を示す断面図である。この絶縁膜１５は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜１５の厚みは、例えば１μｍである。 When the above steps are finished, next, the insulating film 15 is formed on the passivation film 28 and on the inner wall and bottom surface of the hole H3. The insulating film 15 is also formed on the inner wall and bottom surface of the hole H4. 2C and 5A are cross-sectional views showing a state in which the insulating film 15 is formed above the electrode pad 26 and on the inner walls and bottom surfaces of the holes H3 and H4. This insulating film 15 is provided to prevent the occurrence of current leakage, erosion of the substrate 10 due to oxygen, moisture, etc., and is formed by using tetraethyl silicate (Tetra Ethyl Ortho) formed by PECVD (Plasma Enhanced Chemical Vapor Deposition). Silicate: Si (OC 2 H 5 ) 4 : hereinafter referred to as TEOS), that is, PE-TEOS, and TEOS formed using ozone CVD, that is, O 3 -TEOS, or silicon oxide formed using CVD are used. be able to. Note that the thickness of the insulating film 15 is, for example, 1 μm.

続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を絶縁膜１５上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド２６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。   Subsequently, a resist (not shown) is applied on the entire surface of the insulating film 15 by a method such as spin coating, dipping, or spray coating. Alternatively, a dry film resist may be used. This resist is used for opening a part of the electrode pad 26, and may be any of a photoresist, an electron beam resist, and an X-ray resist, and may be either a positive type or a negative type. There may be.

絶縁膜１５上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、孔部Ｈ３，Ｈ４及び電極パッド２６の周辺部のみにレジストが残された形状、例えば孔部Ｈ３，Ｈ４を中心とした矩形形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド２６の一部を覆う絶縁膜１５及びパッシベーション膜２８を除去し、電極パッド２６の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド２６を構成する第４層２６ｄも併せて除去する。   When a resist is applied on the insulating film 15, after pre-baking, exposure processing and development processing are performed using a mask on which a predetermined pattern is formed, so that only the peripheral portions of the hole portions H3 and H4 and the electrode pad 26 are applied. The resist is patterned into a shape in which the resist is left, for example, a rectangular shape centered on the holes H3 and H4. When the resist patterning is completed, post-baking is performed, and then the insulating film 15 and the passivation film 28 covering a part of the electrode pad 26 are removed by etching, and a part of the electrode pad 26 is opened. Note that dry etching is preferably applied to the etching. The dry etching may be reactive ion etching (RIE). Further, wet etching may be applied as etching. At this time, the fourth layer 26d constituting the electrode pad 26 is also removed.

図５（ｂ）は、電極パッド２６を覆う絶縁膜１５及びパッシベーション膜２８の一部を除去した状態を示す断面図である。図５（ｂ）に示すように、電極パッド２６の上方は開口部Ｈ５となり、電極パッド２６の一部が露出した状態となる。この開口部Ｈ５によって、後の工程で形成される接続端子１２と電極パッド２６とを接続することができる。尚、開口部Ｈ４についても同様の工程が行われる。開口部Ｈ５は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。   FIG. 5B is a cross-sectional view showing a state in which a part of the insulating film 15 and the passivation film 28 covering the electrode pad 26 is removed. As shown in FIG. 5B, the upper part of the electrode pad 26 becomes an opening H5, and a part of the electrode pad 26 is exposed. Through the opening H5, the connection terminal 12 and the electrode pad 26 formed in a later process can be connected. The same process is performed for the opening H4. The opening H5 only needs to be formed at a site other than the site where the hole H3 is formed. Moreover, you may adjoin.

ここでは、電極パッド２６のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ５は、この孔部Ｈ３を取り囲むように、つまり電極パッド２６の露出面積を大きくすることが電極パッド２６と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。これは、孔部Ｈ４についても同様である。尚、電極パッド２６を覆う絶縁膜１５及びパッシベーション膜２８の一部を除去して、電極パッド２６の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。   Here, the case where the hole H3 (opening H1) is formed in the approximate center of the electrode pad 26 is taken as an example. Therefore, the opening H5 surrounds the hole H3, that is, it is preferable to increase the exposed area of the electrode pad 26 in order to reduce the connection resistance between the electrode pad 26 and a connection terminal to be formed later. Further, the hole H3 may not be formed at the substantially center of the electrode pad, and a plurality of holes may be formed. The same applies to the hole H4. Note that when a part of the insulating film 15 and the passivation film 28 covering the electrode pad 26 is removed and a part of the electrode pad 26 is exposed, the resist used for the removal is stripped with a stripping solution.

以上の工程が終了すると、次に下地膜を形成する工程が行われる。図６（ａ）は、孔部Ｈ３内に下地膜３０を形成した状態を示す断面図である。尚、図２においては下地膜３０の図示は省略している。下地膜３０は基板１０の上面全面に形成されるため、電極パッド２６の露出部並びに孔部Ｈ３の内壁及び底部にも下地膜３０が形成される。ここで、下地膜３０は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法いて形成される。   When the above steps are completed, a step of forming a base film is performed next. FIG. 6A is a cross-sectional view showing a state in which the base film 30 is formed in the hole H3. Note that the base film 30 is not shown in FIG. Since the base film 30 is formed on the entire upper surface of the substrate 10, the base film 30 is also formed on the exposed portion of the electrode pad 26 and the inner wall and bottom of the hole H3. Here, the base film 30 includes a barrier layer and a seed layer, and is formed by first forming a barrier layer and then forming a seed layer on the barrier layer. The barrier layer is made of, for example, TiW, and the seed layer is made of Cu. These are formed by, for example, an IMP (ion metal plasma) method or a PVD (Physical Vapor Deposition) method such as vacuum deposition, sputtering, or ion plating.

図６（ａ）に示すように、下地膜３０は、電極パッド２６と絶縁膜１５との段差ＳＴを十分にカバーして、電極パッド２６上と絶縁膜１５上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜３０を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。下地膜３０の形成は孔部Ｈ４についても同様に行われる。   As shown in FIG. 6A, the base film 30 sufficiently covers the step ST between the electrode pad 26 and the insulating film 15, and includes the electrode pad 26 and the insulating film 15 (including the inside of the hole H3). ) Continuously formed. The film thickness of the barrier layer constituting the base film 30 is, for example, about 100 nm, and the film thickness of the seed layer is, for example, about several hundred nm. The formation of the base film 30 is similarly performed for the hole H4.

下地膜３０の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子１２を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン１６を形成する。図２（ｄ）は、メッキレジストパターン１６を形成した状態を示す断面図である。その後、Ｃｕ電解メッキを行って図２（ｅ）に示す通り、基板１０の開口部Ｈ３，Ｈ４及びメッキレジストパターン１６の開口部にＣｕ（銅）を埋め込み、接続端子１２，１４を形成する（第１工程）。図２（ｅ）は、Ｃｕ電解メッキを行って接続端子１２，１４を形成した状態を示す断面図である。   When the formation of the base film 30 is finished, a plating resist is applied on the active surface 10a of the substrate 10, and the plating resist pattern 16 is formed by patterning in a state where only the portions for forming the connection terminals 12 are opened. FIG. 2D is a cross-sectional view showing a state where the plating resist pattern 16 is formed. Thereafter, Cu electrolytic plating is performed to bury Cu (copper) in the openings H3 and H4 of the substrate 10 and the openings of the plating resist pattern 16 as shown in FIG. First step). FIG. 2E is a cross-sectional view showing a state in which the connection terminals 12 and 14 are formed by performing Cu electrolytic plating.

接続端子１２，１４が形成されると、図２（ｆ）に示す通り、基板１０上に形成されているメッキレジストパターン１６を剥離する。図２（ｆ）は、接続端子１２，１４を形成した後にメッキレジストパターン１６を剥離した状態を示す断面図である。また、図６（ｂ）は、形成された接続端子１２の構成の詳細を示す断面図である。図６（ｂ）に示す通り、接続端子１２は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、符号Ｃを付した箇所において、接続端子１２は電極パッド２６と電気的に接続されている。   When the connection terminals 12 and 14 are formed, the plating resist pattern 16 formed on the substrate 10 is peeled off as shown in FIG. FIG. 2F is a cross-sectional view showing a state where the plating resist pattern 16 is peeled after the connection terminals 12 and 14 are formed. FIG. 6B is a cross-sectional view showing details of the configuration of the formed connection terminal 12. As shown in FIG. 6B, the connection terminal 12 has a protruding shape protruding from the active surface 10 a of the substrate 10, and a part of the connection terminal 12 is embedded in the substrate 10. In addition, the connection terminal 12 is electrically connected to the electrode pad 26 at a location denoted by reference symbol C.

以上の工程が完了すると、図２（ｇ）に示す通り、形成した接続端子１２，１４上に無鉛ハンダ（Ｓｎ／Ａｇ）１８，２０をそれぞれ形成する。次に、基板１０の裏面１０ｂを研磨して基板１０の厚みを減ずる工程、及び基板１０を切断して個々の半導体装置１に分離する工程が行われる。図２（ｇ）及び図７は、第１の半導体装置の製造方法で用いられる半導体チップの厚みを減じた工程を行った後の基板１０の断面図である。基板１０の裏面を研磨すると、基板１０の厚みが５０μｍ程度に薄板化され、基板１０の能動面１０ａ及び裏面１０ｂから接続端子１２，１４の一部が２０μｍ程度突出した形状となる（第３工程）。以上の工程を経て半導体装置１が製造される。   When the above steps are completed, lead-free solders (Sn / Ag) 18 and 20 are formed on the formed connection terminals 12 and 14, respectively, as shown in FIG. Next, a step of polishing the back surface 10b of the substrate 10 to reduce the thickness of the substrate 10 and a step of cutting the substrate 10 and separating it into individual semiconductor devices 1 are performed. FIG. 2G and FIG. 7 are cross-sectional views of the substrate 10 after performing the process of reducing the thickness of the semiconductor chip used in the first method for manufacturing a semiconductor device. When the back surface of the substrate 10 is polished, the thickness of the substrate 10 is reduced to about 50 μm, and a part of the connection terminals 12, 14 protrudes about 20 μm from the active surface 10 a and the back surface 10 b of the substrate 10 (third step). ). The semiconductor device 1 is manufactured through the above steps.

以上説明した半導体装置の製造方法によれば、接続端子１２を形成する工程と接続端子１４を形成する工程とは別々の工程ではなく、接続端子１２と接続端子１４とを同一の工程で製造することができるため、工程数の増加を引き起こさずに効率良く半導体装置を製造することができる。   According to the semiconductor device manufacturing method described above, the process of forming the connection terminal 12 and the process of forming the connection terminal 14 are not separate processes, and the connection terminal 12 and the connection terminal 14 are manufactured in the same process. Therefore, a semiconductor device can be efficiently manufactured without causing an increase in the number of processes.

図８は、半導体装置１を積層させて製造した半導体装置の一例を示す断面図である。図８に示す半導体装置は、インターポーザ４０上に２つの半導体装置を積層したものを例に挙げて図示している。尚、以下の説明においては、説明の便宜上、インターポーザ４０上に積層する２つの半導体装置１を区別する場合には、半導体装置Ｃ１、半導体装置Ｃ２とする。   FIG. 8 is a cross-sectional view showing an example of a semiconductor device manufactured by stacking the semiconductor devices 1. The semiconductor device shown in FIG. 8 is illustrated with an example in which two semiconductor devices are stacked on the interposer 40. In the following description, for the convenience of description, when the two semiconductor devices 1 stacked on the interposer 40 are distinguished, they are referred to as a semiconductor device C1 and a semiconductor device C2.

インターポーザ４０上には、電気配線からなる電気回路が形成されており、この電気回路の外部電極となる接続電極４２，４４が半導体装置１の接続端子１２，１６の配列と同様の配列で形成されている。接続電極４２は半導体装置Ｃ１，Ｃ２に形成された接続端子１２と接合され、積層された半導体装置Ｃ１，Ｃ２に対して高周波信号を入出力するための電極である。また、接続電極４４は半導体装置Ｃ１，Ｃ２に形成された接続端子１４と接合され、半導体装置Ｃ１，Ｃ２に対して基準電位（グランド）を定めるためのものである。   On the interposer 40, an electric circuit made of electric wiring is formed, and connection electrodes 42 and 44 serving as external electrodes of the electric circuit are formed in an arrangement similar to the arrangement of the connection terminals 12 and 16 of the semiconductor device 1. ing. The connection electrode 42 is an electrode for inputting / outputting a high frequency signal to / from the stacked semiconductor devices C1 and C2, which are joined to the connection terminals 12 formed in the semiconductor devices C1 and C2. The connection electrode 44 is joined to the connection terminal 14 formed in the semiconductor devices C1 and C2, and is used to set a reference potential (ground) for the semiconductor devices C1 and C2.

接続電極４２，４４はインターポーザ４０上に２０μｍ程度突出した形状に形成されている。また、インターポーザ４０上であって半導体装置１が積層されない箇所にはインターポーザ４０上に形成された電気配線を保護するとともに、半導体装置１を封止する封止樹脂を堰き止めるための保護部材４６が形成されている。   The connection electrodes 42 and 44 are formed on the interposer 40 so as to protrude about 20 μm. A protective member 46 for protecting the electrical wiring formed on the interposer 40 and blocking the sealing resin for sealing the semiconductor device 1 is provided on the interposer 40 where the semiconductor device 1 is not stacked. Is formed.

以上の構成のインターポーザ４０上に、接続電極４２と接続端子１２とが位置合わせされ、接続電極４４と接続端子１４とが位置合わせされた状態で半導体装置Ｃ１，Ｃ２が積層されて、封止樹脂５０で封止されている。以下、以上の構成の半導体装置の製造方法について簡単に説明する。   On the interposer 40 having the above configuration, the connection electrodes 42 and the connection terminals 12 are aligned, and the semiconductor devices C1 and C2 are stacked in a state where the connection electrodes 44 and the connection terminals 14 are aligned. 50 is sealed. A method for manufacturing the semiconductor device having the above configuration will be briefly described below.

まず、インタポーザ４０上に積層する半導体装置Ｃ１の接続端子１２，１４各々の一端に形成された無鉛ハンダ１８，２０にフラックスを塗布する工程が行われる。このフラックスは、インターポーザ４０上に半導体装置Ｃ１を積層するときに、積層した半導体装置Ｃ１の位置ずれが生じないように粘着力で保持するとともに、半導体装置Ｃ１に形成された接続端子１２，１４及びインターポーザ４０に形成された接続電極４２の表面の酸化膜を遊離させるためものもである。   First, a step of applying a flux to the lead-free solders 18 and 20 formed at one end of each of the connection terminals 12 and 14 of the semiconductor device C1 stacked on the interposer 40 is performed. When the semiconductor device C1 is stacked on the interposer 40, the flux is held with an adhesive force so that the stacked semiconductor device C1 is not displaced, and the connection terminals 12 and 14 formed on the semiconductor device C1 and This is also for releasing the oxide film on the surface of the connection electrode 42 formed in the interposer 40.

フラックスの塗布の塗布を終えると、半導体装置Ｃ１の能動面１０ａ側をインターポーザ４０に対面させて（フェースダウンの状態で）、インターポーザ４０に形成された接続電極４２，４４の各々の位置と半導体装置Ｃ１に形成された接続端子１２，１４の各々の位置とが合致するよう位置合わせを行い、半導体装置Ｃ１をインターポーザ４４上に積層する。このとき、インターポーザ４０上に形成された接続電極４２の直上には半導体装置Ｃ１に形成された接続端子１２の先端に設けられた無鉛ハンダ１８が位置するとともに、接続電極４４の直上には半導体装置Ｃ１に形成された接続端子１４の先端に設けられた無鉛ハンダ２０が位置し、この無鉛ハンダ１８，２０にはフラックスが塗布されているため、フラックスの粘着力により半導体装置Ｃ１が位置ずれせずに保持される。   When the application of the flux is finished, the active surface 10a side of the semiconductor device C1 faces the interposer 40 (in a face-down state), the positions of the connection electrodes 42 and 44 formed on the interposer 40, and the semiconductor device. Alignment is performed so that the positions of the connection terminals 12 and 14 formed on C1 coincide with each other, and the semiconductor device C1 is stacked on the interposer 44. At this time, the lead-free solder 18 provided at the tip of the connection terminal 12 formed in the semiconductor device C1 is located immediately above the connection electrode 42 formed on the interposer 40, and the semiconductor device is directly above the connection electrode 44. Since the lead-free solder 20 provided at the tip of the connection terminal 14 formed in C1 is located, and the lead-free solders 18 and 20 are coated with flux, the semiconductor device C1 is not displaced due to the adhesive force of the flux. Retained.

以上の工程が終了すると、半導体装置Ｃ１上に積層する半導体装置Ｃ２の接続端子１２，１４各々の一端に形成された無鉛ハンダ１８，２０にフラックスを塗布する工程が行われる。フラックスの塗布の塗布を終えると、半導体装置Ｃ２の能動面１０ａ側を半導体装置Ｃ２に対面させて（フェースダウンの状態で）、半導体装置Ｃ１に形成された接続端子１２，１４の各々の位置と半導体装置Ｃ２に形成された接続端子１２，１４各々の位置とが合致するよう位置合わせを行い、半導体装置Ｃ２を半導体装置Ｃ１上に積層する。   When the above steps are completed, a step of applying flux to the lead-free solders 18 and 20 formed at one end of each of the connection terminals 12 and 14 of the semiconductor device C2 stacked on the semiconductor device C1 is performed. When the application of the flux is finished, the active surface 10a side of the semiconductor device C2 faces the semiconductor device C2 (in a face-down state), and the positions of the connection terminals 12 and 14 formed on the semiconductor device C1 Alignment is performed so that the positions of the connection terminals 12 and 14 formed on the semiconductor device C2 coincide with each other, and the semiconductor device C2 is stacked on the semiconductor device C1.

このとき、半導体装置Ｃ１と半導体装置Ｃ２とは、半導体装置Ｃ２の先端に設けられた無鉛ハンダ１８，２０に塗布されたフラックスの粘着力により保持され、位置ずれせずに保持される。以上の工程が終了すると、積層したインターポーザ４０及び半導体装置Ｃ１，Ｃ２等をリフロー装置内に配置して、半導体装置Ｃ１，Ｃ２に形成された接続端子１２，１４の先端に設けられた無鉛ハンダ１８，２０を溶融させ、インターポーザ４０に形成された接続電極４２と半導体装置Ｃ１に形成された接続端子１２とを接合するとともに、インターポーザ４０に形成された接続電極４４と半導体装置Ｃ１に形成された接続端子１４とを接合する。これと同時に、半導体装置Ｃ１に形成された接続端子１２と半導体装置Ｃ２に形成された接続端子１２とを接合するとともに、半導体装置Ｃ１に形成された接続端子１４と半導体装置Ｃ２に形成された接続端子１４とを接合する。   At this time, the semiconductor device C1 and the semiconductor device C2 are held by the adhesive force of the flux applied to the lead-free solders 18 and 20 provided at the tip of the semiconductor device C2, and are held without being displaced. When the above steps are completed, the laminated interposer 40 and the semiconductor devices C1, C2 and the like are arranged in the reflow device, and the lead-free solder 18 provided at the tips of the connection terminals 12, 14 formed in the semiconductor devices C1, C2. , 20 are melted, the connection electrode 42 formed on the interposer 40 and the connection terminal 12 formed on the semiconductor device C1 are joined, and the connection electrode 44 formed on the interposer 40 and the connection formed on the semiconductor device C1 The terminal 14 is joined. At the same time, the connection terminal 12 formed in the semiconductor device C1 and the connection terminal 12 formed in the semiconductor device C2 are joined, and the connection terminal 14 formed in the semiconductor device C1 and the connection formed in the semiconductor device C2. The terminal 14 is joined.

以上の工程が終了すると、塗布したフラックスを洗浄する工程が行われる。製造された半導体装置にフラックスが残存していると信頼性の低下を引き起こす虞があるため、洗浄によりフラックスを除去している。ここで、インターポーザ４０、半導体装置Ｃ１、及び半導体装置Ｃ２間の間隔は５０μｍ以下であるため、フラックスの洗浄には揮発性の高い有機溶剤を用いることが好ましい。   When the above steps are completed, a step of cleaning the applied flux is performed. If flux remains in the manufactured semiconductor device, the reliability may be lowered. Therefore, the flux is removed by cleaning. Here, since the interval between the interposer 40, the semiconductor device C1, and the semiconductor device C2 is 50 μm or less, it is preferable to use a highly volatile organic solvent for cleaning the flux.

以上の工程が終了すると、インターポーザ４０と半導体装置Ｃ１との間、及び、半導体装置Ｃ１と半導体装置Ｃ２との間に封止樹脂（アンダーフィル）５０を注入して充填する。封止樹脂５０の充填が完了すると、封止樹脂５０を硬化させることで、図８に示す半導体装置が製造される。   When the above steps are completed, a sealing resin (underfill) 50 is injected and filled between the interposer 40 and the semiconductor device C1 and between the semiconductor device C1 and the semiconductor device C2. When the filling of the sealing resin 50 is completed, the semiconductor device shown in FIG. 8 is manufactured by curing the sealing resin 50.

以上、インターポーザ４０上に半導体装置Ｃ１，Ｃ２を積層した構造を有する半導体装置について説明したが、この形態以外にもインターポーザ４０に代えてＷ−ＣＳＰ技術を用いて処理された基板上に半導体装置を積層するようにしても良い。図９は、Ｗ−ＣＳＰ技術を用いて処理された基板上に半導体チップを積層した状態を示す断面図である。図９に示す通り、Ｗ−ＣＳＰ技術を用いて処理された基板６０上に半導体装置Ｃ１が積層され、更に半導体装置Ｃ１上には半導体装置Ｃ２が積層されている。   The semiconductor device having the structure in which the semiconductor devices C1 and C2 are stacked on the interposer 40 has been described above. However, in addition to this embodiment, the semiconductor device is mounted on a substrate processed using the W-CSP technology instead of the interposer 40. You may make it laminate. FIG. 9 is a cross-sectional view illustrating a state in which semiconductor chips are stacked on a substrate processed using the W-CSP technique. As shown in FIG. 9, the semiconductor device C1 is stacked on the substrate 60 processed using the W-CSP technology, and the semiconductor device C2 is stacked on the semiconductor device C1.

Ｗ−ＣＳＰ技術を用いて処理された処理基板６０は、例えばＳｉ（シリコン）からなる基板６２を有し、基板６２の周辺部には複数の接続端子６３，６４が配列形成されている。接続端子６３は、接続電極４２は半導体装置Ｃ１，Ｃ２に形成された接続端子１２と同じ配列で形成され、積層された半導体装置Ｃ１，Ｃ２に対して高周波信号を入出力するための電極である。また、接続電極６４は半導体装置Ｃ１，Ｃ２に形成された接続端子１４と同じ配列で形成され、半導体装置Ｃ１，Ｃ２に対して基準電位（グランド）を定めるためのものである。   The processing substrate 60 processed using the W-CSP technology has a substrate 62 made of, for example, Si (silicon), and a plurality of connection terminals 63 and 64 are arranged in the periphery of the substrate 62. The connection terminal 63 is an electrode for inputting and outputting a high-frequency signal to and from the stacked semiconductor devices C1 and C2, in which the connection electrode 42 is formed in the same arrangement as the connection terminals 12 formed in the semiconductor devices C1 and C2. . Further, the connection electrodes 64 are formed in the same arrangement as the connection terminals 14 formed in the semiconductor devices C1 and C2, and are for determining a reference potential (ground) for the semiconductor devices C1 and C2.

基板６２は、その能動面６２ａ側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッドからなる電子回路が形成されている。一方、基板６２の裏面６２ｂにはこれらの電子回路は形成されていない。半導体装置Ｃ１，Ｃ２と同様に、基板６２は５０μｍ程度に薄板化されている。基板６２に形成された不図示の電極パッドを貫通するように接続端子６３，６４が形成されており、接続端子６３，６４は基板６２を貫通して基板６２の能動面６２ａ及び基板６２の裏面６２ｂから突出した形状に形成されている。接続端子６４の能動面６２ａ及び裏面６２ｂへの突出量は２０μｍ程度である。接続端子６４は基板６２にＣｕ（銅）を埋め込むことにより形成されている。   The substrate 62 has an electronic circuit formed of transistors, memory elements, other electronic elements, and electrical wiring and electrode pads serving as external electrodes of the electronic circuit on the active surface 62a side. On the other hand, these electronic circuits are not formed on the back surface 62 b of the substrate 62. Similar to the semiconductor devices C1 and C2, the substrate 62 is thinned to about 50 μm. Connection terminals 63 and 64 are formed so as to pass through electrode pads (not shown) formed on the substrate 62, and the connection terminals 63 and 64 pass through the substrate 62 and the active surface 62 a of the substrate 62 and the back surface of the substrate 62. It is formed in a shape protruding from 62b. The protruding amount of the connection terminal 64 to the active surface 62a and the back surface 62b is about 20 μm. The connection terminal 64 is formed by embedding Cu (copper) in the substrate 62.

また、基板６２の能動面６２ａ側の一部には、ポリイミド等の樹脂により応力緩和層６６が形成されている。この応力緩和層６６上には、再配置配線６８が形成されている。尚、再配置配線６８は、応力緩和層６６上のみに形成される訳ではなく、応力緩和層６６から接続端子６３，６４の形成位置まで延在した形状に形成され、接続端子６３，６４と電気的に接続される。尚、図９においては、接続端子６３に接続された再配置配線６８のみを図示しており、接続端子６３に接続された再配置配線６８と接続端子６４に接続される再配置配線（図示省略）とは、電気的に絶縁されている。   Further, a stress relaxation layer 66 is formed of a resin such as polyimide on a part of the substrate 62 on the active surface 62a side. On the stress relaxation layer 66, a rearrangement wiring 68 is formed. The rearrangement wiring 68 is not formed only on the stress relaxation layer 66 but is formed in a shape extending from the stress relaxation layer 66 to the formation position of the connection terminals 63 and 64. Electrically connected. In FIG. 9, only the rearrangement wiring 68 connected to the connection terminal 63 is shown, and the rearrangement wiring 68 connected to the connection terminal 63 and the rearrangement wiring connected to the connection terminal 64 (not shown). ) Is electrically insulated.

また、応力緩和層６６上に形成された再配置配線６８の一部には、外部接続端子となるバンプ７０が形成されている。このように、接続端子６４と電気的に接続された再配置配線６８及びバンプ７０を形成することで、接続端子６４のピッチ及び配列を変換している。尚、図９中において、７２は、再配置配線６８に対するバンプ７０の固着強度を高めるために形成された根本補強樹脂である。   Further, bumps 70 serving as external connection terminals are formed on a part of the rearrangement wiring 68 formed on the stress relaxation layer 66. Thus, the pitch and arrangement of the connection terminals 64 are converted by forming the rearrangement wirings 68 and the bumps 70 electrically connected to the connection terminals 64. In FIG. 9, reference numeral 72 denotes a base reinforcing resin formed to increase the fixing strength of the bump 70 to the rearrangement wiring 68.

図９に示す形態の半導体装置は、薄板化した基板６２上に薄板化した半導体装置Ｃ１，Ｃ２を積層しているため半導体装置の高さを抑えつつ高集積化が可能である。更に、基板１０に再配置配線６８及びバンプ７０を形成しているため、基板６２に形成された接続端子６３，６４のピッチ及び配列の変換が可能となり、半導体装置を搭載するガラスエポキシ等の基板の配線の自由度が増し、更に高集積化が可能である。   The semiconductor device of the form shown in FIG. 9 can be highly integrated while suppressing the height of the semiconductor device because the thinned semiconductor devices C1 and C2 are stacked on the thinned substrate 62. Further, since the rearrangement wiring 68 and the bump 70 are formed on the substrate 10, it is possible to change the pitch and arrangement of the connection terminals 63 and 64 formed on the substrate 62, and a substrate such as glass epoxy on which the semiconductor device is mounted. The degree of freedom of wiring increases, and further integration is possible.

〔第２の半導体装置〕
図１０は、第２の半導体装置の外観斜視図であって、（ａ）は上面斜視図であり、（ｂ）は上面図である。図１０に示す通り、第２の半導体装置８は、図１に示す第１の半導体装置１と同様に、例えばＳｉ（シリコン）からなる基板８０を有し、基板８０の周辺部には複数の第１接続端子としての接続端子８２が配列形成されているとともに、各々の接続端子８２に対して（一対一に）、接続端子８２に隣接して第２接続端子としての接続端子８４が配列形成されている。半導体装置８は、接続端子８２各々に対して接続端子８４が形成されている点が図１に示す半導体装置１と異なる。 [Second Semiconductor Device]
10A and 10B are external perspective views of the second semiconductor device, where FIG. 10A is a top perspective view and FIG. 10B is a top view. As shown in FIG. 10, the second semiconductor device 8 has a substrate 80 made of, for example, Si (silicon), like the first semiconductor device 1 shown in FIG. The connection terminals 82 as the first connection terminals are arranged and formed, and the connection terminals 84 as the second connection terminals are arranged and formed adjacent to the connection terminals 82 (on a one-to-one basis). Has been. The semiconductor device 8 is different from the semiconductor device 1 shown in FIG. 1 in that a connection terminal 84 is formed for each connection terminal 82.

基板８０は、図１に示す基板１０と同様に、その能動面８０ａ側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッド等からなる電子回路が形成されている。一方、基板８０の裏面８０ｂにはこれらの電子回路は形成されていない。各々の接続端子８２，８４は基板８０を貫通して基板８０の能動面８０ａ及び基板８０の裏面８０ｂから突出した形状に形成されている。各々の接続端子８２は能動面８０ａに形成された電子回路の高周波信号を伝達する信号線と電気的に接続されており、各々の接続端子８４は基準電位（グランド）を定めるグランド線（基準線）と電気的に接続される。   As in the substrate 10 shown in FIG. 1, the substrate 80 is formed with an electronic circuit including transistors, memory elements, other electronic elements, and electrical pads and electrode pads serving as external electrodes of the electronic circuit on the active surface 80a side. Has been. On the other hand, these electronic circuits are not formed on the back surface 80 b of the substrate 80. Each connection terminal 82, 84 is formed in a shape that penetrates the substrate 80 and protrudes from the active surface 80 a of the substrate 80 and the back surface 80 b of the substrate 80. Each connection terminal 82 is electrically connected to a signal line for transmitting a high frequency signal of an electronic circuit formed on the active surface 80a, and each connection terminal 84 is a ground line (reference line) that defines a reference potential (ground). ) And electrically connected.

接続端子８２，８４の能動面８０ａ側への突出部分及び裏面８０ｂ側への突出部分は略直方体に形成されており、隣接する接続端子８２，８４に関して接続端子８４から接続端子８２へ向かう方向に交差する方向の長さは、接続端子８２よりも接続端子８４の方が長く形成されている。接続端子８２，８４は基板８０にＣｕ（銅）等を埋め込むことにより形成されている。また、図示は省略しているが、能動面８０ａ側へ突出した接続端子８２，８４の先端部には無鉛ハンダ（Ｓｎ／Ａｇ）がそれぞれ形成されている。   The projecting portions of the connection terminals 82 and 84 toward the active surface 80 a and the projecting portions toward the back surface 80 b are formed in a substantially rectangular parallelepiped, and the adjacent connection terminals 82 and 84 are directed in the direction from the connection terminal 84 to the connection terminal 82. The connecting terminal 84 is longer than the connecting terminal 82 in the crossing direction. The connection terminals 82 and 84 are formed by embedding Cu (copper) or the like in the substrate 80. Although not shown, lead-free solder (Sn / Ag) is formed at the tip of the connection terminals 82 and 84 protruding toward the active surface 80a.

以上の構成の半導体装置８は、高周波信号を伝達する接続端子８２と、基準電位を定める接続端子８４とが隣接して形成されており、しかも隣接する接続端子８４から接続端子８２へ向かう方向に交差する方向の長さは、接続端子８２よりも接続端子８４の方が長く形成されている。このため、接続端子８２と接続端子８４とは、マイクロストリップライン構造となっており、接続端子８２と接続端子８４との間のインピーダンスを制御することができ、その結果として、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。   In the semiconductor device 8 configured as described above, the connection terminal 82 that transmits a high-frequency signal and the connection terminal 84 that determines the reference potential are formed adjacent to each other, and in the direction from the adjacent connection terminal 84 toward the connection terminal 82. The connecting terminal 84 is longer than the connecting terminal 82 in the crossing direction. For this reason, the connection terminal 82 and the connection terminal 84 have a microstrip line structure, and the impedance between the connection terminal 82 and the connection terminal 84 can be controlled. In addition to the improvement, the emission of high frequency noise can be reduced.

また、１つの接続端子８４に対して１つの接続端子８２が隣接して一対一に形成されているため、接続端子８２と接続端子８４との相対的な位置関係を自由に設定することができる。例えば、図１に示した例では、半導体装置１の外周に沿った方向における接続端子１４の長さが長く設定されていたため、半導体装置１上における配線の関係から接続端子１２と接続端子１４の配置を逆にすることはできない。   Further, since one connection terminal 82 is formed adjacent to one connection terminal 84 in a one-to-one relationship, the relative positional relationship between the connection terminal 82 and the connection terminal 84 can be freely set. . For example, in the example shown in FIG. 1, since the length of the connection terminal 14 in the direction along the outer periphery of the semiconductor device 1 is set to be long, the connection terminals 12 and 14 are connected due to the wiring relation on the semiconductor device 1. The arrangement cannot be reversed.

しかしながら、半導体装置１の外周に沿った方向における接続端子８４の長さが短く設定されているため、接続端子８２と接続端子８４との配置を逆にすることができる。かかる配置の場合には、半導体装置８に形成された電子回路と接続端子８２との配線は接続端子８４の間を通るように形成される。このように、半導体装置８上における接続端子８２と第２接続端子８４との相対的な位置関係を自由に設定することができ、設計上の自由度を高めることができる。   However, since the length of the connection terminal 84 in the direction along the outer periphery of the semiconductor device 1 is set short, the arrangement of the connection terminal 82 and the connection terminal 84 can be reversed. In such an arrangement, the wiring between the electronic circuit formed in the semiconductor device 8 and the connection terminal 82 is formed so as to pass between the connection terminals 84. Thus, the relative positional relationship between the connection terminal 82 and the second connection terminal 84 on the semiconductor device 8 can be freely set, and the degree of freedom in design can be increased.

〔第３の半導体装置〕
図１１は、第３の半導体装置の上面図である。図１０に示した第２の半導体装置８０に形成された接続端子８２と隣接した接続端子８４との間に孔部８６又は誘電体８８を設けている。図１１（ａ）は、隣接する接続端子８２と接続端子８４との間に孔部８６を設けた上面図であり、図１１（ｂ）は、誘電体８８を設けた上面図である。 [Third semiconductor device]
FIG. 11 is a top view of the third semiconductor device. A hole 86 or a dielectric 88 is provided between the connection terminal 82 formed in the second semiconductor device 80 shown in FIG. 10 and the adjacent connection terminal 84. 11A is a top view in which a hole 86 is provided between adjacent connection terminals 82 and 84, and FIG. 11B is a top view in which a dielectric 88 is provided.

図１１（ａ）に示す孔部８６は、第３孔部に相当するものであり、半導体装置８０の能動面８０ａから裏面８０ｂに至るよう貫通して形成されておる。また、隣接する接続端子８２及び接続端子８４に関して接続端子８４から接続端子８２に向かう方向に交差する方向の長さが、同方向における接続端子８２の長さよりも長く、同方向における接続端子８４の長さよりも短く設定される。   A hole 86 shown in FIG. 11A corresponds to the third hole, and is formed so as to penetrate from the active surface 80 a to the back surface 80 b of the semiconductor device 80. Further, the length of the adjacent connection terminal 82 and connection terminal 84 in the direction intersecting the direction from the connection terminal 84 to the connection terminal 82 is longer than the length of the connection terminal 82 in the same direction, and the connection terminal 84 in the same direction It is set shorter than the length.

孔部８６は、例えば基板８０に接続端子８２，８４を形成した後に隣接する接続端子８２，８４間を穿孔することで形成される（第４工程）。尚、孔部８の形成は、孔部８６の形成によるする時間を短縮するために、接続端子８２，８４を形成して基板８０の裏面を薄板化した後で形成するようにしても良い。孔部８６の形成は、例えばトライエッチングにより行う。   The hole 86 is formed, for example, by forming the connection terminals 82 and 84 in the substrate 80 and then drilling between the adjacent connection terminals 82 and 84 (fourth step). The hole 8 may be formed after the connection terminals 82 and 84 are formed and the back surface of the substrate 80 is thinned in order to shorten the time required for forming the hole 86. The hole 86 is formed by, for example, tri-etching.

また、図１１（ｂ）に示す半導体装置は、図１１（ａ）に示す孔部８６にポリイミド等の誘電体８８を埋め込むことで形成する（第５工程）。この誘電体８８は接続端子８２，８４間に埋め込まれるため電気的絶縁性を有する必要がある。図１１（ａ）に示す半導体装置において接続端子８２，８４間におけるインピーダンスの制御は孔部８６の大きさ（接続端子８４から接続端子８２へ向かう方向に交差する方向の大きさ）、接続端子８２，８４の間隔、接続端子８２，８４の径、又は接続端子８２，８４の導電率を調整することで行う。また、図１１（ｂ）に示す半導体装置においては、インピーダンス制御は上記のものに加えて孔部８６に埋め込む誘電体８８の誘電率を代えることで行う。   Also, the semiconductor device shown in FIG. 11B is formed by embedding a dielectric 88 such as polyimide in the hole 86 shown in FIG. 11A (fifth step). Since the dielectric 88 is embedded between the connection terminals 82 and 84, it is necessary to have electrical insulation. In the semiconductor device shown in FIG. 11A, the impedance between the connection terminals 82 and 84 is controlled by the size of the hole 86 (the size in the direction crossing the direction from the connection terminal 84 to the connection terminal 82), and the connection terminal 82. , 84, the diameter of the connection terminals 82, 84, or the conductivity of the connection terminals 82, 84 is adjusted. Further, in the semiconductor device shown in FIG. 11B, impedance control is performed by changing the dielectric constant of the dielectric 88 embedded in the hole 86 in addition to the above.

〔第４の半導体装置〕
図１２は、第４の半導体装置の上面図である。図１０に示した第２の半導体装置８０に設けられた接続端子８２と接続端子８４との配列を変更している。図１２（ａ）に示すように、接続端子８２及び接続端子８４は半導体装置１の外周に沿う直線上に交互に配列されており、１つの接続端子８２に対して１つの接続端子８４が対になって設けられている。 [Fourth Semiconductor Device]
FIG. 12 is a top view of the fourth semiconductor device. The arrangement of the connection terminals 82 and the connection terminals 84 provided in the second semiconductor device 80 shown in FIG. 10 is changed. As shown in FIG. 12A, the connection terminals 82 and the connection terminals 84 are alternately arranged on a straight line along the outer periphery of the semiconductor device 1, and one connection terminal 84 is paired with one connection terminal 82. It is provided.

隣接する接続端子８２及び接続端子８４に関して接続端子８４から接続端子８２に向かう方向に交差する方向の接続端子８４の長さは同方向における接続端子８２の長さよりも長く設定されている。上述した第１〜第３の半導体装置においては、接続端子１２又は接続端子８２を接続端子１４又は接続端子８４で取り囲むように配置していたため、半導体装置１，８の外形寸法が大きくなる傾向にある。   The length of the connection terminal 84 in the direction intersecting the direction from the connection terminal 84 to the connection terminal 82 with respect to the adjacent connection terminal 82 and connection terminal 84 is set to be longer than the length of the connection terminal 82 in the same direction. In the above-described first to third semiconductor devices, since the connection terminal 12 or the connection terminal 82 is disposed so as to be surrounded by the connection terminal 14 or the connection terminal 84, the external dimensions of the semiconductor devices 1 and 8 tend to increase. is there.

しかしながら、第４の半導体装置においては、接続端子８２，８４を半導体装置８０の外周に沿う直線上に配置しているため半導体装置８の外形形状の大型化を抑制することができる。このため、半導体装置８の外形形状が制限される場合には極めて好適である。   However, in the fourth semiconductor device, since the connection terminals 82 and 84 are arranged on a straight line along the outer periphery of the semiconductor device 80, an increase in size of the outer shape of the semiconductor device 8 can be suppressed. For this reason, it is very suitable when the external shape of the semiconductor device 8 is limited.

また、図１２（ａ）に示した例では接続端子８２と接続端子８４とを交互に設け、１つの接続端子８２に対して１つの接続端子８４を対応付けていたが、図１２（ｂ）に示す通り接続端子８４に対して複数（図１２（ｂ）に示す例では２つ）の接続端子８２を設けて、接続端子８４を共有させても良い。かかる構成にすることで接続端子８４の数を低減させることができる。   In the example shown in FIG. 12A, the connection terminals 82 and the connection terminals 84 are alternately provided, and one connection terminal 84 is associated with one connection terminal 82. However, FIG. As shown in FIG. 12, a plurality (two in the example shown in FIG. 12B) of connection terminals 82 may be provided for the connection terminals 84 so that the connection terminals 84 are shared. With this configuration, the number of connection terminals 84 can be reduced.

〔回路基板〕
図１３は、本発明の一実施形態による回路基板の断面図である。本実施形態においては、第１層Ｌ１〜第４層Ｌ４からなる４層基板を例に挙げて説明する。尚、図１３において、第１層Ｌ１〜第４層Ｌ４の各々に設けられた高周波信号を伝達する信号線は斜線を付して表しており、基準電位（グランド）を定めるグランド線（基準線）は塗り潰して表している。 [Circuit board]
FIG. 13 is a cross-sectional view of a circuit board according to an embodiment of the present invention. In the present embodiment, a four-layer substrate including the first layer L1 to the fourth layer L4 will be described as an example. In FIG. 13, signal lines for transmitting high-frequency signals provided in each of the first layer L1 to the fourth layer L4 are indicated by hatching, and a ground line (reference line) that defines a reference potential (ground) is shown. ) Is filled in.

第１層Ｌ１に設けられた信号線Ｓ１、第２層Ｌ２に設けられた信号線Ｓ２、及び第３層Ｌ３に設けられた信号線Ｓ３は、スルーホールＴ１０及びＴ１１によってそれぞれ接続されている。また、第１層Ｌ１に設けられた信号線Ｓ４と第４層Ｌ４に設けられた信号線Ｓ５はスルーホールＴ１２により接続されている。   The signal line S1 provided in the first layer L1, the signal line S2 provided in the second layer L2, and the signal line S3 provided in the third layer L3 are connected by through holes T10 and T11, respectively. Further, the signal line S4 provided in the first layer L1 and the signal line S5 provided in the fourth layer L4 are connected by a through hole T12.

第１層Ｌ１に設けられたグランド線Ｇ１はスルーホールＴ２０によって第４層Ｌ４に設けられたグランド線Ｇ２と接続されており、このグランド線Ｇ２はスルーホールＴ２１によって第３層Ｌ３に設けられたグランド線Ｇ３と接続されている。また、グランド線Ｇ３はスルーホールＴ２２を介して第１層Ｌ１に設けられたグランド線Ｇ４と接続されている。   The ground line G1 provided in the first layer L1 is connected to the ground line G2 provided in the fourth layer L4 by the through hole T20, and the ground line G2 is provided in the third layer L3 by the through hole T21. It is connected to the ground line G3. The ground line G3 is connected to the ground line G4 provided in the first layer L1 through the through hole T22.

また、第１層Ｌ１に設けられたグランド線Ｇ５はスルーホールＴ２３によって第４層Ｌ４に設けられたグランド線Ｇ６に接続されている。尚、第１層Ｌ１に設けられたグランド線Ｇ１，Ｇ４，Ｇ５は第１層Ｌ１内において電気的に絶縁されていても良く、不図示の箇所で導通されていても良い。これは、第４層Ｌ４に設けられたグランド線Ｇ２，Ｇ６についても同様である。   The ground line G5 provided in the first layer L1 is connected to the ground line G6 provided in the fourth layer L4 through the through hole T23. The ground lines G1, G4, G5 provided in the first layer L1 may be electrically insulated in the first layer L1, or may be conducted at a location not shown. The same applies to the ground lines G2 and G6 provided in the fourth layer L4.

更に、第３層Ｌ３に設けられたグランド線Ｇ３にはスルーホールＴ３０が電気的に接続されており、このスルーホールＴ３０は第２層Ｌ２に設けられた信号線Ｓ２を貫通して第１層Ｌ１まで延在している。また、第４層Ｌ４に設けられたグランド線Ｇ２にはスルーホールＴ３１が電気的に接続されており、このスルーホールＴ３１は第３層Ｌ３に設けられた信号線Ｓ３を貫通して第２層Ｌ２まで延在している。   Further, a through hole T30 is electrically connected to the ground line G3 provided in the third layer L3, and the through hole T30 penetrates the signal line S2 provided in the second layer L2 and passes through the first layer. It extends to L1. A through hole T31 is electrically connected to the ground line G2 provided in the fourth layer L4. The through hole T31 passes through the signal line S3 provided in the third layer L3 and passes through the second layer. Extends to L2.

また、第３層Ｌ３に設けられたグランド線Ｇ３にはスルーホールＴ３２が電気的に接続されており、このスルーホールＴ３２の一端は第２層Ｌ２を貫通して第１層Ｌ１に形成された信号線Ｓ４まで延在するとともに、他端は第４層Ｌ４に形成された信号線Ｓ５まで延在している。但し、上記スルーホールＴ３０は第２層Ｌ２の信号線Ｓ２及び第１層Ｌ１の信号線Ｓ１とは電気的に接続されておらず（アイソレートされている）、上記スルーホールＴ３１は第３層Ｌ３の信号線Ｓ３及び第２層Ｌ２の信号線Ｓ２とは電気的に接続されておらず、上記スルーホールＴ３２は第１層Ｌ１の信号線Ｓ４及び第４層Ｌ４の信号線Ｓ５とは電気的に接続されていない。   A through hole T32 is electrically connected to the ground line G3 provided in the third layer L3. One end of the through hole T32 is formed in the first layer L1 through the second layer L2. While extending to the signal line S4, the other end extends to the signal line S5 formed in the fourth layer L4. However, the through hole T30 is not electrically connected (isolated) to the signal line S2 of the second layer L2 and the signal line S1 of the first layer L1, and the through hole T31 is not connected to the third layer. The signal line S3 of L3 and the signal line S2 of the second layer L2 are not electrically connected, and the through hole T32 is electrically connected to the signal line S4 of the first layer L1 and the signal line S5 of the fourth layer L4. Is not connected.

本実施形態においては、各層に形成された信号線を接続するスルーホールに隣接する位置に、各層に形成されたグランド線を接続するスルーホールが２つ併設して設けられている。図１３に示す例においては、信号線Ｓ１，Ｓ２を接続するスルーホールＴ１０に隣接してグランド線Ｇ３，Ｇ４を接続するスルーホールＴ２２及びスルーホールＴ３０が形成され、信号線Ｓ２，Ｓ３を接続するスルーホールＴ１１に隣接してグランド線Ｇ１，Ｇ２を接続するスルーホールＴ２０及びスルーホールＴ３１が形成され、信号線Ｓ４，Ｓ５を接続するスルーホールＴ１２に隣接してグランド線Ｇ５，Ｇ６を接続するスルーホールＴ２３及びスルーホールＴ３２が形成されている。尚、スルーホールＴ１０〜Ｔ１２は、本発明にいう第１接続部に相当するものであり、スルーホールＴ２０，Ｔ２２，Ｔ２３及びスルーホールＴ３０〜Ｔ３２は、本発明にいう第２接続部に相当するものである。   In the present embodiment, two through holes for connecting ground lines formed in each layer are provided side by side at positions adjacent to the through holes for connecting signal lines formed in each layer. In the example shown in FIG. 13, a through hole T22 and a through hole T30 that connect the ground lines G3 and G4 are formed adjacent to the through hole T10 that connects the signal lines S1 and S2, and the signal lines S2 and S3 are connected. A through hole T20 and a through hole T31 that connect the ground lines G1 and G2 are formed adjacent to the through hole T11, and a through hole that connects the ground lines G5 and G6 is adjacent to the through hole T12 that connects the signal lines S4 and S5. A hole T23 and a through hole T32 are formed. The through holes T10 to T12 correspond to the first connection portion referred to in the present invention, and the through holes T20, T22, T23 and the through holes T30 to T32 correspond to the second connection portion referred to in the present invention. Is.

ここで、隣接して設けられたスルーホールのうち、グランド線を接続するスルーホールは基板の表面に交差する方向における長さが信号線を接続するスルーホールの長さ以上に設定される。図１３に示した例では、スルーホールＴ２０は隣接して設けられたスルーホールＴ１１の長さの３倍程度の長さがあり、スルーホールＴ２２は隣接して設けられたスルーホールＴ１０の長さの２倍程度の長さがある。また、スルーホールＴ２３は隣接して設けられたスルーホールＴ１２とほぼ同じ長さである。また、スルーホールＴ３０，Ｔ３１はそれぞれスルーホールＴ１０，Ｔ１１の２倍程度の長さであり、スルーホールＴ３２はスルーホールＴ１２とほぼ同じ長さである。   Here, among the through holes provided adjacent to each other, the length of the through hole connecting the ground line is set to be longer than the length of the through hole connecting the signal line in the direction intersecting the surface of the substrate. In the example shown in FIG. 13, the through hole T20 has a length about three times the length of the adjacent through hole T11, and the through hole T22 has a length of the adjacent through hole T10. Is about twice as long. The through hole T23 has substantially the same length as the through hole T12 provided adjacently. The through holes T30 and T31 are about twice as long as the through holes T10 and T11, respectively, and the through hole T32 is almost the same length as the through hole T12.

かかる構成にするのは、高周波信号を導くスルーホールＴ１０〜Ｔ１２を全長に亘ってコプレーナライン構造にするためである。これによりスルーホールＴ１０とスルーホールＴ２２，Ｔ３０との間、スルーホールＴ１１とスルーホールＴ２０，Ｔ３１との間、及びスルーホールＴ１２とスルーホールＴ２３，Ｔ３２との間のインピーダンスが制御され、その結果、高周波信号の特性を向上させることができるとともに、高周波ノイズの放射を低減することができる。   The reason for this configuration is that the through holes T10 to T12 for guiding high frequency signals have a coplanar line structure over the entire length. This controls the impedance between the through hole T10 and the through holes T22 and T30, between the through hole T11 and the through holes T20 and T31, and between the through hole T12 and the through holes T23 and T32. The characteristics of the high frequency signal can be improved, and radiation of high frequency noise can be reduced.

図１３に示す通り、各層に形成された信号線を接続するスルーホール全てに対してグランド線に接続されたスルーホールを隣接して設けることが好ましいが、回路基板の設計上困難な場合がある。かかる場合には、電子回路の構成上、特にインピーダンスの制御が必要となる信号線を接続するスルーホールに隣接させてグランド線を接続するスルーホールを形成することが好ましい。   As shown in FIG. 13, it is preferable to provide a through hole connected to the ground line adjacent to all the through holes connecting the signal lines formed in each layer, but it may be difficult in designing the circuit board. . In such a case, in view of the configuration of the electronic circuit, it is preferable to form a through hole for connecting a ground line adjacent to a through hole for connecting a signal line that requires impedance control.

〔電子機器〕
本発明の実施形態による半導体装置及び／又は回路基板を有する電子機器として、図１４にはノート型パーソナルコンピュータ２００、図１５には携帯電話３００が示されている。半導体装置各電子機器の筐体内部に配置される。また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。 〔Electronics〕
As an electronic apparatus having a semiconductor device and / or a circuit board according to an embodiment of the present invention, a notebook personal computer 200 is shown in FIG. 14, and a mobile phone 300 is shown in FIG. The semiconductor device is disposed inside the housing of each electronic device. Further, the electronic device is not limited to the above notebook computer and mobile phone, and can be applied to various electronic devices. For example, LCD projectors, multimedia-compatible personal computers (PCs) and engineering workstations (EWS), pagers, word processors, TVs, viewfinder type or monitor direct view type video tape recorders, electronic notebooks, electronic desk calculators, car navigation systems The present invention can be applied to electronic devices such as a device, a POS terminal, and a device provided with a touch panel.

以上、本発明の実施形態について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更することができる。例えば、図１に示す第１の半導体装置１及び図１２に示す第４の半導体装置においては、接続端子１２と接続端子１４との間又は接続端子８２と接続端子８４との間が基板（例えば、Ｓｉ）である場合を例に挙げて説明したが、接続端子１２と接続端子１４との間又は接続端子８２と接続端子８４との間に図１１（ａ）に示す孔部８６と同様の孔部又は図１１（ｂ）に示す誘電体８８と同様の誘電体を設けても良い。また、第１の半導体装置１においては、接続端子１２，１４の能動面１０ａ側への突出部分及び裏面１０ｂ側への突出部分が略直方体であり、第２の半導体装置においては、接続端子８２，８４の能動面８０ａ側への突出部分及び裏面８０ｂ側への突出部分が略直方体である場合を例に挙げて説明したが、突出部分の形状は任意の形状（例えば、円柱、三角柱等）にすることができる。   As mentioned above, although embodiment of this invention was described, this invention is not restrict | limited to the said embodiment, It can change freely within the scope of the present invention. For example, in the first semiconductor device 1 shown in FIG. 1 and the fourth semiconductor device shown in FIG. 12, the connection between the connection terminal 12 and the connection terminal 14 or between the connection terminal 82 and the connection terminal 84 (for example, , Si) by way of example, the same as the hole 86 shown in FIG. 11A between the connection terminal 12 and the connection terminal 14 or between the connection terminal 82 and the connection terminal 84. A hole or a dielectric similar to the dielectric 88 shown in FIG. 11B may be provided. In the first semiconductor device 1, the protruding portions of the connection terminals 12 and 14 toward the active surface 10 a and the protruding portion toward the back surface 10 b are substantially rectangular parallelepiped. In the second semiconductor device, the connection terminal 82 is connected. , 84 has been described as an example in which the protruding portion toward the active surface 80a side and the protruding portion toward the back surface 80b side are substantially rectangular parallelepiped, but the shape of the protruding portion is an arbitrary shape (for example, a cylinder, a triangular prism, etc.) Can be.

また、以上の説明においては、半導体装置の接続端子の構造をマイクロストリップライン構造とする場合を例に挙げて説明したが、コプレーナライン構造とする場合も同様に適用することができる。また、図１３に示す回路基板においてはスルーホールをコプレーナライン構造にした場合を例に挙げて説明したが、スルーホールＴ２０，Ｔ２２，Ｔ２３の紙面垂直方向の幅を広げることでマイクロストリップライン構造にしても良い。   Further, in the above description, the case where the structure of the connection terminal of the semiconductor device is a microstrip line structure has been described as an example. However, the present invention can be similarly applied to a case where the structure is a coplanar line structure. Further, in the circuit board shown in FIG. 13, the case where the through hole has a coplanar line structure has been described as an example. However, the through hole T20, T22, T23 has a microstrip line structure by increasing the width in the direction perpendicular to the paper surface. May be.

更に、回路基板においては、図１１に示す第３の半導体装置と同様に、隣接して設けられたスルーホールの間に孔部又は誘電体を形成するようにしても良い。この場合には、例えばドリルを用いて隣接するスルーホール間に孔部を形成することが好ましい。   Furthermore, in the circuit board, as in the third semiconductor device shown in FIG. 11, a hole or a dielectric may be formed between adjacent through holes. In this case, it is preferable to form a hole between adjacent through holes using, for example, a drill.

第１の半導体装置の外観斜視図である。1 is an external perspective view of a first semiconductor device. 第１の半導体装置１の製造方法の概略を示す工程図である。FIG. 4 is a process diagram illustrating an outline of a method for manufacturing the first semiconductor device 1. 第１の半導体装置１を加工する際の表面部分の詳細を示す断面図である。2 is a cross-sectional view showing details of a surface portion when processing the first semiconductor device 1; FIG. 第１の半導体装置１を加工する際の表面部分の詳細を示す断面図である。2 is a cross-sectional view showing details of a surface portion when processing the first semiconductor device 1; FIG. 第１の半導体装置１を加工する際の表面部分の詳細を示す断面図である。2 is a cross-sectional view showing details of a surface portion when processing the first semiconductor device 1; FIG. 第１の半導体装置１を加工する際の表面部分の詳細を示す断面図である。2 is a cross-sectional view showing details of a surface portion when processing the first semiconductor device 1; FIG. 第１の半導体装置の製造方法で用いられる半導体チップの厚みを減じた工程を行った後の基板１０の断面図である。It is sectional drawing of the board | substrate 10 after performing the process which reduced the thickness of the semiconductor chip used with the manufacturing method of the 1st semiconductor device. 半導体装置１を積層させて製造した半導体装置の一例を示す断面図である。1 is a cross-sectional view showing an example of a semiconductor device manufactured by stacking semiconductor devices 1. Ｗ−ＣＳＰ技術を用いて処理された基板上に半導体チップを積層した状態を示す断面図である。It is sectional drawing which shows the state which laminated | stacked the semiconductor chip on the board | substrate processed using the W-CSP technique. 第２の半導体装置の外観斜視図である。It is an external appearance perspective view of a 2nd semiconductor device. 第３の半導体装置の上面図である。It is a top view of the 3rd semiconductor device. 第４の半導体装置の上面図である。It is a top view of the 4th semiconductor device. 本発明の一実施形態による回路基板の断面図である。It is sectional drawing of the circuit board by one Embodiment of this invention. 本発明の実施形態による半導体装置及び／又は回路基板を有する電子機器の一例を示す図である。It is a figure which shows an example of the electronic device which has a semiconductor device and / or a circuit board by embodiment of this invention. 本発明の実施形態による半導体装置及び／又は回路基板を有する電子機器の他の例を示す図である。It is a figure which shows the other example of the electronic device which has a semiconductor device and / or a circuit board by embodiment of this invention.

符号の説明Explanation of symbols

Ｇ１〜Ｇ６…グランド線（基準線）、Ｓ１〜Ｓ５…信号線、Ｔ１０〜Ｔ１２…スルーホール（第１接続部）、Ｔ２０，Ｔ２２，Ｔ２３…スルーホール（第２接続部）、Ｔ３０〜Ｔ３２…スルーホール（第２接続部） G1 to G6... Ground line (reference line), S1 to S5... Signal line, T10 to T12... Through hole (first connection part), T20, T22, T23. Through hole (second connection part)

Claims (4)

電気回路が形成された回路基板において、
前記電気回路の信号線と電気的に接続されており、前記回路基板の表面と裏面との間であって前記回路基板の表面に対して交差する方向に延びる第１接続部と、
前記第１接続部に対して隣接して設けられており、前記電気回路の基準電位を定める基準線に接続され、前記回路基板の表面に対して交差する方向に延びる第２接続部と
を備え、
前記第１接続部の各々は、少なくとも一つ以上の前記第２接続端子と隣接して配置されることを特徴とする回路基板。 In a circuit board on which an electric circuit is formed,
A first connection portion that is electrically connected to a signal line of the electric circuit and extends in a direction intersecting the surface of the circuit board between the front surface and the back surface of the circuit board;
A second connection portion provided adjacent to the first connection portion, connected to a reference line defining a reference potential of the electric circuit, and extending in a direction intersecting the surface of the circuit board. ,
Each of the first connection parts is disposed adjacent to at least one of the second connection terminals. 前記第１接続部は、前記回路基板の表面と裏面との間であって前記回路基板の表面に対して交差する方向の少なくとも一部に設けられており、
前記第２接続部は、前記回路基板の表面に対して交差する方向の長さが前記第１接続部の当該方向の長さ以上の長さに設定される
ことを特徴とする請求項１記載の回路基板。 The first connection portion is provided between at least a part of the circuit board between a front surface and a back surface and intersecting the front surface of the circuit board.
The length of the second connecting portion in a direction intersecting the surface of the circuit board is set to be longer than the length of the first connecting portion in the direction. Circuit board. 前記第１接続部及び前記第２接続部は、前記基板の表面と裏面とを貫通するように設けられていることを特徴とする請求項２記載の回路基板。   The circuit board according to claim 2, wherein the first connection part and the second connection part are provided so as to penetrate a front surface and a back surface of the substrate. 請求項１から請求項３の何れか一項に記載の回路基板を備えることを特徴とする電子機器。   An electronic apparatus comprising the circuit board according to any one of claims 1 to 3.
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