JP2007333854A - 乱数発生回路 - Google Patents
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Abstract
【解決手段】鍵A、Bにより入力データに対してDES処理を行うDES処理回路11,12と、排他的論理和回路21とを備え、DES処理回路11,12の入出力をリング状に接続し、DES処理回路11,12の出力を排他的論理和回路21に取り込んでその排他的論理和回路21から乱数を出力させる。
【選択図】図1
Description
請求項2にかかる発明は、DES処理又はAES処理等を行う1個の処理回路と、第1および第2の鍵レジスタと、第1および第2の出力レジスタと、排他的論理和回路とを備え、前記第1の鍵レジスタの鍵と前記第1の出力レジスタのデータを前記処理回路に取り込んで処理した結果を前記第2の出力レジスタにセットし、前記第2の鍵レジスタの鍵と前記第2の出力レジスタのデータを前記処理回路に取り込んで処理した結果を前記第1の出力レジスタにセットすることを繰り返し、前記第1の出力レジスタのデータと前記第2の出力レジスタのデータを前記排他的論理和回路に取り込んで演算し、前記排他的論理和回路から乱数を出力させることを特徴とする。
請求項3にかかる発明は、請求項2に記載の乱数発生回路において、前記第1および第2の鍵レジスタの一方は、外部入力のデータと外部入力の鍵を前記処理回路に取り込んで処理した結果がセットされ、前記第1および第2の鍵レジスタの他方は、前記外部入力のデータと前記一方の鍵レジスタの鍵を前記処理回路に取り込んで処理した結果がセットされることを特徴とする。
請求項4にかかる発明は、請求項2又は3に記載の乱数発生回路において、前記第1の鍵レジスタの鍵、前記第2の鍵レジスタの鍵、又は外部入力鍵を選択して前記処理回路に入力させる第1のセレクタと、前記第1の出力レジスタのデータ、前記第2の出力レジスタのデータ、又は外部入力データを選択して前記処理回路に入力させる第2のセレクタを備えることを特徴とする特徴とする。
21:排他的論理和回路
31:鍵Aレジスタ
32:鍵Bレジスタ
41:出力Aレジスタ
42:出力Bレジスタ
43:出力A’レジスタ
50:制御回路
51,72:セレタタ
Claims (4)
- 鍵A、Bにより入力データに対してDES処理又はAES処理等を行う第1および第2の処理回路と、排他的論理和回路とを備え、
前記第1および第2の処理回路の入出力をリング状に接続し、前記第1および第2の処理回路の出力を前記排他的論理和回路に取り込んで演算し、前記排他的論理和回路から乱数を出力させることを特徴とする乱数発生回路。 - DES処理又はAES処理等を行う1個の処理回路と、第1および第2の鍵レジスタと、第1および第2の出力レジスタと、排他的論理和回路とを備え、
前記第1の鍵レジスタの鍵と前記第1の出力レジスタのデータを前記処理回路に取り込んで処理した結果を前記第2の出力レジスタにセットし、前記第2の鍵レジスタの鍵と前記第2の出力レジスタのデータを前記処理回路に取り込んで処理した結果を前記第1の出力レジスタにセットすることを繰り返し、前記第1の出力レジスタのデータと前記第2の出力レジスタのデータを前記排他的論理和回路に取り込んで演算し、前記排他的論理和回路から乱数を出力させることを特徴とする乱数発生回路。 - 請求項2に記載の乱数発生回路において、
前記第1および第2の鍵レジスタの一方は、外部入力のデータと外部入力の鍵を前記処理回路に取り込んで処理した結果がセットされ、前記第1および第2の鍵レジスタの他方は、前記外部入力のデータと前記一方の鍵レジスタの鍵を前記処理回路に取り込んで処理した結果がセットされることを特徴とする乱数発生回路。 - 請求項2又は3に記載の乱数発生回路において、
前記第1の鍵レジスタの鍵、前記第2の鍵レジスタの鍵、又は外部入力鍵を選択して前記処理回路に入力させる第1のセレクタと、前記第1の出力レジスタのデータ、前記第2の出力レジスタのデータ、又は外部入力データを選択して前記処理回路に入力させる第2のセレクタを備えることを特徴とする特徴とする乱数発生回路。
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