JP2007324585A - Semiconductor light-emitting element - Google Patents

Semiconductor light-emitting element Download PDF

Info

Publication number
JP2007324585A
JP2007324585A JP2007121180A JP2007121180A JP2007324585A JP 2007324585 A JP2007324585 A JP 2007324585A JP 2007121180 A JP2007121180 A JP 2007121180A JP 2007121180 A JP2007121180 A JP 2007121180A JP 2007324585 A JP2007324585 A JP 2007324585A
Authority
JP
Japan
Prior art keywords
layer
type
conductivity
light
side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007121180A
Other languages
Japanese (ja)
Inventor
Hideyoshi Horie
秀善 堀江
Original Assignee
Mitsubishi Chemicals Corp
三菱化学株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2006128611 priority Critical
Priority to JP2006128612 priority
Application filed by Mitsubishi Chemicals Corp, 三菱化学株式会社 filed Critical Mitsubishi Chemicals Corp
Priority to JP2007121180A priority patent/JP2007324585A/en
Publication of JP2007324585A publication Critical patent/JP2007324585A/en
Application status is Withdrawn legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor light-emitting element of flip-chip mount type which can emit blue or ultraviolet light and has a high output and high efficiency. <P>SOLUTION: The semiconductor compound light-emitting element has a thin-film crystal layer, a second conductivity-type side electrode 27 and a first conductivity-type-side electrode 28, wherein a main light take-out direction is from a buffer layer side viewed from an active layer structure. The electrodes 28 and 27 do not have spatial superposition with each other, and are formed on the opposite side to the light take-out direction, and a supporter connected to the electrodes 28, 27 and supporting the light-emitting device is provided. Further, the light-emitting device has an insulating layer, i. e. an insulating layer (a) contacting one part of the main light take-out direction side of the first conductivity-type-side electrode and covering one part of the opposite side to that of the main light take-out direction of the second conductivity-type-side electrode, and (b) covering the side wall surfaces of the first conductivity-type semiconductor layer, the active layer and the second conductivity-type semiconductor layer, out of the side wall of the thin-film crystal layer. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は化合物半導体発光素子、特にGaN系材料を用いた発光ダイオード(LED)に関する。 The present invention is a compound semiconductor light emitting device, the light emitting diode related (LED) using a particular GaN-based material. なお、本明細書中において、発光ダイオードまたはLEDとの表現は、レーザダイオード、スーパールミネッセントダイオード等を含んだ発光素子一般を含む言葉として使用する。 In this specification, the expression of the light emitting diode or LED, is used as a term including a laser diode, light-emitting elements generally containing a super luminescent diode and the like.

従来よりIII−V族化合物半導体を用いた電子デバイスおよび発光デバイスが知られている。 Electronic devices and light emitting device using a conventional Group III-V compound semiconductor are known. 特に発光デバイスとしては、GaAs基板上に形成されたAlGaAs系材料やAlGaInP系材料による赤色発光、GaP基板上に形成されたGaAsP系材料による橙色または黄色発光等が実現されてきている。 Particularly light emitting device, red light emission due to an AlGaAs-based material or AlGaInP-based material formed on a GaAs substrate, an orange or yellow light, etc. have been implemented by GaAsP-based material formed on a GaP substrate. また、InP基板上ではInGaAsP系材料を用いた赤外発光デバイスも知られている。 It is also known infrared emitting device using an InGaAsP-based material on an InP substrate.

これらデバイスの形態としては、自然放出光を利用する発光ダイオード(light emitting diode: LED)、さらに誘導放出光を取り出すための光学的帰還機能を内在させたレーザダイオード(laser diode: LD)、および半導体レーザが知られており、これらは表示デバイス、通信用デバイス、高密度光記録用光源デバイス、高精度光加工用デバイス、さらには医療用デバイスなどとして用いられてきている。 The form of these devices, light emitting diodes utilizing spontaneous emission (light emitting diode: LED), a laser diode is inherent optical feedback function for extracting the further relaxation light (laser diode: LD), and a semiconductor lasers are known, they display devices, communication devices, high-density optical recording light source device, high-accuracy optical processing device, and further has been used as medical devices.

1990年代以降において、V族元素として窒素を含有するIn Al Ga (1−x−y) N系III−V族化合物半導体(0≦x≦1、0≦y≦1、0≦x+y≦1)の研究開発が進み、これを用いたデバイスの発光効率が飛躍的に改善され、高効率な青色LED、緑色LEDが実現されている。 In the 1990s, In x Al y Ga (1 -x-y) N Group III-V compound semiconductor (0 ≦ x ≦ 1,0 ≦ y ≦ 1,0 ≦ x + y ≦ containing nitrogen as a group V element Enhanced research and development of 1), the luminous efficiency of the device using the same are remarkably improved, high-efficiency blue LED, a green LED is realized. その後の研究開発によって、紫外領域においても高効率なLEDが実現され、現在では、青色LDも市販されるに至っている。 Subsequent research and development, is also achieved high efficiency LED is in the ultraviolet region, at present, has led to the blue LD are also commercially available.

紫外または青色LEDを励起光源として蛍光体と一体化すると白色LEDが実現できる。 White LED can be realized when integrating a phosphor with ultraviolet or blue LED as an excitation light source. 白色LEDは、次世代の照明デバイスとしての利用可能性があるために、励起光源となる紫外または青色LEDの高出力化、高効率化の産業的な意義は極めて大きい。 White LED, because of the availability of the next-generation lighting device, higher output of the ultraviolet or blue LED as a pumping light source, industrial significance of efficiency is extremely large. 現在、照明用途を念頭にした、青色または紫外LEDの高効率化、高出力化の検討が精力的になされている。 Currently, the lighting applications and in mind, high-efficiency blue or ultraviolet LED, the examination of high output have been made energetically.

素子の高出力化、即ち、全放射束を向上させるためには、素子の大型化と大きな投入電力に対する耐性の確保は必須である。 Higher output of the device, i.e., in order to improve the total radiant flux, ensuring resistance to a large input power and size of the device is essential. LEDの高出力化、高効率化に有効な構造として、フリップチップマウント構造が知られている。 LED of high output, as an effective structure for high efficiency, flip-chip mounting structure is known. この構造では、サファイア基板上に所定の半導体層を堆積し、基板と反対側に電流注入用のn側電極およびp側電極を形成し、基板側を主たる光取り出し方向とする。 In this structure, by depositing a predetermined semiconductor layer on a sapphire substrate, an n-side electrode and the p-side electrode for current injection into the substrate opposite to the extraction direction main light to the substrate side. このため、発光素子から出る光が遮られず、また電極を光の反射面として使用可能であるために、光の取り出し効率が向上する。 Therefore, unobstructed light emitted from the light emitting element, also in order to be used for the electrode as a light reflection surface, the light extraction efficiency is improved.

しかし、フリップチップ構造では、p側およびn側の一対の電極が、同じ側に形成されているために、支持体(配線用、放熱用の基板)にハンダによって素子を搭載するときに、p側電極とn側電極の間の短絡、それら電極とp型半導体層またはn型半導体層の間の短絡が生じないように配慮する必要がある。 However, the flip-chip structure, a pair of electrodes of the p-side and n-side, because it is formed on the same side, the support when mounting the elements by solder (wiring substrate for heat radiation), p short circuit between the side electrode and the n-side electrode, it is necessary to give consideration so short between the electrodes and the p-type semiconductor layer or n-type semiconductor layer does not occur. このため、各種の絶縁確保構造などが提案されてきている。 Accordingly, various insulating securing structure have been proposed.

特許第3453238号公報(特許文献1)および特開2001−127348号公報(特許文献2)には、絶縁性基板の表面、n型窒化物半導体層の表面、及びp側窒化物半導体層の表面に、n型窒化物半導体層の端面から電極側の表面にかけて連続した絶縁性被膜が形成されている素子が開示されている。 Japanese Patent No. 3453238 (Patent Document 1) and Japanese Patent 2001-127348 (Patent Document 2), the surface of the insulating substrate, the surface of the n-type nitride semiconductor layer, and the surface of the p-side nitride semiconductor layer , the element insulating film that is continuous from an end surface of the n-type nitride semiconductor layer over the surface of the electrode side is formed is disclosed. 特許文献1の素子構造を図17(a)および(b)に示す。 The element structure of Patent Document 1 shown in FIG. 17 (a) and (b). この構造を製造するには、まず、サファイア基板101上にn型窒化物半導体層102とp型窒化物半導体層103とを順に成長させ、n型層102およびp型層103の端部をRIE法を用いてドライエッチングを行い、図17(a)に示すような形状となるように、サファイア基板101表面まで除去する。 To manufacture this structure, first, an n-type nitride semiconductor layer 102 and the p-type nitride semiconductor layer 103 is grown in this order on a sapphire substrate 101, the end portion of the n-type layer 102 and the p-type layer 103 RIE law was dry-etched with a, so that the shape as shown in FIG. 17 (a), is removed until the sapphire substrate 101 surface. 続いて、p型層103およびn型層102の一部をRIE法を用いてドライエッチングを行い、図17に示すような形状となるように、n型層102を露出させる。 Subsequently, a part of the p-type layer 103 and the n-type layer 102 was dry-etched by RIE, so that the shape as shown in FIG. 17, to expose the n-type layer 102. エッチング後、n型層102表面に負電極(n側電極)104、p型層103表面に正電極(p側電極)105を各々形成する。 After the etching, a negative electrode (n-side electrode) on the n-type layer 102 surface 104, the positive electrode to the p-type layer 103 surface (p side electrode) respectively form 105. エッチングにより除去されたn型層102の端面、および電極側の表面を覆うようにしてSiO よりなる絶縁性被膜106を形成し、図17の発光素子を完成する。 The end surface of the n-type layer 102 is removed by etching, and so as to cover the surface of the electrode side to form an insulating film 106 made of SiO 2, thereby completing the light emitting device of FIG. 17. この時、負電極104および正電極105の表面は、ボンディング可能なように露出させた箇所を形成する。 At this time, the surface of the negative electrode 104 and positive electrode 105, forms a portion to expose to a bondable. そして、負電極104および正電極105を、導電性接着剤107を介して配線基板110上の導電部111に接続して、図17(b)に示す実装構造が得られる。 Then, the negative electrode 104 and positive electrode 105, connected through a conductive adhesive 107 to the conductive portion 111 on the wiring board 110, the mounting structure shown in FIG. 17 (b) is obtained.

この構造では、半導体端面が絶縁材料で覆われているために、電気的短絡の防止の上では効果が見られるが、絶縁層(絶縁性皮膜)を形成する際に、電極材が劣化しやすい問題がある。 In this structure, since the semiconductor end face is covered with an insulating material, the effect is observed on the prevention of electrical short, in forming the insulating layer (insulating film), the electrode material is likely to deteriorate There's a problem. p側電極においては、Auが表面に露出する層として多く使用されるために、劣化の影響は少ないが、特にn側電極においては、反射率が高くかつn型GaN系材料と容易にオーム性接触を実現できる材料として、Alなど含む材料がしばしば使用されるため、絶縁層の成膜工程による影響を受け易い。 In p-side electrode, in order to Au is frequently used as a layer exposed to the surface, but fewer effects of degradation, particularly in the n-side electrode, high reflectance and an n-type GaN-based material and easily ohmic as a material capable of realizing the contact, since the material containing Al or the like are often used, easily affected by the step of forming the insulating layer. 絶縁性皮膜は、SiO 、TiO 、Al 、Si などが蒸着、スパッタ、CVD等で形成されているが、いずれの場合においても、n側電極材の一部は、たとえ露出部分が適宜マスク材でカバーされていたとしても、材料全体として酸化、窒化等の影響を受けることを免れず、素子の高出力動作のために大電流を注入しようとすると電極材の劣化の影響が顕著になり、ひいては素子の劣化の原因となることが懸念される。 Insulating coating, SiO 2, TiO 2, Al 2 O 3, Si 3 N 4 , etc. is deposited, sputtered, are formed by CVD or the like, in any case, a portion of the n-side electrode material, even if the exposed portion is covered by a suitable mask material, oxide material as a whole, not escaped being affected by such as a nitride, trying to inject a large current to the deterioration of the electrode material due to the high output operation of the device effect becomes remarkable, there is concern that in turn causes deterioration of the element. さらに、もし、絶縁層の形成後に、電極の露出部分をエッチングによって形成した場合では、露出部分そのものがエッチングプロセスの影響を受け、場合によっては、電極材そのものもエッチングされてしまう可能性もある。 Furthermore, if, after the formation of the insulating layer, in the case where the exposed portion of the electrode is formed by etching, the exposed portion itself affected by the etching process, in some cases, the electrode material itself may also possibly be etched. たとえば、Alは、HF等の絶縁性皮膜をエッチング可能なエッチャントで容易にエッチングされる。 For example, Al is easily etched insulating film such as HF in etchable etchant.

従って、特許文献1および2に記載された構造は、素子を高出力動作させる際に考慮すべきプロセス履歴と、プロセス履歴による素子構成材料へのダメージが考慮された構造とは言えず、高出力化には不適当な構造である。 Accordingly, the structure described in Patent Documents 1 and 2, it can not be said that a process history that should be considered when to high output operation of the device, and damage to the device structure material according to the process history is considered structure, high output it is an inadequate structure in the reduction. また、この問題は特許文献2の素子においても、全く同様である。 Further, this problem also in the device of Patent Document 2, is exactly the same.

さらに、特許文献1の構造においては、絶縁性皮膜がn側窒化物半導体層の側壁と基板の素子周辺部全面に形成されているため、ウエハープロセスを完了し、その後、1つ1つのLED素子分離をするためのダイヤモンドを用いたスクライブ(素子用の傷入れ)工程、あるいは高出力レーザを用いたスクライブ工程において、絶縁層の剥離が起こり易い問題がある。 Further, in the structure of Patent Document 1, since the insulating film is formed on the element periphery entire side wall and the substrate of the n-side nitride semiconductor layer, to complete the wafer process, then one single LED element step (wound in of element) scribing using a diamond for the separation in the scribing step or using a high power laser, it is likely problems occur peeling of the insulating layer. 絶縁層の剥離は、マウント時の短絡を引き起こし、結果として素子製造の歩留まりが低下する。 Peeling of the insulating layer causes short circuit during mounting, the yield of the resulting device fabrication is reduced. 特許文献2の素子にも、特許文献1と全く同様の構造上の問題がある。 Also elements of Patent Document 2, there is exactly the same structural problem of Patent Document 1.

また、小型のLED素子においては、特開2003−17757号公報(特許文献3)には、主としてp側電極、n側電極の面積を増加させるためのフリップチップ型素子構造(図18参照)が提案されている。 In the small-sized LED element, Japanese 2003-17757 (Patent Document 3), a flip-chip type element structure for increasing primarily p-side electrode, the area of ​​the n-side electrode (see FIG. 18) Proposed. このフリップチップ型発光素子を製造するには、まず、気相成長又は蒸着によりサファイア基板201上にn型層202を成長させ、その上にp型層203を成長させる。 This manufacturing a flip chip type light emitting device, first, by a vapor deposition or vapor deposition to grow the n-type layer 202 on a sapphire substrate 201 is grown p-type layer 203 thereon. 続いて、p型層203の外周部の一部をエッチング等により除去した後、n型層202の周囲に第1の接続層(電極の一部)206を形成すると共に、p型層203上に第2の接続層(電極の一部)207を蒸着等により形成する。 Subsequently, a portion of the outer peripheral portion of the p-type layer 203 is removed by etching or the like, the first connection layer around the n-type layer 202 (a portion of the electrode) 206 to form a, upper p-type layer 203 a second connection layer (a part of the electrode) 207 is formed by evaporation or the like. その後、酸化膜等の絶縁層208を成長させて全体を絶縁被覆した後、フォトリソグラフィーにより絶縁層208の不要部分を除去する。 Then, after an insulating cover the entire grown an insulation layer 208 such as an oxide film, to remove an unnecessary portion of the insulating layer 208 by photolithography. 最後に、第1の電極204及び第2の電極205を形成し、個別にチップ化して、発光素子構造を完成する。 Finally, the first electrode 204 and second electrode 205 are formed individually into chips, thereby completing the light emitting device structure.

この構造では、良好なオーム性接触を確保すべき電極層(第1、第2の接続層)は、ともに絶縁層形成の履歴を受ける。 In this structure, the electrode layer should ensure good ohmic contact (first, second connecting layer) are both subjected to a history of insulating layer formation. 特に、Al、Agなどを含む電極材料を、半導体材料との良好なオーム性接触を確保すべき電極部分(第1、第2の接続層)に用いた場合には、酸化膜形成の際に酸化され易い。 In particular, Al, the electrode material including Ag, the electrode portion should ensure good ohmic contact with the semiconductor material in the case of using the (first, second connection layer), when the oxide film formation easily oxidized. この構造は、プロセス履歴による素子構成材料へのダメージが考慮された構造ではないため、高出力化には不適当である。 This structure, because damage due to the process history to the element constituting the material is not taken into account the structure, is unsuitable for high output. さらに、絶縁層は電極を有する面全面に渡る形成の後に、不要部分が除去されるため、Al、Agなどを含む電極材料においては、エッチングダメージも無視できない。 Further, after forming the insulating layer over the whole surface with an electrode, since the unnecessary portion is removed, in the electrode material containing Al, Ag, etc., it can not be ignored etching damage. つまり、このような形状では、高出力動作時の素子の劣化を考慮した作製プロセスが実現不可能である。 That is, in such a shape, the manufacturing process in consideration of the deterioration of the device at the time of high-output operation is not feasible.

また、特許文献3においては、図18に示すように、素子周辺において、第1の半導体層(n型層202)が除去されていないため、素子分離のためのスクライブ工程において、第1の半導体層にダメージが残留する可能性がある。 Further, in Patent Document 3, as shown in FIG. 18, in the peripheral device, since the first semiconductor layer (n-type layer 202) is not removed, in the scribing step for element isolation, a first semiconductor it is likely to remain damage to the layer. さらに、第1の半導体層(n型層202)が露出したままであるため、フリップチップマウントを実施した際に、第一の半導体層部分が半田等によって短絡する恐れもあり、フリップチップマウントを実施するための絶縁層の配置としては適切な形状ではない。 Furthermore, since the first semiconductor layer (n-type layer 202) remains exposed, when carrying out the flip chip mounting, there is also a possibility that the first semiconductor layer portions are short-circuited by solder or the like, a flip-chip mount not a suitable shape as the arrangement of the insulating layer to implement.

さらに、特開平11−251633号公報(特許文献4)では、p側電極(正電極)の上に絶縁層を設け、n側電極(負電極)をp側電極(正電極)の一部に絶縁膜を介して重ねた構造が示されている。 Further, in JP-A-11-251633 (Patent Document 4), an insulating layer on the p-side electrode (positive electrode) is provided, n-side electrode (negative electrode) in a part of the p-side electrode (positive electrode) structure overlaid with an insulating film is shown. この構造では、小型のGaN系LEDにおいて、n側電極の面積を実効的に増やすことができる。 In this structure, in a small GaN-based LED, it is possible to increase the area of ​​the n-side electrode effectively. しかし、素子周辺に、半導体層および電極層が存在しているために、素子分離のためのスクライブ工程において、半導体層にダメージが残留する可能性と共に電極剥離が生じる可能性がある。 However, the peripheral elements, for the semiconductor layer and the electrode layer is present, in the scribing step for element isolation, it is possible that electrode peeling with potential for residual damage to the semiconductor layer occurs.

同様に、特開2000−114595号公報(特許文献5)においても、n側電極の面積を実効的に増やすために、p側電極(正電極)の上に絶縁層を設け、n側電極(負電極)をp側電極(正電極)の一部に絶縁層を介して重ねた構造が示されている。 Similarly, in JP 2000-114595 (Patent Document 5), in order to increase the area of ​​the n-side electrode effectively, an insulating layer on the p-side electrode (positive electrode), the n-side electrode ( the negative electrode) superimposed through an insulating layer on a part of the p-side electrode (positive electrode) structure is shown. しかし、この構造でも、素子周辺に、半導体層が存在しているために、素子分離のためのスクライブ工程において、半導体層にダメージが残留する可能性がある。 However, even in this structure, the peripheral elements, for the semiconductor layer is present, in the scribing step for element isolation is likely to residual damage to the semiconductor layer.
特許第3453238号公報 Patent No. 3453238 Publication 特開2001−127348号公報 JP 2001-127348 JP 特開2003−17757号公報 JP 2003-17757 JP 特開平11−251633号公報 JP 11-251633 discloses 特開2000−114595号公報 JP 2000-114595 JP

以上のように、従来の発光ダイオード構造では、製造プロセスの工程において起こりうる各種のダメージを排除できる構造とはなっていないために、大きな投入電力に対する耐性が不十分であり、また絶縁性にも問題があり、LEDの高出力化・高効率化は困難であった。 As described above, in the conventional light emitting diode structure, in order not so constructed as to permit exclusion of various damage that may occur in the process of manufacturing processes, is insufficient resistance to a large input power, and also the insulation problem there, LED of higher output and higher efficiency has been difficult.

本発明は、青色または紫外発光が可能な発光素子であって、高出力、高効率なフリップチップマウント型の半導体発光素子を提供することを目的とする。 The present invention is a light-emitting element capable of blue or ultraviolet emission, and to provide high power, high-efficiency flip chip-mounted semiconductor light emitting device.

本発明は、以下の事項に関する。 The present invention relates to the following matters.

1. 1. バッファ層、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層をこの順序で有する化合物半導体薄膜結晶層と、第二導電型側電極と、並びに第一導電型側電極とを有し、主たる光取り出し方向が前記活性層構造から見てバッファ層側である化合物半導体発光素子であって、 Buffer layer, the first conductive type semiconductor layer containing a first-conductivity-type cladding layer, an active layer structure, and the compound having a second conductivity type semiconductor layer in this order, including a second-conductivity-type cladding layer semiconductor thin-film crystal layer, the a second-conductivity-type-side electrode, and has a first-conductivity-type-side electrode, a compound semiconductor light-emitting device which is a buffer layer side extraction direction main light when viewed from the active layer structure,
前記第一導電型側電極および前記第二導電型側電極は、互いに空間的に重なりを有さずかつ前記主たる光取り出し方向とは反対側に形成されており; The first-conductivity-type-side electrode and the second-conductivity-type-side electrode is formed on the side opposite to and the main light extraction direction not have a spatial overlap with each other;
前記第一導電型側電極および前記第二導電型側電極が接続され、前記発光素子を支持する支持体を有し; Wherein the first-conductivity-type-side electrode and the second-conductivity-type-side electrode is connected, having a support for supporting the light emitting element;
前記発光素子の端において、前記薄膜結晶層の側壁面のうち少なくとも前記第一導電型半導体層、前記活性層構造および前記第二導電型半導体層は、製造工程中に装置間分離溝の形成により後退した後退側壁面を構成しており、 At the end of the light emitting element, at least the first conductive type semiconductor layer of the side wall surface of the thin-film crystal layer, the active layer structure and the second conductive type semiconductor layer, the formation of the inter-device isolation trench during the manufacturing process constitute a retracted the backward side wall,
少なくとも、前記第一導電型半導体層、前記活性層構造および前記第二導電型半導体層の後退側壁面を覆う絶縁層であって、(a)前記第一導電型側電極の主たる光取り出し方向側の一部に接し、前記第二導電型側電極の主たる光取り出し方向と反対側の一部を覆い、かつ(b)前記薄膜結晶層の後退側壁面に対して、 At least, the first conductive type semiconductor layer, an insulating layer which covers the retraction side wall surface of the active layer structure and the second conductive type semiconductor layer, (a) a main light-extraction direction side of the first-conductivity-type-side electrode against the part in contact, said second conductive the main light-extraction direction of the electrostatic-type-side electrode covers a portion of the opposite side, and (b) the backward side wall of the thin-film crystal layer,
(i)前記前記バッファ層の一部が、共に後退側壁面を構成しており、前記バッファ層の後退していない非後退側壁面との間で端部段差面を形成する形状であるときは、少なくとも、発光素子端から離れた位置から形成されている絶縁層を有し、または (ii)前記バッファ層が共に後退側壁面を構成して端部段差面が存在しない形状のときは、前記バッファ層の少なくとも主たる光取り出し方向部分には形成されずに、前記バッファ層の途中から前記後退側壁面を被覆する絶縁層を有することを特徴とする化合物半導体発光素子。 (I) a part of said buffer layer, and together constitute a backward side wall, when it is shaped to form the end portion stepped surface between the non-retraction-side wall that is not backward of the buffer layer , at least, an insulating layer formed from a position distant from the light emitting element end, or (ii) the time of the shape with the end portion stepped surface buffer layer and together constitute the retraction side wall is not present, the at least not formed in the main light-extraction direction moiety, a compound semiconductor light emitting device characterized by having an insulating layer covering the retreating wall from the middle of the buffer layer of the buffer layer.

2. 2. 前記薄膜結晶層の後退側壁面に対して、 Against the backward side wall of the thin-film crystal layer,
(ii)前記バッファ層が共に後退側壁面を構成して端部段差面が存在しない形状であり、 (Ii) a shape in which the end portion stepped surface the buffer layer constitutes together retreating wall does not exist,
前記バッファ層の少なくとも主たる光取り出し方向部分には形成されずに、前記バッファ層の途中から前記後退側壁面を被覆する絶縁層を有することを特徴とする上記1記載の発光素子。 At least not formed in the main light-extraction direction portion, the light emitting element of the 1, wherein further comprising an insulating layer covering the retreating wall from the middle of the buffer layer of the buffer layer.

3. 3. 前記薄膜結晶層の後退側壁面に対して、 Against the backward side wall of the thin-film crystal layer,
(i)前記バッファ層の一部が、共に後退側壁面を構成しており、前記バッファ層の後退していない非後退側壁面との間で端部段差面を形成する形状であり、少なくとも、発光素子端から離れた位置から形成されている絶縁層であって、 (I) a portion of the buffer layer, both constitute a backward side wall is shaped to form the end portion stepped surface between the non-retraction-side wall that is not backward of the buffer layer, at least, an insulating layer formed from a position distant from the light emitting element end,
前記絶縁層が、前記バッファ層の後退側壁面の少なくとも一部を被覆していながら、端部段差面上には形成されていないことを特徴とする上記1記載の発光素子。 The insulating layer, while not cover at least a portion of the backward side wall of the buffer layer, the light-emitting element of the 1, wherein the not formed on the end portion stepped surface.

4. 4. 前記薄膜結晶層の後退側壁面に対して、 Against the backward side wall of the thin-film crystal layer,
(i)前記バッファ層の一部が、共に後退側壁面を構成しており、前記バッファ層の後退していない非後退側壁面との間で端部段差面を形成する形状であり、少なくとも、発光素子端から離れた位置から形成されている絶縁層であって、 (I) a portion of the buffer layer, both constitute a backward side wall is shaped to form the end portion stepped surface between the non-retraction-side wall that is not backward of the buffer layer, at least, an insulating layer formed from a position distant from the light emitting element end,
前記絶縁層が、発光素子端から離れた位置から端部段差面上、および前記第一導電型半導体層の側壁後退面と一致する面を被覆していることを特徴とする上記1記載の発光素子。 The insulating layer, an end portion stepped surface on a position away from the light emitting element end, and emission of that the 1, wherein coating the surface coincides with the side wall retraction plane of the first conductivity type semiconductor layer element.

5. 5. 前記バッファ層のうち、側壁面が前記絶縁層で被覆されていない部分を構成する層は、アンドープ型であることを特徴とする上記4記載の発光素子。 Among the buffer layer, layers constituting a part side wall surface is not covered with the insulating layer, the light emitting element of the 4, wherein the undoped type.

6. 6. 前記第一導電型側電極が絶縁層に接している部分の幅の中で、最も狭い部分の幅L 1wが5μm以上であることを特徴とする上記1〜5のいずれかに記載の発光素子。 The light emitting device according to any one of the above 1 to 5, characterized in that the first-conductivity-type-side electrode in the width of the portion in contact with the insulating layer is a width L 1 w of the narrowest portion 5μm or more .

7. 7. 前記第二導電型側電極が前記絶縁層で覆われている部分の幅の中で、最も狭い部分の幅L 2wが15μm以上であることを特徴とする上記1〜6のいずれかに記載の発光素子。 According to any one of the above 1 to 6, characterized in that said the second-conductivity-type-side electrode in the width of the portion covered with the insulating layer, it is the narrowest part of the width L 2w is 15μm or more the light-emitting element.

8. 8. 前記L 2wが100μm以上であることを特徴とする上記7記載の発光素子。 Light-emitting device of claim 7, wherein the L 2w is 100μm or more.

9. 9. 前記第一導電型側電極が、Ti、Al、Ag、Moおよびそれらの2種以上の組み合わせからなる群より選ばれる元素を含む材料からなる層を含むことを特徴とする上記1〜8のいずれかに記載の発光素子。 Any said first-conductivity-type-side electrode, Ti, Al, Ag, of the 1-8, characterized in that it comprises a layer made of a material containing Mo and element selected from the group consisting of combinations of two or more thereof emitting element crab according.

10. 10. 前記第二導電型側電極が、Ni、Pt、Pd、Mo、Auおよびそれらの2種以上の組み合わせからなる群より選ばれる元素を含む材料からなる層を含むことを特徴とする上記1〜9のいずれかに記載の発光素子。 The second-conductivity-type-side electrode, the 1-9, characterized in that it comprises Ni, Pt, Pd, Mo, a layer made of a material containing Au and element selected from the group consisting of combinations of two or more thereof the light emitting device according to any one of.

11. 11. 前記絶縁層が、SiO 、AlO 、TiO 、TaO 、HfO 、ZrO 、SiN 、AlN 、AlF 、BaF 、CaF 、SrF およびMgF からなる群より選ばれる材料の単層であることを特徴とする上記1〜10のいずれかに記載の発光素子。 Wherein the insulating layer is a material selected from the group consisting of SiO x, AlO x, TiO x , TaO x, HfO x, ZrO x, SiN x, AlN x, AlF x, BaF x, CaF x, SrF x and MgF x the light emitting device according to any one of the above 1 to 10, characterized in that the a single layer.

12. 12. 前記絶縁層が複数の層からなる誘電体多層膜であることを特徴とする上記1〜11のいずれかに記載の発光素子。 The light emitting device according to any one of the above 1 to 11, wherein said insulating layer is a dielectric multilayer film consisting of multiple layers.

13. 13. 前記絶縁層を構成する層の少なくとも1つが、フッ化物を含む材料からなることを特徴とする上記12記載の発光素子。 Wherein at least one of the layers constituting the insulating layer, the light emitting element of the 12, wherein the made of a material containing fluoride.

14. 14. 前記フッ化物が、AlF 、BaF 、CaF 、SrF およびMgF からなる群より選ばれることを特徴とする上記13記載の発光素子。 It said fluoride, AlF x, BaF x, CaF x, the light emitting element of the 13, wherein the selected from the group consisting of SrF x and MgF x.

15. 15. 前記第一導電型半導体層側から前記バッファ層へ垂直入射する当該発光素子の発光波長の光が前記バッファ層で反射される反射率をR2で表し、前記絶縁層に前記第二導電型半導体層側から垂直入射する当該発光素子の発光波長の光が前記絶縁層で反射される反射率をR12、前記絶縁層に第一導電型半導体層側から垂直入射する当該発光素子の発光波長の光が前記絶縁層で反射される反射率をR11、前記絶縁層に前記活性層構造側から垂直入射する当該発光素子の発光波長の光が前記絶縁層で反射される反射率をR1qでそれぞれ表したとき、 Represents reflectance light emission wavelength is reflected by the buffer layer of the light-emitting element which perpendicularly incident on the buffer layer from the first conductive type semiconductor layer side R2, the second conductive type semiconductor layer on the insulating layer the reflectance R12 of the light emission wavelength of the light-emitting element which perpendicularly incident from the side is reflected by the insulating layer, the light emission wavelength of the light-emitting element for vertically incident from the first conductivity type semiconductor layer side to the insulating layer the reflectivity is reflected by the insulating layer R11, when said light emission wavelength of the light-emitting element which perpendicularly incident from the active layer structure side to the insulating layer is represented respectively R1q reflectivity is reflected by the insulating layer ,
(式1) R2<R12 (Equation 1) R2 <R12
(式2) R2<R11 (Equation 2) R2 <R11
(式3) R2<R1q (Equation 3) R2 <R1q
のすべての条件を満たすように、前記絶縁層が構成されていることを特徴とする上記1〜14のいずれかに記載の発光素子。 Of to satisfy all the conditions, the light emitting device according to any one of 1 to 14, wherein the insulating layer is formed.

16. 16. 前記薄膜結晶層が、サファイア、SiC、GaN、LiGaO 、ZnO、ScAlMgO 、NdGaO 、およびMgOからなる群より選ばれる基板上に成膜されて形成されたことを特徴とする上記1〜15のいずれかに記載の発光素子。 The 15 of the thin-film crystal layer, sapphire, SiC, GaN, characterized LiGaO 2, ZnO, ScAlMgO 4, NdGaO 3, and it is formed is deposited on a substrate selected from the group consisting of MgO the light emitting device according to any one of.

17. 17. 前記化合物半導体薄膜結晶層は、V族として窒素原子を含むIII−V族化合物半導体からなり、前記第一導電型クラッド層、前記活性層構造および第二導電型クラッド層中に、In、GaおよびAlからなる群より選ばれる元素が含まれることを特徴とする上記1〜16のいずれかに記載の発光素子。 It said compound semiconductor thin-film crystal layer is made of III-V compound semiconductor containing nitrogen atom as the group V, the first-conductivity-type cladding layer, the active layer structure and the second-conductivity-type cladding layer, In, Ga and the light emitting device according to any one of the above 1 to 16, characterized in that it contains an element selected from the group consisting al.

18. 18. 前記活性層構造が、量子井戸層とバリア層からなり、バリア層の数をB、量子井戸層の数をWで表したとき、BとWが、 The active layer structure consists of quantum well layers and barrier layers, when expressed the number of barrier layers B, and the number of the quantum well layer W, B and W are,
B=W+1 B = W + 1
を満たすことを特徴とする上記1〜17のいずれかに記載の発光素子。 The light emitting device according to any one of the above 1 to 17, characterized in that meet.

19. 19. 第一導電型がn型であり、第二導電型がp型であることを特徴とする上記1〜18のいずれかに記載の発光素子。 An n-type first conductivity type, the light emitting device according to any one of 1 to 18 the second conductivity type, characterized in that a p-type.

20. 20. 前記第一導電型側電極および前記第二導電型側電極が、ハンダによって金属層を有する支持体に接合されていることを特徴とする上記1〜19のいずれかに記載の発光素子。 Wherein the first-conductivity-type-side electrode and the second-conductivity-type-side electrode, the light emitting device according to any one of 1 to 19, characterized in that it is joined to a support having a metal layer by soldering.

21. 21. 前記第一導電型側電極および前記第二導電型側電極と、前記支持体の金属層との接合が、金属ハンダのみ、または金属ハンダと金属バンプによってなされていることを特徴とする上記20記載の発光素子。 Said first-conductivity-type-side electrode and the second-conductivity-type-side electrode, the junction between the metal layer of the support, the 20, wherein the has been made by a metal solder alone, or a metal solder and a metal bump, the light-emitting element of.

22. 22. 前記支持体の母材が、金属、AlN、Al 、Si、ガラス、SiC、ダイヤモンド、BNおよびCuWからなる群より選ばれることを特徴とする上記20または21記載の発光素子。 The base material of the support, a metal, AlN, Al 2 O 3, Si, glass, SiC, diamond, the light emitting element of the 20 or 21 wherein the selected from the group consisting of BN and CuW.

23. 23. 前記支持体の発光素子間の分離領域に、金属層が形成されていないことを特徴とする上記20〜22のいずれかに記載の発光素子。 The light emitting device according to any one of the above 20 to 22, wherein the the isolation region between the light emitting element of the support, not the metal layer is formed.

24. 24. 前記基板の光取り出し側の表面が平坦でないことを特徴とする上記2記載の発光素子。 Emitting element of the two, wherein the light extraction side of the surface of the substrate is not flat.

25. 25. 前記バッファ層の光取り出し側の表面が平坦でないことを特徴とする上記3記載の発光素子。 Emitting element of the 3, wherein the surface of the light extraction side of the buffer layer is characterized in that non-planar.

26. 26. 前記バッファ層から基板側に垂直入射する当該発光素子の発光波長の光が基板で反射される反射率をR3、前記基板から光取り出し側の空間に垂直入射する当該発光素子の発光波長の光が空間との界面で反射される反射率をR4で表したとき、 The reflectance light emission wavelength is reflected by the substrate of the light-emitting element which perpendicularly incident on the substrate side from the buffer layer R3, the light emission wavelength of the light-emitting element which perpendicularly incident on the spatial light extraction side from the substrate when representing the reflectivity is reflected at the interface between the space R4,
R4<R3 R4 <R3
を満たすように前記基板の光取り出し側に低反射光学膜が設けられることを特徴とする上記2記載の発光素子。 Emitting element of the 2, wherein the low-reflecting optical film on the light extraction side of the substrate is provided so as to satisfy.

27. 27. 前記第一導電型半導体層からバッファ層側に垂直入射する当該発光素子の発光波長の光がバッファ層で反射される反射率をR3、前記バッファ層から光取り出し側の空間に垂直入射する当該発光素子の発光波長の光が空間との界面で反射される反射率をR4で表したとき、 The emission light of the emission wavelength of the light-emitting element which perpendicularly incident on the buffer layer side from the first conductivity type semiconductor layer to normal incidence reflectivity is reflected by the buffer layer R3, the space of the light extraction side from the buffer layer when the light emission wavelength of the device showing the reflectance reflected at the interface between the space R4,
R4<R3 R4 <R3
を満たすように前記バッファ層の光取り出し側に低反射光学膜が設けられることを特徴とする上記3記載の発光素子。 Emitting element of the 3, wherein the low-reflecting optical film on the light extraction side of the buffer layer is provided so as to satisfy.

本発明によれば、青色または紫外発光が可能な発光素子であって、高出力、高効率なフリップチップマウント型の半導体発光素子を提供することができる。 According to the present invention, it can be a light-emitting element capable of blue or ultraviolet emission, provides high output, high-efficiency flip chip-mounted semiconductor light emitting device.

本発明の構造では、製造プロセスにおける各工程でのプロセスダメージが排除されているために、発光素子の機能が損なわれることなく信頼性の高い素子となっている。 In the structure of the present invention, in order to process damage in each step in the manufacturing process is eliminated, the function of the light emitting element has a rather reliable device be compromised.

本明細書において、「積層」または「重なる」の表現は、もの同士が直接接触している状態に加え、本発明の趣旨を逸脱しない限りにおいて、互いに接触していなくても、一方を他方に投影した際に空間的に重なる状態をも指す場合がある。 In the present specification, the expression "multilayer" or "overlap", in addition to the state of things are in contact with each other directly, without departing from the spirit of the present invention, even if no contact with each other, one to the other it may also refer to a state in which overlap spatially when projected. また、「〜の上(〜の下)」の表現も、もの同士が直接接触して一方が他方の上(下)に配置されている状態に加え、本発明の趣旨を逸脱しない限りにおいて、互いに接触していなくても、一方が他方の上(下)に配置されている状態にも使用する場合がある。 Also, the expression "on the ~ (under ~)", in addition to the state of things together is the one in direct contact disposed on top of the other (lower), without departing from the spirit of the present invention, even if no contact with each other, one of which may be used in a state of being disposed above the other (bottom). さらに、「〜の後(前、先)」との表現は、ある事象が別の事象の直後(前)に発生する場合にも、ある事象が別の事象との間に第三の事象を挟んだ後(前)発生する場合にも、どちらにも使用する。 In addition, "after ~ (before, earlier)" is expressed with, even if that occurs immediately after an event is another event (before), the third event between certain events and other events after sandwiching (before) even if that occurs, also be used to either. また、「接する」の表現は、「物と物が直接的に接触している場合」に加えて、本発明の趣旨に適合する限りにおいて、「物と物が直接的には接触していなくても、第三の部材を介して間接的に接している場合」、「物と物が直接的に接触している部分と、第三の部材を介して間接的に接している部分が混在している場合」などを指す場合もある。 Further, the expression "contact", in addition to the "if things and objects are in direct contact", as long as they conform to the gist of the present invention, "not in contact directly the objects and objects even, if indirectly contacts through a third member "," product and portion objects is indirectly in contact through a portion in direct contact, the third member is mixed there is a case where the case is "refers to such.

さらに、本発明において、「薄膜結晶成長」とは、いわゆる、MOCVD(Metal Organic Chemical Vapor Deposition)、MBE(Molecular Beam Epitaxy)、プラズマアシストMBE、PLD(Pulsed Further, in the present invention, the term "thin-film crystal growth", so-called, MOCVD (Metal Organic Chemical Vapor Deposition), MBE (Molecular Beam Epitaxy), plasma assisted MBE, PLD (Pulsed
Laser Deposition)、PED(Pulsed Electron Deposition)、VPE(Vapor Phase Epitaxy)、LPE(Liquid Laser Deposition), PED (Pulsed Electron Deposition), VPE (Vapor Phase Epitaxy), LPE (Liquid
Phase Epitaxy)法等の結晶成長装置内における薄膜層、アモルファス層、微結晶、多結晶、単結晶、あるいはそれらの積層構造の形成に加えて、その後の薄膜層の熱処理、プラズマ処理等によるキャリアの活性化処理等も含めて薄膜結晶成長と記載する。 Phase Epitaxy) method thin layer in the crystal growth apparatus, such as, an amorphous layer, microcrystalline, polycrystalline, monocrystalline, or in addition to the formation of a layered structure thereof, a heat treatment subsequent thin layer, the carriers by plasma treatment activation treatment or the like is also included to as thin-film crystal growth.

図1A、図2、図3Aに本発明の化合物半導体発光素子(以下、単に発光素子という)の代表的例を示す。 FIG. 1A, FIG. 2, a compound semiconductor light-emitting device of the present invention in FIG. 3A (hereinafter, simply referred to as light emitting device) show representative examples of. 図1Bおよび図3Bは、説明のために、図1Aおよび図3Aの一部を省略した図である。 1B and FIG. 3B, for purposes of explanation, a diagram partially omitted in FIG. 1A and FIG. 3A. 図4A、図4Bは発光素子の構造を詳細に説明するために、作製途中の形状を示す図である。 Figure 4A, for the Figure 4B illustrating a structure of a light-emitting element in detail, illustrates a process of manufacturing shaped. 以下、図1A〜図4Bを参照して説明する。 Hereinafter will be described with reference to FIGS 1A~ Figure 4B.

本発明の発光素子は、図1A、図2および図3Aに示すようにバッファ層22、第一導電型クラッド層24を含む第一導電型半導体層、第二導電型クラッド層26を含む第二導電型半導体層、および前記第一および第二導電型半導体層の間に挟まれた活性層構造25を有する化合物半導体薄膜結晶層、第二導電型側電極27、並びに第一導電型側電極28を有する。 Light-emitting device of the present invention, FIG. 1A, a buffer layer 22 as shown in FIGS. 2 and 3A, the first conductive type semiconductor layer containing a first-conductivity-type cladding layer 24, the second containing a second-conductivity-type cladding layer 26 conductivity type semiconductor layer, and said first and compound semiconductor thin-film crystal layer having a sandwiched active layer structure 25 between the second conductive type semiconductor layer, the second-conductivity-type-side electrode 27 and the first-conductivity-type-side electrode 28, having.

第二導電型クラッド層26の表面の一部に、第二導電型側電極27が配置され、第二導電型クラッド層26と第二導電型側電極27の接触している部分が第二電流注入領域35となっている。 A part of the surface of the second-conductivity-type cladding layer 26, the second-conductivity-type-side electrode 27 is disposed in contact with that portion of the second-conductivity-type cladding layer 26 and the second-conductivity-type-side electrode 27 is the second current It has become implanted region 35. また、第二導電型クラッド層、活性層構造の一部、第一導電型クラッド層の一部が除去された構成となっており、除去された箇所に露出する第一導電型クラッド層24に接して、第一導電型側電極28が配置されることで、第二導電型側電極27と第一導電型側電極28が、基板に対して同じ側に配置されるように構成されている。 Further, the second-conductivity-type cladding layer, a part of the active layer structure has a structure in which part of the first-conductivity-type cladding layer is removed, the first-conductivity-type cladding layer 24 exposed to the removed portion in contact, by first-conductivity-type-side electrode 28 is disposed, the second-conductivity-type-side electrode 27 and the first-conductivity-type-side electrode 28, and is configured to be disposed on the same side of the substrate . 第二導電型側電極27および第一導電型側電極28は、支持体40上の金属層41に、金属ハンダ42を介してそれぞれ接続されている。 Second-conductivity-type-side electrode 27 and the first-conductivity-type-side electrode 28, the metal layer 41 on the support 40, are connected via a metal solder 42.

本発明において、第一導電型側電極および前記第二導電型側電極は、互いに空間的に重なりを有していない。 In the present invention, the first-conductivity-type-side electrode and the second-conductivity-type-side electrode does not have a spatial overlap with each other. これは、図1A、図2および図3Aに示すように、第一導電型側電極28および第二導電型側電極27を基板面に対して投影したときに、影が重ならないことを意味する。 This is because, as shown in FIGS. 1A, 2 and 3A, it means that when the first-conductivity-type-side electrode 28 and the second-conductivity-type-side electrode 27 are projected to the substrate surface, does not overlap the shadow .

絶縁層30は、フリップチップマウントを実施した際に、マウント用のハンダ、導電性ペースト材等が「第二導電型側電極と第一導電型側電極の間」、「活性層構造などの薄膜結晶層の側壁」等に回りこんで、意図しない短絡が発生しないようにするためのものである。 Insulating layer 30, when carrying out the flip-chip mounting, "between the second-conductivity-type-side electrode and first-conductivity-type-side electrode" solder for mounting, conductive paste material or the like, a thin film such as the "active layer structure crowded around the sidewall of the crystal layer "etc., it is intended to prevent unintentional shorting does not occur. 同時に、本発明では、素子にダメージを与え性能に影響を及ぼしたり、歩留まりに影響を与えたりしないように、絶縁層が最適な位置に配置されている。 At the same time, in the present invention, or affect the performance damage to the element, so as not to or affect the yield, the insulating layer is arranged at the optimum position.

本発明の発光素子は、(I)発光素子の端部の段差形状、(II)発光素子端部の絶縁層の形状、の2箇所で異なる形態を取り得る。 Light-emitting element of the present invention may take different forms in (I) the step shape of the end portion of the light emitting element, (II) of the insulating layer of the light emitting element end portion shape, two places. (I)発光素子の端部の段差形状については、製造工程において素子分離を行うために装置間分離溝を形成する際のエッチング深さにより、大きく分けて(i)バッファ層の途中まで、(ii)基板面まで(またはそれより深く)、の2つの選択がある。 The stepped shape of the end portion of (I) the light emitting element, the etching depth when forming a device separation groove in order to perform the isolation in the manufacturing process, to the middle of roughly (i) buffer layer, ( ii) to the substrate surface (or deeper than), there are two choices of. また、装置間分離溝の壁面は、素子分離後に素子端より後退するので、本発明では装置間分離溝の形成時に側壁面として現れた面を、素子分離後の素子については、「後退側壁面」という。 Further, the wall surface of the device separation grooves, so retracted from the element edge after element separation, the surface appearing as a sidewall surface in the formation of the inter-device separation groove in the present invention, the element after element separation is "backward side wall that ". また、素子分離により素子端に現れる側壁面を、「非後退側壁面」という。 Further, the sidewall surface appearing in the element edge by the element separation, "non-backward side wall". そして、発光素子の端部には、後退側壁面と非後退側壁面の間で段差面が形成されるので、これを「端部段差面」という。 Then, an end portion of the light emitting element, since the stepped surface between the retracted side wall and the non-retracting side wall is formed, this is called "end stepped surface".

装置間分離溝の深さ(i)〜(ii)に対応して、(i)では、薄膜結晶層の後退側壁面に対して、バッファ層の一部が共に後退側壁面を構成し、残り(主たる光取り出し方向側)のバッファ層の側壁は、非後退側壁面となり、バッファ層の端に端部段差面が存在する形状となる。 Corresponding to the depth of the device isolation trench (i) ~ (ii), in (i), with respect to the backward side wall of the thin-film crystal layer, constitutes a part of both the backward side wall of the buffer layer, the remaining sidewall of the buffer layer (main light-extraction direction side) becomes a non-retracted side wall, a shape in which the end portion stepped surface on the end of the buffer layer is present. (ii)では、バッファ層の側壁も後退側壁面を構成するので(装置間分離溝の側壁面となるため)、素子完成後に基板が存在しない本発明においては端部段差面は存在しない。 In (ii), since constituting the side walls also the backward side wall of the buffer layer (for a side wall surface of the device separation trench), there is no end stepped surface in the present invention there is no substrate after device completed. 尚、(ii)の場合でも、装置間分離溝の壁面は、装置間分離溝を形成しないで分離したときの素子端面に比べて後退していることになるので、本発明では統一して「後退側壁面」という。 Incidentally, the wall surface of the case, too, the inter-device isolation trench (ii), it means that is recessed compared to the device end surface when separated without forming a device separation groove, and unified in the present invention " the backward side wall "that.

(i)に対応するのは、図2、図3A(図3B)である。 (I) to support, 2 is a diagram 3A (Fig. 3B). (ii)図1A(図1B)である。 (Ii) are diagrams 1A (Figure 1B).

(II)発光素子端部の絶縁層の形状については、製造工程において、(i)装置間分離溝の側壁に形成された前記絶縁層を残したまま、溝底面上の中央を含む領域の絶縁層のみを除去するか、(ii)溝底面に形成された絶縁層のすべてに加えて、溝内の側壁の一部までを含めて絶縁層を除去するか、の選択があり、その結果製造される発光素子において、(i)絶縁層が溝底面に付いている形状、(ii)絶縁層が溝底面から離れている形状、の2種類が存在する。 The shape of the insulating layer (II) light-emitting element end, in the manufacturing process, (i) while leaving the insulating layer formed on the side wall of the device isolation trench, the insulation region including the center of the groove bottom surface either remove only the layer, in addition to all of (ii) is formed in the groove bottom surface insulating layer, or to remove the insulating layer, including to a part of the side wall of the groove, there is selection of a result produced in the light-emitting element to be, there are (i) a shape insulating layer is attached to the groove bottom surface, (ii) shape the insulating layer is away from the groove bottom, two. (i)に対応するのは、図3A(図3B)である。 (I) to accommodate is a diagram 3A (Fig. 3B). (ii)に対応するのは、図1A(図1B)、図2である。 To correspond to (ii) is, FIG. 1A (Fig. 1B), a 2.

尚、本発明は、製造工程中に成長基板を除去するため、基板除去の際に絶縁層が基板に付いている形態は好ましくない。 The present invention is for removing the growth substrate during the manufacturing process, forms the insulating layer during substrate removal is attached to the substrate is not preferable. 従って、上記の組み合わせて、(I)発光素子の端部の段差形状が、(ii)バッファ層に段差がない形状であり、(II)発光素子端部の絶縁層の形状が、(i)絶縁層が溝底面に付いている形状、となる組み合わせは、本発明には含まれない形態である。 Thus, combinations of the above, the stepped shape of the end portion of (I) the light emitting element, (ii) the shape is not stepped on the buffer layer, (II) the shape of the insulating layer of the light emitting element ends, (i) combinations of shapes insulating layer is attached to the groove bottom, and is in a form not included in the present invention.

本発明の発光素子の形状を(II)発光素子端部の絶縁層の形状により、第1の態様:(ii)絶縁層が溝底面から離れている形状、第2の態様:(i)絶縁層が溝底面に付いている形状の順に分けて説明する。 The shapes of the (II) light-emitting device end portion of the insulating layer of the light-emitting device of the present invention, the first aspect: (ii) a shape where the insulating layer is away from the groove bottom surface, a second aspect: (i) an insulating layers are described separately in the order form that is attached to the groove bottom surface.

但し、本発明の発光素子に共通して、主たる光取り出し方向のバッファ層の端までは絶縁層が達していない。 However, common to the light-emitting device of the present invention, to the end of the main light-extraction direction of the buffer layer does not reach the insulating layer.

〔第1の態様〕 [First embodiment]
第1の態様に属する形態を、図1A〜図2に示す。 Forms belonging to the first aspect, shown in FIG 1A~ Figure 2. まず、代表的な形態として図1Aを用いて説明する。 First, it will be described with reference to FIG. 1A as a typical embodiment. 本発明の発光素子は、図1Aに示すように、主たる光取り出し方向に基板を有していない。 Light-emitting element of the present invention, as shown in FIG. 1A, the main light extraction direction does not have a substrate. 絶縁層30は、薄膜結晶層を除去した際に露出する側壁面のうち、少なくとも、第一導電型半導体層(図では第一導電型クラッド層24)、活性層構造25、および第二導電型半導体層(図では第二導電型クラッド層26)の側壁面を被覆している。 Insulating layer 30, of the side wall surface which is exposed upon removal of the thin-film crystal layer, at least a first conductive type semiconductor layer (first-conductivity-type cladding layer 24 in the figure), the active layer structure 25, and the second conductivity type (in the drawing the second-conductivity-type cladding layer 26) semiconductor layer covers the sidewall surface of the. また、バッファ層22の側壁面の少なくとも主たる光取り出し方向側に、絶縁層で覆われていない絶縁層非形成部分15が存在し、これは場合によっては、バッファ層22の側壁面の全部に渡っていてもよい。 Further, at least a main light-extraction direction side of the sidewall surface of the buffer layer 22, there is an insulating layer non-formation portion 15 that is not covered with the insulating layer, which is optionally, over the whole of the sidewall surface of the buffer layer 22 it may be. このように、本発明の発光素子では、バッファ層の主たる光取り出し方向側の素子端には絶縁層が存在することはない。 Thus, the light emitting device of the present invention is not the presence of the insulating layer in the main light-extraction direction side of the element end of the buffer layer. この点は、他の実施形態でバッファ層に端部段差面がある場合においても同じである。 This is the same even if there is an end portion stepped surface in the buffer layer in another embodiment.

また、絶縁層で覆われていない絶縁層非形成部分15のバッファ層は、ドーピングされていないアンドープ部分であることが好ましい。 The buffer layer of the insulating layer the non-forming portion 15 which are not covered with the insulating layer is preferably an undoped part undoped. 露出している部分が絶縁性の高い材料であればハンダの回り込みによる短絡等の虞がなく、信頼性の高い素子となる。 If high exposed portion of the portion of insulating material is no risk of short-circuiting by solder wraparound, and high reliability element.

この構造は、製造工程途中の素子分割前は、図4Aに示される形状を経由する。 This structure is the front element splitting during the manufacturing process, via the shape shown in Figure 4A. 製造工程途中において、絶縁層30は、装置間分離溝13の溝内の基板面(溝底面)と、基板面(溝底面)に近接する溝側壁面の絶縁層非形成部分15から除去されている。 In the course of manufacturing process, the insulating layer 30, the substrate surface in the groove of the device separation grooves 13 (groove bottom face), it is removed from the groove side wall surface of the insulating layer the non-formation portion 15 in proximity to the substrate surface (trench bottom surface) there. 本発明では、製造工程中で、基板21が剥がされる。 In the present invention, during the manufacturing process, the substrate 21 is peeled. このとき、絶縁層30が基板21に接していないため、基板剥離の際に、絶縁層の剥がれが生じない。 At this time, since the insulating layer 30 is not in contact with the substrate 21, when the substrate peeling, no peeling of the insulating layer. 従って、確実な絶縁性を保てることに加え、絶縁層の剥がれの際に生じる引っ張りによって、薄膜結晶層にダメージが入ることもない。 Therefore, in addition to maintain the reliable insulation, by a tension generated when the peeling of the insulating layer, that no entry damage to the thin-film crystal layer.

その結果得られる分離された後の発光素子では、図1AのA部分に示すように、バッファ層22の壁面の主たる光取り出し方向側に絶縁層で覆われていない絶縁層非形成部分15が存在する。 In its light emitting element after separation results obtained as shown in portion A of FIG. 1A, the present insulation layer non-formation portion 15 in the direction not covered with the insulating layer extraction main light of the wall surface of the buffer layer 22 is to. つまり、この形状ができていることにより、薄膜結晶層の側面に絶縁層の剥がれがないことが保証される結果、この発光素子は、仮にハンダの回り込みがあっても、意図しない短絡が防止されていることに加え、薄膜結晶層にダメージが入っていないため、発光素子の機能が損なわれることなく信頼性の高い素子となっている。 That is, by being able to have this shape as a result of that there is no peeling of the thin-film crystal layer side to the insulating layer of is ensured, the light emitting element, even if there is a wraparound of the solder, unintended short circuit is prevented in addition to that, since that does not have damage to the thin-film crystal layer, and has a high reliability device without the function of the light-emitting element may be impaired.

さらに絶縁層30は、図1BのB部分に示すように、第一導電型側電極28の基板側(主たる光取り出し方向側)の一部に接している。 An insulating layer 30, as shown in part B of FIG. 1B, in contact with the part of the substrate side of the first-conductivity-type-side electrode 28 (main light-extraction direction side). 即ち、第一導電型側電極28と第一導電型半導体層(この実施形態では第一導電型クラッド層24)との間の一部に、絶縁層が介在している。 That is, a first-conductivity-type-side electrode 28 (in this embodiment the first-conductivity-type cladding layer 24) first conductivity type semiconductor layer on a part between the insulating layer is interposed. その結果、第一導電型側電極28の面積が、第一電流注入領域36の面積より大きい。 As a result, the area of ​​the first-conductivity-type-side electrode 28, is larger than the area of ​​the first current injection region 36. 図1Bに示すように、第一導電型側電極が絶縁層に接している部分の幅の中で、最も狭い部分の幅をL 1wとすると、L 1wは7μm以上が好ましく、特に9μm以上が好ましい。 As shown in FIG. 1B, in the width of the portion where the first-conductivity-type-side electrode is in contact with the insulating layer, when the width of the narrowest portion and L 1 w, L 1 w is preferably equal to or greater than 7 [mu] m, in particular more than 9μm preferable. また、L 1wは、通常500μm以下であり、好ましくは100μm以下である。 Further, L 1 w is usually 500μm or less, preferably 100μm or less. 通常、5μm以上があれば、フォトリソグラフィー工程とリフトオフ法によるプロセスマージンは確保できる。 Normally, if there is more than 5 [mu] m, the process margin by a photolithography process and a liftoff method it can be ensured.

さらに絶縁層30は、図1BのC部分に示すように、第二導電型側電極27の支持体側(主たる光取り出し方向の反対側)の一部を覆っている。 An insulating layer 30 covers a portion of, as shown in part C Figure 1B, the support side of the second-conductivity-type-side electrode 27 (opposite to the main light-extraction direction). 即ち、第二導電型側電極27の電極露出部分37の面積が、第二導電型側電極27の面積より小さく、第二電流注入領域35の面積は、第二導電型側電極27の面積と等しい。 That is, the area of ​​the electrode exposed portion 37 of the second-conductivity-type-side electrode 27 is smaller than the area of ​​the second-conductivity-type-side electrode 27, the area of ​​the second current injection region 35, the area of ​​the second-conductivity-type-side electrode 27 equal. 図3に示すように、第二導電型側電極の周辺から絶縁層で覆われている幅の中で、最も狭い部分の幅をL 2Wとすると、L 2Wは15μm以上であることが好ましい。 As shown in FIG. 3, in the width from the periphery covered with an insulating layer of the second-conductivity-type-side electrode, when the narrowest part width L 2W of, it is preferred that L 2W is 15μm or more. さらに好ましくは30μm以上、特に好ましくは100μm以上である。 More preferably 30μm or more, and particularly preferably 100μm or more. 絶縁層によって第二導電型側電極の面積の多くが覆われることによって、特に、金属ハンダ材によるたとえば第一導電型側電極等の他の部分との意図しない短絡を低減することができる。 By large area of ​​the second-conductivity-type-side electrode is covered by an insulating layer, in particular, it is possible to reduce unintended short circuit with other parts such as, for example, the first-conductivity-type-side electrode by the metal solder material. また、L 2wは、通常2000μm以下であり、好ましくは750μm以下である。 Further, L 2w is generally not more than 2000 .mu.m, preferably 750μm or less.

また、第一導電型半導体層(この実施形態では第一導電型クラッド層24)、第二導電型半導体層(この実施形態では第二導電型クラッド層26)の支持体側(主たる光取り出し方向の反対側)の表面の露出部分も短絡防止のために、通常は図に示すように絶縁層30で被覆される。 Furthermore, (in this embodiment the first-conductivity-type cladding layer 24) first conductivity type semiconductor layer (in this embodiment the second-conductivity-type cladding layer 26) second conductivity type semiconductor layer support side (the main light-extraction direction for the exposed portion is also short circuit prevention on the surface of the opposite side), usually coated with an insulating layer 30 as shown in FIG.

絶縁層と各電極とのこのような位置関係により、プロセスダメージの少ない工程により製造することが可能である。 Such a positional relationship between the insulating layer and each electrode can be produced by less process damage process.

〔第1の態様その2〕 First aspect Part 2]
第1の態様に属するその他の形態を、図2を用いて説明する。 Other forms belonging to the first aspect will be described with reference to FIG. 図1Aの形態では、と異なる点は、図1Aの発光素子では、(I)発光素子の端部の段差形状が、(ii)バッファ層に段差がない形状であるのに対して、図2で示す発光素子では、(i)バッファ層の端に装置間分離溝に基づく端部段差面を有する形状である点である。 In the embodiment of FIG. 1A, the difference is in the light emitting device of FIG. 1A, the step shape of the end portion of (I) the light emitting element, whereas a shape no step in (ii) a buffer layer, FIG. 2 in the light-emitting element described in is that a shape having an end portion stepped surface based on the inter-device separation groove in the end of the (i) buffer layer.

この形状は、装置間分離溝が、バッファ層の途中まで形成されて製造され、その結果、完成した装置では、少なくとも第一導電型半導体層、活性層構造および第二導電型半導体層は、装置の端より内側に後退して後退側壁面を構成し、素子端壁面(非後退側壁面)との間で端部段差面が存在している。 This shape, inter-device separation groove is fabricated is formed to the middle of the buffer layer, resulting in the finished device, at least a first conductive type semiconductor layer, the active layer structure and the second-conductivity type semiconductor layer, device the retracted inwardly constitute the backward side wall from the end, there is an end step surface between the element end walls (non receding side wall).

図2に、装置間分離溝がバッファ層22の途中まで形成されて製造された発光素子の1例を示す。 Figure 2 shows an example of a light-emitting element device separation groove is produced is formed to the middle of the buffer layer 22. A部分に示すように、発光装置端まで、バッファ層22の一部が非後退側壁面として存在し、バッファ層22の途中から壁面が素子端より後退し、第二導電型半導体層の側壁面と共に後退側壁面(装置間分離溝の側壁)を構成している。 As shown in part A, to the light-emitting device end, present as part of the non-retracted side wall surface of the buffer layer 22, the wall surface is recessed from the element end from the middle of the buffer layer 22, the side wall surface of the second conductive type semiconductor layer It constitutes a backward side wall (the side wall of the device separation trench) with. 非後退側壁面と後退側壁面の間に、装置間分離溝の底面に基づく端部段差面55が存在している。 Between the non-retracted side wall and a retracted side wall, there is an end step face 55 based on the bottom surface of the device separation groove. 非後退側壁面(素子端の側壁部分)は、絶縁層で被覆されておらず、端部段差面も絶縁層で被覆されておらず、さらに、後退側壁面(装置間分離溝の側壁)では、絶縁層で覆われていない絶縁層非形成部分15が、主たる光取り出し方向側に存在する。 Non retreating wall (the side wall portion of the element end) is not covered with an insulating layer, an end portion stepped surface even not covered with an insulating layer, further, the backward side wall (the side wall of the device separation grooves) , insulating layer non-formation portion 15 that is not covered with the insulating layer is present in the direction extraction main light. 絶縁層非形成部分15は、場合によっては、バッファ層22の側壁面の全部に渡っていてもよい。 Insulating layer non-formation portion 15, in some cases, may be over the whole of the sidewall surface of the buffer layer 22.

この例のように、装置間分離溝が、バッファ層を合わせた層の途中まで形成されている場合にも、側壁を覆う絶縁層が、発光素子の端まで達していない形状ができている装置は、絶縁層の剥がれがないことが保証され、また露出している層を絶縁性の高い材料で構成することにより、図1Aの形態の発光素子と同じく信頼性の高い装置となる。 As in this example, device separation grooves, even if it is formed to the middle layer of the combined buffer layer, an insulating layer covering the sidewalls are made the shape does not reach to the end of the light emitting element device It is ensured that there is no peeling of the insulating layer and by constituting the layer which is exposed by high insulation material, like a highly reliable device with the light-emitting element in the form of FIG. 1A.

〔第2の態様〕 Second aspect]
第2の態様では、(II)発光素子端部の絶縁層の形状が、(i)絶縁層が溝底面に付いている形状となっている。 In a second aspect, (II) the shape of the insulating layer of the light emitting element ends, has a shape that is attached to (i) the insulating layer is groove bottom surface. 図3Aの発光素子は、素子分割前には図4Bに示すように、装置間分離溝はバッファ層22の途中まで形成され、絶縁層30は装置間分離溝13の溝底面の全てを覆うのではなく、溝底面に絶縁層30が形成されていないスクライブ領域14が形成されている。 Light emitting device of FIG. 3A, as shown in FIG. 4B prior device division, inter-device isolation trench is formed to the middle of the buffer layer 22, the insulating layer 30 covers all of the groove bottom surface of the device separation grooves 13 rather, the scribe region 14 is formed uninsulated layer 30 is formed in the groove bottom. 従って、製造工程中のスクライブ、ブレーキング等の素子分離の際に、バッファ層をブレーキングすればよく、薄膜結晶層のうちデバイス性能に関わる層、即ち、第一導電型半導体層、活性層構造および第二導電型半導体層に直接的にダメージを与えることがない。 Thus, scribing during the manufacturing process, during the isolation of such braking may be breaking the buffer layer, the layer related to device performance of the thin-film crystal layer, that is, the first conductive type semiconductor layer, the active layer structure and it does not give direct damage to the second-conductivity-type semiconductor layer. また、溝底面の絶縁層のないスクライブ領域から分割するので、絶縁層の剥がれが生じないので、確実な絶縁性を保てることに加え、絶縁層の剥がれの際に生じる引っ張りによって、薄膜結晶層にダメージが入ることがない。 Also, since the split from no scribe area insulation layer bottom face of the groove, since no peeling of the insulating layer, in addition to maintain the reliable insulation, by a tension generated when the peeling of the insulating layer, the thin-film crystal layer there is no possibility to enter damage.

その結果得られる分離された後の発光素子では、図3A、図3BのA部分に示すように、バッファ層に形成された端部段差面(溝底面)の全面を絶縁層が覆うのではなく、素子端からL wsだけ離れた位置より内側の基板面を覆っている。 In the light emitting device after being the resulting separation, 3A, as shown in part A of Figure 3B, rather than the entire surface of the end portion stepped surface formed on the buffer layer (groove bottom) than covered by the insulating layer , lining the substrate surface from a position distant from the element end by L ws. スクライブ領域14の幅の中央から分割された場合、絶縁層で覆われていない距離L wsは、製造のゆらぎ等の範囲でスクライブ領域14の幅の略1/2に対応する。 When it is divided from the center of the width of the scribe region 14, a distance L ws not covered by the insulating layer corresponds to about 1/2 of the width of the scribe region 14 within the range of fluctuations in manufacturing. 即ち、この形状ができていることにより、薄膜結晶層の側面に絶縁層の剥がれがないことが保証される結果、この発光素子は、仮にハンダの回り込みがあっても、意図しない短絡が防止されていることに加え、薄膜結晶層にダメージが入っていないため、発光素子の機能が損なわれることなく信頼性の高い素子となっている。 That is, by being able to have this shape as a result of that there is no peeling of the thin-film crystal layer side to the insulating layer of is ensured, the light emitting element, even if there is a wraparound of the solder, unintended short circuit is prevented in addition to that, since that does not have damage to the thin-film crystal layer, and has a high reliability device without the function of the light-emitting element may be impaired.

wsは、完成した素子においては、0より大きければよいが、通常は10μm以上、好ましくは15μm以上である。 L ws, in the finished device, which may be greater than 0, usually 10μm or more, preferably 15μm or more. 設計値としては、スクライブ領域14の幅を2L wsとすると、2L wsは、30μm以上が好ましい。 The design value, when the width of the scribe region 14 and 2L ws, 2L ws is preferably equal to or greater than 30 [mu] m. また、大きすぎても無駄であるので、2L WSは、通常300μm以下、好ましくは200μm以下である。 In addition, since it is useless too large, 2L WS is usually 300μm or less, preferably 200μm or less.

第2の態様の発光素子においても、露出している層を絶縁性の高い材料で構成することにより、図1Aの形態の発光素子と同じく信頼性の高い装置となる。 Also in the light emitting device of the second aspect, by constituting the layer which is exposed by high insulation material, like a highly reliable device with the light-emitting element in the form of FIG. 1A. また、第2の態様のその他の部分の形状については、第1の態様と同様である。 Further, the shape of the other portions of the second embodiment is the same as in the first embodiment.

以下に、装置を構成する各部材と構造についてさらに詳細に説明する。 Hereinafter will be described in more detail for each member and the structure constituting the device.

<基板> <Substrate>
本発明では、基板はその上に半導体層を成長させることが可能なものが選ばれ、また最終的に除去できるものが用いられる。 In the present invention, the substrate on what can be grown semiconductor layer is chosen to that, also can be used as it can finally removed. 基板は、透明である必要はないが、製造工程で、基板を後述するレーザディボンディングにより剥離するときには、その特定の波長のレーザ光を透過することが好ましい。 The substrate need not be transparent, in the manufacturing process, when peeled off by laser debonding described later substrate, it is preferable to transmit the laser light of that particular wavelength. また、電気的には絶縁性基板である事が好ましい。 Further, it is preferable to electrically an insulating substrate. これは、製造工程で、同様にレーザディボンディング法によって基板を剥離する際に、導電性基板ではその自由電子による吸収等によって、このような基板剥離方法を採用しにくくなるからである。 This is a manufacturing process, upon the release of the substrate likewise by a laser debonding method, by absorption or the like due to the free electrons in a conductive substrate, because hardly employing such a substrate peeling method. 具体的な材料としては、例えばInAlGaN系発光材料またはInAlBGaN系材料をその上に薄膜結晶成長させるためは、サファイア、SiC、GaN、LiGaO 、ZnO、ScAlMgO 、NdGaO 、およびMgOから選ばれることが望ましく、特にサファイア、GaN、ZnO基板が好ましい。 As a specific material, for example in order to thin-film crystal growth of an InAlGaN light-emitting material or InAlBGaN-based material thereon shall be selected sapphire, SiC, GaN, LiGaO 2, ZnO, ScAlMgO 4, NdGaO 3, and the MgO is desirable, particularly sapphire, GaN, ZnO substrates are preferred. 特にGaN基板を用いる際には、そのSiのドーピング濃度はアンドープ基板を用いる場合には、3×10 17 cm −3のSi濃度以下が望ましく、さらに望ましくは1×10 17 cm −3以下であることが、電気抵抗の観点と結晶性の観点からが望ましい。 In particular, when a GaN substrate is used, if the doping concentration of Si is used an undoped substrate, 3 × 10 17 cm Si concentration less desirable -3, and more preferably is 1 × 10 17 cm -3 or less it is desirable from the viewpoint of electric resistance and crystallinity. また、基板を除去する際にケミカルエッチングを前提とする際には、塩酸等で容易に除去可能なZnOが望ましい。 Further, when assuming chemical etching in removing the substrate, easily removable ZnO with hydrochloric acid or the like is desirable.

本発明で使用される基板は、いわゆる面指数によって完全に確定されるジャスト基板だけではなく、薄膜結晶成長の際の結晶性を制御する観点から、いわゆるオフ基板(miss oriented substrate)であることもできる。 Substrate used in the present invention is not only just-substrate completely defined by a so-called plane index, from the viewpoint of controlling the crystallinity during thin-film crystal growth, also be a so-called off-substrate (miss oriented substrate) it can. オフ基板は、ステップフローモードでの良好な結晶成長を促進する効果を有するため、素子のモフォロジ改善にも効果があり、基板として広く使用される。 Off the substrate, because it has the effect of promoting favorable crystal growth in a step flow mode and thus effective in morphology improved devices, it is widely used as the substrate. たとえば、サファイアのc+面基板をInAlGaN系材料の結晶成長用基板として使用する際には、m+方向に0.2度程度傾いた面を使用することが好ましい。 For example, when using the sapphire c + plane substrate as a substrate for crystal growth of an InAlGaN material, it is preferable to use a 0.2 degrees plane inclined to an m + direction. オフ基板としては、0.1〜0.2度程度の微傾斜を持つものが広く一般的に用いられるが、サファイア上に形成されたInAlGaN系材料においては、活性層構造内の発光ポイントである量子井戸層にかかる圧電効果による電界を打ち消すために、比較的大きなオフ角度をつけることも可能である。 The off-substrate, but is widely used in general those having a small inclination of about 0.1 to 0.2 degrees, in an InAlGaN material formed on sapphire, are light-emitting point in the active layer structure to counteract field due to the piezoelectric effect according to the quantum well layer, it is also possible to add a relatively large off-angle.

基板は、MOCVDやMBE等の結晶成長技術を利用して集積型化合物半導体発光装置を製造するために、あらかじめ化学エッチングや熱処理等を施しておいてもよい。 Substrate in order to produce an integrated compound semiconductor light-emitting device utilizing crystal growth technique such as MOCVD or MBE, may be subjected to a pre-chemical etching and heat treatment. また、後述するバッファ層との関係で、意図的に凹凸をつけた基板にしておき、これによって、薄膜結晶層と基板との界面で発生する貫通転移を発光素子あるいは、後述する発光ユニットの活性層近傍に導入しないようにすることも可能である。 Also, in relation to the later-described buffer layer, leave substrate carrying thereon an intentional irregularities, thereby, the threading dislocations generated at the interface between the thin-film crystal layer and the substrate the light emitting element or the activity of the light-emitting units will be described later it is also possible not to introduce into the layer near.

基板の厚みとしては、本発明の1形態においては、装置作成初期においては、通常250〜700μm程度のものであり、半導体発光装置の結晶成長、素子作製プロセスにおける機械的強度が確保されるようにしておくのが普通である。 The thickness of the substrate, in one embodiment of the present invention, in the device initially created are those usually about 250~700Myuemu, crystal growth of the semiconductor light emitting device, so the mechanical strength in the element manufacturing process is ensured and keep it is common. 基板を用いて必要な半導体層を成長した後に、基板は、例えば研磨、エッチング、またはレーザディボンディング等により除去される。 After the growth of the semiconductor layer necessary using a substrate, the substrate is removed, for example, polishing, etching or by laser debonding or the like. 特にレーザディボンディング等の光学的な手法によって剥離される際には、薄膜結晶成長時には両面研磨基板を用いることが望ましい。 Especially when it is peeled off by an optical method of laser debonding or the like, it is desirable to use a double-sided polishing substrates during thin-film crystal growth. これは、薄膜結晶成長されていない面から照射されるレーザ等を、片面研磨基板を用いてしまうと、粗面から入射することになり、レーザディボンディング時に不要に大きなレーザ出力が必要となるためである。 This laser or the like emitted from a surface which is not thin-film crystal growth, the result using a one-side polished substrate, will be incident from a rough surface, since the unnecessarily large laser output during laser debonding is necessary it is.

<バッファ層> <Buffer layer>
バッファ層22は、基板上に薄膜結晶成長する上で、転移の抑制、基板結晶の不完全性の緩和、基板結晶と所望の薄膜結晶成長層との各種の相互不整合の軽減など、主に薄膜結晶成長のための目的のために形成される。 Buffer layer 22, in order to grow a thin film crystal on a substrate, suppression of metastasis, relaxation imperfections of the substrate crystal, such as reduction of various mutual mismatches between a substrate crystal and a desired thin-film crystal growth layer, mainly It is formed for the purpose for thin-film crystal growth.

バッファ層は、薄膜結晶成長で成膜され、本発明で望ましい形態であるInAlGaN系材料、InAlBGaN系材料、InGaN系材料、AlGaN系材料、GaN系材料などを異種基板上に薄膜結晶成長する際には、必ずしも基板との格子定数のマッチングが確保されないので、バッファ層は特に重要である。 Buffer layer is deposited by thin-film crystal growth, InAlGaN-based material is a preferred form in the present invention, InAlBGaN-based material, InGaN based material, AlGaN-based material, and GaN-based material in growing thin-film crystal on a heterogeneous substrate since necessarily matching in lattice constant between the substrate not ensured, the buffer layer is particularly important. たとえば、薄膜結晶成長層を有機金属気相成長法(MOVPE法)で成長する際には、600℃近傍の低温成長AlN層をバッファ層に用いたり、あるいは500℃近傍で形成した低温成長GaN層を用いたりすることも出来る。 For example, in growing a thin-film crystal growth layer metal organic vapor phase epitaxy with (MOVPE method), low temperature growth GaN layer formed a low temperature growth AlN layer 600 ° C. vicinity or using the buffer layer, or at 500 ° C. vicinity It can also be or used. また、800℃から1000℃程度の高温で成長したAlN、GaN、AlGaN、InAlGaN、InAlBGaNなども使用可能である。 Further, AlN grown at a high temperature of about 1000 ° C. from 800 ℃, GaN, AlGaN, InAlGaN, InAlBGaN may also be used. これらの層は一般に薄く5〜40nm程度である。 These layers are generally thin 5~40nm about.

バッファ層22は必ずしも単一の層である必要はなく、低温で成長したGaNバッファ層の上に、結晶性をより改善するために、ドーピングを施さない1000℃程度の温度で成長したGaN層を数μm程度有するようにしてもかまわない。 Buffer layer 22 is not necessarily a single layer, on the GaN buffer layer grown at a low temperature, in order to further improve the crystallinity, a GaN layer grown at a temperature of about 1000 ° C. is not subjected to doping it may be so as to have the order of a few μm. 実際には、このような厚膜バッファ層を有することが普通であって、その厚みは0.5〜7μm程度である。 In practice, a usual to have such a thick film buffer layer, and has a thickness of about 0.5~7Myuemu. バッファ層は、Si等でドーピングされていてもよいし、バッファ層内にドーピング層とアンドープ層を積層して形成することも可能である。 Buffer layer may be doped with Si or the like, it can be formed by stacking doped layer and an undoped layer in the buffer layer.

典型的な実施形態としては、基板に接して350℃〜650℃未満程度の低温で薄膜結晶成長させた低温バッファ層と、650℃〜1100℃程度の高温で薄膜結晶成長させた高温バッファ層の2層構造のものが挙げられる。 Exemplary embodiments, a low temperature buffer layer formed by thin-film crystal growth at a low temperature of less than about 350 ° C. to 650 ° C. in contact with the substrate, the high-temperature buffer layer formed by thin-film crystal growth at a high temperature of about 650 ° C. C. to 1100 ° C. a two-layer structure can be listed.

また、バッファ層の形成に関しては、いわゆるマイクロチャネルエピタキシーの一種である横方向成長技術(ELO)も使用可能であり、これによってサファイア等の基板とInAlGaN系材料の間で発生する貫通転移の密度を大幅に低減することも可能である。 Regarding the formation of the buffer layer, the lateral growth technique is a kind of so-called microchannel epitaxy (ELO) is also available, whereby the density of threading dislocation occurring between a substrate and an InAlGaN material such as sapphire it is also possible to significantly reduce. さらに基板の表面に凹凸の加工を施したような加工基板を使用する際にも、横方向成長をさせる際に転位の一部を消滅させることが可能であって、このような基板とバッファ層の組み合わせを本発明に適応する事は好ましい。 Even when further using the processed substrate, such as giving the process of the uneven surface of the substrate, there can be eliminated a part of the dislocations in which the lateral growth, such a substrate and a buffer layer it is preferable to adapt the combination of the present invention. さらに、この際には基板上に形成された凹凸によって光取り出し効率が向上する効果もあって、好ましい。 Furthermore, this time the there is also the effect of improving the light extraction efficiency by irregularities formed on the substrate, preferred.

完成した素子においては、すでに説明したように、バッファ層の側壁面の少なくとも基板側(バッファ層成膜の際の基板側)の近傍は、絶縁層で被覆されていない。 In the finished device, as previously described, at least near the substrate side of the sidewall surface of the buffer layer (substrate side at the time of the buffer layer deposition) it is not covered with the insulating layer.

本発明においては、基板を製造工程中に除去するので、本態様の1実施形態においてはバッファ層の表面が主たる光取り出し面になる。 In the present invention, since the substrate is removed during the manufacturing process, the surface of the buffer layer becomes the main light extraction surface in one embodiment of this aspect. 後述するように基板の剥離の1つ方法として、基板に対して透明で、バッファ層に対して吸収のある光を用いて、バッファ層の一部を光学的に分解して、基板を剥離する方法が挙げられる。 One method of separation of the substrate as described below, transparent to the substrate, using a absorption light for the buffer layer, to decompose a portion of the buffer layer optically, peeling the substrate the method and the like. そのような方法を採用する場合には、その方法に適合した材料が選択される。 When employing such a method, the material adapted for the method is chosen. たとえば、基板がサファイアで、バッファ層がGaNである場合には、248nmの波長を有するKrFエキシマレーザを薄膜結晶成長がされていない基板側から照射し、バッファ層のGaNを金属Gaと窒素に分解して、その結果、基板を剥離するレーザディボンディングを実施することも可能である。 For example, the substrate is sapphire, when the buffer layer is GaN irradiates from the substrate side without a KrF excimer laser is a thin film crystal growth having a wavelength of 248 nm, a GaN buffer layer on the metal Ga and nitrogen decomposition to, as a result, it is also possible to carry out the laser debonding of peeling off the substrate.

本発明では、主たる光取り出し方向に基板が存在しないので、バッファ層の主たる光取り出し方向の面に、いわゆる低反射コーティング層あるいは低反射光学膜が形成されることが望ましい。 In the present invention, since the main light extraction substrate in the direction is not present, the main light-extraction direction of the surface of the buffer layer, the so-called low reflecting coating layer or low-reflecting optical film is formed is preferable. バッファ層−空気界面での屈折率差による反射を抑制し、高出力化、素子の高効率化を図ることができる。 Buffer layer - to suppress the reflection due to a refractive index difference at the air interface, high output, it is possible to increase the efficiency of the device. ここで、後述する第一導電型半導体層側からバッファ層側に垂直入射する当該発光素子の発光波長の光がバッファ層で反射される反射率をR3、前記バッファ層から光取り出し側の空間に垂直入射する当該発光素子の発光波長の光が空間との界面で反射される反射率をR4で表したとき、 Here, the reflectivity of light of the emission wavelength is reflected by the buffer layer of the light-emitting element for vertically incident from the first conductivity type semiconductor layer side to the buffer layer side to be described later R3, the space of the light extraction side from the buffer layer when the light emission wavelength of the light-emitting element for normal incidence represents the reflectance to be reflected at the interface between the space R4,
R4<R3 R4 <R3
を満たすようにバッファ層の光取り出し側に低反射光学膜が設けられることは望ましい。 The low-reflection optical film is provided on the light extraction side of the buffer layer satisfy the desirable. たとえばバッファ層がGaNである場合には、低反射コーティング膜としてAl 等を用いることが望ましい。 For example, when the buffer layer is GaN, it is preferable to use Al 2 O 3, or the like as a low-reflective coating film. これは素子の発光波長におけるバッファ層の屈折率n bfに対して、低反射コーティング膜の屈折率が、√n bfに近いことが望ましいので、GaNの屈折率の平方根に対して、Al の屈折率が近いからである。 This relative refractive index n bf of the buffer layer at the emission wavelength of the element, the refractive index of the low reflecting coating film, since it is desirable near √n bf, against the square root of the refractive index of GaN, Al 2 O 3 of a refractive index of from close.

バッファ層の主たる光取り出し方向の面が、平坦でない面あるいは粗面であることも好ましい。 The main light-extraction direction of the surface of the buffer layer is also preferably a surface or rough surface is not flat. これにより量子井戸層内で発光した光を高効率で取り出すことが可能になり、素子の高出力化、高効率化の観点で望ましい。 Thus it is possible to extract light emitted by the quantum well layer with high efficiency, higher output of the device, the desired in terms of efficiency. ここで、素子の発光波長をλ(nm)とすると、バッファ層の粗面の程度は、その粗面の程度は、平均粗さRa(nm)が、 Here, when the emission wavelength of the device and lambda (nm), the degree of rough surface of the buffer layer, the degree of rough surface, the average roughness Ra (nm) is,
λ/5(nm)<Ra(nm)<10×λ(nm) λ / 5 (nm) <Ra (nm) <10 × λ (nm)
を満たすことが望ましく、 Desirable to meet,
λ/2(nm)<Ra(nm)<2×λ(nm) λ / 2 (nm) <Ra (nm) <2 × λ ​​(nm)
を満たすことがより望ましい。 To meet the more desirable.

本発明では、バッファ層の少なくとも一部は、装置端で露出する。 In the present invention, at least a portion of the buffer layer is exposed at device end. 従って、少なくとも露出部分をアンドープ部分とすることが、装置組み立て時のハンダ等による絶縁不良を抑制することができるので好ましい。 Therefore, at least the exposed portion to be undoped portion, it is possible to suppress the insulation failure due to solder at the time of assembling the apparatus preferred.

<第一導電型半導体層および第一導電型クラッド層> <First conductivity type semiconductor layer and first-conductivity-type cladding layer>
本発明の代表的実施形態では、図1に示すようにバッファ層22に接して、第一導電型クラッド層24が存在する。 In the exemplary embodiment of the present invention, in contact with the buffer layer 22 as shown in FIG. 1, the first-conductivity-type cladding layer 24 is present. 第一導電型クラッド層24は、後述する活性層構造25に対して、後述する第二導電型クラッド層26と共に機能して、キャリアを効率よく注入し、かつ、活性層構造からのオーバーフローも抑制し、量子井戸層における発光を高効率で実現するための機能を有している。 First-conductivity-type cladding layer 24, the active layer structure 25 described later, and functions together with the second-conductivity-type cladding layer 26 to be described later, the carrier efficiently injected, and also suppress the overflow from the active layer structure and has a function for realizing light emission in the quantum well layer with high efficiency. また、あわせて活性層構造近傍への光の閉じ込めにも寄与し、量子井戸層における発光を高効率で実現するための機能を有している。 Moreover, also to contribute to the confinement of light in the active layer structure vicinity, it has a function for realizing light emission in the quantum well layer with high efficiency. 第一導電型半導体層は、上記のクラッド機能を有する層に加えて、コンタクト層のように装置の機能向上のため、または製造上の理由により、第一導電型にドープされた層を含むものである。 The first conductive type semiconductor layer, in addition to the layer having the above cladding function, for functional improvement of the apparatus as a contact layer, or because of manufacturing, is intended to include layers that are doped to the first conductivity type . 広義には、第一導電型半導体層の全体を第一導電型クラッド層と考えてもよく、その場合にはコンタクト層等は、第一導電型クラッド層の一部と見ることもできる。 Broadly, the overall first-conductivity-type semiconductor layer may be considered as first-conductivity-type cladding layer, the contact layer or the like in the case can be regarded as a part of the first-conductivity-type cladding layer.

一般的に第一導電型クラッド層は、後述する活性層構造の平均的屈折率より小さな屈折率を有する材料で、かつ、後述する活性層構造の平均的なバンドギャップよりも大きな材料で構成される事が望ましい。 Generally the first-conductivity-type cladding layer, a material having a smaller refractive index than an average refractive index of the active layer structure described later, and is composed of a material larger than the average bandgap of the active layer structure described later that it is desirable. さらに、第一導電型クラッド層は、活性層構造内の特にバリア層との関係において、いわゆるタイプI型のバンドラインナップとなる材料で構成されるのが一般的である。 Furthermore, the first-conductivity-type cladding layer, in relation to the particular barrier layer in the active layer structure, it is generally composed of a material which is a band lineup of so-called type I. このような指針の元で、第一導電型クラッド層材料としては、所望の発光波長を実現するために準備される基板、バッファ層、活性層構造等に鑑みて、適宜選択することができる。 In such guidelines original, the first-conductivity-type cladding layer material, a substrate to be prepared to achieve the desired emission wavelength, the buffer layer, in view of the active layer structure and the like, can be appropriately selected.

例えば、基板としてC+面サファイアを使用し、バッファ層として低温成長したGaNと高温成長したGaNの積層構造を使用する場合には、第一導電型クラッド層としてGaN系材料、AlGaN系材料、AlGaInN系材料、InAlBGaN系材料、もしくはその多層構造を用いることができる。 For example, use the C + plane sapphire as the substrate, when using a low-temperature grown GaN high temperature grown GaN stacked structure as a buffer layer, GaN-based material as the first-conductivity-type cladding layer, AlGaN-based material, AlGaInN-based materials, can be used InAlBGaN-based material, or the multi-layer structure.

第一導電型クラッド層のキャリア濃度としては、下限としては1×10 17 cm −3以上が好ましく、5×10 17 cm −3以上がより好ましく、1×10 18 cm −3以上が最も好ましい。 The carrier concentration of the first conductivity type cladding layer is preferably 1 × 10 17 cm -3 or more as a lower limit, more preferably 5 × 10 17 cm -3 or more, 1 × 10 18 cm -3 or more is most preferable. 上限としては5×10 19 cm −3以下が好ましく、1×10 19 cm −3以下がより好ましく、7×10 18 cm −3以下が最も好ましい。 Preferably 5 × 10 19 cm -3 or less as the upper limit, and more preferably 1 × 10 19 cm -3 or less, and most preferably 7 × 10 18 cm -3 or less. また、ここでは、第一導電型がn型の場合、ドーパントとしては、Siが最も望ましい。 Also, here, if the first conductivity type is n-type, the dopant, Si is most preferred.

第一導電型クラッド層の構造は、図1の一例では単一の層からなる第一導電型クラッド層を示すが、第一導電型クラッド層は、2層以上の層からなるものであってもよい。 Structure of the first conductivity type cladding layer is in one example of FIG. 1 shows a first-conductivity-type cladding layer of a single layer, the first-conductivity-type cladding layer, be comprised of two or more layers it may be. この場合には、たとえばGaN系材料とAlGaN系材料、InAlGaN系材料、InAlBGaN系材料を使用することも可能である。 In this case, it is also possible to use for example a GaN material and an AlGaN-based material, InAlGaN-based material, an InAlBGaN material. また第一導電型クラッド層の全体を異種材料の積層構造として超格子構造とすることもできる。 It can also be a superlattice structure the whole first-conductivity-type cladding layer as a multilayer structure of different materials. さらに、第一導電型クラッド層内において、前述のキャリア濃度を変化させることも可能である。 Further, in the first-conductivity-type cladding layer, it is also possible to vary the carrier concentration of the above.

第一導電型クラッド層の第一導電型側電極と接触している部分においては、そのキャリア濃度を意図的に高くして、当該電極との接触抵抗を低減することも可能である。 In the portion in contact with the first-conductivity-type-side electrode of the first conductivity type cladding layer, its carrier concentration is intentionally high, it is possible to reduce the contact resistance with the electrode.

第一導電型クラッド層の一部はエッチングされており、かつ、第一導電型クラッド層の露出した側壁、エッチングされた部分などは、後述する第一導電型側電極との接触を実現する第一電流注入領域を除いて、すべて絶縁層で覆われている構造が望ましい。 Some of the first-conductivity-type cladding layer are etched, and the exposed sidewall of the first conductivity type cladding layer, such as etched portion is first to achieve a contact between the first-conductivity-type-side electrode described later except for the first current injection region, the desired structure, all are covered with an insulating layer.

第一導電型クラッド層に加えて、第一導電型半導体層として、必要によりさらに異なる層が存在してもよい。 In addition to the first-conductivity-type cladding layer, a first conductivity type semiconductor layer, it may be present more different layers necessary. 例えば、電極との接続部にキャリアの注入を容易にするためのコンタクト層が含まれていてもよい。 For example, it may be included contact layer for facilitating injection of carriers into the connecting portion of the electrode. また、各層を、組成または形成条件等の異なる複数の層に分けて構成してもよい。 Further, each layer may be formed in a plurality of layers having different or the like composition or formation conditions.

<活性層構造> <Active layer structure>
第一導電型クラッド層24の上には、活性層構造25が形成されている。 On the first-conductivity-type cladding layer 24, active layer structure 25 is formed. 活性層構造とは、前述の第一導電型クラッド層と、後述する第二導電型クラッド層から注入される、電子と正孔(あるいは正孔と電子)が再結合して発光する層である量子井戸層を含み、かつ、量子井戸層に隣接して配置される、あるいは、量子井戸層とクラッド層間に配置されるバリア層をも含む構造を指す。 The active layer structure, a first-conductivity-type cladding layer described above, is injected from the second-conductivity-type cladding layer described later, is a layer in which electrons and holes (or holes and electrons) are recombined to emit light It includes a quantum well layer, and is located adjacent to the quantum well layer, or refers to a structure including a barrier layer disposed in the quantum well layer and a cladding layer. ここで、本発明のひとつの目的である高出力化、高効率化を実現するためには、活性層構造中の量子井戸層の層数をW、バリア層の層数をBとすると、B=W+1を満たすことが望ましい。 Here, high output, which is one of the purposes of the present invention, in order to achieve high efficiency, the number of layers of the active layer structure in the quantum well layer of W, when the B number of layers of the barrier layer, B = it is desirable to satisfy W + 1. すなわち、クラッド層と活性層構造の全体の層の関係は、「第一導電型クラッド層、活性層構造、第二導電型クラッド層」と形成され、活性層構造は、「バリア層、量子井戸層、バリア層」、あるいは、「バリア層、量子井戸層、バリア層、量子井戸層、バリア層」のように形成されることが、高出力化のために望ましい。 That is, the relationship of the entire layer of the cladding layer and the active layer structure is "the first-conductivity-type cladding layer, the active layer structure, second-conductivity-type cladding layer" is formed with the active layer structure, "barrier layer, the quantum well layer, a barrier layer "or" barrier layer, the quantum well layer, a barrier layer, the quantum well layer, to be formed as the barrier layer ", desirable for high output. 図6に、5層の量子井戸層と、6層のバリア層が積層された構造を模式的に示す。 6, a quantum well layer of five layers, showing the structure in which barrier layers are stacked in six layers schematically.

ここで、量子井戸層においては量子サイズ効果を発現させて、発光効率を高めるために、その層厚はド・ブロイ波長と同程度にうすい層である。 Here, the quantum well layer to express a quantum size effect, in order to enhance the emission efficiency, the thickness is thin layer to about the same as the de Broglie wavelength. このため、高出力化を実現するためには、単層の量子井戸層のみではなく、複数の量子井戸層を設けてこれを分離して活性層構造とすることが望ましい。 Therefore, in order to realize a high output is not only the quantum well layer of a single layer, it is desirable that the active layer structure to separate it by a plurality of quantum well layers. この際に各量子井戸層間の結合を制御しつつ分離する層がバリア層である。 Layer separated while controlling the coupling of the quantum well layers in this is the barrier layer. また、バリア層は、クラッド層と量子井戸層の分離のためにも存在することが望ましい。 The barrier layer should be present also for the separation of the cladding layer and the quantum well layer. たとえば、クラッド層がAlGaNからなり、量子井戸層がInGaNからなる場合には、この間にGaNからなるバリア層が存在する形態が望ましい。 For example, it cladding layer from AlGaN, if the quantum well layer made of InGaN can be in a form exists during which a GaN barrier layer is desired. これは結晶成長の最適温度が異なる場合の変更も容易にできるので、薄膜結晶成長の観点からも望ましい。 Since this can easily be changed when the optimal temperature for crystal growth is different, desirable from the standpoint of film crystal growth. また、クラッド層が、最もバンドギャップの広いInAlGaNからなり、量子井戸層が最もバンドギャップの狭いInAlGaNからなる場合は、バリア層にその中間のバンドギャップを有するInAlGaNを用いることも可能である。 Further, the cladding layer is composed of the widest bandgap InAlGaN, if the quantum well layer is made of the narrowest bandgap InAlGaN, it is also possible to use InAlGaN having a band gap of the middle barrier layer. さらに、一般にクラッド層と量子井戸層との間のバンドギャップの差は、バリア層と量子井戸層の間のバンドギャップの差よりも大きく、量子井戸層へのキャリアの注入効率を考えても、量子井戸層はクラッド層に直接隣接しないことが望ましい。 Furthermore, the difference in band gap between the generally cladding layer and the quantum well layer is larger than the band gap difference between the barrier layer and the quantum well layer, even considering the efficiency of injection of carriers into the quantum well layer, quantum well layer is preferably not directly adjacent to the cladding layer.

量子井戸層は意図的なドーピングは実施しないほうが望ましい。 Quantum well layers it is desirable that intentional doping is not performed. 一方、バリア層には、ドーピングを施して、系全体の抵抗を下げるなどのことを実施するのが望ましい。 On the other hand, the barrier layer is subjected to a doping, it is desirable to implement things such as lowering the overall system resistance. 特に、バリア層にはn型のドーパント、特にSiをドーピングするのが望ましい。 In particular, the barrier layer n-type dopant, in particular for doping a Si desirable. これは、p型のドーパントであるMgはデバイス内では拡散しやすく、高出力動作時においては、Mgの拡散を抑制することが重要となる。 This is a p-type dopant Mg is easily diffused in the device, at the time of high output operation, it is important to suppress the diffusion of Mg. このために、Siは有効であって、バリア層にはSiがドーピングされていることが望ましい。 For this, Si is an effective, it is desirable that the barrier layer Si is doped. 但し量子井戸層とバリア層との界面においては、ド−ピングを実施しないほうが望ましい。 However, in the interface between the quantum well layers and barrier layers, de - it is desirable not to implement a ping.

1つの素子の活性層構造側壁は、図1に示される通り、絶縁層30で覆われていることが望ましい。 Active layer structure sidewall in one element, as shown in FIG. 1, it is desirable that covered with an insulating layer 30. このようにすると、本発明で作製された素子をフリップボンドする際には、活性層構造の側壁におけるハンダ等による短絡が発生しない利点がある。 In this way, when the flip bonding the fabricated device in the present invention has the advantage of short circuit due to a solder or the like in the side walls of the active layer structure is not generated.

<第二導電型半導体層および第二導電型クラッド層> <Second conductivity type semiconductor layer and the second-conductivity-type cladding layer>
第二導電型クラッド層26は、前述の活性層構造25に対して、前述の第一導電型クラッド層24と共に、キャリアを効率よく注入し、かつ、活性層構造からのオーバーフローも抑制し、量子井戸層における発光を高効率で実現するための機能を有している。 Second-conductivity-type cladding layer 26, to the above-mentioned active layer structure 25, together with the first-conductivity-type cladding layer 24 described above, the carrier efficiently injected, and also to suppress overflow from the active layer structure, a quantum the light emission in the well layer has a function for realizing a high efficiency. また、あわせて活性層構造近傍への光の閉じ込めにも寄与し、量子井戸層における発光を高効率で実現するための機能を有している。 Moreover, also to contribute to the confinement of light in the active layer structure vicinity, it has a function for realizing light emission in the quantum well layer with high efficiency. 第二導電型半導体層は、上記のクラッド機能を有する層に加えて、コンタクト層のように装置の機能向上のため、または製造上の理由により、第二導電型にドープされた層を含むものである。 The second conductivity type semiconductor layer, in addition to the layer having the above cladding function, for functional improvement of the apparatus as a contact layer, or because of manufacturing, is intended to include layers that are doped to a second conductivity type . 広義には、第二導電型半導体層の全体を第二導電型クラッド層と考えてもよく、その場合にはコンタクト層等は、第二導電型クラッド層の一部と見ることもできる。 Broadly, the entire second-conductivity type semiconductor layer may be considered as second-conductivity-type cladding layer, the contact layer or the like in the case can be regarded as a part of the second-conductivity-type cladding layer.

一般的に第二導電型クラッド層は、前述の活性層構造の平均的屈折率より小さな屈折率を有する材料で、かつ、前述の活性層構造の平均的なバンドギャップよりも大きな材料で構成される事が望ましい。 Generally the second-conductivity-type cladding layer, a material having a smaller refractive index than an average refractive index of the active layer structure described above, and is configured with greater material than the average bandgap of the active layer structure described above that it is desirable. さらに、第二導電型クラッド層は、活性層構造内の特にバリア層との関係において、いわゆるタイプI型のバンドラインナップとなる材料で構成されるのが一般的である。 Further, the second-conductivity-type cladding layer, in relation to the particular barrier layer in the active layer structure, it is generally composed of a material which is a band lineup of so-called type I. このような指針の元で、第二導電型クラッド層材料としては、所望の発光波長を実現するために準備される基板、バッファ層、活性層構造等に鑑みて、適宜選択することができる。 In such guidelines original, as the second-conductivity-type cladding layer material, a substrate to be prepared to achieve the desired emission wavelength, the buffer layer, in view of the active layer structure and the like, can be appropriately selected. 例えば、基板としてC+面サファイアを使用し、バッファ層としてGaNを使用する場合には、第二導電型クラッド層としてGaN系材料、AlGaN系材料、AlGaInN系材料、AlGaBInN系材料等を用いることができる。 For example, use the C + plane sapphire as the substrate, when using the GaN as a buffer layer can be formed using GaN-based materials, AlGaN-based material, AlGaInN-based material, a AlGaBInN based material as a second-conductivity-type cladding layer . また、上記材料の積層構造であってもかまわない。 Further, it may be a stacked structure of the above materials. また、第一導電型クラッド層と第二導電型クラッド層は同じ材料で構成することも可能である。 The first conductivity type cladding layer and the second-conductivity-type cladding layer can be made of the same material.

第二導電型クラッド層のキャリア濃度としては、下限としては1×10 17 cm −3以上が好ましく、4×10 17 cm −3以上がより好ましく、5×10 17 cm −3以上がさらに好ましく7×10 17 cm −3以上が最も好ましい。 The carrier concentration of the second conductivity type cladding layer is preferably 1 × 10 17 cm -3 or more as a lower limit, more preferably 4 × 10 17 cm -3 or more, more preferably 5 × 10 17 cm -3 or more 7 × 10 17 cm -3 or more is most preferable. 上限としては7×10 18 cm −3以下が好ましく、3×10 18 cm −3以下がより好ましく、2×10 18 cm −3以下が最も好ましい。 Preferably 7 × 10 18 cm -3 or less as an upper limit, more preferably 3 × 10 18 cm -3 or less, and most preferably 2 × 10 18 cm -3 or less. また、ここでは、第二導電型がp型の場合ドーパントとしては、Mgが最も望ましい。 Further, here, as the dopant if the second conductivity type is p-type, Mg is the most desirable.

第二導電型クラッド層の構造は、図1Aの一例では単一の層で形成された例を示しているが、第二導電型クラッド層は、2層以上の層からなるものであってもよい。 Structure of the second conductivity type cladding layer, in the example of FIG. 1A shows an example formed by a single layer, the second conductivity type cladding layer, be made of two or more layers good. この場合には、たとえばGaN系材料とAlGaN系材料を使用することも可能である。 In this case, it is also possible for example to use a GaN-based material and AlGaN-based material. また第二導電型クラッド層の全体を異種材料の積層構造からなる超格子構造とすることもできる。 It is also possible to the whole second-conductivity-type cladding layer is a super lattice structure having a laminated structure of different materials. さらに、第二導電型クラッド層内において、前述のキャリア濃度を変化させることも可能である。 Further, in the second-conductivity-type cladding layer, it is also possible to vary the carrier concentration of the above.

一般に、GaN系材料においてはn型ドーパントがSiであって、かつ、p型ドーパントがMgである場合には、p型GaN、p型AlGaN、p型AlInGaNの結晶性は、n型GaN、n型AlGaN、n型AlInGaNにはそれぞれ及ばない。 In general, an n-type dopant in the GaN-based material is Si, and, when p-type dopant is Mg is, p-type GaN, p-type AlGaN, the crystallinity of the p-type AlInGaN are, n-type GaN, n type AlGaN, respectively falls short of the n-type AlInGaN. このため、素子作製においては、結晶性の劣るp型クラッド層を活性層構造の結晶成長後に実施することが望ましく、この観点で、第一導電型がn型で、第二導電型がp型である場合が望ましい。 Therefore, in the device fabrication, it is desirable to implement a p-type cladding layer with inferior crystallinity after the crystal growth of the active layer structure, in this aspect, the first conductivity type is n-type, the second conductivity type is p-type If it is desired.

また、結晶性の劣るp型クラッド層(これは、望ましい形態をとった場合の第二導電型クラッド層に相当する)の厚みは、ある程度薄いほうが望ましい。 Further, crystallinity inferior p-type cladding layer (which is equivalent to a second-conductivity-type cladding layer when taken desirable form) thickness is somewhat thinner is preferable. これは、フリップチップボンディングを実施する本発明においては、基板側が主たる光の取り出し方向となるため、後述する第二導電型側電極側からの光の取り出しを考慮する必要がなく、大面積の厚膜電極を形成することが可能である。 This is because, in the present invention to implement a flip chip bonding, since the substrate side is a main light extraction direction, it is not necessary to consider light extraction from the second-conductivity-type-side electrode side to be described later, the thickness of the large area it is possible to form a film electrode. このため、フェイスアップマウントを実施する際のように、第二導電型側クラッド層における横方向への電流拡散を期待する必要がなく、第二導電型側クラッド層は、ある程度薄くすることが素子構造からも有利である。 Therefore, as in the practice of face-up mounting, it is not necessary to expect current diffusion in the lateral direction in the second-conductivity-type-side cladding layer, the second-conductivity-type-side cladding layer, the element to be somewhat thinner it is also advantageous from the structure. 但し、極端に薄い場合には、キャリアの注入効率が低下してしまうため、最適値が存在する。 However, when extremely thin, since the carrier injection efficiency decreases, there is an optimal value. 第二導電型側クラッド層の厚みは、適宜選択可能であるが、0.05μmから0.3μmが望ましく、0.1μmから0.2μmが最も望ましい。 The thickness of the second-conductivity-type-side cladding layer is a suitably selected, 0.3 [mu] m is preferably from 0.05 .mu.m, and most preferably 0.2μm from 0.1 [mu] m.

第二導電型クラッド層の第二導電型側電極と接触している部分においては、そのキャリア濃度を意図的に高くして、当該電極との接触抵抗を低減することも可能である。 In the portion in contact with the second-conductivity-type-side electrode of the second conductivity type cladding layer, its carrier concentration is intentionally high, it is possible to reduce the contact resistance with the electrode.

第二導電型クラッド層の露出した側壁は、後述する第二導電型側電極との接触を実現した第二電流注入領域を除いて、すべて絶縁層で覆われている構造であることが望ましい。 Exposed sidewall of the second conductivity type cladding layer preferably except second current injection region that achieves contact with the second-conductivity-type-side electrode described later, a structure in which all are covered with an insulating layer.

さらに、第二導電型クラッド層に加えて、第二導電型半導体層として、必要によりさらに異なる層が存在してもよい。 Furthermore, in addition to the second-conductivity-type cladding layer, a second conductivity type semiconductor layer, it may be present more different layers necessary. 例えば、電極との接続部にキャリアの注入を容易にするためのコンタクト層が含まれていてもよい。 For example, it may be included contact layer for facilitating injection of carriers into the connecting portion of the electrode. また、各層を、組成または形成条件等の異なる複数の層に分けて構成してもよい。 Further, each layer may be formed in a plurality of layers having different or the like composition or formation conditions.

尚、本発明の要旨に反しない限り、薄膜結晶層として、必要により上述のカテゴリに入らない層を形成してもよい。 Incidentally, unless contrary to the gist of the present invention, as a thin-film crystal layer, may form a layer which does not enter into the above categories as required.

<第二導電型側電極> <Second-conductivity-type-side electrode>
第二導電型側電極は、第二導電型の窒化物化合物半導体と良好なオーム性接触を実現し、かつ、フリップチップマウントをした際には、良好な発光波長帯域における反射ミラーとなり、また、フリップチップマウントした際に、ハンダ材などによる支持体などとの良好な接着を実現するものである。 The second-conductivity-type-side electrode, realized nitride compound of the second conductivity type and the semiconductor favorable ohmic contact, and, upon flip-chip mounting becomes the reflection mirror in good luminous wavelength band, also, upon flip-chip mounting, and realizes a good adhesion to the support or the like due to a solder material. 本目的のためには、適宜材料選択が可能であり、第二導電型側電極は単一の層であっても、複数の層からなる場合でもかまわない。 For this purpose, a possible suitable material selection, the second-conductivity-type-side electrode may be a single layer, or may even be comprised of a plurality of layers. 一般には、電極に要請される複数の目的を達するために、複数の層構成をとるのが普通である。 Generally, in order to achieve the multiple objectives to be requested to the electrode, it is common to take a plurality of layer structure.

また、第二導電型がp型で第二導電型側クラッド層の第二導電型側電極側がGaNである場合には、第二導電型側電極を構成する材料として、Ni、Pt、Pd、Mo、Auのいずれか、またはそれらの2種以上の元素を含む材料が好ましい。 Further, when the second-conductivity-type-side electrode side of the second-conductivity-type-side cladding layer second conductivity type is p-type is GaN, as the material constituting the second-conductivity-type-side electrode, Ni, Pt, Pd, Mo, either Au, or material preferably comprises two or more elements thereof. この電極は、多層構造であってもよく、少なくとも1層は上記元素を含む材料で形成され、好ましくは各層が上記元素を含み構成成分(種類および/または比率)が異なる材料で構成される。 The electrode may be a multilayer structure, at least one layer formed of a material containing the above element, preferably constructed is of a different material component layers contains the above elements (the type and / or ratio). 電極構成材料は、好ましくは単体金属または合金である。 Electrode constituent material is preferably a simple metal or alloy.

特に好ましい実施形態では、第二導電型側電極のp側クラッド層側の第一層目はNiであり、第二導電型側電極のp側クラッド層側と反対側の表面はAuである。 In a particularly preferred embodiment, the first layer of the p-side cladding layer side of the second-conductivity-type-side electrode is Ni, p-side cladding layer side opposite to the surface of the second-conductivity-type-side electrode is Au. これは、Niの仕事関数の絶対値が大きく、p型材料にとって都合がよく、また、Auは、後述するプロセスダメージに対する耐性、マウントの都合などを考えると最表面の材料として好ましい。 This is the absolute value of the work function of the Ni is large, it is convenient for p-type material, also, Au is resistant to process damage described later, considering the like mount convenient and preferred as the material of the outermost surface.

第二導電型側電極は、第二導電型のキャリアを注入可能であれば、薄膜結晶層のどの層と接してもよく、例えば第二導電型側コンタクト層が設けられるときは、それに接するように形成される。 The second-conductivity-type-side electrode, implanted if the second conductivity type carrier may be in contact with any layer of the thin-film crystal layer, for example, when the second-conductivity-type-side contact layer is provided, so as to be in contact therewith It is formed on.

<第一導電型側電極> <First-conductivity-type-side electrode>
第一導電型側電極は第一導電型の窒化物化合物半導体と良好なオーム性接触を実現し、かつ、フリップチップマウントをした際には、良好な発光波長帯域における反射ミラーとなり、また、フリップチップマウントした際に、ハンダ材等による支持体などとの良好な接着を実現するものであって、本目的のためには、適宜材料選択が可能である。 The first-conductivity-type-side electrode achieves good ohmic contact with the nitride compound semiconductor of the first conductivity type, and, upon flip-chip mounting becomes the reflection mirror in good luminous wavelength band, also flip upon chip mounting, there is to achieve good adhesion to the support or the like by soldering material or the like, for this purpose may be appropriately material selection. 第一導電型側電極は単一の層であっても、複数の層からなる場合でもかまわない。 The first-conductivity-type-side electrode may be a single layer, or may even be comprised of a plurality of layers. 一般には、電極に要請される複数の目的を達するために、複数の層構成をとるのが普通である。 Generally, in order to achieve the multiple objectives to be requested to the electrode, it is common to take a plurality of layer structure.

第一導電型がn型であるとすると、n側電極は、Ti、Al、Ag、Moのいずれか、またはそれらの2種以上の元素を含む材料が好ましい。 When the first conductivity type is n-type, n-side electrode, Ti, Al, Ag, either Mo, or material preferably comprises two or more elements thereof. この電極は、多層構造であってもよく、少なくとも1層は上記元素を含む材料で形成され、好ましくは各層が上記元素を含み構成成分(種類および/または比率)が異なる材料で構成される。 The electrode may be a multilayer structure, at least one layer formed of a material containing the above element, preferably constructed is of a different material component layers contains the above elements (the type and / or ratio). 電極構成材料は、好ましくは単体金属または合金である。 Electrode constituent material is preferably a simple metal or alloy. これらは、これらの金属の仕事関数の絶対値が小さいためである。 These is because the absolute value of the work function of the metal is small. また、n側電極の主たる光取り出し方向の反対側には、Alが露出するのが普通である。 Further, on the opposite side of the main light-extraction direction of n-side electrode, it is common Al is exposed.

本発明においては、第一導電型側電極は第一電流注入領域の大きさよりも大きな面積に形成され、かつ、第一導電型側電極と第二導電型側電極は、空間的に重なりを有さないことが望ましい。 In the present invention, the first-conductivity-type-side electrode is formed in an area larger than the size of the first current injection region and the first-conductivity-type-side electrode and the second-conductivity-type-side electrode have a spatial overlap is not it is desirable. これは、発光素子をハンダなどでフリップチップマウントした際に、支持体などとの十分な密着性を確保するに十分な面積を確保しつつ、第二導電型側電極と第一導電型側電極との間のハンダ材等による意図しない短絡を防止するのに十分な間隔を確保するために重要である。 This, when flip-chip mounting the light-emitting element solder or the like, sufficient while securing a sufficient area to ensure adhesion, the second-conductivity-type-side electrode and first-conductivity-type-side electrode and the like support it is important to ensure a sufficient distance to prevent unintended short circuit due to a solder material or the like between.

ここで、第一導電型側電極が絶縁層に接している部分の幅の中で、最も狭い部分の幅は15μm以上であることが望ましい。 Here, it is desirable that the first-conductivity-type-side electrode in the width of the portion in contact with the insulating layer, the width of the narrowest portion is 15μm or more. これはフォトリソグラフィー工程とリフトオフ法によって形成することが好ましい第一導電型側電極の形成プロセスにおけるマージンが必要であるからである。 This is because it is necessary margin in the process of forming photolithographic and is preferably formed by a lift-off method first-conductivity-type-side electrode.

第一導電型側電極は、第一導電型のキャリアを注入可能であれば、薄膜結晶層のどの層と接してもよく、例えば第一導電型側コンタクト層が設けられるときは、それに接するように形成される。 The first-conductivity-type-side electrode, implanted if the first conductive carrier, when may be in contact with any layer of the thin-film crystal layer, for example, the first-conductivity-type-side contact layer is provided, so as to be in contact therewith It is formed on.

<絶縁層> <Insulating layer>
絶縁層30は、フリップチップマウントを実施した際に、マウント用のハンダ、導電性ペースト材等が「第二導電型側電極と第一導電型側電極の間」、「活性層構造などの薄膜結晶層の側壁」に回りこんで、意図しない短絡が発生しないようにするためのものである。 Insulating layer 30, when carrying out the flip-chip mounting, "between the second-conductivity-type-side electrode and first-conductivity-type-side electrode" solder for mounting, conductive paste material or the like, a thin film such as the "active layer structure crowded around the sidewall of the crystal layer "is intended to prevent unintentional shorting does not occur. 構造および形状については前述したとおりである。 It is as described above for the structure and shape.

絶縁層は、電気的に絶縁が確保できる材料であれば、材料は適宜選択することができる。 Insulating layer, if electrical insulation can be secured material, the material can be appropriately selected. 例えば、単層の酸化物、窒化物、フッ化物等が好ましく、具体的には、SiO 、AlO 、TiO 、TaO 、HfO 、ZrO 、SiN 、AlN 、AlF 、BaF 、CaF 、SrF 、MgF 等から選ばれることが好ましい。 For example, an oxide of a single layer, a nitride, and the like are preferred fluoride, specifically, SiO x, AlO x, TiO x, TaO x, HfO x, ZrO x, SiN x, AlN x, AlF x, BaF x, CaF x, SrF x, is preferably selected from MgF x or the like. これらは、長期に渡って安定に絶縁性を確保できる。 It can ensure stable insulating over time.

一方、絶縁層30を絶縁物の多層膜とすることも可能である。 On the other hand, it is also possible to make the insulating layer 30 and the multilayer film of the insulator. これは、誘電体多層膜となるので、絶縁層内の誘電体の屈折率を適宜調整することによって、発光素子内で発生した光に対して光学的に比較的高い反射率を有するいわゆる高反射コーティングの機能もあわせて発現させることが可能である。 This is because the dielectric multilayer film, by appropriately adjusting the refractive index of the dielectric in the insulating layer, the so-called highly reflective with a relatively high reflectance optically to light generated in the light emitting element coating functions also can be expressed together. たとえば、素子の発光波長の中心値がλであった場合には、SiO とTiO をそれぞれ光学厚みでλ/4n(ここでnは波長λにおけるそれぞれの材料の屈折率)に積層することなどで高い反射特性を実現することが可能である。 For example, if the center value of the emission wavelength of the device was lambda is stacking a SiO x and TiO x, respectively in optical thickness lambda / 4n (refractive index of each material in, where n is the wavelength lambda) it is possible to achieve a high reflection characteristic and the like. このようにすると、素子をフリップチップボンドした際には、主たる取り出し方向側への光の取り出し効率を上げることが可能となり素子の高出力化、高効率化の観点とハンダ材等による意図しない短絡等を防止することが両立できることとなり非常に望ましい。 In this way, upon flip-chip bonding the device, higher output of the device it is possible to increase the light extraction efficiency of the main extraction direction side, unintended short circuit due to the high efficiency point of view and the solder material or the like highly desirable it will be compatible be prevented like.

具体的には、第一導電型クラッド層を含む第一導電型半導体層側からバッファ層へ垂直入射する当該発光素子の発光波長の光がバッファ層で反射される反射率をR2で表し、絶縁層に第二導電型クラッド層を含む第二導電型半導体層側から垂直入射する当該発光素子の発光波長の光が、絶縁層で反射される反射率をR12、絶縁層に第一導電型クラッド層を含む第一導電型半導体層側から垂直入射する当該発光素子の発光波長の光が、絶縁層で反射される反射率をR11、絶縁層に量子井戸層を含む活性層構造側から垂直入射する当該発光素子の発光波長の光が、絶縁層で反射される反射率をR1qでそれぞれ表したとき、 Specifically, it represents the reflectance of light of the emission wavelength of the light emitting element from the first conductivity type semiconductor layer side to the normal incidence to the buffer layer comprising a first conductivity type cladding layer is reflected by the buffer layer in R2, insulating the light emission wavelength of the light emitting element, a reflectance which is reflected by the insulating layer R12 to vertically incident from the second conductive type semiconductor layer side containing the second-conductivity-type cladding layer to layer, the first-conductivity-type cladding in an insulating layer light emission wavelength of the light-emitting element for vertically incident from the first conductivity type semiconductor layer side containing layer, the reflectance being reflected by the insulating layer R11, the normal incidence from the active layer structure side containing a quantum well layer to the insulating layer when the light emission wavelength of the light emitting element, representing respectively a reflectance that is reflected by the insulating layer in R1q that,
(式1) R2<R12 (Equation 1) R2 <R12
(式2) R2<R11 (Equation 2) R2 <R11
(式3) R2<R1q (Equation 3) R2 <R1q
の少なくとも1つの条件、特に式1〜3のすべての条件を満たすように、絶縁層が構成されることが好ましい。 At least one condition, particularly to meet all the conditions of the formulas 1 to 3, it is preferable that the insulating layer is configured.

これらは、誘電体多層膜で形成された絶縁層が光学的な反射ミラーとして効率よく機能するために望ましい範囲である。 These are desirable ranges for the insulating layer formed of a dielectric multilayer film functions effectively as an optical reflection mirror. また、その材料の安定性、屈折率の範囲から考えて、誘電体膜中に、フッ化物が含まれることは望ましく、かつ、具体的にはAlF 、BaF 、CaF 、SrF 、MgF のいずれかが含まれることが望ましい。 Moreover, the stability of the material, given the range of the refractive index, in the dielectric film, preferably that contains fluoride, and, specifically AlF x, BaF x, CaF x , SrF x, MgF it is desirable to include one of x.

<支持体> <Support>
支持体40は、基板剥離の際の薄膜結晶層の支持体としての役割を果たせることが必須であるが、さらに、本支持体は、素子完成後の電流導入と放熱の機能をあわせ持つことも非常に望ましい。 Support 40, it is essential to play a role as a support for the thin-film crystal layer during substrate peeling, further, the support also have the functions of heat radiation and electric feed after element completion very desirable. この観点で、支持体の母材は、金属、AlN、SiC、ダイヤモンド、BNおよびCuWからなる群より選ばれることが望ましい。 In this regard, the base material of the support is a metal, AlN, SiC, diamond, be selected from the group consisting of BN and CuW desirable. これら材料は、放熱性に優れ、高出力の発光素子に不可避である発熱の問題を効率よく抑制できる点で好ましい。 These materials are excellent in heat radiation property is preferable in that the problem of heat generation which is inevitable in the light-emitting element with high output can be efficiently suppressed. またAl 、Si、ガラス等も安価であって支持体として利用範囲が広く好ましい。 The Al 2 O 3, Si, utilization range as support glass even inexpensive wide preferred. また、後述する基板除去時にレーザ照射によって薄膜結晶層の一部を金属Gaと窒素に分解した際には、金属Gaを除去する際にウェットエッチングを実施する事が望ましいが、この際も、支持体はエッチングされない材質であることが望ましい。 Further, when a part of the thin-film crystal layer by laser irradiation at the substrate removal described later decomposed into metal Ga and nitrogen, but it is desirable to perform wet etching in removing the metal Ga, also in this case, the support it is desirable body is a material that is not etched. 尚、支持体の母材を金属から選択する際には、その周りを耐エッチング性のある誘電体等で覆う事が望ましい。 Incidentally, when selecting the base material of the support from metals, it is desirable to cover the periphery thereof with a dielectric such as a etching resistance. 金属の母材としては、発光素子の発光波長における反射率の高い材料が望ましく、Al、Ag等が望ましい。 As the base material of the metal material having a high reflectivity at the emission wavelength of the light emitting element is desired, Al, Ag or the like is desirable. また、誘電体等で覆う際には、各種CVD法で形成したSiNx、SiO 等が望ましい。 Further, when covered with a dielectric or the like, SiNx formed by various CVD methods, SiO 2 or the like is desirable.

支持体は、さらに素子完成後の電流導入と放熱の機能をあわせ持つとの観点では、母材の上に、電流導入用の電極配線を有することが望ましく、また、この電極配線上で装置を搭載する部分には、適宜装置と支持体の接合用の接着層を有することが望ましい。 Support in yet standpoint of having both the function of heat dissipation and current introduced after elements completed on the base material, it is desirable to have an electrode wiring for current delivery, also, a device on the electrode wiring the portion to be mounted, it is desirable to have an adhesive layer for bonding the appropriate device and the support. ここで、接着層は、Agを含んだペースト、金属バンプ等を使用することも可能ではあるが、金属ハンダで構成されていることが、放熱性の観点で非常に望ましい。 Here, the adhesive layer paste including Ag, although it is possible to use a metal bump or the like, to be composed of a metal solder, highly desirable in terms of heat dissipation. 金属ハンダはAgを含んだペースト材、金属バンプなどと比較して圧倒的に放熱性に優れたフリップチップマウントが実現可能である。 Metal solder paste material containing Ag, a metal bump such as compared to the flip chip mounting with excellent overwhelmingly heat dissipation can be realized. ここで、金属ハンダとしては、In、InAg、InSn、SnAg、PbSn、AuSn、AuGeおよびAuSi等を挙げることができる。 Here, the metal solder can be cited In, InAg, InSn, SnAg, PbSn, AuSn, a AuGe and AuSi, and the like. 特に、AuSn、AuSi、AuGe等の高融点ハンダがより望ましい。 In particular, AuSn, AuSi, refractory solder AuGe etc. more desirable. これは、発光素子を超高出力動作させるために大電流を注入すると、素子近傍の温度が200℃程度に上昇するためであって、ハンダ材の融点として駆動時の素子温度よりも高い融点を有する金属ハンダがより好ましい。 This is because when injecting large current light-emitting element in order to super high output operation, be for the temperature of the device near rises to about 200 ° C., a melting point higher than the element temperature during driving as the melting point of the solder material metal solder having more preferable. また、場合によっては、フリップチップマウント時の素子の段差を打ち消すために、バンプを用い、さらに、金属ハンダ材でその周りを埋めながら接合する事も望ましい。 In some cases, in order to cancel the level difference of the element in a flip chip mounting using a bump, further, it is also desirable to bond while filling the surroundings with a metal solder material.

また、通常、後述するように支持体を分割して素子分離を行うため、完成した発光素子では、支持体40の周辺には、金属配線が存在しない分離領域が存在することが好ましい。 Moreover, usually, for performing the divided element isolation support as described later, in the finished light emitting element, the periphery of the support 40, it is preferred that there is separation region where the metal wiring is not present. 図5に示すように、金属配線が存在しない領域の幅をL WSPT2 (図5では、左側をL WSPT2(left) 、右側をL WSPT2(right)で表している。)とすると、L WSPT2は、完成した素子においては、0より大きければよいが、以下のとおり分離工程においていかなる手法を用いるかによって好ましい範囲は異なる。 As shown in FIG. 5, (in FIG. 5, the left side L WSPT2 (left), the right and L WSPT2 (representing at. Right).) The width of the region where the metal wiring is not present L WSPT2 When, L WSPT2 is , in the finished device, which may be greater than 0, different preferred ranges depending using any technique in the following as the separation step.

スクライビングによって分離する際には、通常は10μm以上、好ましくは15μm以上である。 When separated by scribing, usually 10μm or more, preferably 15μm or more. したがって分離領域47としては2L WSPT2を30μm以上とする事が好ましい。 Thus it is preferably not less than 30μm and 2L WSPT2 as separation region 47. また、大きすぎても無駄であるので、2L WSPT2は、通常は、300μm以下、好ましくは、200μm以下である。 Further, since too large a waste, 2L WSPT2 is usually, 300 [mu] m or less, preferably 200μm or less.

また、ダイシングによって分離する際には、L WSPT2は、通常は100μm以上、好ましくは500μm以上である。 Further, when separating by dicing, L WSPT2 is usually 100μm or more, preferably 500μm or more. したがって分離領域47としては2L WSPT2を1000μm以上とする事が好ましい。 Thus it is preferably not less than 1000μm a 2L WSPT2 as separation region 47. また、大きすぎても無駄であるので、2L WSPT2は、通常は、2000μm以下、好ましくは、1500μm以下である。 Further, since it is no use too large, 2L WSPT2 is usually, 2000 .mu.m or less, preferably not more than 1500 .mu.m.

尚、支持体を分割しない実施形態も可能であり、例えば複数個の発光素子を1つの支持体に搭載することもできる。 Note that embodiments that do not divide the supporting body are possible, it is also possible to mount for instance a plurality of light emitting elements in a single support. 支持体上の金属配線を自在に変化させることで、1つの支持体上の各発光素子を並列接続にも、直列接続にも、あるいはこれらを混在させることも可能である。 By causing the metal wiring on the support freely changed, also connected in parallel each of the light-emitting elements on one support, in series connection, or it is also possible to mix them.

〔製造方法〕 〔Production method〕
次に、本発明の半導体発光素子の製造方法について説明する。 Next, a method for manufacturing the semiconductor light-emitting device of the present invention.

<第1の態様の発光素子の製造方法> <Method of manufacturing a light emitting device of the first embodiment>
製造方法の1例では、図7に示すように、まず基板21を用意し、その表面にバッファ層22、第一導電型クラッド層24、活性層構造25および第二導電型クラッド層26を薄膜結晶成長により順次成膜する。 In one example of the manufacturing method, as shown in FIG. 7, first providing a substrate 21, a buffer layer 22 on the surface, the first-conductivity-type cladding layer 24, an active layer structure 25 and the second-conductivity-type cladding layer 26 thin successively formed by crystal growth. これらの薄膜結晶層の形成には、MOCVD法が望ましく用いられる。 The formation of these thin-film crystal layers, MOCVD method is used preferably. しかし、MBE法、PLD法、PED法、VPE法、LPE法なども全部の薄膜結晶層、あるいは一部の薄膜結晶層を形成するために用いることが可能である。 However, MBE method, PLD method, PED method, VPE method, also all of the thin-film crystal layer such as LPE method, or can be used to form part of the thin-film crystal layer. これらの層構成は、素子の目的等に合わせて適宜変更が可能である。 These layer structure can be appropriately changed in accordance with the purpose and the like of the element. また、薄膜結晶層の形成後には、各種の処理を実施してもかまわない。 Further, after formation of the thin-film crystal layer, it may be carried out various processes. なお、本明細書では、薄膜結晶層の成長後の熱処理等も含めて、「薄膜結晶成長」と記載している。 In this specification, heat treatment or the like after the growth of the thin-film crystal layers it is included, and described as "thin-film crystal growth".

薄膜結晶層成長の後、本発明において図1A〜図2に示された形状を実現するためには、図7に示すように、第二導電型側電極27を形成することが好ましい。 After the thin-film crystal layer growth, in order to realize the present invention shown in FIG 1A~ Figure 2 shape, as shown in FIG. 7, it is preferable to form the second-conductivity-type-side electrode 27. 即ち、予定されている第二電流注入領域35に対する第二導電型側電極27の形成が、絶縁層30の形成よりも、また、第一電流注入領域36の形成よりも、さらには、第一導電型側電極28の形成よりも、早く実施されることが望ましい。 That is, formation of the second-conductivity-type-side electrode 27 for the second current injection region 35 being planned, than the formation of the insulating layer 30, also over the formation of the first current injection region 36, furthermore, the first than the formation of conductivity-type-side electrode 28, it is desirable that the implementation earlier. これは、望ましい実施形態として第二導電型がp型である場合において、表面に露出しているp型クラッド層の表面に対して各種プロセスを経た後にp側電極を形成すると、GaN系材料では比較的活性化率の劣るp−GaNクラッド層中の正孔濃度をプロセスダメージによって低下させてしまうからである。 This is because, in case the second conductivity type as a desirable embodiment is a p-type, forming a p-side electrode after passing through various processes with respect to the surface of the p-type cladding layer exposed to the surface, the GaN-based material because thus reducing the hole concentration of the p-GaN cladding layer with inferior relatively activation rate by process damage. たとえばp−CVDによる絶縁層の形成工程を第二導電型側電極の形成より前に実施すれば、その表面にプラズマダメージが残存してしまう。 For example, if performing the step of forming the insulating layer by p-CVD before the formation of the second-conductivity-type-side electrode, plasma damage will remain on the surface. このため、本発明では薄膜結晶成長の後には第二導電型側電極の形成が他のプロセス工程(たとえば後述する第一エッチング工程、第二エッチング工程、あるいは絶縁層形成工程、第二導電型側電極露出部分形成工程、第一電流注入領域形成工程や第一導電型側電極形成工程など)よりも先に実施されることが望ましい。 Therefore, the first etching step of forming the second-conductivity-type-side electrode described later other process steps (for example, after the thin-film crystal growth in the present invention, the second etching step or the insulating layer forming step, the second-conductivity-type-side electrode exposed portion forming step, to be performed before the first such first current injection region forming step and the first-conductivity-type-side electrode formation step) desirable.

また、本発明においては、第二導電型がp型である場合には、前述のとおり、第二導電型側電極の表面がAuである場合が代表的な例として想定されるが、露出面がAuなどの比較的安定な金属である場合には、その後のプロセスを経ても、プロセスダメージを受ける可能性が低い。 In the present invention, when the second conductivity type is p-type, as described above, but when the surface of the second-conductivity-type-side electrode is Au is assumed as a typical example, the exposed surface There when a relatively stable metal such as Au, even through the subsequent processes are less susceptible to process damage. この観点からも本発明では薄膜結晶成長の後には第二導電型側電極の形成が他のプロセス工程よりも先に実施されることが望ましい。 The viewpoint from after the thin-film crystal growth in the present invention is desirably formed of a second-conductivity-type-side electrode is conducted before any other process step.

なお、本発明では、第二導電型側電極が形成される層が、第二導電型コンタクト層である場合にも同様に、第二導電型半導体層に対してのプロセスダメージを低減することができる。 In the present invention, the layer is the second-conductivity-type-side electrode are formed, similarly to the case of the second-conductivity-type contact layer, it is possible to reduce the process damage to the second conductive type semiconductor layer it can.

第二導電型側電極27の形成には、スパッタ、真空蒸着、メッキ等種々の成膜技術を適応可能であり、所望の形状とするためには、フォトリソグラフィー技術を用いたリフトオフ法や、メタルマスク等を用いた場所選択的な蒸着等を適宜使用可能である。 The formation of the second-conductivity-type-side electrode 27, a sputtering, vacuum deposition, adaptable to various film-forming techniques such as plating, to the desired shape, a lift-off method or using a photolithography technique, metal It can be appropriately used where selective deposition or the like using such a mask.

第二導電型側電極27を形成した後、図8に示すように、第一導電型クラッド層24の一部を露出させる。 After forming the second-conductivity-type-side electrode 27, as shown in FIG. 8, to expose a portion of the first-conductivity-type cladding layer 24. この工程は、第二導電型クラッド層26、活性層構造25、さらには第一導電型クラッド層24の一部をエッチングにより除去することが好ましい(第一エッチング工程)。 This step is the second-conductivity-type cladding layer 26, the active layer structure 25, and it is more preferable to remove by etching a part of the first-conductivity-type cladding layer 24 (first etching step). 第一エッチング工程においては、後述する第一導電型側電極が第一導電型のキャリアを注入する半導体層を露出することが目的であるので、薄膜結晶層に他の層、たとえば、クラッド層が2層からなる場合や、あるいはコンタクト層がある場合には、その層を含んでエッチングしてもかまわない。 In the first etching step, since it possible to expose the semiconductor layer on which the first-conductivity-type-side electrode for injecting first conductive carrier, which will be described later is the object, another layer thin-film crystal layer, for example, the cladding layer or when two layers, or if there is a contact layer may be etched include the layer.

第一エッチング工程では、エッチング精度があまり要求されないので、SiN のような窒化物やSiO 等の酸化物をエッチングマスクとしてCl 等を用いたプラズマエッチング法による公知のドライエッチングを使用することができる。 In the first etching step, since the etching accuracy not much required, the use of known dry etch of nitride or oxide such as SiO x such as SiN x by plasma etching method using Cl 2 or the like as an etching mask can. しかし、後述する第二エッチング工程で詳細に説明するような金属フッ化物マスクを用いたドライエッチングを実施することも望ましい。 However, it is also desirable to carry out dry etching using a metal fluoride mask as described in detail in the second etching step described below. 特に、SrF 、AlF 、MgF 、BaF 、CaF およびそれらの組み合わせからなる群より選ばれる金属フッ化物層を含むエッチングマスクを用いて、Cl 、SiCl 、BCl 、SiCl 等のガスを用いたプラズマ励起ドライエッチングによりエッチングを行うことが好ましい。 In particular, SrF 2, AlF 3, using an etching mask comprising MgF 2, BaF 2, CaF 2 and a metal-fluoride layer selected from the group consisting of, Cl 2, SiCl 4, BCl 3, SiCl 4 , etc. it is preferable to perform the etching by plasma excited dry etching using a gas. さらに、ドライエッチングの方法としては、高密度プラズマを生成可能なICP型のドライエッチングが最適である。 Further, as a method of dry etching, it is optimal dry etching capable of generating ICP type high-density plasma.

ここで第二導電型側電極27はプラズマCVD等によって形成されるSiN マスクの形成履歴、あるいは第一エッチング工程後に実施される該SiN マスク除去工程を履歴するが、Auなどの安定な金属が表面に形成されている場合には、第二導電型側電極が受けるプロセスダメージは少なくなる。 Wherein the second-conductivity-type-side electrode 27 is history the SiN x mask removal step carried out after SiN x mask formed history or the first etching step, which is formed by plasma CVD or the like, but stable metal such as Au There if it is formed on the surface, the process damage the less the second-conductivity-type-side electrode receiving.

次に図9に示すように、装置間分離溝13を、第二エッチング工程により形成する。 Next, as shown in FIG. 9, the inter-device isolation trench 13 is formed by a second etching step. 本発明では、装置間分離溝は、少なくとも第一導電型クラッド層を分断して形成されていることが必要であり、この実施形態では、装置間分離溝13が基板21に到達するように形成される。 In the present invention, the inter-device separation groove is required to be formed by cutting at least a first-conductivity-type cladding layer, formed as in this embodiment, is the inter-device separation grooves 13 reach the substrate 21 It is. この場合には、装置を分離するために、スクライブ、ブレーキング等の工程において、薄膜結晶層が形成されている側からダイヤモンドスクライブを実施した際にも、サファイア基板上のGaN系材料の剥離を抑制することが可能である。 In this case, in order to separate the device, scribing, in a process such as braking, even when carrying out the diamond scribing from the side where the thin-film crystal layer is formed, the separation of the GaN-based material on a sapphire substrate it is possible to suppress. またレーザスクライブを実施した場合にも、薄膜結晶層にダメージが入らない利点がある。 Further, even when carrying out the laser scribing, there is an advantage that does not enter the damage to the thin-film crystal layer. さらに、サファイア基板(GaN等の他の基板でも同じ)の一部までエッチングして装置間分離溝を形成することも同様に好ましい。 Furthermore, it is likewise preferred to form a partially etched to inter-device isolation groove to the sapphire substrate (same for other substrates such as GaN).

一方、装置間分離溝が、基板に達していない形態も好ましい形態である。 On the other hand, the inter-device separation grooves, the form does not reach the substrate is also preferable. 装置間分離溝が、バッファ層の途中まで形成されていれば、第一導電型クラッド層の側壁に絶縁層を形成することができて、ハンダ等の回りこみに対して絶縁性を保つことができる(発光素子完成後の形態は、図2を参照。)。 Inter-device isolation trench, be formed to the middle of the buffer layer, and it is possible to form the insulating layer on the sidewall of the first conductivity type cladding layer, to keep the insulation against wraparound such as solder possible (in the form of post-emitting element completion, see Figure 2.). この場合、溝底面が、バッファ層を合わせた層の途中に形成され、これが発光素子の端において端部段差面になる。 In this case, the groove bottom is formed in the middle layer of the combined buffer layer, which is an end portion stepped surface at the end of the light emitting element. 溝底面は、エッチングで得られる程度の凹凸を含む面である。 The groove bottom surface is a surface that includes irregularities degree obtained by etching. 尚、溝底面は、素子分離の際にスクライブ等の処理を受けるため、素子分離後の端部段差面は、面としての平面性および層方向との平行性については高くない場合が多い。 The groove bottom surface, for receiving the processing of the scribe, etc. during the isolation, the end step face after element separation is often not high for parallelism between the planarity and the layer direction of the surface. また、絶縁層で被覆されずに側壁から露出する層は、高い絶縁性を有することが好ましい。 The layer exposed from the sidewall without being covered with an insulating layer preferably has a high insulating property. また、絶縁層で被覆されずに側壁から露出する層は、高い絶縁性を有することが好ましい。 The layer exposed from the sidewall without being covered with an insulating layer preferably has a high insulating property.

第二エッチング工程は、第一エッチング工程と比較して、さらに深くGaN系材料をエッチングすることが必要となる。 The second etching step, as compared with the first etching step, it is necessary to more deeply etched GaN-based material. 一般に、第一エッチング工程によってエッチングされる層の総和は、0.5μm程度が普通であるが、第二エッチング工程においては、第一導電型クラッド層24のすべてと、バッファ層22の少なくとも一部、場合によっては全部をエッチングすることが必要なことから、3〜7μmとなることがあり、場合によっては、3〜10μmの範囲、さらには10μmを越えることもある。 In general, the sum of the layer to be etched by the first etching step is about 0.5μm is common, in the second etching step, all of the first-conductivity-type cladding layer 24, at least a portion of the buffer layer 22 since that need to be etched all in some cases, it may be 3 to 7 [mu] m, in some cases, the range of 3 to 10 [mu] m, and occasionally exceed 10 [mu] m.

一般に、金属マスク、SiN 等の窒化物マスク、SiO 等の酸化物マスク等は、Cl 系プラズマに対するエッチング耐性を示すGaN系材料に対する選択比は5程度であって、膜厚の厚いGaN系材料をエッチングする必要のある第二エッチング工程を実施するには、比較的厚めのSiN 膜が必要となってしまう。 Generally, a metal mask, a nitride mask such as SiN x, oxide mask such as SiO x, the selection ratio to a GaN material showing an etching resistance to Cl 2 based plasma is of the order of 5, a large thickness GaN in conducting the second etching step with the system material must be etched, it becomes necessary relatively thick the SiN x film. たとえば第二ドライエッチング工程で10μmのGaN系材料をエッチングする最には、2μmを越えるSiN マスクが必要となってしまう。 For example the outermost To etch the GaN-based material 10μm in the second dry etching step, becomes necessary SiN x mask exceeds 2 [mu] m. しかし、この程度の厚みのSiN マスクになると、ドライエッチング実施中にSiN マスクもエッチングされてしまい、その縦方向の厚みのみではなく水平方向の形状も変ってしまい、所望のGaN系材料部分のみを選択的にエッチングすることができなくなってしまう。 However, at the SiN x mask for this degree of thickness, SiN x mask may cause etched, it alters also horizontal shape not only the thickness of the longitudinal, desired GaN material part during implementation dry etching only selectively so that it becomes impossible to etch.

そこで、第二エッチング工程において装置間分離溝を形成する際には、金属フッ化物層を含むマスクを用いたドライエッチングが好ましい。 Therefore, when forming a device separation groove in the second etching step, dry etching is preferred using a mask including a metal-fluoride layer. 金属フッ化物層を構成する材料は、ドライエッチング耐性とウェットエッチング性のバランスを考慮すると、MgF 、CaF 、SrF 、BaF 、AlF が好ましく、この中でもSrF が最も好ましい。 The material constituting the metal-fluoride layer, considering the balance between dry etching tolerance and wet-etching properties, preferably MgF 2, CaF 2, SrF 2 , BaF 2, AlF 3, SrF 2 and most preferred among this.

金属フッ化物膜は、第一、第二エッチング工程で行うドライエッチングに対しては十分な耐性があり、一方でパターニングのためのエッチング(好ましくはウェットエッチング)に対しては、容易にエッチング可能でかつパターニング形状、特に側壁部分の直線性の良いものが求められる。 Metal fluoride film, first, with respect to the dry etching performed in the second etching step have sufficient resistance, on the other hand with respect to the etching (preferably wet etching) for patterning, the readily etchable a and patterning shape, is obtained particularly good linearity of the side wall portion. 金属フッ化物層の成膜温度を150℃以上にすることで、下地との密着性に優れ、緻密な膜が形成され、同時にエッチングによってパターニングした後に、マスク側壁の直線性にも優れている。 By the deposition temperature of a metal-fluoride layer over 0.99 ° C., excellent adhesion to the underlying dense film is formed, after patterning simultaneously by etching, is excellent in the linearity of the mask sidewall. 成膜温度は、好ましくは250℃以上、さらに好ましくは300℃以上、最も好ましくは350℃以上である。 Deposition temperature is preferably 250 ° C. or higher, more preferably 300 ° C. or higher, most preferably 350 ° C. or higher. 特に350℃以上で成膜された金属フッ化物層は、あらゆる下地との密着性に優れ、かつ、緻密な膜となり、高いドライエッチング耐性を示しつつ、パターニング形状についても、側壁部分の直線性に非常に優れ、開口部の幅の制御性も確保されるようになり、エッチングマスクとして最も好ましい。 Especially metal fluoride layer deposited at 350 ° C. or higher, excellent adhesion to the any underlying and becomes a dense film, while exhibiting high dry etching resistance, for the patterned shape, the linearity of the side wall portions very good control of the width of the opening becomes to be secured, the most preferable as an etching mask.

このように、下地との密着性に優れ、かつ、緻密な膜となり、高いドライエッチング耐性を示しつつ、パターニング形状についても、側壁部分の直線性と開口部の幅の制御性に非常に優れたエッチングマスクとするためには、高温で成膜することが好ましいが、一方、成膜温度が高すぎると、金属フッ化物をパターニングする際に好ましく実施される塩酸等に対するウェットエッチングに対する耐性が必要以上になり、その除去が容易でなくなる。 Thus, excellent adhesion to the underlying and becomes a dense film, while exhibiting high dry etching resistance, for the patterned shape, very good controllability of the width of the linearity and the opening of the side wall portions to the etching mask is preferably formed by a high temperature, whereas, when the deposition temperature is too high, resistance or need for wet etching of the hydrochloride is preferably carried out in patterning a metal fluoride, etc. It becomes, its removal is not easy. 特に、SrF 等のマスクは半導体層のドライエッチング時に塩素等のプラズマにさらされると、その後に実施するマスク層の除去時のエッチングレートが、塩素等のプラズマにさらされる前に比較して低下する傾向を有している。 In particular, the mask such as SrF 2 is exposed to plasma such as chlorine during dry etching of the semiconductor layer, the etching rate at the time of removal of the mask layer to be carried out subsequently is reduced in comparison with that before exposure to plasma such as chlorine It has a tendency to. このため、金属フッ化物の過剰な高温での成膜はそのパターニングと最終除去の観点から好ましくない。 Therefore, the formation of an excess of hot metal fluoride is not preferable from the viewpoint of its patterning and final removal.

まず半導体層のドライエッチング時のプラズマにさらされる前の金属フッ化物にあっては、低温成膜した層ほど塩酸等のエッチャントに対するエッチングレートが大きくエッチングが速く進行し、成膜温度を高くするほどエッチングレートが低下し、エッチングの進行が遅くなる。 Is a first to a metal fluoride before being exposed to plasma during dry etching of the semiconductor layer, the etching rate is large etching proceeds faster relative to the etchant such as hydrochloric acid as the layer formed by low temperature deposition, the higher the deposition temperature the etching rate is lowered, the progress of the etching is slow. 成膜温度が300℃以上になると、成膜温度が250℃程度の膜よりエッチングレートの低下が目立ってくるが、350℃から450℃程度では、非常に都合の良いエッチング速度の範囲にある。 The film formation temperature is above 300 ° C., although the deposition temperature is conspicuous decrease in the etching rate than the film of about 250 ° C., at about 450 ° C. from 350 ° C., in a very good etching rate range convenient. しかし、成膜温度が480℃を超えるとエッチング速度の絶対値が必要以上に小さくなり、当該金属フッ化物のパターニングに過剰な時間を費やすこととなり、また、レジストマスク層等が剥離しない条件でのパターニングが困難になる事もある。 However, the absolute value of the etching rate when the film forming temperature exceeds 480 ° C. is smaller than necessary, it is possible to spend excessive time patterning of the metal fluoride, and a resist mask layer and the like in conditions that do not peel patterning there also be difficult. さらに、半導体層のドライエッチング時のプラズマにさらされた後の金属フッ化物にあっては、除去時の塩酸等に対するウエットエッチングレートは低下する性質があり、過剰な高温成長は金属フッ化物の除去を困難にしてしまう。 Furthermore, in a metal fluoride after being exposed to plasma during dry etching of the semiconductor layer, a wet etching rate for the hydrochloric acid or the like upon removal has the property to decrease the excess high temperature growth is removal of the metal fluoride It would make it difficult.

このような観点から、金属フッ化物層の成膜温度は、好ましくは480℃以下であり、さらに好ましくは470℃以下、特に好ましくは460℃以下である。 From such a viewpoint, a deposition temperature of a metal-fluoride layer is preferably 480 ° C. or less, more preferably 470 ° C., particularly preferably at most 460 ° C..

このようなことに配慮してパターニングされたマスク(金属フッ化物層が表面層になるようにSiN 、SiO などと積層されていてよい)を用いて、ドライエッチングを行う。 Using such that in consideration of the patterned mask (SiN as metal-fluoride layer becomes a surface layer x, may be laminated to as SiO 2), dry etching is performed. ドライエッチングのガス種としては、Cl 、BCl 、SiCl 、CCl およびこれらの組み合わせから選ばれるものが望ましい。 The gas species for dry etching, Cl 2, BCl 3, SiCl 4, CCl 4 and chosen it is desirable combinations thereof. ドライエッチングの際に、SrF マスクのGaN系材料に対する選択比は100を越えるため、厚膜GaN系材料のエッチングが容易に、かつ、高精度に行うことができる。 During dry etching, since exceeding 100 selectivity to GaN-based material of SrF 2 mask, it is easily etched thick film GaN-based material, and can be performed with high accuracy. さらに、ドライエッチングの方法としては、高密度プラズマを生成可能なICP型のドライエッチングが最適である。 Further, as a method of dry etching, it is optimal dry etching capable of generating ICP type high-density plasma.

エッチング後に、不要となった金属フッ化物層のマスクを、塩酸等のエッチャントで除去する際に、金属フッ化物マスクの下に酸に弱い材料が存在する場合、例えば電極材料が酸に弱い場合には、金属フッ化物層が表面層になるようにしてSiN 、SiO などとの積層マスクとしてもよい。 After etching, the mask no longer needed metal fluoride layer, when removing an etchant such as hydrochloric acid, if there is a material susceptible to an acid under the metal fluoride mask, for example, when the electrode material is weak to the acid is, SiN x as the metal fluoride layer becomes a surface layer, or a stacked mask and the like SiO 2. この場合、SiN 、SiO 等は、金属フッ化物マスク層の下部の全体に存在していてもよいし、または例えば図19に示すように、SiN 、SiO 等マスク51は、金属フッ化物マスク層52の下部の全体に存在していなくても、少なくとも酸に弱い材料上に形成されていればよい。 In this case, SiN x, the SiO 2 and the like, may be present in the entire lower portion of the metal fluoride mask layer, or for example, as shown in FIG. 19, SiN x, SiO 2 or the like mask 51, a metal fluoride not be present in the entire lower portion of the product mask layer 52, it may be formed on the material susceptible to the least acid.

このような第二エッチング工程により、図9に示すように、装置間分離溝13が形成される。 Such second etching step, as shown in FIG. 9, the inter-device isolation grooves 13 are formed.

なお、第一エッチング工程と第二エッチング工程は、どちらの工程を先に実施しても、後に実施してもかまわない。 Incidentally, the first etching step and the second etching step, be carried out either process above, it may be performed after. また、プロセスを簡略にするため、第一エッチング工程を先に実施し、その際のエッチングマスクを除去しないで、第二エッチング工程を実施することも好ましい。 Further, in order to simplify the process, the first etching step carried out previously, without removing the etching mask at that time it is also preferable to carry out the second etching step. 図19に示すように、まずSiN 、SiO 等の酸に強い材料(好ましくはSiN )により第一エッチングマスク51を形成し、第一導電型クラッド層24が現れるようにエッチングし、マスク51を除去しないで、金属フッ化物層による第二エッチングマスク52を形成する。 As shown in FIG. 19, first SiN x, (preferably SiN x) strong material to an acid such as SiO 2 to form a first etching mask 51 by, etched such that the first conductivity type cladding layer 24 appears, the mask without removing the 51 to form a second etching mask 52 by the metal fluoride layer. そして、第二エッチング工程を実施した後、マスク52を酸により除去し、その後、マスク51を適宜除去することが好ましい。 Then, after performing the second etching step, removing the mask 52 by an acid, then it is preferable to appropriately removing the mask 51.

形成される装置間分離溝間の最も狭い部分の幅を2L WSPT1とすると、L WSPT1はブレーキングによって素子分離を行う際には、20μm以上、例えば30μm以上であることが望ましい。 When the width of the narrowest portion between the formed are inter-device isolation trench and 2L WSPT1, L WSPT1 is when performing element isolation by breaking, it is desirable 20μm or more, for example, 30μm or more. また、ダイシング等によって実施する際には、L WSPT1は300μm以上であることが望ましい。 Further, when performed by dicing or the like, L WSPT1 is preferably at 300μm or more. また、大きすぎても無駄であるので、L WSPT1は通常は2000μm以下である。 In addition, since it is useless too large, L WSPT1 is usually equal to or less than 2000μm. これらは、素子作製プロセスのマージンと、さらには、スクライブ領域の確保のために必要であるからである。 These are the margins of the device manufacturing process, and further, because it is necessary in order to ensure the scribe region.

尚、本発明で定義する「後退側壁面」は、第二エッチング工程、即ち、装置間分離溝形成のときに側壁として現れる側壁面であり、第一エッチングのみで現れる壁面ではない。 Incidentally, "backward side wall" as defined in the present invention, the second etching step, i.e., a side wall surface appearing as a sidewall when the inter-device separation groove formation, not a wall surface appearing only in the first etching.

第二エッチング工程の後には、図10に示すように、絶縁層30を形成する。 After the second etching step, as shown in FIG. 10, the insulating layer 30. 絶縁層は、電気的に絶縁が確保できる材料であれば、適宜選択することができ、詳細は前述のとおりである。 Insulating layer, if electrical insulation can be secured material may be appropriately selected, details are as described above. 成膜方法は、プラズマCVD法等の公知の方法を用いればよい。 Film forming method may be a known method such as a plasma CVD method.

次に、図11に示すように、絶縁層30の所定部分を除去し、第二導電型側電極27上で絶縁層が除去された第二導電型側電極露出部分37、第一導電型クラッド層上で絶縁層が除去された第一電流注入領域36、装置間分離溝13内で基板面と側壁から絶縁層が除去された絶縁層非形成部分15を形成する。 Next, as shown in FIG. 11, to remove predetermined portions of the insulating layer 30, the second-conductivity-type-side electrode exposed part 37 where the insulating layer is removed on the second-conductivity-type-side electrode 27, the first-conductivity-type cladding the first current injection region 36 where the insulating layer on the layer are removed to form an insulating layer non-formation portion 15 layer insulated from the substrate surface and the side wall has been removed by the inter-device isolation trench within 13.

第二導電型側電極27上の絶縁層30の除去は、第二導電型側電極の周辺部分が絶縁層によって覆われているように実施する。 Removing the insulating layer 30 on the second-conductivity-type-side electrode 27, the peripheral portion of the second-conductivity-type-side electrode is carried out as covered with an insulating layer. すなわち第二導電型側電極露出部分の表面積は第二電流注入領域の面積よりも小さい。 That the surface area of ​​the second-conductivity-type-side electrode exposed part is smaller than the area of ​​the second current injection region. ここで、素子作製プロセス、特にフォトリソグラフィー工程のマージン、あるいは、ハンダ材による意図しない短絡等の発生を防止するためには、第二導電型側電極の一部が絶縁層に覆われている部分の幅の中で、最も狭い部分の幅(L 2w )は前述のとおり15μm以上であることが望ましい。 Here, the element manufacturing process, in particular margin of the photolithography process or, in order to prevent the occurrence of unintended short circuit due to a solder material, a portion of the second-conductivity-type-side electrode is covered with the insulating layer portion among the wide, the narrowest portion of the width (L 2w) is desirably as 15μm or more of the foregoing. さらに望ましくは100μm以上である。 More preferably is 100μm or more. 絶縁層によって第二導電型側電極の面積の多くが覆われることによって、特に、金属ハンダ材によるたとえば第一導電型側電極等の他の部分との意図しない短絡を低減することができる。 By large area of ​​the second-conductivity-type-side electrode is covered by an insulating layer, in particular, it is possible to reduce unintended short circuit with other parts such as, for example, the first-conductivity-type-side electrode by the metal solder material.

絶縁層の除去は、選択された材質によってドライエッチング、ウェットエッチング等のエッチング手法が選択可能である。 Removing the insulating layer, dry etching, etching method such as wet etching can be selected by the selected material. たとえば、絶縁層がSiN 単層である場合には、SF 等のガスを用いたドライエッチングも、あるいはフッ酸系のエッチャントを用いたウェットエッチングも可能である。 For example, when the insulating layer is a SiN x monolayer dry etching using a gas such as SF 6 also, or wet etching is also possible using a hydrofluoric acid etchant. また、絶縁層がSiO とTiO からなる誘電体多層膜である場合には、Arイオンミリングによって所望の部分の多層膜を除去することも可能である。 Further, when the insulating layer is a dielectric multilayer film made of SiO x and TiO x, it is also possible to remove the multilayer film of the desired portion by Ar ion milling.

また、第二導電型側電極露出部分37、第一電流注入領域36、および絶縁層非形成部分15の形成は、別々に行ってもよいが、通常は同時にエッチングで形成する。 Further, the second-conductivity-type-side electrode exposed part 37, formation of the first current injection region 36, and the insulating layer the non-forming portion 15 may be performed separately, but they are usually formed by etching simultaneously.

尚、装置間分離溝内の基板近傍の側壁部分の絶縁層を除去して、絶縁層非形成部分15を設けるには、たとえば、以下の様なプロセスで形成が可能である。 Incidentally, by removing the insulating layer of the side wall portions of the substrate near the inter-device isolation trench, the provision of the insulating layer the non-forming portion 15, for example, it is possible to form the following such processes. まず、装置間分離溝13の面積とほぼ同等か少し小さめの開口を有するレジストマスクをフォトリソグラフィーによって形成し、次に、絶縁層をエッチング可能なエッチャントを用いてウェットエッチングを実施すると、装置間分離溝内の基板面上の絶縁層の除去が進む。 First, a resist mask having a substantially equal to or slightly smaller opening and the area of ​​inter-device isolation trench 13 is formed by photolithography, then, when carrying out wet etching using an etching capable etchant insulating layer, the inter-device isolation removing the insulating layer on the substrate surface in the trench progresses. その後、さらに長時間エッチングを継続するとサイドエッチングが起こり、溝側壁の基板側を覆っていた絶縁層がウエットエッチャントで除去され、図11に示したように装置間分離溝近傍の絶縁層が存在しない形状が得られる。 Thereafter, occur more long side etching is continued to etch the insulating layer covering the substrate side of the trench sidewall is removed by wet etchant, there is no insulating layer of the device separation groove vicinity as shown in FIG. 11 shape is obtained. このように絶縁層を除去する場合においては、絶縁層が存在しない薄膜結晶層の側壁は、アンドープ層の側壁であることが望ましい。 In case of removing such insulating layer, the sidewall of the thin-film crystal layer insulating layer is not present, it is desirable that the sidewall of the undoped layer. これは、フリップチップマウントを実施する際に、万が一、支持体との接合用ハンダ等が側壁に付着しても、意図しない電気的短絡が発生しないためである。 This is in practicing the flip chip mounting, by any chance, solder for bonding the support be attached to the side wall, because the unintended electric short circuit does not occur. このような絶縁層の除去形状は、特に発光素子の製造工程中に、基板を除去する際には、これに付随して絶縁層の剥離など意図しない不具合が発生しないため、望ましい形状である。 Removal shape of such an insulating layer, especially during the process of manufacturing the light emitting device, in removing the substrate, because unintended defects do not occur such as peeling of the insulating layer in association with this, it is desirable shape.

次に、図12に示すように、第一導電型側電極28を形成する。 Next, as shown in FIG. 12, a first-conductivity-type-side electrode 28. 本発明においては、第一導電型側電極は第一電流注入領域の大きさよりも大きな面積に形成され、かつ、第一導電型側電極と第二導電型側電極は、空間的に重なりを有さないことが特徴である。 In the present invention, the first-conductivity-type-side electrode is formed in an area larger than the size of the first current injection region and the first-conductivity-type-side electrode and the second-conductivity-type-side electrode have a spatial overlap it is characterized in that there is no being. これは、当該素子をハンダなどでフリップチップマウントした際に、支持体などとの十分な密着性を確保するに十分な面積を確保しつつ、第二導電型側電極と第一導電型側電極との間のハンダ材等による意図しない短絡を防止するのに十分な間隔を確保するために重要である。 This, when flip-chip mounting the element solder or the like, sufficient while securing a sufficient area to ensure adhesion, the second-conductivity-type-side electrode and first-conductivity-type-side electrode and the like support it is important to ensure a sufficient distance to prevent unintended short circuit due to a solder material or the like between. 第一導電型側電極が絶縁層に接している部分の幅の中で、最も狭い部分の幅(L 1w )は、前述の範囲になるように設定される。 Among the width of the portion where the first-conductivity-type-side electrode is in contact with the insulating layer, the narrowest portion of the width (L 1 w) is set to be within the above range. 通常、5μm以上があれば、フォトリソグラフィー工程とリフトオフ法によるプロセスマージンは確保できる。 Normally, if there is more than 5 [mu] m, the process margin by a photolithography process and a liftoff method it can be ensured.

電極材料としては、すでに説明したとおり、第一導電型がn型であるとすると、Ti、Al、AgおよびMoのいずれかから選択される材料、またはすべてを構成元素として含むことが望ましい。 As the electrode material, as already explained, when the first conductivity type is n-type, Ti, Al, the material is selected from one of Ag and Mo or it is desired to include all the constituent elements. また、n側電極の主たる光取り出し方向とあい対する向きには、Alが露出するのが普通である。 Further, the direction against Ai the main light-extraction direction of n-side electrode, it is common Al is exposed.

電極材料の成膜には、スパッタ、真空蒸着、メッキ等種々の成膜技術を適応可能であり、電極形状とするためには、フォトリソグラフィー技術を用いたリフトオフ法や、メタルマスク等を用いた場所選択的な蒸着等を適宜使用可能である。 For the deposition of the electrode material, sputtering, vacuum deposition, adaptable to various film-forming techniques such as plating, to the electrode shape, a lift-off method or using a photolithography technique, using a metal mask or the like location selective deposition or the like may be appropriately used.

第一導電型側電極は、この例では、第一導電型クラッド層にその一部が接して形成されるが、第一導電型側コンタクト層が形成されるときはそれに接するように形成することができる。 It first-conductivity-type-side electrode, in this example, but a part thereof is formed in contact with the first-conductivity-type cladding layer, when the first-conductivity-type-side contact layer is formed to be formed in contact with it can.

この製造方法では、第一導電型側電極が、積層構造形成の最終段階にて製造されることにより、プロセスダメージ低減の観点でも有利である。 In this manufacturing method, the first-conductivity-type-side electrode, by being produced in the final stage of the laminated structure formed, which is advantageous in terms of process damage reduction. 第一導電型がn型である場合には、n側電極は、好ましい実施形態では、Alがその電極材の表面に形成される。 If the first conductivity type is n-type, n-side electrode in a preferred embodiment, Al is formed on the surface of the electrode material. この場合に、もしn側電極が第二導電型側電極のように絶縁層の形成よりも前になされると、n側電極表面、すなわちAl金属は、絶縁層のエッチングプロセスを履歴することになる。 In this case, if the n-side electrode is made before the formation of the insulating layer as the second-conductivity-type-side electrode, n-side electrode surface, i.e. Al metal to historical etching process of the insulating layer Become. 絶縁層のエッチングには、前述のとおりフッ酸系のエッチャントを用いたウェットエッチング等が簡便であるが、Alはフッ酸を含めた各種エッチャントに対する耐性が低く、このようなプロセスを実効的に実施すると電極そのものにダメージが入ってしまう。 The etching of the insulating layer, although wet etching using an etchant of the aforementioned as hydrofluoric acid is simple, Al has a low resistance to various etchants including hydrofluoric acid, effectively implement such a process Then it would contain the damage to the electrode itself. また、ドライエッチングを実施してもAlは比較的反応性が高く酸化を含めたダメージが導入される可能性がある。 Further, Al be carried out dry etching is likely to damage, including relatively reactive high oxidation are introduced. 従って、本発明においては、第一導電型側電極の形成が絶縁層の形成後かつ絶縁層の予定されている不要部分の除去後に行われることは、電極に対するダメージの低減に効果がある。 Accordingly, in the present invention, the formation of the first-conductivity-type-side electrode is conducted after the removal of the unnecessary portion has been scheduled and the insulating layer after the formation of the insulating layer is effective in reducing damage to the electrode.

このようにして図12の構造が形成された後には、基板除去するための前準備をする。 After the structure of FIG. 12 are formed in this way, the preliminary preparation for substrate removal. 通常、図12に示された構造を、ウエハー全体として、あるいはその一部を、先ず、支持体40に接合する。 Usually, the structure shown in FIG. 12, the whole wafer, or a portion thereof, first, joined to the support 40. これは、薄膜結晶層全体としても高々15μm程度の厚みであるので、基板を剥離してしまうと、機械的強度が不十分になりそれだけで自立してその後のプロセスを受けることが困難になるからである。 Since this is at most 15μm thickness of about as a whole thin-film crystal layer and peeled off the substrate, because it is difficult to receive the subsequent process by the mechanical strength is insufficient independence by itself it is. 支持体の材料等については前述のとおりである。 It is as described above materials of the support.

図13に示すように、支持体40上の金属層41(電極配線等)に例えば金属ハンダ42で接続して搭載する。 As shown in FIG. 13, it mounted to connect the metal layer 41 on the support 40 (electrode wiring or the like) for example with a metal solder 42.

このとき、本発明の発光素子では、第二導電型側電極27と第一導電型側電極28は、お互いが空間的に重ならない配置となっており、かつ、第一導電型側電極が第一電流注入領域よりも大きく、十分な面積も有しているため、意図しない短絡の防止と高い放熱性の確保が両立しており望ましい。 At this time, the light emitting device of the present invention, the second-conductivity-type-side electrode 27 and the first-conductivity-type-side electrode 28, has a configuration in which each other do not overlap spatially, and the first-conductivity-type-side electrode first greater than first current injection region, since also has sufficient area, desirable and compatible to ensure the prevention and high heat dissipation of unintended short circuit. また、他の薄膜結晶層の側壁もバッファ層の一部、特にアンドープ部分を除いて絶縁層で保護されるため、ハンダの染み出し等があっても薄膜結晶層内、たとえば活性層構造側壁における短絡等も発生することがない。 Further, also part of the buffer layer side wall of the other thin-film crystal layer, in particular because it is protected by the insulating layer except the undoped portion, the thin-film crystal layer even when such out solder stains, for example, in the active layer structure sidewall such as a short circuit also does not occur.

次に、支持体に素子を接合した後に、基板を剥離する。 Next, after bonding the device to a support, peeling off the substrate. 基板の剥離には、研磨、エッチング、レーザディボンディング等のあらゆる方法を用いる事が可能である。 The separation of the substrate, polishing, etching, it is possible to use any method of laser debonding or the like. サファイア基板を研磨する場合には、ダイヤモンド等の研磨材を使用して基板を除去することが可能である。 When polishing a sapphire substrate, it is possible to remove the substrate using an abrasive such as diamond. また、ドライエッチングによって基板を除去することも可能である。 It is also possible to remove the substrate by dry etching. さらには、たとえばサファイアが基板でInAlGaN系材料によって薄膜結晶成長部分が形成されている場合には、サファイア基板側から、サファイア基板は透過し、たとえばバッファ層に使用されるGaNには吸収される248nmのKrFエキシマレーザを用いて、バッファ層の一部のGaNを金属Gaと窒素に分解し、基板を剥離するレーザディボンディングを実施することも可能である。 Further, when the sapphire is formed a thin film crystal growth part by an InAlGaN material substrate, for example, from the sapphire substrate side, a sapphire substrate is transparent, is absorbed in the GaN used for example in the buffer layer 248nm using a KrF excimer laser, a part of the GaN buffer layer is decomposed into metal Ga and nitrogen, it is also possible to carry out the laser debonding of peeling off the substrate. 図14には、レーザディボンディングにより基板21が剥離した様子を模式的に示した。 Figure 14 is a state in which the substrate 21 is peeled off as shown schematically by laser debonding.

またZnOおよびScAlMgO 等を基板として使用する場合には、HCl等のエッチャントを用いて基板をウェットエッチングで除去することも可能である。 In the case of using ZnO and ScAlMgO 4 or the like as the substrate, it is also possible to remove the substrate by wet etching using an etchant such as HCl.

本発明では、基板に絶縁層が接している部分がないため、基板剥離を実施した際に副次的に絶縁層の剥離等が発生することがない。 In the present invention, since there is no portion where the insulating layer on the substrate are in contact, peeling of secondarily insulating layer does not occur when carrying out the substrate peeling.

その後、図14に示すように、装置間分離溝が存在する箇所に対応する分離領域47において、支持体と共に発光素子を分離して単体の発光素子を得る。 Thereafter, as shown in FIG. 14, in the isolation region 47 corresponding to the portion where there is inter-device isolation trench obtain single light-emitting device by separating the light-emitting element with the support. ここで、支持体の分離領域には、金属配線が存在しないことが好ましい。 Here, the separation region of the support is preferably metal wires are not present. ここに金属配線が存在すると装置間の分離が実施しにくいからである。 Separation between device and wherein the metal wiring is present because hardly performed.

支持体の分離領域部分の切断には、母材によって、ダイシング、スクライビングとブレーキングなど適宜プロセスを選択可能である。 The cutting of the separation region portion of the support, the base material, a dicing, it is possible to select as appropriate process scribing and breaking. また、装置間分離溝が、バッファ層の途中まで形成されている場合には、装置間分離溝を使用して、ダイヤモンドスクライブによる傷いれ、レーザスクライブによるバッファ層の一部のアブレーション等を実施する事で、薄膜結晶成長層部分における発光素子間の分離は容易に実現可能である。 Moreover, inter-device isolation trench, when it is formed to the middle of the buffer layer, using the device separation grooves, placed scratch with a diamond scribe, implementing some of the ablation of the buffer layer by laser scribing or the like in fact, the separation between the light-emitting element in the thin-film crystal growth layer part can be easily realized. その後、支持体はダイシングによって、各発光素子に分離することが可能である。 Thereafter, the support can be separated by dicing, each light-emitting element. 場合によっては、発光素子間の分離は、薄膜結晶成長層と支持体をダイシングによって同時に分離することも可能である。 Optionally, separation between light-emitting elements, it is also possible to separate simultaneously by dicing the thin-film crystal growth layer and the support.

以上のようにして、図1A〜図2に示した態様の発光素子が完成する。 As described above, the light emitting element of the embodiment shown in FIG 1A~ Figure 2 is completed.

<第2の態様の発光素子の製造方法> <Method of manufacturing a light-emitting element of the second embodiment>
図3Aに示す第2の態様の発光素子を製造するには、第1の態様の製造方法の説明中で、装置間分離溝の形成の際に、バッファ層の途中でエッチングを止める。 To manufacture the light emitting device of the second embodiment shown in FIG. 3A, in the description of the manufacturing method of the first aspect, when forming the device separation grooves, stop etching at the middle of the buffer layer. 同様にして絶縁層30を形成し、絶縁層をエッチングするときに、図4Bに示すように、装置間分離溝の中央を含む領域から絶縁層を除去し、スクライブ領域を形成する。 Similarly to form an insulating layer 30, when etching the insulating layer, as shown in FIG. 4B, removing the insulating layer from the region including the center of the device separation grooves, to form a scribe region. 第1の態様では、溝底面上の絶縁層すべてを除去したが、この態様では、予定した形状に適したフォトリソグラフィによって、適切なエッチングマスク形状を準備し、かつ、サイドエッチングを行わずに、溝底面に堆積した絶縁層の一部を除去してスクライブ領域を形成すればよい。 In a first aspect, but to remove any insulation layer on the trench bottom, in this embodiment, by photolithography suitable for planned shape, to prepare the appropriate etching mask shape, and, without side etching, it may be formed scribe region by removing a portion of the insulating layer deposited on the groove bottom. スクライブ領域14の幅は、すでに説明したように所定のL wsが得られるように設定することができる。 The width of the scribe region 14 can be set to already predetermined L ws as described is obtained. その後は、第1の態様と同様にして、図3Aに示す発光素子が完成する。 Thereafter, in the same manner as in the first embodiment, the light emitting device is completed as shown in Figure 3A.

第1の態様および第2の態様に共通して、この製造方法では、説明のとおり薄膜結晶層の形成、第二導電型側電極の形成、エッチング工程(第一エッチング工程および第二エッチング工程)、絶縁層の形成、絶縁層の除去(第二導電型側電極露出部分の形成、第一電流注入領域の形成、スクライブ領域の形成)、第一導電型側電極の形成は、この順に実施されることが望ましく、この工程順により、第二導電型側電極直下の薄膜結晶層のダメージがなく、また第一導電型側電極にもダメージのない発光素子を得ることができる。 Common to the first and second aspects, in this manufacturing method, formation of the thin-film crystal layers as described, formation of the second-conductivity-type-side electrode, the etching steps (the first etching step and the second etching step) , formation of the insulating layer, removal of the insulating layer (formation of the second-conductivity-type-side electrode exposed part, formation of the first current injection region, the formation of the scribe region), the formation of the first-conductivity-type-side electrode is conducted in this order Rukoto is desirable, this process sequence, can damage the second-conductivity-type-side electrode immediately below the thin-film crystal layer is not, also to obtain a light-emitting element without damage to the first-conductivity-type-side electrode. そして、装置形状はプロセスフローを反映したものとなっている。 The device shape and is obtained by reflecting the process flow. 即ち、発光素子は、第二導電型側電極、絶縁層、第一導電型側電極がこの順番に積層された構造を内在している。 That is, the light emitting element, the second-conductivity-type-side electrode, the insulating layer, the first-conductivity-type-side electrode are inherent laminated in this order. つまり、第二導電型側電極は、第二導電型クラッド層(またはその他の第二導電型薄膜結晶層)に絶縁層を介在しないで接しており、第二導電型側電極の上部周辺には絶縁層で覆われた部分があり、第一導電型側電極と第一導電型側クラッド層(またはその他の第一導電型薄膜結晶層)の間には、電極周囲部分に絶縁層が介在している部分が存在している。 That is, the second-conductivity-type-side electrode, the second-conductivity-type cladding layer (or another second-conductivity-type thin-film crystal layer) in contact without intervening insulating layer, the upper periphery of the second-conductivity-type-side electrode There is a portion covered by an insulating layer, between the first-conductivity-type-side electrode and first-conductivity-type-side cladding layer (or another first-conductivity-type thin-film crystal layer), the insulating layer is interposed electrode peripheral portion and that part is present.

以下に実施例を挙げて本発明の特徴をさらに具体的に説明する。 Further illustrate the features of the present invention referring to Examples. 以下の実施例に示す材料、使用量、割合、処理内容、処理手順等は、本発明の趣旨を逸脱しない限り適宜変更することができる。 Materials In the following Examples, amounts, ratios, treatment contents, treatment procedures and the like, can be appropriately changed without departing from the scope of the present invention. したがって、本発明の範囲は以下に示す具体例により限定的に解釈されるべきものではない。 Accordingly, the scope of the present invention should not be limitatively interpreted by the Examples mentioned below. また、以下の実施例において参照している図面は、構造を把握しやすくするために敢えて寸法を変えている部分があるが、実際の寸法は以下の文中に記載されるとおりである。 Also, the drawings are referred to in the following examples, there is a part that changes the dare dimensions and better understand the structure, is as actual dimensions described in the text below.

(実施例1) (Example 1)
図15に示した発光素子を以下の手順で作製した。 The light emitting device shown in FIG. 15 was prepared by the following procedure. 関連する工程図として、図7〜12を参照する。 As a related process drawing, referring to FIG. 7-12.

厚みが430μmのc+面サファイア基板21を用意し、この上に、まずMOCVD法を用いて、第1のバッファ層22aとして厚み10nmの低温成長したアンドープのGaN層を形成し、この後に第2のバッファ層22bとして厚み4μmのアンドープGaN層を1040℃で形成した。 Thickness was prepared a c + plane sapphire substrate 21 of 430 m, on the, first, by MOCVD, an undoped GaN layer was grown at a low temperature of a thickness 10nm as a first buffer layer 22a is formed, a second after this It was formed at 1040 ° C. the undoped GaN layer having a thickness of 4μm as a buffer layer 22b.

さらに、第一導電型(n型)第二クラッド層24bとしてSiドープ(Si濃度1×10 18 cm −3 )のGaN層を2μm厚に形成し、第一導電型(n型)コンタクト層24cとしてSiドープ(Si濃度2×10 18 cm −3 )のGaN層を0.5μm厚に形成し、さらに第一導電型(n型)第一クラッド層24aとしてSiドープ(Si濃度1.5×10 18 cm −3 )のAl 0.15 Ga 0.85 N層を0.1μmの厚さで形成した。 Furthermore, the GaN layer of the first conductivity type (n-type) Si doped as the second cladding layer 24b (Si concentration 1 × 10 18 cm -3) is formed in 2μm thickness, a first conductivity type (n-type) contact layer 24c Si-doped (Si concentration 2 × 10 18 cm -3) of the GaN layer was formed to 0.5μm thick, further first conductivity type (n-type) Si-doped (Si concentration 1.5 × as first cladding layer 24a as Al 0.15 Ga 0.85 N layer 10 18 cm -3) was formed to a thickness of 0.1 [mu] m. さらに活性層構造25として、バリア層として850℃で13nmの厚さに成膜したアンドープGaN層と、量子井戸層として720℃で2nmの厚さに成膜したアンドープIn 0.1 Ga 0.9 N層とを、量子井戸層が全部で5層で両側がバリア層となるように交互に成膜した。 As a further active layer structure 25, and an undoped GaN layer was formed to a thickness of 13nm at 850 ° C. as a barrier layer, an undoped an In 0.1 Ga 0.9 was deposited to a thickness of 2nm at 720 ° C. as a quantum well layer an N layer, both sides of five layers in the quantum well layer is entirely were formed alternately such that the barrier layer. さらに成長温度を1025℃にして、第二導電型(p型)第一クラッド層26aとしてMgドープ(Mg濃度5×10 19 cm −3 )Al 0.15 Ga 0.85 N層を0.1μmの厚さに形成した。 Further to the growth temperature to 1025 ° C., the second conductivity type (p-type) 0.1 [mu] m and a Mg-doped (Mg concentration 5 × 10 19 cm -3) Al 0.15 Ga 0.85 N layer as the first cladding layer 26a of it was formed to a thickness. さらに連続して、第二導電型(p型)第二クラッド層26bとしてMgドープ(Mg濃度5×10 19 cm −3 )GaN層を0.07μmの厚さに形成した。 Further successively, to form a second conductivity type (p-type) Mg-doped (Mg concentration 5 × 10 19 cm -3) GaN layer as a second cladding layer 26b to a thickness of 0.07 .mu.m. 最後に第二導電型(p型)コンタクト層26cとしてMgドープ(Mg濃度1×10 20 cm −3 )GaN層を0.03μmの厚さに形成した。 Finally the second conductivity type (p-type) Mg doped as a contact layer 26c (Mg concentration 1 × 10 20 cm -3) GaN layer was formed to a thickness of 0.03 .mu.m.

この後にMOCVD成長炉の中で徐々に温度を下げて、ウエハーを取り出し、薄膜結晶成長を終了した。 Gradually lowering the temperature of the MOCVD growth furnace Thereafter, the wafer is taken out to complete the thin-film crystal growth.

薄膜結晶成長が終了したウエハーに対してp側電極を形成するために、フォトリソグラフィー法を用いてp側電極27をリフトオフ法でパターニングする準備をしてレジストパターンを形成した。 For the thin-film crystal growth to form the p-side electrode relative to the wafer ends, to form a resist pattern preparing a p-side electrode 27 is patterned by a lift-off method using a photolithography method. ここでp側電極としてNi(20nm厚)/Au(500nm厚)を真空蒸着法によって形成し、アセトン中で不要部分をリフトオフ法によって除去した。 Here Ni (20 nm thick) / Au and (500 nm thick) was formed by vacuum evaporation as a p-side electrode were removed by a lift-off method unnecessary portions in acetone. 次いで、その後熱処理を実施してp側電極を完成させた。 Then, by carrying out the subsequent heat treatment to complete the p-side electrode. ここまでの工程で完成した構造は、概ね図7に対応する。 Completed structure in the process so far substantially corresponds to FIG. 尚、ここまでの工程では、p側電極直下のp側電流注入領域には、プラズマプロセス等のダメージが入るような工程はなかった。 In the process up to this step, the p-side current injection region just under the p-side electrode was not process so that it contains a damage such as a plasma process.

次いで、第一エッチング工程を実施するために、エッチング用マスクの形成を実施した。 Then, in order to implement the first etching step was performed to form the etching mask. ここでは、p−CVD法を用いて0.4μm厚みのSiN を基板温度400℃で、ウエハー全面に成膜した。 Here, at a substrate temperature of 400 ° C. The SiN x of 0.4μm thickness by p-CVD was deposited on the whole wafer surface. ここでp側電極表面にはAuが露出していたため、p−CVDによるSiN 成膜プロセスによってもまったく変質しなかった。 Here since the p-side electrode surface was exposed Au, it was not at all altered by SiN x deposition process by p-CVD. 次に再度フォトリソグフィー工程を実施してSiN マスクをパターニングし、SiN エッチングマスクを作製した。 Then implement photolithography Gufi process again by patterning the SiN x mask to prepare a SiN x etching mask. この際には、SiN 膜の不要部分のエッチングはRIE法を用いてSF プラズマを用いて実施し、後述する第一エッチング工程において薄膜結晶層のエッチングを行わない部分はマスクを残し、かつ予定されている薄膜結晶層のエッチング部分に相当する部分のSiN 膜を除去した。 At this time, etching of the unnecessary portion of the SiN x film is carried out using SF 6 plasma by RIE, portions not perform etching of the thin-film crystal layers in the first etching step described later leaves the mask, and to remove the SiN x film of a portion corresponding to the etched portion of the thin-film crystal layer is scheduled.

次いで第一エッチング工程として、p−GaNコンタクト層26c、p−GaN第二クラッド層26b、p−AlGaN第一クラッド層26a、InGaN量子井戸層とGaNバリア層からなる活性層構造25、n−AlGaN第一クラッド層24aを経てn−GaNコンタクト層24cの途中まで、Cl ガスを用いたICPプラズマエッチングを実施し、n型キャリアの注入部分となるn型コンタクト層24cを露出させた。 Then the first etching step, p-GaN contact layer 26c, p-GaN second cladding layer 26b, p-AlGaN first cladding layer 26a, the active layer structure 25 consisting of InGaN quantum well layers and GaN barrier layer, n-AlGaN to the middle of the first cladding layer 24a via the n-GaN contact layer 24c, to implement ICP plasma etching using Cl 2 gas to expose the n-type contact layer 24c which becomes the injection portion of the n-type carrier.

ICPプラズマエッチング終了後は、SiN マスクをバッファフッ酸を用いてすべて除去した。 ICP plasma etching after completion were all removed SiN x mask with a buffer hydrofluoric acid. ここにおいてもp側電極表面にはAuが露出していたため、p−CVDによるSiN 成膜プロセスによっても、p側電極はまったく変質しなかった。 Since it was also exposed Au on the p-side electrode surface wherein by SiN x deposition process by p-CVD, a p-side electrode was not at all deteriorated. ここまでの工程で完成した構造は、概ね図8に対応する。 Completed structure in the process so far substantially corresponds to FIG.

次いで、装置間分離溝13を形成する第二エッチング工程を実施するために、真空蒸着法を用いて、SrF マスクをウエハー全面に形成した。 Then, in order to implement the second etching step of forming a device separation groove 13, using a vacuum deposition method to form a SrF 2 mask to the whole wafer surface. 次いで、装置間分離溝を形成する領域のSrF 膜を除去し、薄膜結晶層の装置間分離溝形成用マスク、すなわち、第二エッチング工程用SrF マスクを形成した。 Then removed SrF 2 film in the region for forming the device separation grooves, the inter-device isolation trench forming mask thin-film crystal layer, that is, to form a SrF 2 mask for the second etching step.

次いで第二エッチング工程として、装置間分離溝に相当する部分の、p−GaNコンタクト層26c、p−GaN第二クラッド層26b、p−AlGaN第一クラッド層26a、InGaN量子井戸層とGaNバリア層からなる活性層構造25、n−AlGaN第一クラッド層24a、n−GaNコンタクト層24c、n−GaN第二クラッド層24b、およびアンドープGaNバッファ層22の薄膜結晶層すべてを、Cl ガスを用いたICPエッチングした。 Then a second etching step, the portion corresponding to the inter-device separation grooves, p-GaN contact layer 26c, p-GaN second cladding layer 26b, p-AlGaN first cladding layer 26a, InGaN quantum well layer and a GaN barrier layer active layer structure 25 consisting, n-AlGaN first cladding layer 24a, n-GaN contact layer 24c, n-GaN second cladding layer 24b, and all the thin-film crystal layer of undoped GaN buffer layer 22, use the Cl 2 gas and ICP etching had. この第二エッチング工程中には、SrF マスクはほとんどエッチングされなかった。 During this second etching step, SrF 2 mask was little etched. 装置間分離溝13の幅は、マスクの幅どおり、150μmで形成できた。 Width of the device separation grooves 13, the width as per the mask could be formed at 150 [mu] m.

第二エッチング工程によって装置間分離溝13を形成後は、不要となったSrF マスクを除去した。 After forming the device separation grooves 13 by the second etching step to remove the SrF 2 mask which has become unnecessary. ここにおいてもp側電極表面にはAuが露出していたため、まったく変質しなかった。 Since the the p-side electrode surface was exposed Au herein, it was not at all deteriorated. ここまでの工程で完成した構造は、概ね図9に対応する。 Completed structure in the process so far substantially corresponds to FIG.

次いで、ウエハー全面にp−CVD法によってSiO とSiN をこの順に形成し、誘電体多層膜とした。 Then, a SiO x and SiN x was formed in this order by p-CVD method the entire wafer, it was a dielectric multilayer film. この際には、SiN とSiO はそれぞれ素子の発光波長に対して光学波長として1/4となるような厚みで1層ずつ形成し、発光波長に対して比較的高い反射率を有するようにした。 At this time, SiN x and SiO x was formed one by one layer at a thickness that is 1/4 as an optical wavelength to the emission wavelength of each element, to have a relatively high reflectivity for the emission wavelength It was. ここまでの工程で完成した構造は、概ね図10に対応する。 Completed structure in the process so far substantially corresponds to FIG. 10.

次いで、Ni−Auからなるp側電極27上へのp側電極露出部分の形成、n側コンタクト層24c上へのn側電流注入領域(36)の形成、装置間分離溝内のアンドープバッファ層の側壁の基板21側に存在する絶縁層の除去を、同時に実施するために、フォトリソグラフィー技術を用いてレジストマスクを形成した。 Then, the formation of p-side electrode exposed portion of the upper p-side electrode 27 made of Ni-Au, forming an n-side current injection region on the n-side contact layer 24c (36), an undoped buffer layer of the device separation groove the removal of the insulating layer present on the substrate 21 side of the side wall of, for carrying out simultaneously to form a resist mask by photolithography. 次いでフッ酸系のエッチャントでレジストマスクで覆われていない部分の誘電体多層膜(絶縁層)を除去した。 Then the dielectric multilayer film (insulating layer) of the portion not covered with the resist mask with an etchant of hydrofluoric acid was removed. さらに、フッ酸によるサイドエッチングの効果によって、アンドープバッファ層の側壁の一部の誘電体多層膜(絶縁層)も除去した。 Further, by the effect of side etching by hydrofluoric acid, a portion of the dielectric multilayer film (insulating layer) of the side wall of the undoped buffer layer was also removed. ここでは、p側電極27の周辺はSiO とSiN からなる絶縁層に150μm覆われているようにした。 Here, the periphery of the p-side electrode 27 was formed to covered 150μm an insulating layer made of SiO x and SiN x.

この後に、不要となったレジストマスクは、アセトンで除去し、かつ、RIE法による酸素プラズマでアッシングし除去した。 Thereafter, a resist mask which has become unnecessary is removed with acetone, and were ashed and removed with oxygen plasma by RIE. この際にも、p側電極表面にはAuが露出していたため、p−CVDによるSiN 成膜プロセスによってもまったく変質しなかった。 In this case also, since the p-side electrode surface was exposed Au, it was not at all altered by SiN x deposition process by p-CVD. ここまでの工程で完成した構造は、概ね図11に対応する。 Completed structure in the process so far substantially corresponds to FIG. 11.

次いで、n側電極28を形成するために、フォトリソグラフィー法を用いてn側電極をリフトオフ法でパターニングする準備のために、レジストパターンを形成した。 Then, in order to form an n-side electrode 28, in preparation for the n-side electrode is patterned by a lift-off method using a photolithography method to form a resist pattern. ここでn側電極としてTi(20nm厚)/Al(300nm厚)を真空蒸着法でウエハー全面に形成し、アセトン中で不要部分をリフトオフ法によって除去した。 Here Ti a (20 nm thick) / Al (300 nm thick) is formed on the whole wafer surface by vacuum evaporation as an n-side electrode was removed by a lift-off method unnecessary portions in acetone. 次いで、その後熱処理を実施してn側電極を完成させた。 Then, by carrying out the subsequent heat treatment to complete the n-side electrode. n側電極は、その面積がn側電流注入領域よりも大きくなるように、絶縁層にその周辺が30μmほど接するようにし、かつ、p側電極27との重なりを有さないように形成し、金属ハンダによるフリップチップボンディングが容易で、かつ放熱性等にも配慮した。 n-side electrode, as the area is larger than the n-side current injection region, surrounding the insulating layer is in contact about 30 [mu] m, and is formed such that it has no overlap with the p-side electrode 27, easily flip chip bonding using metal solder, and was also friendly heat dissipation and the like. 尚、別の製作例では、10μmほど接するようにして作製し、この実施例と同等の性能の発光素子が得られた。 In another preparation example, produced as contact about 10 [mu] m, the light emitting element of the same performance as this embodiment is obtained. Al電極は、プラズマプロセス等により変質しやすく、かつ、フッ酸等によってもエッチングされるが、素子作製プロセスの最後にn側電極の形成を行ったことから、まったくダメージを受けなかった。 Al electrodes are prone to alteration by plasma processing or the like, and is also etched by hydrofluoric acid or the like, since it was formed of the last n-side electrode of the device manufacturing process, it was not at all damaged. ここまでの工程で完成した構造は、概ね図12に対応する。 Completed structure in the process so far substantially corresponds to FIG. 12.

次いで、基板剥離を実施する前準備として、支持体40として、表面にTi/Pt/Auの積層構造の金属配線(金属層41)が形成されたAlN基板を用意した。 Then, in preparation for carrying out the substrate peeling, as the support 40 was prepared AlN substrate metal wiring of the stacked structure of Ti / Pt / Au (the metal layer 41) formed on the surface. この支持体に、発光素子が作りこまれたウエハー(基板21)全体を、AuSnハンダを用いて接合した。 This support, the whole wafer (substrate 21) where the light emitting element is fabricated, and joined with the AuSn solder. 接合時には、支持体40と発光素子が形成されたウエハー(基板21)を300℃に加熱してp側電極とn側電極が、それぞれ設計された支持体上の金属配線にAuSnハンダで融着されるようにした。 At the time of bonding is fusing the support 40 light-emitting element is p-side electrode and the n-side electrode was heated to 300 ° C. The wafer is formed (substrate 21), with AuSn solder on a metal wiring on the support designed respectively It was to be. この際に、素子の意図しない短絡等は発生しなかった。 At this time, unintended short circuit of the device did not occur.

次に、基板剥離を実施するために、KrFエキシマレーザ(波長248nm)から出射されたレーザ光を、薄膜結晶成長を実施していない基板21面から照射し、基板を剥離した(レーザディボンディング)。 Next, in order to implement the substrate peeling, the laser beam emitted from KrF excimer laser (wavelength 248 nm), a thin-film crystal growth was irradiated from the substrate 21 side not performed, and separating the substrate (laser debonding) . この後に、GaNバッファ層の一部が窒素と金属Gaに分解されることで発生したGa金属をウェットエッチングによって除去した。 This was followed a Ga metal generated by some of the GaN buffer layer is decomposed into nitrogen and metal Ga was removed by wet etching.

最後に、1つ1つの発光素子を分割するために、ダイシングソーを用いて、支持体内の分離領域部分とウエハー内の装置間分離溝を同時にカットした。 Finally, in order to divide one single light emitting element, by using a dicing saw, a device separation trench isolation region portion and the wafer in the support was cut at the same time. ここで、支持体内素子分離領域には、金属配線等が存在しなかったことから意図しない配線の剥離等は発生しなかった。 Here, in the support element isolation region, peeling of unintended lines since the metal wiring or the like is not present did not occur. このようにして、図15に示す化合物半導体発光素子を完成させた。 Thus, to complete the compound semiconductor light-emitting element shown in FIG. 15.

(実施例2) (Example 2)
実施例1において、バッファ層22を成膜した後の薄膜結晶層の成膜を次のように行った以外は実施例1および2を繰り返した。 In Example 1, except that a film was formed in the thin-film crystal layer after forming the buffer layer 22 as follows Example 1 was repeated, and 2. 即ち、実施例1で、バッファ層22を形成した後、さらに、第一導電型(n型)第二クラッド層24bとしてSiドープ(Si濃度5×10 18 cm −3 )のGaN層を4μm厚に形成し、第一導電型(n型)コンタクト層24cとしてSiドープ(Si濃度8×10 18 cm −3 )のGaN層を0.5μm厚に形成し、さらに第一導電型(n型)第一クラッド層24aとしてSiドープ(Si濃度5.0×10 18 cm −3 )のAl 0.10 Ga 0.90 N層を0.1μmの厚さで形成した。 That is, in Example 1, after forming the buffer layer 22, further, 4 [mu] m thickness of the GaN layer of the first conductivity type (n-type) Si doped as the second cladding layer 24b (Si concentration 5 × 10 18 cm -3) formed on the first conductivity type (n-type) GaN layer (Si concentration: 8 × 10 18 cm -3) is formed in 0.5μm thick as a contact layer 24c, further first conductivity type (n-type) the Al 0.10 Ga 0.90 N layer of Si-doped (Si concentration 5.0 × 10 18 cm -3) as the first cladding layer 24a was formed to a thickness of 0.1 [mu] m. さらに活性層構造25として、バリア層として850℃で13nmの厚さに成膜したアンドープGaN層と、量子井戸層として720℃で2nmの厚さに成膜したアンドープIn 0.1 Ga 0.9 N層とを、量子井戸層が全部で8層で両側がバリア層となるように交互に成膜した。 As a further active layer structure 25, and an undoped GaN layer was formed to a thickness of 13nm at 850 ° C. as a barrier layer, an undoped an In 0.1 Ga 0.9 was deposited to a thickness of 2nm at 720 ° C. as a quantum well layer an N layer, both sides eight layers in the quantum well layer is entirely were formed alternately such that the barrier layer. さらに成長温度を1025℃にして、第二導電型(p型)第一クラッド層26aとしてMgドープ(Mg濃度5×10 19 cm −3 )Al 0.10 Ga 0.90 Nを0.1μmの厚さに形成した。 Further to the growth temperature to 1025 ° C., the second conductivity type (p-type) Mg-doped (Mg concentration 5 × 10 19 cm -3) as the first cladding layer 26a Al 0.10 Ga 0.90 N to 0.1μm of It was formed to a thickness. さらに連続して、第二導電型(p型)第二クラッド層26bとしてMgドープ(Mg濃度5×10 19 cm −3 )GaNを0.07μmの厚さに形成した。 Further successively, to form a second conductivity type (p-type) Mg-doped (Mg concentration 5 × 10 19 cm -3) GaN as the second cladding layer 26b to a thickness of 0.07 .mu.m. 最後に第二導電型(p型)コンタクト層26cとしてMgドープ(Mg濃度1×10 20 cm −3 )GaNを0.03μmの厚さに形成した。 Finally the second conductivity type (p-type) Mg doped as a contact layer 26c (Mg concentration 1 × 10 20 cm -3) GaN was formed to a thickness of 0.03 .mu.m. その後は、実施例1と同様にして、図15に示す発光素子を完成させた。 Thereafter, in the same manner as in Example 1, thereby completing the light-emitting element shown in FIG. 15. この際には、素子の意図しない短絡等は発生しなかった。 At this time, unintended short circuit of the device did not occur.

尚、実施例1および2のプロセスでは、第一エッチング工程後にSiN マスクを除去したが、SiN マスクを除去せずに、第二エッチング工程後に除去してもよい。 In the process of Example 1 and 2 have been removed SiN x mask after the first etching step, without removing the SiN x mask may be removed after the second etching step.

さらに、実施例1および実施例2において、第二エッチング工程でのエッチングを、バッファ層の途中で止めることで、図2に示す発光素子を製作することができる(但し、絶縁層は多層誘電体膜)。 Further, in Examples 1 and 2, the etching in the second etching step, by stopping in the middle of the buffer layer, it is possible to manufacture a light-emitting element shown in FIG. 2 (however, the insulating layer is a multilayer dielectric film). 素子分離は、支持体内の素子分離領域部分を、装置間分離溝底部のバッファ層と共にカットすればよい。 Element isolation, an element isolation region portion of the support body, may be cut with a buffer layer of the device separation groove bottom.

さらに、図3Aに示す発光素子を製作するには、実施例1および実施例2において、第二エッチング工程でのエッチングを、バッファ層の途中で止め、さらに、絶縁層のサイドエッチングを進めずに、例えばスクライブ領域の幅が100μm(分離後の素子中のL WSが50μm)になるように、溝底面に絶縁層を残しながらスクライブ領域を形成することで実施することができる(但し、絶縁層は多層誘電体膜)。 Further, in fabricating a light-emitting element shown in FIG. 3A, in Example 1 and Example 2, the etching in the second etching step, stopped in the middle of the buffer layer, further, without advancing the side etching of the insulating layer for example, as the width of the scribe region becomes 100 [mu] m (L WS is 50μm in the device after separation) may be carried out by forming a scribe region while leaving the insulating layer in the groove bottom surface (where the insulating layer the multilayer dielectric film).

(実施例3) (Example 3)
図16に示した発光素子を以下の手順で作製した。 The light emitting device shown in FIG. 16 was prepared by the following procedure. 厚みが430μmのc+面サファイア基板21を用意し、この上に、まずMOCVD法を用いて、第1のバッファ層22aとして20nm厚みの低温成長したアンドープのGaN層を形成し、この後に第2のバッファ層22bとして厚み3μmのアンドープGaN層を1040℃で形成した。 Thickness was prepared a c + plane sapphire substrate 21 of 430 m, on the, first, by MOCVD, an undoped GaN layer was grown at a low temperature of 20nm thickness as the first buffer layer 22a is formed, a second after this It was formed at 1040 ° C. the undoped GaN layer having a thickness of 3μm as a buffer layer 22b.

次いで、第一導電型(n型)第二クラッド層24bとしてSiドープ(Si濃度1×10 18 cm −3 )のGaN層を2μm厚に形成し、第一導電型(n型)コンタクト層24cとしてSiドープ(Si濃度2×10 18 cm −3 )のGaN層を0.5μm厚に形成し、さらに第一導電型(n型)第一クラッド層24aとしてSiドープ(Si濃度1.5×10 18 cm −3 )のAl 0.15 Ga 0.85 N層を0.1μmの厚さで形成した。 Then, the GaN layer of the first conductivity type (n-type) Si doped as the second cladding layer 24b (Si concentration 1 × 10 18 cm -3) is formed in 2μm thickness, a first conductivity type (n-type) contact layer 24c Si-doped (Si concentration 2 × 10 18 cm -3) of the GaN layer was formed to 0.5μm thick, further first conductivity type (n-type) Si-doped (Si concentration 1.5 × as first cladding layer 24a as Al 0.15 Ga 0.85 N layer 10 18 cm -3) was formed to a thickness of 0.1 [mu] m.

さらに活性層構造25として、バリア層として850℃で13nm厚に成膜したアンドープGaN層と、量子井戸層として715℃で2nm厚に成膜したアンドープIn 0.13 Ga 0.87 N層を、量子井戸層が全部で3層で両側がバリア層となるように交互に成膜した。 Furthermore as an active layer structure 25, and an undoped GaN layer was formed to 13nm thick at 850 ° C. as a barrier layer, an undoped In 0.13 Ga 0.87 N layer was formed to 2nm thick at 715 ° C. as a quantum well layer, both sides of three layers in the quantum well layer is entirely were formed alternately such that the barrier layer.

さらに成長温度を1025℃にして、第二導電型(p型)第一クラッド層26aとしてMgドープ(Mg濃度5×10 19 cm −3 )Al 0.15 Ga 0.85 N層を0.1μmの厚さに形成した。 Further to the growth temperature to 1025 ° C., the second conductivity type (p-type) 0.1 [mu] m and a Mg-doped (Mg concentration 5 × 10 19 cm -3) Al 0.15 Ga 0.85 N layer as the first cladding layer 26a of it was formed to a thickness. さらに連続して、第二導電型(p型)第二クラッド層26bとしてMgドープ(Mg濃度5×10 19 cm −3 )GaN層を0.05μmの厚さに形成した。 Further successively, to form a second conductivity type (p-type) Mg-doped (Mg concentration 5 × 10 19 cm -3) GaN layer as a second cladding layer 26b to a thickness of 0.05 .mu.m. 最後に第二導電型(p型)コンタクト層26cとしてMgドープ(Mg濃度1×10 20 cm −3 )GaN層を0.02μmの厚さに形成した。 Finally the second conductivity type (p-type) Mg doped as a contact layer 26c (Mg concentration 1 × 10 20 cm -3) GaN layer was formed to a thickness of 0.02 [mu] m.

この後にMOCVD成長炉の中で徐々に温度を下げて、ウエハーを取り出し、薄膜結晶成長を終了した。 Gradually lowering the temperature of the MOCVD growth furnace Thereafter, the wafer is taken out to complete the thin-film crystal growth.

薄膜結晶成長が終了したウエハーに対してp側電極27を形成するために、フォトリソグラフィー法を用いてp側電極をリフトオフ法でパターニングする準備をしてレジストパターンを形成した。 For the thin-film crystal growth to form the p-side electrode 27 with respect to the wafer ends, to form a resist pattern prepared to patterned by lift-off method a p-side electrode by photolithography. ここでp側電極としてPd(20nm厚)/Au(1000nm厚)を真空蒸着法によって形成し、アセトン中で不要部分をリフトオフ法によって除去した。 Here Pd (20 nm thick) / Au and (1000 nm thick) was formed by vacuum evaporation as a p-side electrode were removed by a lift-off method unnecessary portions in acetone. 次いで、その後熱処理を実施してp側電極27を完成させた。 Then, by carrying out the subsequent heat treatment to complete the p-side electrode 27. 尚、ここまでの工程では、p側電極直下のp側電流注入領域には、プラズマプロセス等のダメージが入るような工程はなかった。 In the process up to this step, the p-side current injection region just under the p-side electrode was not process so that it contains a damage such as a plasma process.

次いで、装置間分離溝を形成する第二エッチング工程を実施するために、真空蒸着法を用いて、SrF マスクをウエハー全面に形成した。 Then, in order to implement the second etching step of forming a device separation trench, using a vacuum deposition method to form a SrF 2 mask to the whole wafer surface. 次いで、装置間分離溝の形成領域にあるSrF 膜を除去し、薄膜結晶層の分離エッチングマスク、すなわち、第二エッチング工程を実施するためのエッチングマスクを形成した。 Then removed SrF 2 film in the forming region of the device separation grooves, the separation etching mask film crystal layer, that is, to form an etching mask for conducting the second etching step.

次いで、第二エッチング工程として、装置間分離溝に相当する部分の、p−GaNコンタクト層26c、p−GaN第二クラッド層26b、p−AlGaN第一クラッド層26a、InGaN量子井戸層とGaNバリア層からなる活性層構造25、n−AlGaN第一クラッド層24a、n−GaNコンタクト層24c、n−GaN第二クラッド層24b、アンドープGaNバッファ層22までの薄膜結晶層すべてを、Cl ガスを用いてICPエッチングした。 Then, as the second etching step, the portion corresponding to the inter-device separation grooves, p-GaN contact layer 26c, p-GaN second cladding layer 26b, p-AlGaN first cladding layer 26a, InGaN quantum well layers and GaN barrier active layer structure 25 comprising a layer, n-AlGaN first cladding layer 24a, n-GaN contact layer 24c, n-GaN second cladding layer 24b, all the thin-film crystal layer to the undoped GaN buffer layer 22, the Cl 2 gas and ICP etching using. 第二エッチング工程中には、SrF マスクはほとんどエッチングされなかった。 During the second etching step, SrF 2 mask was little etched.

第二エッチング工程により装置間分離溝を形成した後、不要となったSrF マスクを除去した。 After forming the device separation grooves by a second etching step to remove the SrF 2 mask which has become unnecessary. ここにおいてもp側電極表面にはAuが露出していたためまったく変質しなかった。 Also in the p-side electrode surface it was completely deteriorated because they were exposed Au herein.

次いで、第一導電型側電極を形成する前準備として第一導電型コンタクト層を露出させる第一エッチング工程を実施するために、エッチング用マスクの形成を実施した。 Then, in order to implement the first etching step of exposing the first conductive type contact layer as preparation before forming a first-conductivity-type-side electrode was performed to form the etching mask. ここでは、p−CVD法を用いて0.4μm厚みのSiN を基板温度400℃で、ウエハー全面に成膜した。 Here, at a substrate temperature of 400 ° C. The SiN x of 0.4μm thickness by p-CVD was deposited on the whole wafer surface. ここでp側電極表面にはAuが露出していたため、p−CVDによるSiN 成膜プロセスによってもまったく変質しなかった。 Here since the p-side electrode surface was exposed Au, it was not at all altered by SiN x deposition process by p-CVD. 次に再度フォトリソグフィー工程を実施してSiN 層をパターニングし、SiN エッチングマスクを作製した。 Then implement photolithography Gufi process again by patterning the SiN x layer to prepare a SiN x etching mask. この際には、SiN 膜の不要部分のエッチングはRIE法を用いてSF プラズマを用いて実施し、後述する第一エッチング工程において薄膜結晶層のエッチングを行わない部分は残し、かつ予定されている薄膜結晶層のエッチング部分に相当する部分のSiN 膜は除去した。 At this time, etching of the unnecessary portion of the SiN x film is carried out using SF 6 plasma by RIE, portions not perform etching of the thin-film crystal layers in the first etching step described later leaves, and is scheduled and the SiN x film of a portion corresponding to the etched portion of the thin-film crystal layers have was removed.

次いで第一エッチング工程として、p−GaNコンタクト層26c、p−GaN第二クラッド層26b、p−AlGaN第一クラッド層26a、InGaN量子井戸層とGaNバリア層からなる活性層構造25、n−AlGaN第一クラッド層24aを経てn−GaNコンタクト層24cの途中まで、Cl ガスを用いたICPプラズマエッチングを実施し、n型キャリアの注入部分となるn型コンタクト層を露出させた。 Then the first etching step, p-GaN contact layer 26c, p-GaN second cladding layer 26b, p-AlGaN first cladding layer 26a, the active layer structure 25 consisting of InGaN quantum well layers and GaN barrier layer, n-AlGaN to the middle of the first cladding layer 24a via the n-GaN contact layer 24c, to implement ICP plasma etching using Cl 2 gas to expose the n-type contact layer made of an injection portion of the n-type carrier.

ICPプラズマエッチング終了後は、SiN マスクをSF ガスを用いたRIE法によりすべて除去した。 ICP plasma etching After completion, the SiN x mask was completely removed by RIE using SF 6 gas. ここにおいてもp側電極表面にはAuが露出していたため、このプロセスによってもまったく変質しなかった。 Since the the p-side electrode surface was exposed Au herein, it did not at all altered by this process.

次いで、p−CVD法によって絶縁層30としてSiN を125nm厚だけウエハー全面に形成した。 It was then formed on the SiN x only 125nm thick wafer entire surface as an insulating layer 30 by p-CVD method.

次いで、Pd−Auからなるp側電極27上へのp側電極露出部分の形成、n側コンタクト層24c上へのn側電流注入領域(36)の形成、装置間分離溝内のアンドープバッファ層の側壁の基板側部分に存在する絶縁層の除去を、同時に実施するために、フォトリソグラフィー技術を用いてレジストマスクを形成した。 Then, the formation of p-side electrode exposed portion of the upper p-side electrode 27 made of Pd-Au, forming an n-side current injection region on the n-side contact layer 24c (36), an undoped buffer layer of the device separation groove the removal of the insulating layer present on the substrate side portion of the side wall of, for carrying out simultaneously to form a resist mask by photolithography. 次いでフッ酸系のエッチャントでレジストマスクで覆われていない部分の絶縁層を除去した。 Then removing the insulating layer in a portion not covered with the resist mask with an etchant of hydrofluoric acid. さらに、フッ酸によるサイドエッチングの効果によって、アンドープバッファ層の側壁の基板側部分の絶縁層も除去した。 Further, by the effect of side etching by hydrofluoric acid, the insulating layer on the substrate side portion of the sidewall of the undoped buffer layer was also removed. ここでは、p側電極27の周辺はSiN 絶縁層に150μm覆われているようにした。 Here, the periphery of the p-side electrode 27 was formed to covered 150μm in SiN x insulating layer. また、n側電流注入領域を除いて薄膜結晶層の側壁なども絶縁層に覆われているようにした。 Also, like the side wall, except for n-side current injection region thin-film crystal layer it was also so covered with the insulating layer.

この後に、不要となったレジストマスクは、アセトンで除去し、かつ、RIE法による酸素プラズマでアッシングし除去した。 Thereafter, a resist mask which has become unnecessary is removed with acetone, and were ashed and removed with oxygen plasma by RIE. この際にも、p側電極表面にはAuが露出していたため、まったく変質しなかった。 In this case also, since the p-side electrode surface was exposed Au, it was not at all deteriorated.

次いで、n側電極28を形成するために、フォトリソグラフィー法を用いてn側電極をリフトオフ法でパターニングする準備としてレジストパターンを形成した。 Then, in order to form an n-side electrode 28, a resist pattern was formed in preparation for patterning by lift-off method the n-side electrode by photolithography. ここでn側電極としてTi(20nm厚)/Al(1500nm厚)を真空蒸着法でウエハー全面に形成し、アセトン中で不要部分をリフトオフ法によって除去した。 Here Ti a (20 nm thick) / Al (1500 nm thick) is formed on the whole wafer surface by vacuum evaporation as an n-side electrode was removed by a lift-off method unnecessary portions in acetone. 次いで、その後熱処理を実施してn側電極を完成させた。 Then, by carrying out the subsequent heat treatment to complete the n-side electrode. n側電極は、その面積がn側電流注入領域よりも大きく、かつ、p側電極との重なりを有さないように形成し、金属ハンダによるフリップチップボンディングが容易で、かつ放熱性等にも配慮した。 n-side electrode is larger than the area of ​​the n-side current injection region and is formed such that it has no overlap with the p-side electrode, is easy to flip chip bonding using metal solder, and also the heat dissipation and the like conscious. Al電極は、プラズマプロセス等により変質しやすく、かつ、フッ酸等によってもエッチングされるが、素子作製プロセスの最後にn側電極の形成を行ったことから、まったくダメージを受けなかった。 Al electrodes are prone to alteration by plasma processing or the like, and is also etched by hydrofluoric acid or the like, since it was formed of the last n-side electrode of the device manufacturing process, it was not at all damaged.

次いで、基板剥離を実施する前準備として、支持体40として、表面にTi/Pt/Auの積層構造の金属配線(金属層41)が形成されたAlN基板を用意した。 Then, in preparation for carrying out the substrate peeling, as the support 40 was prepared AlN substrate metal wiring of the stacked structure of Ti / Pt / Au (the metal layer 41) formed on the surface. この支持体に、発光素子が作りこまれたウエハー(基板21)全体を、AuSnハンダを用いて接合した。 This support, the whole wafer (substrate 21) where the light emitting element is fabricated, and joined with the AuSn solder. 接合時には、支持体40と発光素子が形成されたウエハー(基板21)を300℃に加熱してp側電極とn側電極が、それぞれ設計された支持体上の金属配線にAuSnハンダで融着されるようにした。 At the time of bonding is fusing the support 40 light-emitting element is p-side electrode and the n-side electrode was heated to 300 ° C. The wafer is formed (substrate 21), with AuSn solder on a metal wiring on the support designed respectively It was to be. この際には、素子の意図しない短絡等は発生しなかった。 At this time, unintended short circuit of the device did not occur.

次に、基板剥離を実施するために、KrFエキシマレーザ(248nm)から出射されたレーザ光を、薄膜結晶成長を実施していない基板21面から照射し、基板を剥離した(レーザディボンディング)。 Next, in order to implement the substrate peeling, the laser beam emitted from KrF excimer laser (248 nm), a thin-film crystal growth was irradiated from the substrate 21 side not performed, and separating the substrate (laser debonding). この後に、GaNバッファ層の一部が窒素と金属Gaに分解されることで発生したGa金属をウェットエッチングによって除去した。 This was followed a Ga metal generated by some of the GaN buffer layer is decomposed into nitrogen and metal Ga was removed by wet etching.

最後に、1つ1つの発光素子を分割するために、ダイシングソーを用いて、支持体内分離領域部分とウエハー内の装置間分離溝を同時にカットした。 Finally, in order to divide one single light emitting element, by using a dicing saw, a device separation groove in the support isolation region portion and the wafer was cut at the same time. ここで、支持体内素子分離領域には、金属配線等が存在しなかったことから意図しない配線の剥離等は発生しなかった。 Here, in the support element isolation region, peeling of unintended lines since the metal wiring or the like is not present did not occur. このようにして、図16に示す化合物半導体発光素子を完成させた。 Thus, to complete the compound semiconductor light-emitting element shown in FIG. 16.

第1の態様の発光素子の例を示す図である。 It is a diagram illustrating an example of the light emitting device of the first embodiment. 第1の態様の発光素子の位置関係を示すための図である。 It is a diagram for illustrating the positional relationship of the light emitting device of the first embodiment. 第1の態様の発光素子の例を示す図である。 It is a diagram illustrating an example of the light emitting device of the first embodiment. 第2の態様の発光素子の例を示す図である。 It is a diagram illustrating an example of the light emitting device of the second aspect. 第2の態様の発光素子の位置関係を示すための図である。 It is a diagram for illustrating the positional relationship of the light emitting device of the second aspect. 第1の態様の発光素子の完成前の構造の1例を示す図である。 Is a view showing an example of a structure before completion of a light-emitting element of the first aspect. 第2の態様の発光素子の完成前の構造の1例を示す図である。 Is a view showing an example of a structure before completion of a light-emitting element of the second aspect. 本発明の態様の発光素子の位置関係を示すための図である。 It is a diagram for illustrating the positional relationship between the light-emitting element of embodiments of the present invention. 活性層構造を模式的に示す図である。 The active layer structure is a view schematically showing. 製造方法の1例を説明する工程断面図である。 It is a process cross-sectional view illustrating one example of a manufacturing method. 製造方法の1例を説明する工程断面図である。 It is a process cross-sectional view illustrating one example of a manufacturing method. 製造方法の1例を説明する工程断面図である。 It is a process cross-sectional view illustrating one example of a manufacturing method. 製造方法の1例を説明する工程断面図である。 It is a process cross-sectional view illustrating one example of a manufacturing method. 製造方法の1例を説明する工程断面図である。 It is a process cross-sectional view illustrating one example of a manufacturing method. 製造方法の1例を説明する工程断面図である。 It is a process cross-sectional view illustrating one example of a manufacturing method. 製造方法の1例を説明する工程断面図である。 It is a process cross-sectional view illustrating one example of a manufacturing method. 製造方法の1例を説明する工程断面図である。 It is a process cross-sectional view illustrating one example of a manufacturing method. 実施例1で製造した発光素子を示す図である。 It is a view showing a light emitting element manufactured in Example 1. 実施例2で製造した発光素子を示す図である。 It is a view showing a light emitting element manufactured in Example 2. 従来の発光素子を示す図である。 Is a diagram illustrating a conventional light emitting element. 従来の発光素子を示す図である。 Is a diagram illustrating a conventional light emitting element. 本発明の発光素子の製造方法の1実施形態を説明する工程断面図である。 It is a process cross-sectional view illustrating one embodiment of a method of manufacturing the light emitting device of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

10 発光素子13 装置間分離溝14 スクライブ領域15 絶縁層非形成部分22 バッファ層22a 第1のバッファ層22b 第2のバッファ層24 第一導電型クラッド層24a 第一導電型第一クラッド層24b 第一導電型第二クラッド層24c 第一導電型(n型)コンタクト層25 活性層構造26 第二導電型クラッド層26a 第二導電型第一クラッド層26b 第二導電型第二クラッド層26c 第二導電型(p型)コンタクト層27 第二導電型側電極28 第一導電型側電極30 絶縁層35 第二電流注入領域36 第一電流注入領域37 第二導電型側電極の露出面40 支持体41 金属層42 金属ハンダ45 低反射光学膜47 支持体内の分離領域50b 光取り出し面51 第一エッチングマスク(SiN 等) 10 light emitting element 13 inter-device isolation trench 14 scribe region 15 insulating layer non-formation portion 22 a buffer layer 22a first buffer layer 22b second first cladding layer 24b buffer layer 24 first conductive type first-conductivity-type cladding layer 24a first one conductivity type second clad layer 24c first conductivity type (n-type) contact layer 25 active layer structure 26 second-conductivity-type cladding layer 26a second conductivity type first cladding layer 26b second conductive type second clad layer 26c second conductivity type (p-type) contact layer 27 exposed surface 40 supports the second-conductivity-type-side electrode 28 first-conductivity-type-side electrode 30 insulating layer 35 second current injection region 36 the first current injection region 37 second-conductivity-type-side electrode 41 metal layer 42 a metal solder 45 low-reflection optical film 47 supporting the body of the isolation region 50b light extracting surface 51 first etching mask (SiN x or the like)
52 第二エッチングマスク(金属フッ化物マスク) 52 second etch mask (metal fluoride mask)
55 端部段差面 55 end stepped surface

Claims (27)

  1. バッファ層、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層をこの順序で有する化合物半導体薄膜結晶層と、第二導電型側電極と、並びに第一導電型側電極とを有し、主たる光取り出し方向が前記活性層構造から見てバッファ層側である化合物半導体発光素子であって、 Buffer layer, the first conductive type semiconductor layer containing a first-conductivity-type cladding layer, an active layer structure, and the compound having a second conductivity type semiconductor layer in this order, including a second-conductivity-type cladding layer semiconductor thin-film crystal layer, the a second-conductivity-type-side electrode, and has a first-conductivity-type-side electrode, a compound semiconductor light-emitting device which is a buffer layer side extraction direction main light when viewed from the active layer structure,
    前記第一導電型側電極および前記第二導電型側電極は、互いに空間的に重なりを有さずかつ前記主たる光取り出し方向とは反対側に形成されており; The first-conductivity-type-side electrode and the second-conductivity-type-side electrode is formed on the side opposite to and the main light extraction direction not have a spatial overlap with each other;
    前記第一導電型側電極および前記第二導電型側電極が接続され、前記発光素子を支持する支持体を有し; Wherein the first-conductivity-type-side electrode and the second-conductivity-type-side electrode is connected, having a support for supporting the light emitting element;
    前記発光素子の端において、前記薄膜結晶層の側壁面のうち少なくとも前記第一導電型半導体層、前記活性層構造および前記第二導電型半導体層は、製造工程中に装置間分離溝の形成により後退した後退側壁面を構成しており、 At the end of the light emitting element, at least the first conductive type semiconductor layer of the side wall surface of the thin-film crystal layer, the active layer structure and the second conductive type semiconductor layer, the formation of the inter-device isolation trench during the manufacturing process constitute a retracted the backward side wall,
    少なくとも、前記第一導電型半導体層、前記活性層構造および前記第二導電型半導体層の後退側壁面を覆う絶縁層であって、(a)前記第一導電型側電極の主たる光取り出し方向側の一部に接し、前記第二導電型側電極の主たる光取り出し方向と反対側の一部を覆い、かつ(b)前記薄膜結晶層の後退側壁面に対して、 At least, the first conductive type semiconductor layer, an insulating layer which covers the retraction side wall surface of the active layer structure and the second conductive type semiconductor layer, (a) a main light-extraction direction side of the first-conductivity-type-side electrode against the part in contact, said second conductive the main light-extraction direction of the electrostatic-type-side electrode covers a portion of the opposite side, and (b) the backward side wall of the thin-film crystal layer,
    (i)前記前記バッファ層の一部が、共に後退側壁面を構成しており、前記バッファ層の後退していない非後退側壁面との間で端部段差面を形成する形状であるときは、少なくとも、発光素子端から離れた位置から形成されている絶縁層を有し、または (ii)前記バッファ層が共に後退側壁面を構成して端部段差面が存在しない形状のときは、前記バッファ層の少なくとも主たる光取り出し方向部分には形成されずに、前記バッファ層の途中から前記後退側壁面を被覆する絶縁層を有することを特徴とする化合物半導体発光素子。 (I) a part of said buffer layer, and together constitute a backward side wall, when it is shaped to form the end portion stepped surface between the non-retraction-side wall that is not backward of the buffer layer , at least, an insulating layer formed from a position distant from the light emitting element end, or (ii) the time of the shape with the end portion stepped surface buffer layer and together constitute the retraction side wall is not present, the at least not formed in the main light-extraction direction moiety, a compound semiconductor light emitting device characterized by having an insulating layer covering the retreating wall from the middle of the buffer layer of the buffer layer.
  2. 前記薄膜結晶層の後退側壁面に対して、 Against the backward side wall of the thin-film crystal layer,
    (ii)前記バッファ層が共に後退側壁面を構成して端部段差面が存在しない形状であり、 (Ii) a shape in which the end portion stepped surface the buffer layer constitutes together retreating wall does not exist,
    前記バッファ層の少なくとも主たる光取り出し方向部分には形成されずに、前記バッファ層の途中から前記後退側壁面を被覆する絶縁層を有することを特徴とする請求項1記載の発光素子。 At least not formed in the main light-extraction direction portion, the light emitting device according to claim 1, characterized in that it comprises an insulating layer covering the retreating wall from the middle of the buffer layer of the buffer layer.
  3. 前記薄膜結晶層の後退側壁面に対して、 Against the backward side wall of the thin-film crystal layer,
    (i)前記バッファ層の一部が、共に後退側壁面を構成しており、前記バッファ層の後退していない非後退側壁面との間で端部段差面を形成する形状であり、少なくとも、発光素子端から離れた位置から形成されている絶縁層であって、 (I) a portion of the buffer layer, both constitute a backward side wall is shaped to form the end portion stepped surface between the non-retraction-side wall that is not backward of the buffer layer, at least, an insulating layer formed from a position distant from the light emitting element end,
    前記絶縁層が、前記バッファ層の後退側壁面の少なくとも一部を被覆していながら、端部段差面上には形成されていないことを特徴とする請求項1記載の発光素子。 The insulating layer, while not cover at least a portion of the backward side wall of the buffer layer, the light emitting device of claim 1, wherein the not formed on the end portion stepped surface.
  4. 前記薄膜結晶層の後退側壁面に対して、 Against the backward side wall of the thin-film crystal layer,
    (i)前記バッファ層の一部が、共に後退側壁面を構成しており、前記バッファ層の後退していない非後退側壁面との間で端部段差面を形成する形状であり、少なくとも、発光素子端から離れた位置から形成されている絶縁層であって、 (I) a portion of the buffer layer, both constitute a backward side wall is shaped to form the end portion stepped surface between the non-retraction-side wall that is not backward of the buffer layer, at least, an insulating layer formed from a position distant from the light emitting element end,
    前記絶縁層が、発光素子端から離れた位置から端部段差面上、および前記第一導電型半導体層の側壁後退面と一致する面を被覆していることを特徴とする請求項1記載の発光素子。 The insulating layer, an end portion stepped surface on a position away from the light emitting element end, and according to claim 1, wherein the coating the surface coincides with the side wall retraction plane of the first conductivity type semiconductor layer the light-emitting element.
  5. 前記バッファ層のうち、側壁面が前記絶縁層で被覆されていない部分を構成する層は、アンドープ型であることを特徴とする請求項4記載の発光素子。 Among the buffer layer, layers constituting a part side wall surface is not covered with the insulating layer, the light emitting device according to claim 4, wherein the undoped type.
  6. 前記第一導電型側電極が絶縁層に接している部分の幅の中で、最も狭い部分の幅L 1wが5μm以上であることを特徴とする請求項1〜5のいずれかに記載の発光素子。 Emission according to claim 1, wherein the first-conductivity-type-side electrode in the width of the portion in contact with the insulating layer, the width L 1 w of the narrowest portion is equal to or is 5μm or more element.
  7. 前記第二導電型側電極が前記絶縁層で覆われている部分の幅の中で、最も狭い部分の幅L 2wが15μm以上であることを特徴とする請求項1〜6のいずれかに記載の発光素子。 According to claim 1, wherein the the second-conductivity-type-side electrode in the width of the portion covered with the insulating layer, it is the narrowest part of the width L 2w is 15μm or more the light-emitting element of.
  8. 前記L 2wが100μm以上であることを特徴とする請求項7記載の発光素子。 Light emitting device according to claim 7, wherein the L 2w is 100μm or more.
  9. 前記第一導電型側電極が、Ti、Al、Ag、Moおよびそれらの2種以上の組み合わせからなる群より選ばれる元素を含む材料からなる層を含むことを特徴とする請求項1〜8のいずれかに記載の発光素子。 The first-conductivity-type-side electrode, Ti, Al, Ag, of the preceding claims, characterized in that it comprises a layer made of a material containing Mo and element selected from the group consisting of combinations of two or more thereof light-emitting device according to any one.
  10. 前記第二導電型側電極が、Ni、Pt、Pd、Mo、Auおよびそれらの2種以上の組み合わせからなる群より選ばれる元素を含む材料からなる層を含むことを特徴とする請求項1〜9のいずれかに記載の発光素子。 Wherein the second-conductivity-type-side electrode, Ni, Pt, Pd, Mo, claim, characterized in that it comprises a layer made of a material containing Au and element selected from the group consisting of combinations of two or more thereof 1 the light emitting device according to any one of 9.
  11. 前記絶縁層が、SiO 、AlO 、TiO 、TaO 、HfO 、ZrO 、SiN 、AlN 、AlF 、BaF 、CaF 、SrF およびMgF からなる群より選ばれる材料の単層であることを特徴とする請求項1〜10のいずれかに記載の発光素子。 Wherein the insulating layer is a material selected from the group consisting of SiO x, AlO x, TiO x , TaO x, HfO x, ZrO x, SiN x, AlN x, AlF x, BaF x, CaF x, SrF x and MgF x the light emitting device according to claim 1, characterized in that the a single layer.
  12. 前記絶縁層が複数の層からなる誘電体多層膜であることを特徴とする請求項1〜11のいずれかに記載の発光素子。 The light emitting device according to any one of claims 1 to 11, wherein the insulating layer is a dielectric multilayer film consisting of multiple layers.
  13. 前記絶縁層を構成する層の少なくとも1つが、フッ化物を含む材料からなることを特徴とする請求項12記載の発光素子。 Wherein at least one of the layers constituting the insulating layer, the light emitting device according to claim 12, characterized in that it consists of material containing fluoride.
  14. 前記フッ化物が、AlF 、BaF 、CaF 、SrF およびMgF からなる群より選ばれることを特徴とする請求項13記載の発光素子。 It said fluoride, AlF x, BaF x, CaF x, the light emitting device of claim 13 wherein the selected from the group consisting of SrF x and MgF x.
  15. 前記第一導電型半導体層側から前記バッファ層へ垂直入射する当該発光素子の発光波長の光が前記バッファ層で反射される反射率をR2で表し、前記絶縁層に前記第二導電型半導体層側から垂直入射する当該発光素子の発光波長の光が前記絶縁層で反射される反射率をR12、前記絶縁層に第一導電型半導体層側から垂直入射する当該発光素子の発光波長の光が前記絶縁層で反射される反射率をR11、前記絶縁層に前記活性層構造側から垂直入射する当該発光素子の発光波長の光が前記絶縁層で反射される反射率をR1qでそれぞれ表したとき、 Represents reflectance light emission wavelength is reflected by the buffer layer of the light-emitting element which perpendicularly incident on the buffer layer from the first conductive type semiconductor layer side R2, the second conductive type semiconductor layer on the insulating layer the reflectance R12 of the light emission wavelength of the light-emitting element which perpendicularly incident from the side is reflected by the insulating layer, the light emission wavelength of the light-emitting element for vertically incident from the first conductivity type semiconductor layer side to the insulating layer the reflectivity is reflected by the insulating layer R11, when said light emission wavelength of the light-emitting element which perpendicularly incident from the active layer structure side to the insulating layer is represented respectively R1q reflectivity is reflected by the insulating layer ,
    (式1) R2<R12 (Equation 1) R2 <R12
    (式2) R2<R11 (Equation 2) R2 <R11
    (式3) R2<R1q (Equation 3) R2 <R1q
    のすべての条件を満たすように、前記絶縁層が構成されていることを特徴とする請求項1〜14のいずれかに記載の発光素子。 To meet all the conditions of the light-emitting element according to any one of claims 1 to 14, wherein the insulating layer is formed.
  16. 前記薄膜結晶層が、サファイア、SiC、GaN、LiGaO 、ZnO、ScAlMgO 、NdGaO 、およびMgOからなる群より選ばれる基板上に成膜されて形成されたことを特徴とする請求項1〜15のいずれかに記載の発光素子。 Claim 1, wherein the thin-film crystal layer, sapphire, SiC, GaN, LiGaO 2, ZnO, and wherein the ScAlMgO 4, NdGaO 3, and it is formed is deposited on a substrate selected from the group consisting of MgO the light emitting device according to any one of 15.
  17. 前記化合物半導体薄膜結晶層は、V族として窒素原子を含むIII−V族化合物半導体からなり、前記第一導電型クラッド層、前記活性層構造および第二導電型クラッド層中に、In、GaおよびAlからなる群より選ばれる元素が含まれることを特徴とする請求項1〜16のいずれかに記載の発光素子。 It said compound semiconductor thin-film crystal layer is made of III-V compound semiconductor containing nitrogen atom as the group V, the first-conductivity-type cladding layer, the active layer structure and the second-conductivity-type cladding layer, In, Ga and the light emitting device according to any one of claims 1 to 16, characterized in that it contains an element selected from the group consisting al.
  18. 前記活性層構造が、量子井戸層とバリア層からなり、バリア層の数をB、量子井戸層の数をWで表したとき、BとWが、 The active layer structure consists of quantum well layers and barrier layers, when expressed the number of barrier layers B, and the number of the quantum well layer W, B and W are,
    B=W+1 B = W + 1
    を満たすことを特徴とする請求項1〜17のいずれかに記載の発光素子。 The light emitting device according to any one of claims 1 to 17, characterized in that meet.
  19. 第一導電型がn型であり、第二導電型がp型であることを特徴とする請求項1〜18のいずれかに記載の発光素子。 A first conductivity type is n-type light-emitting element according to any one of claims 1 to 18 the second conductivity type, characterized in that a p-type.
  20. 前記第一導電型側電極および前記第二導電型側電極が、ハンダによって金属層を有する支持体に接合されていることを特徴とする請求項1〜19のいずれかに記載の発光素子。 Wherein the first-conductivity-type-side electrode and the second-conductivity-type-side electrode, the light emitting device according to any one of claims 1 to 19, characterized in that it is joined to a support having a metal layer by soldering.
  21. 前記第一導電型側電極および前記第二導電型側電極と、前記支持体の金属層との接合が、金属ハンダのみ、または金属ハンダと金属バンプによってなされていることを特徴とする請求項20記載の発光素子。 Claim wherein the first-conductivity-type-side electrode and the second-conductivity-type-side electrode, the junction between the metal layer of the support, characterized in that it is made by a metal solder alone, or a metal solder and a metal bump, 20 the light emitting device according.
  22. 前記支持体の母材が、金属、AlN、Al 、Si、ガラス、SiC、ダイヤモンド、BNおよびCuWからなる群より選ばれることを特徴とする請求項20または21記載の発光素子。 The base material of the support, a metal, AlN, Al 2 O 3, Si, glass, SiC, diamond, light emitting device according to claim 20 or 21, wherein the selected from the group consisting of BN and CuW.
  23. 前記支持体の発光素子間の分離領域に、金属層が形成されていないことを特徴とする請求項20〜22のいずれかに記載の発光素子。 The light emitting device according to any one of claims 20 to 22 wherein the isolation region between the light emitting element of the support, wherein the metal layer is not formed.
  24. 前記基板の光取り出し側の表面が平坦でないことを特徴とする請求項2記載の発光素子。 Light emitting device according to claim 2, wherein the light extraction side of the surface of the substrate and wherein the non-planar.
  25. 前記バッファ層の光取り出し側の表面が平坦でないことを特徴とする請求項3記載の発光素子。 Light emitting device according to claim 3, wherein the surface of the light extraction side of the buffer layer is characterized in that non-planar.
  26. 前記バッファ層から基板側に垂直入射する当該発光素子の発光波長の光が基板で反射される反射率をR3、前記基板から光取り出し側の空間に垂直入射する当該発光素子の発光波長の光が空間との界面で反射される反射率をR4で表したとき、 The reflectance light emission wavelength is reflected by the substrate of the light-emitting element which perpendicularly incident on the substrate side from the buffer layer R3, the light emission wavelength of the light-emitting element which perpendicularly incident on the spatial light extraction side from the substrate when representing the reflectivity is reflected at the interface between the space R4,
    R4<R3 R4 <R3
    を満たすように前記基板の光取り出し側に低反射光学膜が設けられることを特徴とする請求項2記載の発光素子。 Light emitting device according to claim 2, wherein the low-reflecting optical film is provided on the light extraction side of the substrate so as to satisfy.
  27. 前記第一導電型半導体層からバッファ層側に垂直入射する当該発光素子の発光波長の光がバッファ層で反射される反射率をR3、前記バッファ層から光取り出し側の空間に垂直入射する当該発光素子の発光波長の光が空間との界面で反射される反射率をR4で表したとき、 The emission light of the emission wavelength of the light-emitting element which perpendicularly incident on the buffer layer side from the first conductivity type semiconductor layer to normal incidence reflectivity is reflected by the buffer layer R3, the space of the light extraction side from the buffer layer when the light emission wavelength of the device showing the reflectance reflected at the interface between the space R4,
    R4<R3 R4 <R3
    を満たすように前記バッファ層の光取り出し側に低反射光学膜が設けられることを特徴とする請求項3記載の発光素子。 Light emitting device according to claim 3, wherein the low-reflecting optical film is provided on the light extraction side of the buffer layer so as to satisfy.
JP2007121180A 2006-05-02 2007-05-01 Semiconductor light-emitting element Withdrawn JP2007324585A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006128611 2006-05-02
JP2006128612 2006-05-02
JP2007121180A JP2007324585A (en) 2006-05-02 2007-05-01 Semiconductor light-emitting element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007121180A JP2007324585A (en) 2006-05-02 2007-05-01 Semiconductor light-emitting element

Publications (1)

Publication Number Publication Date
JP2007324585A true JP2007324585A (en) 2007-12-13

Family

ID=38857058

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007121180A Withdrawn JP2007324585A (en) 2006-05-02 2007-05-01 Semiconductor light-emitting element

Country Status (1)

Country Link
JP (1) JP2007324585A (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010056322A (en) * 2008-08-28 2010-03-11 Toshiba Corp Semiconductor light-emitting element and manufacturing method thereof
JP2010056323A (en) * 2008-08-28 2010-03-11 Toshiba Corp Method for manufacturing semiconductor light-emitting device, and semiconductor light-emitting device
JP2010062274A (en) * 2008-09-03 2010-03-18 Toshiba Corp Semiconductor light-emitting element and its manufacturing method
JP2013062555A (en) * 2013-01-10 2013-04-04 Toshiba Corp Semiconductor light-emitting element and semiconductor light-emitting device
JP2013102192A (en) * 2013-01-10 2013-05-23 Toshiba Corp Semiconductor light-emitting element and manufacturing method of the same
JP2013528325A (en) * 2010-06-07 2013-07-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Passivation of semiconductor light emitting devices
US8963177B2 (en) 2009-09-01 2015-02-24 Kabushiki Kaisha Toshiba Semiconductor light emitting element and semiconductor light emitting device

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890193B2 (en) 2008-08-28 2014-11-18 Kabushiki Kaisha Toshiba Semiconductor light emitting apparatus having stacked reflective dielectric films
JP2010056323A (en) * 2008-08-28 2010-03-11 Toshiba Corp Method for manufacturing semiconductor light-emitting device, and semiconductor light-emitting device
US9130106B2 (en) 2008-08-28 2015-09-08 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor light emitting apparatus by mounting semiconductor light emitting device having stacked dielectric films having different refractive indexes on mounting member
US8338844B2 (en) 2008-08-28 2012-12-25 Kabushiki Kaisha Toshiba Semiconductor light emitting apparatus having stacked reflective dielectric films
US9070837B2 (en) 2008-08-28 2015-06-30 Kabushiki Kaisha Toshiba Semiconductor light-emitting device and method for manufacturing same
JP2010056322A (en) * 2008-08-28 2010-03-11 Toshiba Corp Semiconductor light-emitting element and manufacturing method thereof
JP2010062274A (en) * 2008-09-03 2010-03-18 Toshiba Corp Semiconductor light-emitting element and its manufacturing method
US8963177B2 (en) 2009-09-01 2015-02-24 Kabushiki Kaisha Toshiba Semiconductor light emitting element and semiconductor light emitting device
US9093614B2 (en) 2009-09-01 2015-07-28 Kabushiki Kaisha Toshiba Semiconductor light emitting element and semiconductor light emitting device
JP2013528325A (en) * 2010-06-07 2013-07-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Passivation of semiconductor light emitting devices
US10134965B2 (en) 2010-06-07 2018-11-20 Lumileds Llc Passivation for a semiconductor light emitting device
JP2016174179A (en) * 2010-06-07 2016-09-29 コーニンクレッカ フィリップス エヌ ヴェKoninklijke Philips N.V. Passivation for semiconductor light emitting device
US10134964B2 (en) 2010-06-07 2018-11-20 Lumileds Llc Passivation for a semiconductor light emitting device
JP2013062555A (en) * 2013-01-10 2013-04-04 Toshiba Corp Semiconductor light-emitting element and semiconductor light-emitting device
JP2013102192A (en) * 2013-01-10 2013-05-23 Toshiba Corp Semiconductor light-emitting element and manufacturing method of the same

Similar Documents

Publication Publication Date Title
CN101645482B (en) Nitride semiconductor light emitting device and method of manufacturing the same
US6727518B2 (en) Light emitting device using group III nitride compound semiconductor
US7968897B2 (en) Light-emitting device having a support substrate and inclined sides
JP4325232B2 (en) Nitride semiconductor device
JP5278317B2 (en) Manufacturing method of light emitting diode
JP2010212738A (en) Method of fabricating nitride-based resonator semiconductor structure
KR100671924B1 (en) Nitride semiconductor device
US6379985B1 (en) Methods for cleaving facets in III-V nitrides grown on c-face sapphire substrates
US20050017254A1 (en) Light emitting diode and method of making the same
US7244628B2 (en) Method for fabricating semiconductor devices
US8004006B2 (en) Nitride semiconductor light emitting element
US7154123B2 (en) Nitride-based semiconductor light-emitting device
JP5113330B2 (en) Gallium nitride semiconductor light emitting device
US6703253B2 (en) Method for producing semiconductor light emitting device and semiconductor light emitting device produced by such method
US8354679B1 (en) Microcavity light emitting diode method of manufacture
US20060202211A1 (en) Method for fabricating light-emitting device utilizing substrate transfer by laser decomposition
US6156584A (en) Method of manufacturing a semiconductor light emitting device
EP1406360B1 (en) Semiconductor laser element
JP2013070111A (en) Semiconductor light-emitting device
JP3525061B2 (en) The method of manufacturing a semiconductor light emitting element
US8368102B2 (en) Light emitting device
US8120046B2 (en) Light-emitting element
US6541798B2 (en) Group III nitride compound semiconductor device and group III nitride compound semiconductor light-emitting device
JP2007221029A (en) Semiconductor light emitting element and its manufacturing method
JP3850218B2 (en) The semiconductor light emitting device and its manufacturing method

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20100706