JP2007323662A - データ転送方法 - Google Patents
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Abstract
【課題】データの送信側と受信側とでデータ転送速度が異なる場合でも、バッファとして用いるメモリの容量を小さく押さえながら、高いスループットのデータ転送を実現する。
【解決手段】画像入出力装置101からバッファメモリを介してデータを画像処理デバイス123に転送する場合、転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からデータをバッファメモリに書き込み、送信側からの書き込みが開始されてから所定時間経過後に受信側へのバッファメモリのデータ読み出しを開始する。
【選択図】図1
【解決手段】画像入出力装置101からバッファメモリを介してデータを画像処理デバイス123に転送する場合、転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からデータをバッファメモリに書き込み、送信側からの書き込みが開始されてから所定時間経過後に受信側へのバッファメモリのデータ読み出しを開始する。
【選択図】図1
Description
本発明は、例えば複合複写機等の画像入出力装置とPDLやファクシミリ等の画像処理デバイスとの間の画像データ転送方法に関するものである。
従来の画像処理装置においては、画像入出力装置と画像処理デバイスのデータ転送レートは等しいのが一般的である。それゆえ、図7に示されるように、画像入出力装置と画像処理デバイスとを直結し、両者が同期してデータ転送を行うタイプ(従来例1)がほとんどである。また、画像入出力装置と画像処理デバイスのデータ転送レートが異なる場合においては、図8に示されるように、画像入出力装置と画像処理デバイスとの間にページメモリを設けたタイプ(従来例2)があった。このタイプでは、ページメモリにより、両者はそれぞれのタイミングでデータ転送が行えた。以下に従来例の説明を行う。
(従来例1)
図7において、画像入出力装置701は以下の機能を含む。制御ブロック702は、内部にCPUや操作パネル等が含まれる。機構部703は、内部には原稿読み取り機構と印字機構が含まれ、また搬送系などの機構ブロックもふくまれ、バス705を通じて制御ブロック702から制御される。読み取り機構部からの画像信号708は、読み取り画像転送用タイミング信号707と共に、画像処理ブロック704に入力される。
図7において、画像入出力装置701は以下の機能を含む。制御ブロック702は、内部にCPUや操作パネル等が含まれる。機構部703は、内部には原稿読み取り機構と印字機構が含まれ、また搬送系などの機構ブロックもふくまれ、バス705を通じて制御ブロック702から制御される。読み取り機構部からの画像信号708は、読み取り画像転送用タイミング信号707と共に、画像処理ブロック704に入力される。
印字機構部への画像信号709は、書き込み画像転送用タイミング信号710と共に画像処理ブロック704から入力される。画像入出力装置701に接続される画像処理デバイス715〜717は、PDL(ページ記述言語)やファクシミリ機能を実現する。これら画像処理デバイスはそれぞれ制御ブロック718に代表される制御ブロックを有する。制御ブロック718は、バス721を通じて画像入出力装置701の制御ブロック702とやり取りを行い、バス719を通じて画像処理ブロック720を制御する。
FAX送信等の画像データの読み取りの際には、制御部702の管理下にて機構部703から画像データが読み込まれ、その画像データに画像処理部704にて所定の処理が施された後、読み取り画像転送用タイミング信号711と共に画像データ712として画像処理ブロック720へ転送される。FAX受信やPDL出力等の画像データの印字の際には、画像処理ブロック720から、書き込み画像転送用テイミング信号713と同期して画像データ714が画像処理ブロック704に送信され、そこで所定の処理が行われた後機構部703へ送出され印字出力される。
(従来例2)
図8に従来例2のブロック図を示す。図7の従来例1との相違点は、ページメモリブロック816が追加されたことである。画像入出力装置801と画像処理デバイス823とのデータのやりとりでは、いったんぺージメモリブロック816を介することにより、装置の画像転送レートとデバイスの画像転送レートの違いが吸収される。図8の構成にて画像を機構部806から取り込む場合は、画像処理ブロック811とページメモリ816間で1回目の画像の転送を行い、次にページメモリ816と画像処理ブロック826間で2回目の画像転送を行う。図9に、メモリブロックが送受信するデータ量のグラフの例を示す。なお、画像入出力装置(画像処理ブロック811)のデータ転送レートをθ1、画像処理デバイス(画像処理ブロック826)のデータ転送レートをθ2、転送データ量をPmaxで表わす。まず初めに、画像処理ブロック811は転送レートθ1でデータをページメモリ816に送り、ページメモリ816はそれを格納する。次に、画像処理ブロック816は転送レートθ2でデータをページメモリから読み込む。図8の構成にて画像を出力する場合は、画像処理デバイス823からページメモリ816に1回目の画像の転送を行い、次にページメモリ816から画像入出力装置801に2回目の画像転送を行う。
図8に従来例2のブロック図を示す。図7の従来例1との相違点は、ページメモリブロック816が追加されたことである。画像入出力装置801と画像処理デバイス823とのデータのやりとりでは、いったんぺージメモリブロック816を介することにより、装置の画像転送レートとデバイスの画像転送レートの違いが吸収される。図8の構成にて画像を機構部806から取り込む場合は、画像処理ブロック811とページメモリ816間で1回目の画像の転送を行い、次にページメモリ816と画像処理ブロック826間で2回目の画像転送を行う。図9に、メモリブロックが送受信するデータ量のグラフの例を示す。なお、画像入出力装置(画像処理ブロック811)のデータ転送レートをθ1、画像処理デバイス(画像処理ブロック826)のデータ転送レートをθ2、転送データ量をPmaxで表わす。まず初めに、画像処理ブロック811は転送レートθ1でデータをページメモリ816に送り、ページメモリ816はそれを格納する。次に、画像処理ブロック816は転送レートθ2でデータをページメモリから読み込む。図8の構成にて画像を出力する場合は、画像処理デバイス823からページメモリ816に1回目の画像の転送を行い、次にページメモリ816から画像入出力装置801に2回目の画像転送を行う。
従来例1では、画像入出力装置の画像データ転送レートと、それに接続される画像処理デバイスの画像データ転送レートとが同一であることが必須条件である。このため、ある画像入出力装置用に開発された画像処理デバイスを他の画像入出力装置へ接続しようとしても、画像データ転送レートが異なると接続できないという欠点があった。
また、従来例2では、画像入出力装置と画像処理デバイスとの間にページメモリを設けたことにより、異なるデータ転送レートのデバイスでも接続が可能である。しかしながら、ページメモリ分のコストアップが必須であり、また画像データの転送が2回行われるためスループットが低下するという欠点があった。
本発明は上記従来例に鑑みてなされたもので、スループットの低下及びコストの上昇を抑制しつつ、転送レートが互いに異なる装置間でのデータ転送を可能とするデータ転送方法及び画像処理装置を提供することを目的とする。
上記目的を達成するために本発明は以下の構成を備える。すなわち、データ送信側から、それよりも転送レートの低い受信側に対して、バッファメモリを介してデータの転送を行うデータ転送方法であって、
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへのデータの書き込みが開始されてから所定時間経過後に、前記受信側への前記バッファメモリからのデータ読みだしを開始させる。
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへのデータの書き込みが開始されてから所定時間経過後に、前記受信側への前記バッファメモリからのデータ読みだしを開始させる。
また本発明の他の側面によれば、本発明は以下の構成を備える。すなわち、データ送信側から、それよりも転送レートの高い受信側に対して、バッファメモリを介してデータの転送を行うデータ転送方法であって、
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへ最初のブロックを書き込み終えたなら直ちに前記受信側への前記バッファメモリからのデータ読みだしを開始させるとともに、それから所定時間経過後に、2番目以降のブロックを前記バッファメモリに書き込む。
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへ最初のブロックを書き込み終えたなら直ちに前記受信側への前記バッファメモリからのデータ読みだしを開始させるとともに、それから所定時間経過後に、2番目以降のブロックを前記バッファメモリに書き込む。
以上説明したように、本発明によれば、データの送信側と受信側とでデータ転送速度が異なる場合に、バッファとして用いるメモリの容量を小さく押さえながら、高いスループットのデータ転送が可能となる。1ページ分のバッファを用意することで、複数部の転送時には、2ページ以降のデータを、受信側の速度に応じては転送することができる。
<実施形態の発明>
本実施形態に記載された発明は以下のようなものである。
本実施形態に記載された発明は以下のようなものである。
データ送信側から、それよりも転送レートの低い受信側に対して、バッファメモリを介してデータの転送を行うデータ転送方法であって、
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへのデータの書き込みが開始されてから所定時間経過後に、前記受信側への前記バッファメモリからのデータ読みだしを開始させる。
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへのデータの書き込みが開始されてから所定時間経過後に、前記受信側への前記バッファメモリからのデータ読みだしを開始させる。
さらに、ブロックのサイズを決定する際には、実際に転送しようとするデータ量に、受信側によるデータの受信時のオフセット分に相当するデータ量を加算した量を転送しようとするデータ量とみなして、ブロックのサイズを決定する。
また、前記ブロックのサイズは、受信側により読み出されていないバッファメモリ内のデータが、送信側により上書きされないように決定される。
あるいは、データ送信側から、それよりも転送レートの高い受信側に対して、バッファメモリを介してデータの転送を行うデータ転送方法であって、
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへ最初のブロックを書き込み終えたなら直ちに前記受信側への前記バッファメモリからのデータ読みだしを開始させるとともに、それから所定時間経過後に、2番目以降のブロックを前記バッファメモリに書き込む。
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへ最初のブロックを書き込み終えたなら直ちに前記受信側への前記バッファメモリからのデータ読みだしを開始させるとともに、それから所定時間経過後に、2番目以降のブロックを前記バッファメモリに書き込む。
また、ブロックのサイズを決定する際には、実際に転送しようとするデータ量に、所定のデータ量を加算した量を転送しようとするデータ量とみなして、ブロックのサイズを決定する。
さらに、ブロックのサイズは、送信側により同一のデータを二度読みされないように決定される。
以下、本発明を実施例に基づき説明を行う前に基本概念の説明を行う。ここでは2つの画像入出力デバイスを定義し、転送速度の速い出力を遅い転送速度で受け取る場合と、転送速度の遅い出力を速い転送速度で受け取る場合それぞれに説明を行う。
<(1)転送速度の遅い出力を速い転送速度で受け取る場合>
処理速度の遅いPDL処理部を高速プリンタエンジンに接続する、といった場合に適用される。以降説明の便宜上場合PDLとエンジンと称して説明する。PDLとは、ぺージ記述言語で記述されたデータからプリンタエンジンに適合したデータを生成する処理機能である。
処理速度の遅いPDL処理部を高速プリンタエンジンに接続する、といった場合に適用される。以降説明の便宜上場合PDLとエンジンと称して説明する。PDLとは、ぺージ記述言語で記述されたデータからプリンタエンジンに適合したデータを生成する処理機能である。
図6に動作概念図を示す。図6において横軸は時間を示し、縦軸は転送したデータ量を示す。線601はエンジンへの画像転送を示し、線602はPDLからの画像転送を示す。エンジン側の転送レートがPDLのデータ転送レートより高いことより、θ1>θ2となっている。
この場合に、PDLからエンジンへのデータ転送を成立させるために、本発明では、図6で示すように、転送レートの低いPDLからの画像出力を先に開始し、時刻T1までそのデータをメモリへ蓄え(以降この動作を先読みと呼ぶ)、時刻T1からはPDLからの画像出力と並行してメモリからエンジンへのデータ転送を行う。つまり、PDLは先読み動作によって、転送しようとするデータのうちデータ量Pxを時刻T1でメモリに書き込む、そして時刻T1以降は、PDLが遅いレート(傾きθ2)でメモリへデータを書き込み続け、エンジンが早いレート(傾き θ1)でメモリから読み出す。時刻T1は、エンジン側のデータ読み出しがPDL側のデータ書き込みを追い越すことなく、時刻T2で同時にデータ転送が終了するように決められる。
データPmaxの転送に要するPDLのデータ転送時間をTpdl、エンジンのデータ転送時間をTengとした場合、転送に要する相所要時間は、図9の従来例ではTpdl+Tengであったものが、本発明ではTpdlになることが図6から分かる。
次にメモリの制御方法について述べる。図6において時刻T1までの時間には、先読み動作にてPDLが送出するデータがメモリへ順番に書き込まれる。つまり、メモリへの格納をアドレス0から始めるとすれば、書き込みアドレスを0から順次インクリメントしてゆきPxまでデータを書き込む。そして時刻T1で、エンジンはアドレス0からデータを読み出し始める。ほぼ同時にPDLも書き込みアドレスを0にし戻して書き込み動作を行う。
それ以降はデータ転送が終了するまで両者ともアドレスをインクリメントしつつデータの書き込みあるいは読み出しを行い、データの転送アドレスがPxになったらアドレスを0にもどす動作を続ける。アドレスが0に戻ったなら、図6の時刻0からデータ転送が繰り返される。時刻T1やT2における両者からの同一アドレスのアクセスに関しては後述する。
このように、必要なメモリ容量は、従来例2の様にPmaxではなく、それよりも小さなPxあればデータ転送が可能である。
ここで、PDL及びエンジンによりデータ量Pmaxのデータを転送する所要時間をそれぞれTpdl,Tengとする。すなわち、Teng=T2−T1、Tpdl=T2である。また、ある時刻tにおいてPDL及びエンジンにより転送されるデータ量をそれぞれPpdl,Pengとする。これを時間の関数で表わしたグラフが図6の線601,602となる。Ppdl,Pengはそれぞれ次式のように表わせる。
Peng=(Pmax/Teng)(t−(Tpdl−Teng))(式1)
Ppdl=(Pmax/Tpdl)t (式2)
また、必要なメモリ容量は、時刻0からT2までの間に使用される最大メモリ量Pxであり、Pxは、t=Teng−Tpdlの時点でのPpdlの値であるから、
Px=Pmax*(1−Teng/Tpdl) (式3)
となる。
Ppdl=(Pmax/Tpdl)t (式2)
また、必要なメモリ容量は、時刻0からT2までの間に使用される最大メモリ量Pxであり、Pxは、t=Teng−Tpdlの時点でのPpdlの値であるから、
Px=Pmax*(1−Teng/Tpdl) (式3)
となる。
つまり、必要メモリ量Pxは両者の処理時間の比であるTeng/Tpdlに依存し、この値が0の場合は従来方式と同様にPx=Pmaxとなり、送信側受信側双方の転送所要時間が近づくほどPxは減少してゆき、一致した場合はPx=0となる。
図13はメモリの制御の概念図を示したものであり、エンジンとPDLの処理時間の比を2:3とした場合を想定している。つまり、式3からPxはPmaxの3分の1となり、データ量Pxを、PDLによって3回メモリに書き込み、エンジンによって3回メモリから読み出して、データ量Pmaxをエンジンへ転送する。
図13中の実線はPDL側のDMAのメモリアクセスを示し、点線がエンジン側のDMAのメモリアクセスを示す。時刻T1までの先読み時間ではPDLが0からPxまでデータを書き込んでゆき、それ以降は書き込まれたデータをエンジンが読み出してゆく。この図からわかる事は、実線と点線が交差することはなく、T1とT2の時点で、書き込みと読み出しとの競合がうまく処理されればデータ転送が可能であるということである。
<(2)転送速度の速い出力を遅い転送速度で受け取る場合>
高速スキャナエンジンに処理速度の遅いインターフェースボード(ページメモリを持たない)等を接続するといった場合に適用される。以降説明の便宜上、スキャナをSCN、インターフェースボードをIFBとして説明する。
高速スキャナエンジンに処理速度の遅いインターフェースボード(ページメモリを持たない)等を接続するといった場合に適用される。以降説明の便宜上、スキャナをSCN、インターフェースボードをIFBとして説明する。
図4に動作概念図を示す。図において横軸は時間を示し、縦軸は転送したデータ量を示す。線401はSCNの画像転送を示し、線402はIFBの画像転送を示す。SCN側の転送レートがIFBより高いことより、線401と402とが横軸に対してそれぞれ成す角θ1,θ2はθ1>θ2となっている。
この構成でデータ転送を成立させるためには、(1)の場合と異なり、SCNの画像転送とIFBの画像転送を同時に開始し、SCN側が高速にメモリへ書き込んでゆくデータを、IFB側が低速に読み出してゆく。この動作をT1の時間まで行い(SCNはT1でデータ転送終了)、それ以降はIFBのみがメモリからのデータ読み出しを続けT2で終了する。SCNのデータ転送時間をTscn、IFBのデータ転送時間をTifbとした場合、図9の従来例ではTscn+Tifbであったものが、本発明ではTifbのみになることが分かる。
次にメモリの制御方法について述べる。図4においてSCNとIFBは同時にデータ転送を開始する、つまりSCNアドレス0から順次インクリメントしながらデータを書き込み、IFBもアドレス0から順次インクリメントしながらデータを読み込む。この場合SCN側のデータ転送の方が高速なので、書き込み側が先行するため、書き込まれて読み出し待ちになるデータ量が徐々に増加する。図4においては、その読み出し待ちのデータは線401と線402とで挟まれた領域として示される。ここで図4におけるスキャナのデータ転送時間をTscn,インターフェースボードIFBのデータ転送時間をTifbとすれば、SCNにより転送されるデータ量Pscn、IFBにより転送されるデータ量Pifbはそれぞれ次式のように表わされる。
Pscn=(Pmax/Tscn)t (式4)
Pifb=(Pmax/Tpdl)t (式5)
メモリに格納すべきデータ量は、線401と線402とで挟まれた領域であり、これが最大になるのは時刻T1であることは図4からも明らかである。この値をPyとする。ここで(1)と同様な観点から必要なメモリ容量はPyであるとし、書き込み・読み出しそれぞれにおいて、メモリアドレスの制御をそれぞれ0からインクリメントし、Pyになったら0に戻すという手法で制御をおこなう。つまり、必要メモリは従来例の様に1ページ分であるPmaxではなく、Pyの容量のメモリでデータ転送が可能である。ここでPyは、時刻Tscnにおけるデータ転送量の差分であるから次式のように表わせる。
Pifb=(Pmax/Tpdl)t (式5)
メモリに格納すべきデータ量は、線401と線402とで挟まれた領域であり、これが最大になるのは時刻T1であることは図4からも明らかである。この値をPyとする。ここで(1)と同様な観点から必要なメモリ容量はPyであるとし、書き込み・読み出しそれぞれにおいて、メモリアドレスの制御をそれぞれ0からインクリメントし、Pyになったら0に戻すという手法で制御をおこなう。つまり、必要メモリは従来例の様に1ページ分であるPmaxではなく、Pyの容量のメモリでデータ転送が可能である。ここでPyは、時刻Tscnにおけるデータ転送量の差分であるから次式のように表わせる。
Py=Pmax*(1−Tscn/Tifb) (式6)
つまり、必要メモリ量Pyは両者の転送時間の比であるTscn/Tifbに依存し、この値が0の場合は従来方式と同様にPy=Pmaxとなり、転送時間の比が1に近づくほどPyは減少してゆき、一致した場合はPy=0となる。
つまり、必要メモリ量Pyは両者の転送時間の比であるTscn/Tifbに依存し、この値が0の場合は従来方式と同様にPy=Pmaxとなり、転送時間の比が1に近づくほどPyは減少してゆき、一致した場合はPy=0となる。
図12はメモリの制御の概念図を示したものであり、図中の実線がIFB側のDMAのメモリアクセスを示し、点線がSCN側のDMAのメモリアクセスを示す。また、SCNとIFBの転送時間の比を、2:3とした場合を示している。この場合、データ量Pxを、SCNによって3回メモリに書き込み、IBFによって3回メモリから読み出して、データ量Pmaxを転送する。この図からわかる事は、実線と点線が交差することはなく、スタートとT1の時点で、書き込みと読み出しとの競合がうまく処理されればデータ転送が可能であるということである。
[第1の実施の形態]
図1は本発明にかかる画像処理システムのブロック図である。画像入出力装置101は以下の機能を含む。制御ブロック103は、内部にCPUや操作パネル等が含まれる。機構部106は、内部に原稿読み取り機構部と印字機構部とが含まれ、また搬送系などの機構ブロックも含まれ、バス102を通じて制御ブロック103から制御される。読み取り機構部からの画像信号108は、読み取画像転送用タイミング信号107と共に画像処理ブロック111に入力される。印字機構部への画像信号110は、書き込み画像転送用タイミング信号119と共に画像処理ブロック111に入力される。画像処理ブロック111は、バス104を通じて制御ブロック103より制御されて所定の画像処理を行い、読み取り系に関してはタイミング信号112と画像信号113とによりインターフェースブロック116と接続され、また書き込み系はタイミング信号224と画像信号115でインターフェースブロック116と接続される。また、インターフェースブロック116はバス105を通じて制御ブロック103と接続される。画像処理デバイス121,122,123は、FAXやPDL等の画像処理デバイスであり、それぞれ制御ブロック124と画像処理ブロック126を有し、制御ブロック124は、バス127を通じて画像入出力装置101内部の制御ブロック103と接続される。制御ブロック103は、バス125を通じて画像処理ブロック126を制御する。
図1は本発明にかかる画像処理システムのブロック図である。画像入出力装置101は以下の機能を含む。制御ブロック103は、内部にCPUや操作パネル等が含まれる。機構部106は、内部に原稿読み取り機構部と印字機構部とが含まれ、また搬送系などの機構ブロックも含まれ、バス102を通じて制御ブロック103から制御される。読み取り機構部からの画像信号108は、読み取画像転送用タイミング信号107と共に画像処理ブロック111に入力される。印字機構部への画像信号110は、書き込み画像転送用タイミング信号119と共に画像処理ブロック111に入力される。画像処理ブロック111は、バス104を通じて制御ブロック103より制御されて所定の画像処理を行い、読み取り系に関してはタイミング信号112と画像信号113とによりインターフェースブロック116と接続され、また書き込み系はタイミング信号224と画像信号115でインターフェースブロック116と接続される。また、インターフェースブロック116はバス105を通じて制御ブロック103と接続される。画像処理デバイス121,122,123は、FAXやPDL等の画像処理デバイスであり、それぞれ制御ブロック124と画像処理ブロック126を有し、制御ブロック124は、バス127を通じて画像入出力装置101内部の制御ブロック103と接続される。制御ブロック103は、バス125を通じて画像処理ブロック126を制御する。
画像入出力装置101と画像処理デバイス101〜103の画像信号のやり取りは、インターフェースブロック116を介し、読み取り系は、画像信号118と読み取画像転送用タイミング信号117によって各画像処理デバイスと接続され、書き込み系は、画像信号120と書き込み画像転送用タイミング信号119によって各画像処理デバイスと接続される。
図2は図1内のインターフェースブロック116の詳細図である。読み取り系の制御ブロック201は、装置側からの読みとり画像タイミング信号として、副走査同期信号112A、主走査同期信号112B、基準クロック112Cを受ける。そして画像処理デバイス側への読みとり画像タイミング信号としては、副走査同期信号117A、主走査同期信号117B、基準クロック117Cを出力する。書き込み系の制御ブロック205は、装置側からの書き込み画像タイミング信号として、副走査同期信号114A、主走査同期信号114B、基準クロック114Cを受信する。そして画像処理デバイス側への書き込み画像タイミング信号としては、副走査同期信号119A、主走査同期信号119B、基準クロック119Cを出力する。
一連の制御を行う制御レジスタ203は、バス105を通じて画像入出力装置101内部の制御ブロック103から設定され、バス202及び204を通じて、読みとり系の制御ブロック201および書き込み系の制御ブロック205の制御を行う。バス調停ブロック208は、バス206と207を通じて読みとり系の制御ブロック201と接続され、またバス209と210を通じて書き込み系の制御ブロック205と接続され、4本のバスからのメモリアクセスを調停してメモリバス211を通じてメモリデバイス212から214へ接続する。
図3は図2内の読み込み制御ブロック201の詳細図である。301は入力制御ブロックであり、302は入力ビデオタイミング制御ブロックであり、303は入力ビデオデータ制御ブロックであり、304は入力DMA制御ブロックである。出力タイミング制御ブロック305は、デバイス側へのタイミング信号117A〜Cを生成する。307は出力制御ブロックであり、308は出力ビデオタイミング制御ブロックであり、309は出力ビデオデータ制御ブロックであり、310は出力DMA制御ブロックである。一連の制御レジスタ312は、それぞれバス311、306、313で、入力制御ブロック301、出力タイミング制御ブロック305、出力制御ブロック307と接続される。
図5は図2内の書き込み制御ブロック205の詳細図である。501は出力制御ブロックであり、502は出力ビデオタイミング制御ブロックであり、503は出力ビデオデータ制御ブロックであり、504は出力DMA制御ブロックである。入力タイミング制御ブロック505は、デバイス側へのタイミング信号119A〜Cを生成する。507は入力制御ブロックであり、508はビデオタイミング制御ブロックであり、509は入力ビデオデータ制御ブロックであり、510は入力DMA制御ブロックである。一連の制御レジスタ512は、それぞれバス511、506、513で、入力制御ブロック501、出力タイミング制御ブロック505、出力制御ブロック507と接続される。
次に上記構成に基づき以下の場合の動作説明を行う。
(1)画像処理デバイスのデータ送信速度より、画像出力装置のデータ受信速度が遅い場合(転送速度の速い出力を遅い転送速度で受け取る場合)、
(2)画像処理デバイスのデータ受信速度より、画像入力装置のデータ送信速度が遅い場合(転送速度の遅い出力を速い転送速度で受け取る場合)、
(3)画像処理デバイスのデータ受信速度より、画像入力装置のデータ送信速度が速い場合(転送速度の速い出力を遅い転送速度で受け取る場合)、
(4)画像処理デバイスのデータ送信速度より、画像出力装置のデータ受信速度が速い場合(転送速度の遅い出力を速い転送速度で受け取る場合)
以上4つの場合を、それぞれ説明する。
(1)画像処理デバイスのデータ送信速度より、画像出力装置のデータ受信速度が遅い場合(転送速度の速い出力を遅い転送速度で受け取る場合)、
(2)画像処理デバイスのデータ受信速度より、画像入力装置のデータ送信速度が遅い場合(転送速度の遅い出力を速い転送速度で受け取る場合)、
(3)画像処理デバイスのデータ受信速度より、画像入力装置のデータ送信速度が速い場合(転送速度の速い出力を遅い転送速度で受け取る場合)、
(4)画像処理デバイスのデータ送信速度より、画像出力装置のデータ受信速度が速い場合(転送速度の遅い出力を速い転送速度で受け取る場合)
以上4つの場合を、それぞれ説明する。
<(1)画像処理デバイスのデータ受信速度より、画像入力装置からのデータ送信速度が速い場合(転送速度の速い出力を遅い転送速度で受け取る場合:図4に相当)>
次の条件にて説明を行う。画像データはA3用紙で600dpiとし、有効画像は主走査8Kdot/副走査9.5Kdotとし、画像入出力装置は多値スキャナで上記データを2秒で読み取るとし、画像処理デバイス側は2値画像(装置内部で2値化処理を行う)で上記データを2.5秒で処理する(2値化後の総データ量は7.9MBとする)。
次の条件にて説明を行う。画像データはA3用紙で600dpiとし、有効画像は主走査8Kdot/副走査9.5Kdotとし、画像入出力装置は多値スキャナで上記データを2秒で読み取るとし、画像処理デバイス側は2値画像(装置内部で2値化処理を行う)で上記データを2.5秒で処理する(2値化後の総データ量は7.9MBとする)。
図1において図示しない電源スイッチにより装置の電源が投入されると、制御ブロック103は一連のイニシャル処理を行い、かつ、接続されている画像処理デバイス121〜123を認識し、それぞれのデバイスの機能や画像データの転送レートの情報を獲得する。
次に操作パネル等何らかの入力手段によって、画像データを画像処理デバイス123に取り込むジョブが指定されると、制御ブロック103はバス127を通じて画像処理デバイス123内部の制御ブロック124へジョブの通知を行う。ジョブの通知を受けた制御ブロック124は、バス125を通じて画像処理ブロック126の設定を行い、画像入力準備ができた時点で画像入出力装置へ画像転送要求を通知する。画像要求を受け、制御ブロック103は装置内画像処理ブロック111へ一連の画像処理設定(シェーディング補正やエッジ処理や2値化処理)を行う。
またバス105を通じてインターフェースブロック116へ読み込み設定を行うが、この時に、インターフェースブロック116内部の読み取り制御ブロック201に対して次の設定を行う。入力タイミング制御ブロック302へは入力画像処理に応じた有効画像を主副のタイミング信号に対するオフセットと、主走査・副走査それぞれの方向について有効画素数を設定する。なお、主走査・副走査それぞれの方向のことを単に主副と呼ぶ。入力データ制御ブロック30には入力画像が2値であることを設定する。入力DMA制御ブロック304に対しては画像転送に使用するメモリの領域を確保するために、DMA先頭アドレスとメモリサイズを設定する。
出力タイミング制御ブロック305へはデバイスから通知された転送レートを実現するためのタイミング信号を発生させるように設定する。出力タイミング制御ブロック305へはデバイスに応じた有効画像の主副のタイミング信号に対するオフセットと、主副の有効画素数を設定する。出力データ制御ブロック309は出力画像が2値であることを設定する。出力DMA制御ブロック310に対しては画像転送に使用するメモリの領域を確保するために、DMA先頭アドレスとメモリサイズを設定する。
図11に基本的な画像タイミングを示す。主副のオフセットLM,TMはそれぞれ画像入出力装置と画像処理デバイスとで固有の値であり、主副の有効画素数DOT,LINEは、画像入出力装置と画像処理デバイスとで基本的には同一の値をセットする。データ転送にあたって、必要があれば画像の切り取りや余白の付加等を行うことができるが、ここでは説明の簡略化の為同一とする。
次に上記説明におけるメモリサイズについて述べる。メモリサイズとは基本概念の説明2で述べたPyであり、以下の式で表せる。
Py=Pmax*(1−Tscn/Tifb) (式6)
データ送信時には、Pmax/Py=Tifb/(Tifb−Tsca)回、メモリへの書き込みと読み出しを繰り返してデータ転送が行われる。前提にした数字を上式に代入すると、Pyの理論値は、Py=7.9MB*(1−2/2.5)=約1.58MBとなる。このメモリへの書き込みと読み出しを、2.5/(2.5−2)=5回繰り返してデータ転送が行われる。
データ送信時には、Pmax/Py=Tifb/(Tifb−Tsca)回、メモリへの書き込みと読み出しを繰り返してデータ転送が行われる。前提にした数字を上式に代入すると、Pyの理論値は、Py=7.9MB*(1−2/2.5)=約1.58MBとなる。このメモリへの書き込みと読み出しを、2.5/(2.5−2)=5回繰り返してデータ転送が行われる。
ここで注意しなければならないのは、メモリへの書き出し読み込みとも、副走査タイミング信号が出力されてからのオフセットが設定されていることである。メモリに対する書き込みについては、画像入出力装置側の副走査オフセットを設定する事により、副走査タイミング信号が出力されてから副走査オフセット分の時間が経過してから開始すればよい。しかし、画像処理デバイスへのメモリからの読み出しをメモリへ書き込むと同時に行うためには、画像処理デバイス側の副走査タイミング信号を、オフセット分の時間が経過したところでメモリへの書き込みと同時に読み出しが開始されるように出力しておかなければならない。画像処理デバイスと画像入出力装置の転送速度が異なる場合には、データの読み出し開始のタイミングがずれ、書き込みよりも先に読み出しを行ってしまうといった事態が発生するリスクが高い。
そのため図4の理論タイミングでは書き込みと読み出しのスタートが同時であるが、実際には、書き込みがスタートした以降に画像処理デバイス側の副走査タイミング信号を出力することが望ましい。また、画像処理デバイス側のオフセットが0の場合も考えると、最低でも1ラインの書き込み動作終了後にデバイス側への副走査タイミング信号を出力することが望ましい。
つまり図11では有効画像データ量PmaxはDOT*LINEで表されているが、実際には、画像処理デバイスの副走査オフセットと余裕分を加算した量としておく。すなわち、余裕分を3ラインとすれば、
Pmax=DOT*(LINE+TMd+3) (式7)
となる(TMdは画像処理デバイスの副走査オフセットであり、3はマージン)。
Pmax=DOT*(LINE+TMd+3) (式7)
となる(TMdは画像処理デバイスの副走査オフセットであり、3はマージン)。
また動作説明に戻る。インターフェースブロック201へ各レジスタ設定を行った後、制御ブロック103は実際に画像のスキャン動作を開始する(画像読み取り装置に関する説明は省略)。そしてインターフェースブロック116内の読取り制御ブロック201において、主副オフセット後に有効画像の取り込みが入力データ制御ブロック301により行われ、読み込まれた2値画像データは、メモリ212へ書き込むためにメモリバス(仮に16ビットとする)幅にシリアル−パラレル変換されて、バス206を通じてバス調停部208を介してメモリバス211経由でメモリ212の先頭アドレス(仮に0とする)へ書き込まれる。以降16画素単位にパラレル変換されたデータが、メモリアドレスがインクリメントされつつ書き込まれ、1ラインの読取りが終了すると、バス311を通じて制御レジスタ312へその旨通知される。
制御レジスタ312は、バス306を通じて出力タイミング制御ブロック305へ画像処理デバイス側へのデータ転送の開始を指示する。すると出力タイミング制御ブロック305は、画像処理デバイス側の主走査タイミング信号と同期した画像処理デバイス側の副走査タイミング信号を出力する。この信号はバス117を通じて画像処理デバイス124へ画像転送の開始を通知する。それとともに、出力制御ブロック307により、メモリ212〜214の内容を読み出して送信する一連の動作が開始される。
上記動作を繰り返し、読み出し書き込みとも、メモリアドレスがPyになったらアドレスカウンタを0に戻すという動作を繰り返す。なお、スタートアドレスが0でない場合には、アドレスがスタートアドレス+Pyに達したなら、アドレスカウンタを0に戻す。この動作により画像入出力装置側のデータ転送は2秒後に終了し、その後約0.5秒後にすべてのデータ転送が終了する。
図15は、式7に従ってメモリを確保した場合の、メモリへのデータ書き込み(点線)とメモリからのデータ読み出し(実線)の様子を示す図である。ただし、図ではPmax/Py=3の場合を示している。Py’は、式7で与えられるPmax=DOT*(LINE+TMd+3)について、式6を適用して得られたメモリ容量である。すなわち有効領域のデータサイズをPmaxとした場合、Py’=(Pmax+DOT*(TMd+3))*(1−Tsca/Tifb)と与えられる。Py’>Pyであるため、Pmax/Py’<3となり、Pmaxのデータ転送のためにメモリに読み書きする回数は3回に満たない。また、メモリ読み出し開始時刻の、書き込み開始時刻に対する遅延Tsは、画像処理デバイスにおける(TMd+3)ライン分の転送時間に相当する。メモリに書き込まれるデータ量はPmaxで変わらないため、データの書き込みは時刻T1で終了する。メモリからのデータの読み出しは、書き込みよりも時間Ts遅延して開始されているため、終了する時刻は理論値であるT2よりもTs遅延することになる。この遅延とメモリ容量の余裕によって、データの書き込みアドレスがデータの読み出しアドレスを追い越し、読み出されていないデータが新しいデータで上書きされてしまう事態が発生することもない。
図17として、以上の制御手順の流れ図を示す。まず、必要なメモリの容量Py’を決定し、メモリ領域を確保して先頭のアドレスを確定する(ステップS1701)。次いで、データ読み出しの遅延時間Tsをタイマにセットする(ステップS1702)。次に、送信するデータをブロック単位でメモリに書き込む(ステップS1703)。全データのメモリへの書き込みを終了したか判定し(ステップS1704)、終了したならば、書き込み処理を終了する。終了でなければ、データのメモリへの書き込みをブロックごとに繰り返す。図17のステップS1702でセットされたタイマが満了すると、図18の手順でデータの読み出しが開始される。ただし、読み出すデータのブロックサイズはPy’である。
図18において、まず、図17のステップS1701で決定された先頭アドレスを読み出しアドレスの先頭として設定し(ステップS1801)、メモリからブロックごとにデータを読み出す(ステップS1802)。これを、全データを読み出すまで繰り返す(ステップS1803)。このような手順によって図15に示したようなデータの転送を実現できる。
<(2)画像処理デバイスのデータ送信速度より、画像出力装置のデータ受信速度が速い場合(転送速度の遅い出力を速い転送速度で受け取る場合:図6に相当)>
次の条件にて説明を行う。画像データはA3用紙で600dpiでとし、有効画像は主走査8Kdot/副走査9.5Kdotとし、画像入出力装置は2値プリンタで上記データを2秒で印字出力するとし、画像処理デバイスは上記サイズの2値画像データを2.5秒で処理する(総データ量は7.9MBとする)。
次の条件にて説明を行う。画像データはA3用紙で600dpiでとし、有効画像は主走査8Kdot/副走査9.5Kdotとし、画像入出力装置は2値プリンタで上記データを2秒で印字出力するとし、画像処理デバイスは上記サイズの2値画像データを2.5秒で処理する(総データ量は7.9MBとする)。
図1において図示しない電源スイッチにより、装置の電源が投入されると、制御ブロック103は、一連のイニシャル処理を行い、接続されている画像処理デバイス121から123を認識し、それぞれの画像デバイスの機能や画像データの転送レートの情報を獲得する。
次に操作パネル等何らかの入力手段によって、画像処理デバイス123から画像を出力するジョブが指定されると、制御ブロック103はバス127を通じて画像処理デバイス123内部の制御ブロック124へジョブの通知を行う。ジョブの通知を受けた制御ブロック124は、バス125を通じて画像処理ブロック126の設定を行い、画像出力準備ができた時点で画像入出力装置へ画像転送要求を通知する。画像転送要求を受けた制御ブロック103は、画像入出力装置内の画像処理ブロック111へ一連の画像処理設定を行う。また、バス105を通じてインターフェースブロック116へ出力設定を行うが、この時に、インターフェースブロック116内部の書き込み制御ブロック201(図5)における、出力タイミング制御ブロック502には、出力画像処理に応じた主走査・副走査のタイミング信号に対する有効画像のオフセットと、主副各走査方向についての有効画素数を設定する。
出力データ制御ブロック503は、出力画像が2値であることを設定する。出力DMA制御ブロック504に対しては、画像転送に使用するメモリの領域を確保するために、DMA先頭アドレスとメモリサイズを設定する。出力タイミング制御ブロック505へは、画像処理デバイスから通知された転送レートを実現するためのタイミング信号を発生させる様に設定する。
入力タイミング制御ブロック508へは、画像処理デバイスに応じた主副各走査のタイミング信号に対する有効画像のオフセットと、主副各方向についての有効画素数を設定する。入力データ制御ブロック509は、入力画像が2値であることを設定する。入力DMA制御ブロック510に対しては、画像転送に使用するメモリの領域を確保するために、DMA先頭アドレスとメモリサイズを設定する。
図11に基本的な画像タイミングを示すように、主副のオフセットはそれぞれ固有の値であり、主副の有効画素数は入出力とも基本的には同一の値をセットする。必要があれば画像の切り取りや余白の付加等を行うことができるが、ここでは説明の簡略化の為同一とする。
次に上記説明におけるメモリサイズについて述べる。メモリサイズとは基本概念の説明2で述べたPxであり、以下の式で表せる。
次に上記説明におけるメモリサイズについて述べる。メモリサイズとは基本概念の説明2で述べたPxであり、以下の式で表せる。
Px=Pmax*(1−Tscn/Tifb) (式6’)
前提により、この値は理論値ではPx=7.9MB*(1−2/2.5)=約1.58MBとなる。ここで注意しなければならないのは、先読み動作終了後に、画像入出力装置側はすぐにデータを取り込めるわけではなく、図11に示すTMが必要ということである。そのため先読み動作終了後、画像処理デバイス側への主走査タイミング信号をマスクすることにより画像処理デバイス側のデータ転送を待たせる必要がある。
前提により、この値は理論値ではPx=7.9MB*(1−2/2.5)=約1.58MBとなる。ここで注意しなければならないのは、先読み動作終了後に、画像入出力装置側はすぐにデータを取り込めるわけではなく、図11に示すTMが必要ということである。そのため先読み動作終了後、画像処理デバイス側への主走査タイミング信号をマスクすることにより画像処理デバイス側のデータ転送を待たせる必要がある。
また画像入出力装置に起動をかけた後に再度画像処理デバイス側のデータ転送を起動するために、主走査タイミング信号のマスクを解除するが、両者のタイミングが非同期であることより最大1ライン分の時間が必要である。
実際には、画像入出力装置による読み込みがスタートした後、最低でも1ラインの読み込み動作終了後に画像処理デバイス側への主走査タイミング信号を出力するべきである。つまり図11では有効画像PmaxはDOT*LINEで表されているが、実際には、
Pmax=DOT*(LINE+3) (式8)
となる(3はマージン)。
Pmax=DOT*(LINE+3) (式8)
となる(3はマージン)。
また動作説明に戻る。これまでの説明により、インターフェースブロック116の各レジスタ設定を行った後、制御ブロック103は、印字出力するために給紙動作を行う(印字装置に関する説明は省略)。そしてインターフェースブロック116における書き込み制御ブロック205内部のタイミング制御ブロック505により画像処理デバイス側のデータ転送を開始する。入力タイミング制御ブロック508により、主副各走査方向について、オフセット後に入力データ制御ブロック509によって有効画像の取り込みが行われる。入力される2値画像データは、メモリへ書き込むためにメモリバス(仮に16ビットとする)幅にシリアル−パラレル変換されて、バス210を通じてバス調停ブロック208を介して211のメモリバス経由でメモリ214の先頭アドレス(仮に0とする)へ書き込まれる。以降、16画素単位にパラレル変換されたデータが、メモリアドレスがインクリメントされながら書き込まれる。設定されたサイズPxのデータをメモリへ転送したなら、画像処理デバイス側のデータ転送を止めるために主走査タイミング信号をマスクする。またここで書き込みのアドレスカウンタを0にクリアする。
そして先読み動作の終了を入力制御ブロック507がバス513を通じて制御レジスタ512へ通知し、さらに画像入出力装置101内部の制御ブロック103へ知らせる。制御ブロック103は先読み動作が終了した事を検知すると、印字動作を開始する。
印字動作の開始により、バス114を通じて書き込み制御ブロック205内部の出力制御ブロック501は動作を開始し、所定のオフセットの後バス209を通じてバス調停ブロック208経由でメモリからデータを読み出し、出力データ制御ブロック503にてパラレル−シリアル変換し、バス115を通じて画像処理ブロック111へ印字データを出力する。
以降、16ドット単位でメモリアドレスをインクリメントしつつデータ出力を続け、1ラインの出力が終了した時点で、バス511を通じて制御レジスタ512へ、画像処理デバイス側のデータ転送の再開を通知する。制御レジスタ512は、バス506を通じてタイミング制御ブロック505にその事を知らせ、画像処理デバイス側への主走査タイミング信号が再開される。
上記動作において、読み出し・書き込みそれぞれにおけるメモリアドレスがPxになったら、アドレスカウンタを0に戻すという動作を繰り返す。使用されるメモリ領域の先頭アドレスが0番地でない場合には、その番地+Pxになったら、アドレスカウンタを先頭アドレスに戻す。このような動作により、画像入出力装置側のデータ転送は2秒後に終了し、画像処理デバイス側のデータ転送はその約1〜2ライン先に終了する(マージン3による)。
図16は、式8に従ってメモリを確保した場合の、メモリへのデータ書き込み(実線)とメモリからのデータ読み出し(点線)の様子を示す図である。Py’は、式8で与えられるPmax=DOT*(LINE+3)に対して、式6’を適用して得られたメモリ容量である。すなわち有効領域のデータサイズをPmaxとした場合、Py’=(Pmax+DOT*3)*(1−Tsca/Tifb)と与えられる。また、メモリ書き込み開始時刻の、読み出し開始時刻に対する遅延Td2は、画像処理デバイスにおける3ライン分の転送時間に相当する。メモリに書き込まれるデータ量はPmaxで変わらないため、データの書き込みは時刻T2から遅延分Td2後に終了する。一方、メモリからのデータの読み出しは、(Px’−Px)の書き込みに要する時間だけ、図13に比べて遅延して開始されている。そのため、読み出しが終了する時刻も理論値であるT2よりもTd1だけ遅延する。ここで、遅延Td1をTd2よりも大きくとれば、データの読み出しアドレスがデータの書き込みアドレスを追い越し、同じデータを2度読み出してしまうという事態が発生することを防止できる。
図19として、以上の制御手順の流れ図を示す。まず、必要なメモリの容量Px’を決定し、メモリ領域を確保して先頭のアドレスを確定する(ステップS1901)。次いで、送信するデータをメモリに書き込む(ステップS1902)。なお、この書き込みは、DMA転送によってブロック単位で行われる。この場合、ブロックのサイズは、最後の転送ループ以外ではPx’であり、最後の転送ループでは残りのデータサイズとなる。次に、全データのメモリへの書き込みを終了したか判定し(ステップS1903)、終了したならば、書き込み処理を終了する。
次に、転送終了したデータが最初のブロックであるか判定し(ステップS1904)、そうであれば、書き込んだ先頭アドレスから読み出しを開始させ(ステップS1905)、それとともに、タイマ等を用いて時間Td2だけ待機する(ステップS1906)。この後は、データのメモリへの書き込みをブロックごとに繰り返す。
ステップS1905で開始させられた読み出し処理手順は、図18として説明した通りである。
このような手順によって図16に示したようなデータの転送を実現できる。またメモリ容量に余裕がある場合は、同一画像の複数部印字時には、上記動作においてメモリアドレスがPxになってもアドレスカウンタを0に戻さない、という機能を盛り込む事により最初の1ページの転送終了時に一時記憶メモリに1ページ分の画像が取り込まれるので、2ページ以降はデバイス側と関係なく装置の画像転送レートで画像出力が可能になる。
<(3)画像処理デバイスのデータ受信速度より、画像入力装置のデータ送信速度が速い場合(転送速度の速い出力を遅い転送速度で受け取る場合:図4に相当)>
これは前述した(1)と同様の構成となる。
これは前述した(1)と同様の構成となる。
<(4)画像処理デバイスのデータ送信速度より、画像出力装置のデータ受信速度が速い場合(転送速度の遅い出力を速い転送速度で受け取る場合:図6に相当)>
これは前述した(2)と同様の構成となる。
これは前述した(2)と同様の構成となる。
以上のように、本実施例の構成によって、処理能力の異なる画像処理デバイス(FAXやPDL等)を画像入出力装置に接続することが可能になる。またメモリは1ページ分ではなくデバイス側のデータ転送時間をTd、装置側のデータ転送時間をTsとすると、
Pmax*(1−Td/Ts)
である。
Pmax*(1−Td/Ts)
である。
またスループットは従来例ではTs+Tdであったものが、Tdのみで処理できる。
また複数部出力時にはメモリアドレスを0に戻す動作の禁止により、2ページ以降は装置本来のスループットで出力する事も可能である。
[第2の実施の形態]
図10は本発明の第2の実施形態のブロック図であり、インターフェースブロックを画像処理デバイス側に有した構成である。画像入出力装置1001は以下の機能を含む。制御ブロック1003には、内部にCPUや操作パネル等が含まれる。機構部1006は、内部には原稿読み取り機構と印字機構が含まれ、また搬送系などの機構ブロックも含まれ、バス1002を通じて制御ブロック1003から制御される。読み取り機構部からの画像信号1008は読み取画像転送用タイミング信号1007と共に画像処理ブロック1011に入力される。印字機構部への画像信号1010は、書き込み画像転送用タイミング信号1019と共に画像処理ブロック1011と接続される。画像処理ブロック1011は、バス1004を通じて制御ブロック1003より所定の画像処理を施し、読み取り系に関してはタイミング信号1012と画像信号1013を画像処理デバイス1021〜1023に入力する。また書き込み系は、タイミング信号1014と画像信号1015とが、画像処理デバイス1021から1023に入力される。
図10は本発明の第2の実施形態のブロック図であり、インターフェースブロックを画像処理デバイス側に有した構成である。画像入出力装置1001は以下の機能を含む。制御ブロック1003には、内部にCPUや操作パネル等が含まれる。機構部1006は、内部には原稿読み取り機構と印字機構が含まれ、また搬送系などの機構ブロックも含まれ、バス1002を通じて制御ブロック1003から制御される。読み取り機構部からの画像信号1008は読み取画像転送用タイミング信号1007と共に画像処理ブロック1011に入力される。印字機構部への画像信号1010は、書き込み画像転送用タイミング信号1019と共に画像処理ブロック1011と接続される。画像処理ブロック1011は、バス1004を通じて制御ブロック1003より所定の画像処理を施し、読み取り系に関してはタイミング信号1012と画像信号1013を画像処理デバイス1021〜1023に入力する。また書き込み系は、タイミング信号1014と画像信号1015とが、画像処理デバイス1021から1023に入力される。
画像処理デバイス1021〜1023は、FAXやPDL等の画像処理デバイスであり、それぞれ制御ブロック1024と画像処理ブロック1026とインターフェースブロック、1016を有し、制御ブロック1024はバス1027を通じて画像入出力装置1001内部の制御ブロック1003と接続され、またバス1025を通じて画像処理ブロック1026を制御する。また、インターフェースブロック1016は、バス1005を通じて制御ブロック1024に接続され、入力タイミングバス1017と入力データバス1018、また出力タイミングバス1019と出力データバス1020で、画像処理ブロック1026に接続される。次に上記構成に基づき動作説明を行う。
<(1)画像の取り込み>
図10において図示しない電源スイッチにより画像入出力装置の電源が投入されると、制御ブロック1003は、一連のイニシャル処理を行いかつ、接続されているデバイス1021〜1023を認識し、それぞれのデバイスの機能等の情報を獲得し、また装置の画像転送レートを各デバイスへ通知する。
図10において図示しない電源スイッチにより画像入出力装置の電源が投入されると、制御ブロック1003は、一連のイニシャル処理を行いかつ、接続されているデバイス1021〜1023を認識し、それぞれのデバイスの機能等の情報を獲得し、また装置の画像転送レートを各デバイスへ通知する。
次に操作パネル等何らかの入力手段によって、画像データを画像処理デバイス1023に取り込むジョブが指定されると、制御ブロック1003はバス1027を通じて画像処理デバイス1023内部の制御ブロック1024へジョブの通知を行う。ジョブの通知を受け、制御ブロック1024はバス1025を通じて画像処理ブロック1026の設定を行い、またバス1005を通じてインターフェースブロック1016に所定の設定を行う。そして画像入力準備ができた時点で画像入出力装置へ画像転送要求を通知する。画像要求を受けた制御ブロック1003は、画像入出力装置1001内の画像処理ブロック1011へ一連の画像処理設定(シェーディング補正やエッジ処理等)を行い画像の取り込み動作を行う。インターフェースブロック1016の設定や動作は第1の実施形態1と同様なので省略する。
<(2)画像の出力>
図10において、図示しない電源スイッチにより、装置の電源が投入されると、制御ブロック1003は一連のイニシャル処理を行いかつ、接続されているデバイス1021〜1023を認識し、それぞれのデバイスの機能等の情報を獲得し、また装置の画像転送レートを各デバイスへ通知する。
図10において、図示しない電源スイッチにより、装置の電源が投入されると、制御ブロック1003は一連のイニシャル処理を行いかつ、接続されているデバイス1021〜1023を認識し、それぞれのデバイスの機能等の情報を獲得し、また装置の画像転送レートを各デバイスへ通知する。
次に操作パネル等何らかの入力手段によって、画像処理デバイス1023から画像を印字出力するジョブが指定されると、制御ブロック1003はバス1027を通じて画像処理デバイス1023内部の制御ブロック1024へジョブの通知を行う。
ジョブの通知を受けた制御ブロック1024は、バス1025を通じて画像処理ブロック1026の設定を行い、またバス1005を通じてインターフェースブロック1016に所定の設定を行い先読み動作を行う。そして先読み動作が完了し、画像出力準備ができた時点で装置へ画像転送要求を通知する。画像要求を受けた制御ブロック1003は、装置内画像処理ブロック1011へ一連の画像処理設定を行い印字出力動作を行う。インターフェースブロック1016の設定や動作は第1の実施形態と同様なので省略する。
本実施形態により、処理能力の異なる装置に接続可能な画像処理デバイス(FAXやPDL等)が実現できる。またメモリは1ページ分ではなくデバイス側のデータ転送時間をTd、装置側のデータ転送時間をTsとすると
Pmax*(1−Td/Ts)
である。またスループットは従来例ではTs+Tdであったものが、Tdのみで処理できる。
Pmax*(1−Td/Ts)
である。またスループットは従来例ではTs+Tdであったものが、Tdのみで処理できる。
[第3の実施の形態]
図14は本発明の第3の実施形態である画像複写装置のブロック図である。このふく写装置は、画像入力部と画像出力部の間にインターフェースブロックを有した構成である。画像複写装置1401は以下の機能を含む。制御ブロック1403は、内部にCPUや操作パネル等が含まれる。機構部1406は、内部には原稿読み取り機構と印字機構が含まれ、また搬送系などの機構ブロックも含まれ、バス1402を通じて制御ブロック1403から制御される。読み取り機構部からの画像信号1408は、読み取画像転送用タイミング信号1407と共に、画像処理ブロック1411に接続される。
図14は本発明の第3の実施形態である画像複写装置のブロック図である。このふく写装置は、画像入力部と画像出力部の間にインターフェースブロックを有した構成である。画像複写装置1401は以下の機能を含む。制御ブロック1403は、内部にCPUや操作パネル等が含まれる。機構部1406は、内部には原稿読み取り機構と印字機構が含まれ、また搬送系などの機構ブロックも含まれ、バス1402を通じて制御ブロック1403から制御される。読み取り機構部からの画像信号1408は、読み取画像転送用タイミング信号1407と共に、画像処理ブロック1411に接続される。
印字機構部への画像信号1410は、書き込み画像転送用タイミング信号1419と共に画像処理ブロック1411に入力される。画像処理ブロック1411は、バス1404を通じて制御ブロック1403の制御下で画像データに所定の画像処理を施し、インターフェースブロック1416に接続される。複写を行う場合、読取り系がデータの送信側となり、印字出力系がデータの受信側となる。ここで読み取り系と印字出力系の速度が異なるとし、この場合の動作説明を行う。
図14において図示しない電源スイッチにより、装置の電源が投入されると、制御ブロック1403は一連のイニシャル処理を行う。次に操作パネルからの入力によって、1部の複写ジョブが指定されると、制御ブロック1403は、バス1404を通じて画像処理ブロック1411に所定の設定を行い、第1の実施形態にて述べた手法により、インターフェースブロック1416を介して、画像の複写動作を行う。インターフェースブロック1416の設定や動作は第1の実施形態と同様なので省略する。
本実施形態により処理能力の異なる画像入力機構部と印字出力機構部を組み合わせた画像複写装置が実現できる。またメモリは1ページ分ではなくスキャナ側のデータ転送時間をTs、プリンタ側のデータ転送時間をTpとすると
Pmax*(1−Tp/Ts)
である。
Pmax*(1−Tp/Ts)
である。
またスループットは従来例ではTs+Tdであったものが、Tdのみで処理できる。また複数部出力時にはメモリアドレスを0に戻す動作の禁止により、2ページ以降は装置本来のスループットで出力する事も可能である。
[他の実施形態]
なお、本発明は、複数の機器(例えばホストコンピュータ,インタフェイス機器,リーダ,プリンタなど)から構成されるシステムに適用しても、一つの機器からなる装置(例えば、複写機,ファクシミリ装置など)に適用してもよい。
なお、本発明は、複数の機器(例えばホストコンピュータ,インタフェイス機器,リーダ,プリンタなど)から構成されるシステムに適用しても、一つの機器からなる装置(例えば、複写機,ファクシミリ装置など)に適用してもよい。
また、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ(またはCPUやMPU)が記憶媒体に格納されたプログラムコードを読出し実行することによっても達成される。
この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
プログラムコードを供給するための記憶媒体としては、例えば、フレキシブルディスク,ハードディスク,光ディスク,光磁気ディスク,CD−ROM,CD−R,磁気テープ,不揮発性のメモリカード,ROMなどを用いることができる。
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているOS(オペレーティングシステム)などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
さらに、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるCPUなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
Claims (6)
- データ送信側から、それよりも転送レートの低い受信側に対して、バッファメモリを介してデータの転送を行うデータ転送方法であって、
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへのデータの書き込みが開始されてから所定時間経過後に、前記受信側への前記バッファメモリからのデータ読みだしを開始させることを特徴とするデータ転送方法。 - 前記ブロックのサイズを決定する際には、実際に転送しようとするデータ量に、前記受信側によるデータの受信時のオフセット分に相当するデータ量を加算した量を転送しようとするデータ量とみなして、前記ブロックのサイズを決定することを特徴とする請求項1に記載のデータ転送方法。
- 前記ブロックのサイズは、受信側により読み出されていない前記バッファメモリ内のデータが、送信側により上書きされないように決定されることを特徴とする請求項1または2に記載のデータ転送方法。
- データ送信側から、それよりも転送レートの高い受信側に対して、バッファメモリを介してデータの転送を行うデータ転送方法であって、
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへ最初のブロックを書き込み終えたなら直ちに前記受信側への前記バッファメモリからのデータ読みだしを開始させるとともに、それから所定時間経過後に、2番目以降のブロックを前記バッファメモリに書き込むことを特徴とするデータ転送方法。 - 前記ブロックのサイズを決定する際には、実際に転送しようとするデータ量に、所定のデータ量を加算した量を転送しようとするデータ量とみなして、前記ブロックのサイズを決定することを特徴とする請求項4に記載のデータ転送方法。
- 前記ブロックのサイズは、送信側により同一のデータを2度読みされないように決定されることを特徴とする請求項4または5に記載のデータ転送方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014165755A (ja) * | 2013-02-26 | 2014-09-08 | Canon Inc | 撮像装置及びその制御方法 |
JP2016103858A (ja) * | 2016-02-04 | 2016-06-02 | キヤノン株式会社 | 撮像装置、その制御方法及びプログラム |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06314254A (ja) * | 1993-04-27 | 1994-11-08 | Dainippon Screen Mfg Co Ltd | データ転送制御装置 |
-
2007
- 2007-07-09 JP JP2007180376A patent/JP2007323662A/ja active Pending
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