JP2007305137A - 分配された同時的シミュレーション - Google Patents
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Abstract
【解決手段】少なくとも1つの貯蔵ユニットの状態を提供する段階と、少なくとも1つの貯蔵ユニットによって境界をなす回路のセグメントを提供する段階と、少なくとも1つの貯蔵ユニットの状態によってセグメントをシミュレーションする段階とを含む。システムは回路の貯蔵ユニットを記述する少なくとも1つのメモリと、メモリは、貯蔵ユニットの状態を維持し、貯蔵ユニットによって分離した組み合わせロジックを含む複数の分配されたセグメントを認識し、そして維持された状態によってそれぞれが複数のセグメントのうちの少なくとも1つを同時にシミュレーションする複数のプロセッシングユニットを含む。
【選択図】図18A
Description
Claims (37)
- 少なくとも1つの貯蔵ユニットの状態を提供する段階と、
前記少なくとも1つの貯蔵ユニットによって境界をなす回路のセグメントを提供する段階と、
前記少なくとも1つの貯蔵ユニットの状態によって前記セグメントをシミュレーションする段階とを含むことを特徴とする回路シミュレーション方法。 - 前記少なくとも1つの貯蔵ユニットに対するモデルを提供する段階をさらに含むことを特徴とする請求項1に記載の回路シミュレーション方法。
- 前記状態を提供する段階は、
前記少なくとも1つの貯蔵ユニットから状態を抽出する段階を含むことを特徴とする請求項2に記載の回路シミュレーション方法。 - 前記状態を提供する段階は、
前記少なくとも1つの貯蔵ユニットに前記状態を戻す段階を含むことを特徴とする請求項2に記載の回路シミュレーション方法。 - 前記少なくとも1つの貯蔵ユニットをモデリングする段階と、
フィードバックループを通じて前記少なくとも1つの貯蔵ユニットの状態を戻す段階と、
前記戻った状態によって、前記セグメントをシミュレーションする段階とをさらに含むことを特徴とする請求項1に記載の回路シミュレーション方法。 - 前記回路の複数の貯蔵ユニットに対するモデルを受信する段階と、
前記複数の貯蔵ユニットによって分離した少なくとも1つのセグメントを認識する段階と、
少なくとも1つのフィードバックループを通じて前記複数の貯蔵ユニットの段階を戻す段階と、
前記戻った状態によって前記セグメントをシミュレーションする段階とをさらに含むことを特徴とする請求項1に記載の回路シミュレーション方法。 - バウンドリ貯蔵ユニットを有するセグメントを受信する段階と、
前記貯蔵ユニットの状態を戻す段階と、
前記戻った状態によって前記セグメントをシミュレーションする段階とを含むことを特徴とする回路シミュレーション方法。 - 前記回路はデジタルであることを特徴とする請求項1に記載の回路シミュレーション方法。
- 前記シミュレーションされるセグメントは空間的そして時間的に他のセグメントと独立的であることを特徴とする請求項1に記載の回路シミュレーション方法。
- 前記回路を独立的な回路セグメント及び独立的なシミュレーション時間単位に分配することを特徴とする請求項1に記載の回路シミュレーション方法。
- 空間的時間的に独立的な他のセグメントを同時にシミュレーションする段階をさらに含むことを特徴とする請求項1に記載の回路シミュレーション方法。
- 前記セグメントは他のセグメントと少なくとも1つの従属的接続を共有し、
シミュレーション目的のために他のセグメントが実質的に独立するように少なくとも1つの従属的接続内の疑似(pseudo)貯蔵ユニットを付加する段階をさらに含むことを特徴とする請求項1に記載の回路シミュレーション方法。 - 前記類似貯蔵ユニットは疑似フリップフロップまたはラッチまたはネットトレーサのうちのいずれか1つであり、前記ネットトレーサは疑似フリップフロップまたはラッチと信号を取り交わす疑似マルチプレクサを含むことを特徴とする請求項12に記載の回路シミュレーション方法。
- 前記ネットトレーサは、
前記疑似フリップフロップまたはラッチの入力と信号を取り交わす前記疑似マルチプレクサの出力と、
前記ネットトレーサを通過する疑似マルチプレクサの入力とをさらに含むことを特徴とする請求項13に記載の回路シミュレーション方法。 - 前記セグメントは少なくとも1つの実際貯蔵ユニットに独立的にアクセスしたことを特徴とする請求項1に記載の回路シミュレーション方法。
- 前記実際貯蔵ユニットは少なくとも1つの実際フリップフロップまたはラッチまたは貯蔵トレーサを含み、前記貯蔵トレーサは実際フリップフロップまたはラッチと信号を取り交わす疑似マルチプレクサを含むことを特徴とする請求項15に記載の回路シミュレーション方法。
- 前記貯蔵トレーサは前記実際フリップフロップまたはラッチと信号を取り交わす疑似マルチプレクサの出力をさらに含むことを特徴とする請求項16に記載の回路シミュレーション方法。
- 前記貯蔵ユニットはクロック同期式であることを特徴とする請求項1に記載の回路シミュレーション方法。
- 前記貯蔵ユニットはそれぞれの出力端子内の疑似貯蔵ユニットを有するセルを含むことを特徴とする請求項1に記載の回路シミュレーション方法。
- 前記シミュレーション段階はサイクル基盤またはイベント駆動されることを特徴とする請求項1に記載の回路シミュレーション方法。
- 前記少なくとも1つの貯蔵ユニットはそれぞれの出力端子内に疑似貯蔵ユニットを含むセルであることを特徴とする請求項1に記載の回路シミュレーション方法。
- 前記セルはそれぞれの入力端子に疑似貯蔵ユニットをさらに含むことを特徴とする請求項21に記載の回路シミュレーション方法。
- 前記シミュレーション段階は遅延のないサイクルによって動作することを特徴とする請求項1に記載の回路シミュレーション方法。
- 前記複数の貯蔵ユニットは実際及び疑似貯蔵ユニットを含むことを特徴とする請求項23に記載の回路シミュレーション方法。
- 前記シミュレーション段階は、遅延を有するイベント駆動であることを特徴とする請求項1に記載の回路シミュレーション方法。
- 前記複数の貯蔵ユニットは実際貯蔵ユニットを含むことを特徴とする請求項25に記載の回路シミュレーション方法。
- 前記抽出された状態をフィードバック値として貯蔵する段階と、
前記フィードバック値をシミュレーションのための状態に戻す段階とを含むことを特徴とする請求項1に記載の回路シミュレーション方法。 - 前記シミュレーションする段階は遅延シミュレーションを機能的シミュレーションと同時に実行することを特徴とする請求項1に記載の回路シミュレーション方法。
- 前記戻り段階は、
受信されたスティミュラスまたはエミュレータからの出力を戻す段階を含むことを特徴とする請求項4に記載の回路シミュレーション方法。 - 変更されたクロックソースの時間を確認する段階と、
前記変更されたクロックソースによって分離した時間的セグメントを定義する段階と、
前記抽出された状態及び変更されたクロックソースによって前記定義されたセグメントをシミュレーションする段階とを更に含むことを特徴とする請求項1に記載の回路シミュレーション方法。 - 前記同一のクロックを用いて複数のセグメントを有するクロック領域を提供する段階をさらに含むことを特徴とする請求項13に記載の回路シミュレーション方法。
- 前記クロック領域はネットトレーサでモニターされるクロック制御ポイントを含むことを特徴とする請求項31に記載の回路シミュレーション方法。
- 空間的及び時間的に独立的なそれぞれのセグメントに対する消費電力を計算する段階をさらに含むことを特徴とする請求項1に記載の回路シミュレーション方法。
- 回路のセグメントに対する最大消費電力を報告する段階と、
すべてのセグメントを含む回路に対する最大消費電力を報告する段階のうちのいずれか1つをさらに含むことを特徴とする請求項33に記載の回路シミュレーション方法。 - 前記シミュレーション段階は、
少なくとも1つの遅延のないシミュレーションまたは遅延のあるシミュレーションのうちの少なくとも1つを含むことを特徴とする請求項1に記載の回路シミュレーション方法。 - 回路の貯蔵ユニットを記述する少なくとも1つのメモリと、
前記メモリは、前記貯蔵ユニットの状態を維持し、前記貯蔵ユニットによって分離した組み合わせロジックを含む複数の分配されたセグメントを認識し、
前記維持された状態によってそれぞれが前記複数のセグメントのうちの少なくとも1つを同時にシミュレーションする複数のプロセッシングユニットを含むことを特徴とする分配された同時的シミュレーションシステム。 - 前記貯蔵ユニットの状態を示す情報を提供する前記メモリと信号を取り交わすハードウェアエミュレータをさらに含むことを特徴とする請求項36に記載の分配された同時的シミュレーションシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060043082A KR101205325B1 (ko) | 2006-05-12 | 2006-05-12 | 시뮬레이션 시스템 및 그 방법 |
US11/747,664 US7949510B2 (en) | 2006-05-12 | 2007-05-11 | Distributed simultaneous simulation |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007305137A true JP2007305137A (ja) | 2007-11-22 |
Family
ID=38838951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007128355A Pending JP2007305137A (ja) | 2006-05-12 | 2007-05-14 | 分配された同時的シミュレーション |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007305137A (ja) |
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