JPH0613592A - Ａｓｉｃ原型作製器 - Google Patents

Ａｓｉｃ原型作製器

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JPH0613592A
JPH0613592A JP5070091A JP7009193A JPH0613592A JP H0613592 A JPH0613592 A JP H0613592A JP 5070091 A JP5070091 A JP 5070091A JP 7009193 A JP7009193 A JP 7009193A JP H0613592 A JPH0613592 A JP H0613592A
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JP
Japan
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unit
hardware emulation
logic
multiplexer
emulation system
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JP5070091A
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English (en)
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Manfred Zeiner
ザイネル マンフレッド
Michael Budini
ブディニ ミカエル
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Krohne AG
ADC GmbH
Original Assignee
Krohne AG
Krone GmbH
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/331—Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation

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Abstract

(57)【要約】 【目的】 集積回路又はASICのエミュレーションを許容
して後のハードウェア環境中でコンポネントの試験が行
われるような電子ハードウェアASIC原型作製器の提供。 【構成】 論理セル中にプログラム可能な遅延ユニット
を付加すること及び遅延ユニットをもつプログラム可能
な結合フィールドを応用して多数の論理セルで形成され
る論理モジュールを組合せることにより、ASICの時間行
動がエミュレーション中に考慮され、それにより完全な
エミュレーションが得られる。すべての入力を定義され
た論理状態に意図的に設定すると誤りエミュレーション
に達することがあり得る。プログラム可能な遅延ユニッ
トにより競合問題が検出できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路又はASIC (特
定用途向けIC−application specific IC)のエミュレー
ション<emulation> を許容し、それにより後のハードウ
ェア環境における生成されるべきコンポネントの試験を
可能とする電子ハードウェアASIC原型作製器<prototype
r>に関する。
【０００２】
【従来の技術】CMOS技術は、電子設計技術者が集積回路
についてのディジタル技術における完全なシステムを構
築することを許容する。複雑な回路の開発は、必要な規
約が守られるとすれば寧ろ安全に使用できる多数の自動
化手法によりサポートされる。開発過程の最初には具備
すべきコンポネントの仕様が設定される。茲では正確な
機能が、論理行動及び必要な機械的、物理的及び電気的
境界条件と共に記述され、制定される。もし集積回路の
完全な自己開発が意図されないならば、目標はデバイス
環境での所望の仕様に正確に対応するASICである。大量
生産を含む応用に対しては、マスク・プログラム可能な
ASIC技術が大多数の仕様に適合する現在最も経済的な解
である。ゲート・アレイ<gate array>、全面素子形成型
ゲート<sea-of-gate> ASIC、又はセル・アレイ<cell ar
ray>の形のASICが使用される。この３つのタイプは、そ
の内部論理ブロックの幾何学的配置によりそれぞれ異な
り、それらは自由に相互接続できる。ASICの開発又は設
計は、費用の掛かる製造に先立って注意深いシミュレー
ションにより達成される。シミュレーションとは、所望
の回路の行動<behaviour> をモデルとして記述するアル
ゴリズムの実行を意味する。このことは設計を、それと
等価のハードウェアを建造することなく、解析し、確証
する可能性を提供する。ASICのユーザーと製造業者との
間のインターフェースとしてネットリスト<netlist> が
役立ち、それを用いて、選定された製造業者のライブラ
リ・エレメントの接続リストにより、回路の機能は一意
的に定義される。個々のライブラリ・エレメントは、単
純な基本回路及び複雑な基本回路並びに論理演算を記述
する。接続リストの作製は２つのやり方で達成すること
ができ、それは回路ダイアグラムを記入するか又は行動
の記述を記入するかであって、例えば、真値表<truth t
able> 及びそれに引き続く回路の合成により達成でき
る。更にまたこの両方のやり方を混合することもでき
る。ネットリストのチェックはシミュレータを用いて実
行する。ソフトウェア・モデルがライブラリ・エレメン
トに割当てられ、そのようなモデルは後の行動を可能な
限り精確にシミュレートすることを意図している。それ
により完全な回路のソフトウェア・モデルが前以て手に
入るが、しかしモデルというものは常に誤りに影響され
得るということを考慮に入れて置く。このモデルの反応
は論理シミュレータを用いて刺激パターン<stimulus pa
tterns> を適用することにより検討される。茲で刺激パ
ターンとは、モデルの入力を入力データに暴露する<exp
osed> ことを意味する。シミュレータは出力データを計
算する。その結果<events>は計画された値と対比され
る。しかしこれは、もし刺激が実際の条件に対応してい
るならば、そしてもしチェックされた反応も所望の結果
をもつならば、無事に成功したというに過ぎないのであ
る。シミュレートされた回路が誤った仕様である危険
は、この方法では完全に除外することはできない。更に
また、シミュレーション・シーケンスが一般的に低速で
長い計算時間と容量を必要とするので、この方法もまた
費用の掛かるものである。そのようなシミュレーション
はどんな種類の物理的環境で回路が使用されるかを考慮
していない、すなわち回路が使用されることを意図する
ハードウェア環境の条件が考えられていない。
【０００３】ソフトウェア・モデルでは、企画された回
路又はASICのそれぞれの環境をシミュレートすること、
及びそれをシミュレーション中に含めることもまた可能
である。しかしこれは、シミュレータ用のモデルに対し
環境は開放されていなければならないから、限定された
程度にのみ可能である。多くの場合に完全なシステムは
閉じていないから、完全なシステム用のモデルは可能で
ない。それによって、完全なシステムの制限を達成する
ために、インターフェースが完全なモデルに対して定義
されなければならない。インターフェースは又しても仕
様誤りを導き、問題は他の何かに置き換えられたに過ぎ
ないことになる。限定された完全なシステムによるシミ
ュレーションの拡大は、誤りを安全に除外することなく
シミュレーションの計算時間の別の増加をもたらす。
【０００４】環境を包含するもう１つの可能性は、「ハ
ードウェア・モデラー」<"hardwaremodeller"> を使用
することである。茲ではハードウェア環境又はその一部
はインターフェース回路を通してソフトウェア・シミュ
レータにリンクする。それらはシミュレータに類似のソ
フトウェア・マクロ<software macros> により呼び出さ
れる。しかし、生起するすべての状態を一時記憶するこ
とにより遙に速いハードウェアが遙に遅いソフトウェア
に適合しなければならないから、必要なインターフェー
ス回路は各ハードウェア・ユニットに対し個別に確立さ
れなければならない。このアプローチは、ASICソフトウ
ェア・モデルとハードウェア環境との間のインターフェ
ースの仕様の問題を理論的に解決する、しかし実際に
は、誤りの原因にさえ成り且つ高価な相当量の適合課題
があるため、それを実施することはできない。それ故に
実用上は、ソフトウェア・モデルがそれに対して余りに
複雑な、例えばプロセッサや制御器等のような標準エレ
メントしか、「ハードウェア・モデラー」上のシミュレ
ーションには用いられない。
【０００５】その環境における回路の機能性の試験を極
めて効率的に行う方法は、ソフトウェア・モデルによる
シミュレーションではなく、ハードウェア・シミュレー
ションすなわちASICの個々のサブエレメントをハードウ
ェア・モデルに置き換えることである。これをエミュレ
ーションと呼ぶ。当業の分野では「RPM(Rapid Proto-ty
pe Machine) エミュレーション・システム」が既知であ
り、その演算モードはヨーロッパ特許出願公開第EP-OS
0 372 833号に記載されている。該システムはハードウ
ェア・ベースとしては論理セル・アレイ(LCA -logic ce
ll array) に依っており、それは例えば XILINX Inc.社
により提供されている。これらは、配列可能な<configu
rable>論理ブロックのマトリクス、配列可能な I/Oセ
ル、及び配列可能な布線<wiring>から成るコンポネント
である。配列可能性は LCAの一部であるメモリ・セルに
よりメモリとして実現する。エミュレーションに対し
て、企画されたASICのソフトウェアによりシミュレート
されたネットリストは対応して翻訳され、 LCAの配置へ
と転送され、そこでハードウェア配列として表される。
するとエミュレータの入力及び出力(LCA配列) はエミュ
レートされたASICの端子に対応し、アダプターを通って
ASICの周囲の回路に直接包含される。それ故、エミュレ
ートされた回路の機能は、意図された環境中で直接試験
できる。
【０００６】LCA 又は他のFPGA(field programmable ga
te array) を用いるASICのエミュレーションの、このア
プローチに対して、ASICエレメントのモデル化が機能的
に、すなわち論理シーケンス中で、だが時間行動中では
なく、しか為し得ない、というのは不都合である。従来
の技術のエミュレーション・システムでは、信号伝播時
間及びそれらの間の関係は考えられておらず、チェック
することもできない。従来の技術のエミュレーション・
システムでは、最悪の場合にはエミュレートされた回路
の機能性を確立するために LCAの布線戦略における手動
演算が実行されなければならない。その結果、従来の技
術のシステムでは時間行動が考慮されていないから、企
画されたASICの完全なチェック及び完全な試験はある限
界内でしかできない。費用集約的な再設計の危険は避け
られない。従来の技術の LCAのエミュレーションのもう
１つの重大な不都合は、回路の代表的なノードの内部状
態が LCAのピンにおける以前の明白な布線によってしか
達成できないという事実からもたらされる。換言すれば
回路のノードの状態は監視することも変更することもで
きない。必要なデバッギング中に、外部に向かって布線
されていないノードをチェックするために、あらゆる困
難と危険とを伴って完全なASICのネットリストの新しい
表現が為されなければならないから、この状況は極端に
不都合である。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、設計される回路の時間行動を考慮に入れて完全なエ
ミュレーションを許容する電子ハードウェア・システム
のエミュレーション用のシステムを提供することであ
る。
【０００８】
【課題を解決するための手段】この目的は、特許請求の
範囲第１項に記載の特徴により達成される。これによっ
て、論理セルに自由にプログラム可能な遅延エレメント
を付加することにより、エミュレーション中に設計され
る回路の時間行動をも考慮に入れることが可能となる。
その結果として、エミュレーションによるASICの完全な
試験が可能となる。
【０００９】本発明のその他の好適実施例はそれ以外の
請求項に記載されている。論理セル又はFPE(field prog
rammable emulation) セルの各入力信号ユニット及び出
力信号ユニットに対して、各ラインをその時間行動に個
別に調整するためにプログラム可能な遅延エレメントが
存在する。Ｎ本のラインから成る論理セルの布線バスで
は、エミュレートされるべきアセンブリの入力信号が１
つのライン上にある。RAM制御回路上で正しいバス・ラ
インに直接接続する各入力の入力マルチプレクサーを通
って、入力信号は論理演算がそこで行われることを意図
する論理セルへと結合される。遅延エレメントの適切な
微細な段階付けにより、入力信号は可変的に遅延する。
各信号ラインの端に設けられたマルチプレクサーは、そ
れぞれのRAMメモリから来る制御信号に依存して、入力
信号か又は固定論理状態かのいずれかを選択可能な論理
機能ユニットにまで接続する。この入力は外部へ向かっ
ての接続を持ち、従ってその論理状態に対して質問され
ることができる。Ｎ個の入力が自由に配列可能な論理機
能ユニットに与えられる。該論理機能ユニットは、RAM
に接続されそれにより種々の基本的論理機能、例えばAN
D,NAND,OR,NOR,XOR,XNOR、及びラッチ機能が調整でき
る。このやり方でネットリストのエレメントはASICエミ
ュレーション中に比較的簡単な扱い方で表現できる。論
理機能ユニットの出力はマルチプレクサーに接続され、
その制御ラインは RAMに接続される。それにより論理機
能ユニットの出力信号か又は入力かが、論理ユニットを
バイパスすることにより出力に直接接続されることがで
きる。この配置は、適切な遅延を伴う論理エレメントと
してではなく、切り換え又は他の遅延を伴わない追加布
線の可能性として FPEセルを使うために制御された FPE
セルを操作する可能性を提供する。出力マルチプレクサ
ーの出力は、上述の論理機能ユニットの入力と同様に、
読み出し回路を通って外部から質問されることができ
る。それにより任意の時に任意の所望のノード又は表現
された回路の布線エレメントを単純な質問により決定す
ることができる。更に、論理セルの出力ラインは微細に
段階をつけた遅延エレメントを具え、それにより論理エ
レメント及び布線部分の時間行動を表現することができ
る。完全な FPEセルの出力はｎ段デマルチプレクサーを
通って布線バスに供給され、それから他の FPEセルの入
力にも供給される。布線バスの幅は、完全な FPE配置す
なわち FPEモジュールのトポロジーに依存する。
【００１０】もし十分に大きな数の FPEセルと十分に幅
の広い布線バスとが使用可能ならば、自由にプログラム
可能な論理機能により表すことのできる各回路は、すべ
ての遅延時間を表すこともでき、従ってエミュレートさ
れることもできる。それと同時に、回路のすべてのノー
ドは、それらの演算中の論理状態について質問されるこ
とができる。更にまた、本発明の配置によれば、使用さ
れた論理エレメントの各入力は定義された状態に設定す
ることができる。
【００１１】この配置でエミュレートされた回路の可能
な限り最高の周波数を達成するために、可能な限り多数
の FPEセルが最小のスペースに組み込まれなければなら
ない。これは今日の集積技術である一定の程度まで達成
できる。集積密度の増大と共に担体上の FPEセルの機能
化の規模は減小するから、すべての FPEセルの全体をモ
ジュールに分割することが強制される。幾つかのモジュ
ールを組み合わせていわゆるASICボックス<ASIC box>を
形成する。ASICボックスでは、直接布線か又は自由にプ
ログラム可能な結合フィールドかによって、幾つかの F
PEモジュールを相互に組み合わせる。本発明によれば、
自由にプログラム可能な結合フィールドの信号ラインは
調整可能な遅延エレメントをも具えるので、接続の伝播
時間のモデル化の可能性があるとすれば、任意の所望の
FPEモジュールの布線が可能である。このことは、例え
ばバス接続等の伝播時間を FPEセルの内部布線の遅延調
整を通してシミュレートするよりも容易にできる。結合
フィールドの遅延エレメントのプログラミングもまた、
内部 FPEセルの内部遅延エレメントに対すると同様に、
RAM 上で実行される。結合フィールドの信号ラインの交
差、すなわち接続が直通されるか又はされないかも、や
はり RAM上でプログラム可能である。
【００１２】以下、図面により本発明の好適実施例を引
用して、本発明を更に詳細に説明する。
【００１３】
【実施例】図１の上半に示すのは回路ダイアグラムの一
例である。このような回路をASICで構築しようと云うの
である。ASICとしては、ゲート・アレイ２、全面素子形
成型ゲート<sea of gates>３、又はセル・アレイ４が考
えられ、これらはすべてディジタル・マスク可能ASICで
ある。
【００１４】図２は、企画される回路のソフトウェア・
シミュレーションに至るまでの通常のシーケンスを示
す。設計の始めに回路ダイアグラムが確立される。これ
が回路ダイアグラムの投入10によってコンピュータに入
る。そこで回路ダイアグラムはASIC製造業者の提供する
ライブラリ・エレメント12を用いてネットリストに変換
される。ライブラリ・エレメント12は基本論理機能又は
これに類似のものを記述する。ソフトウェアの一部とし
て、モデルが該ライブラリ・エレメントに割当てられ、
該モデルは以後の行動を可能な限り精確に記述する。こ
うして所望の回路のシミュレーション15がこれに続く。
このシミュレーションはまた、行動の記述11をコンピュ
ータ・システムに投入するという２番目のやり方によっ
ても獲得される。論理合成13と共に、ネットリスト14が
確立される。茲でもまたこのネットリストから始めてシ
ミュレーション・モデル15が創成される。刺激<stimulu
s>パターン16を用いてソフトウェア・モデルの入力はデ
ータで占有される。そうするとシミュレーションは所望
のデータと比較し得るシミュレーション結果17を導くで
あろう。
【００１５】図３はASICエミュレータの概略図である。
ASICのネットリスト、所要のライブラリ及び所望のピン
配列が、データ伝送20によってデータ処理設備21に投入
される。データ処理設備21はマンマシンインターフェー
ス管理を実行し、エミュレータ22の配置及び布線をそれ
ぞれの規定に従って確立し、配置データ及び布線データ
を物理的にエミュレータ20に転送して、それによって所
望の回路のハードウェア表現が提示される。その結果、
エミュレータ20は企画されたASICのように反応してそれ
により機能性試験等が実行される。このエミュレータは
PINアダプタ・ユニット23を具えている、ということは
ハードウェア環境中に置くことができ、ASICはそれへ挿
入されることが意図される。
【００１６】図４は、FPE(field programmable emulati
on−フィールド・プログラム可能エミュレーション) の
論理セル30、すなわち FPEセルのブロック図である。 F
PEセル30はｎ本のラインから成る布線バス31用の端子を
含む。ｎという数は適用分野により定まり、その数は１
より大きいか又は１に等しい。マルチプレクサー33を通
って、入力信号はそれぞれの入力ユニット28に接続され
る。入力ユニット28はｎ個ある。１つの入力ユニット28
が、上述のマルチプレクサー33と、それに続く遅延ユニ
ット34と、もう１つのマルチプレクサー35とを有し、こ
れら入力ユニットのエレメントはRAM 32により制御され
る。ｎ本の制御ライン36がマルチプレクサー33に向か
い、ｍ本の制御ライン37が遅延ユニット34の時間分解能
を制御し、１本の選択ライン39がRAM 32中の１ビットを
２番目のマルチプレクサー35に接続する。更に、遅延ユ
ニット34の出力とRAM 32の信号ライン38がマルチプレク
サー35の入力を形成する。それによって論理機能ユニッ
トは、選択ライン39の状態に依存して、布線バス31から
来る入力信号を具えるか、又はRAM 32から来る固定した
信号を具えるかのいずれかが達成される。マルチプレク
サー35と論理機能ユニット41との間に質問ユニット40が
設けられ、それにより論理機能ユニット41の論理状態を
チェックすることができる。入力ユニット28のｎ個の出
力は論理機能ユニット41に供給される。そこではRAM 43
に依存して基本論理機能やラッチ等が調整される。論理
演算の結果は出力44を通って出力ユニット29のマルチプ
レクサー45に供給される。出力ユニット29は、マルチプ
レクサー45と、質問ユニット46と、遅延ユニット47と、
デマルチプレクサー48という諸エレメントを有する。論
理機能ユニット41と出力ユニット29の諸エレメントと
は、質問ユニット46を除外して、RAM 43によりデータを
供給されるか又はRAM 43により制御される。この目的の
ために制御ライン27, 49, 50, 51が図４に示すように設
けられる。論理機能ユニット41の出力44と、橋絡<bridg
ing>ライン42とがマルチプレクサー45の２つの入力を形
成する。橋絡ライン42は、論理機能ユニット41をバイパ
スし、橋絡ライン42への分岐がマルチプレクサー33の直
後で取り出されるようにして、入力ユニット28を出力ユ
ニット29に直接接続している。制御ライン49によるマル
チプレクサー45の制御に依存して、論理機能ユニット41
の出力信号か又は遅延のない不変の入力信号かが直通接
続される。このことは FPEセルを純ラインとして使う可
能性を開放する。質問ユニット46を使って、論理セル30
の出力をチェックすることができる。更に、マルチプレ
クサー45の出力には、ｙ本の制御ライン50を持つ制御可
能な遅延ユニット47が接続されている。それにより論理
出力の時間についての行動及び布線部分の時間について
の行動を、エミュレーションの間中、肌理細かく表すこ
とができる。遅延ユニット47の出力０は、ｎ本の制御ラ
イン51を通って接続されているｎ段デマルチプレクサー
48上を布線バス31へ供給されて、そこから他の FPEセル
の入力へと与えられる。布線バス31の太さは完全 FPEセ
ルのトポロジーに依存する。
【００１７】図５は、多数の FPEセルの組合せによる F
PEモジュール60の構成を示す。 FPEモジュール60は担体
上にマトリクス形に配置された FPEセル30を有する。個
々のセル30は布線バス61により相互に接続されている。
更に、１つの FPEモジュールには多数の I/Oユニット62
が配置されている。「FPE モジュール」チップには更
に、制御器63、セルの状態を質問するためのマルチプレ
クサー64、 FPEセル及び論理セルのRAM の情報質問用の
マルチプレクサーのアドレス器65、並びに書き込み／読
み出しユニット66がある。
【００１８】図６は、「ASICボックス」<"ASIC box">70
のシステム構造を示す。多数の FPEモジュール60が、例
えば板76上にマトリクス形に置かれる。個々の FPEモジ
ュールは結合フィールド71及び必要な接続線72を通して
相互に接続され、最終的には各論理セルが他の任意の所
望の論理セルに接続されるようになっている。更に、制
御ユニット75が、ASICボックス中の FPEモジュール60及
び配置可能な結合フィールド71を制御するために必要で
ある。ASICボックス70をデータ処理設備に終端するため
に、SCSIインターフェース74が用いられる。
【００１９】図７は、配置可能な結合フィールド71の概
略回路図である。結合フィールド71の各終端点80は、2
つの対向する信号ライン81及び82に分割され、それらの
信号方向は、方向に依存する入力増幅器83及び出力増幅
器84により定められるのであって、出力増幅器84はRAM
85により制御され、駆動状態又は高インピーダンス状態
になる。各信号ライン81はRAM 87を通して制御される遅
延ユニット86を有する。更に、１つの信号ラインと対応
する正しい方向の他の信号ラインとの各交差は、RAM 88
を用いてプログラム可能であるから、交差の接続は設定
されるか、又は設定されない。
【００２０】上述のハードウェア配置「ASIC原型作製
器」<"ASIC prototyper"> に対して、次にような応用が
可能である。ASIC又はその他の論理回路のネットワーク
は、原型作製器上で形成することができ、論理及び論理
エレメントの時間的行動並びにそれへの接続は相互間で
モデル化が可能である。変動性は RAM構造のソフトウェ
アの調整により達成される。それにより、ASICの機能を
その完成に先立ってエミュレートすること、及び適切な
環境で試験することが可能である。任意の所望のノード
の論理状態を質問する能力を内蔵していることは、エミ
ュレートされた回路がその環境に適合しないときに、誤
り探索を相当可能ならしめる。
【００２１】更に、ASIC原型作製器は誤りシミュレーシ
ョンにも使用できる。ASICを製造するときには、引き続
く試験により検出される主要な欠陥がある。それはICの
内部では対処できないから、すべての内在ノードが制御
可能且つチェック可能であるように準備しておくことが
必要である。更に、すべての誤り源を検出する試験パタ
ーンが必要である。この目的のために、殆どすべての誤
りを網羅する誤りモデルが設けられている。これが「１
縮退及び０縮退」<"stuck at 1 and stuck at0"> アプ
ローチである。その基本は各内在ノードを強制的に論理
１にし、次いで論理０にすることである。そうすると、
ICの出力における応答により、この誤り演算が検出され
たか否かが判定される。今まではこのような解析は誤り
シミュレータを用いてソフトウェア表現で実行してい
る。各誤りは完全なシミュレーション・シーケンスを意
味するから、大きいASIC及び長い試験パターンに対する
実行時間は、最高速のコンピュータを用いてさえ極端に
長くなり、それは何日も掛かる規模である。それ故に、
ノードの統計的選択による統計的誤りシミュレーション
によって時間の短縮が試みられる。しかし現実に誤りを
網羅することに関する正確なステートメントは不可能で
ある。本発明の原型作製器の、すべてのノードを任意の
所望の状態に設定する能力によって、誤りシミュレーシ
ョンの代わりに「誤りエミュレーション」が、かなり短
い所要時間で達成でき、誤りを製造する場合に計画され
たASICの行動に関する正確なステートメントをもたら
す。誤りの場合における原型作製器の行動から、回路そ
れ自身の変形又は試験パターンの拡張が容易に導かれ、
それにより製造後の安全な試験ができるようになる。
【００２２】更に、回路を設計するときに、幾つかの入
力を持つ論理エレメントにおいて２つの信号が殆ど同時
にその状態を変えるということが起きるかも知れない。
このことはフリップフロップのクロック／データ関係に
対し致命的な結果となる、と云うのはそのとき異なるデ
ータが処理されるからである。それ故にそのような競合
<races> は是非とも防がなければならない。同じやり方
で「歪み」<"skew">問題がある。茲では沢山のフリップ
フロップが共通のクロックに接続されている。極めて高
速の半導体技術では、フリップフロップのスイッチング
時間はクロック・ラインの伝播時間と同じオーダーにな
る。それにより「競合」問題が生じる。残念ながらその
ような問題を十分に解決するツールはこの分野では知ら
れていない。本発明の原型作製器の可変遅延ユニットで
は、各ノードにおける、及び接続ライン内の「競合」状
態は、所与の限界内の正方向又は負方向の遅延時間の変
動後に回路が異なる行動に至ったときには容易に検出で
きる。このアプローチは、設計されたASICの「競合」及
び「歪み」行動に関する信頼できるステートメントに到
達する。
【図面の簡単な説明】
【図１】図１は、回路概念のダイアグラムを示す図であ
る。
【図２】図２は、回路エミュレーションのシーケンスを
示す図である。
【図３】図３は、ハードウェア・エミュレーションの概
略表現を示す図である。
【図４】図４は、本発明による FPEセルのブロック図で
ある。
【図５】図５は、本発明による FPEモジュールの構造を
示す図である。
【図６】図６は、ASICボックスのシステマティック構造
を示す図である。
【図７】図７は、本発明による結合フィールドの概略ブ
ロック図である。
【符号の説明】
２ ゲート・アレイ ３ 全面素子形成型ゲート ４ セル・アレイ 10 回路ダイアグラムの投入 11 行動の記述 12 ライブラリ・エレメント 13 論理合成 14 ネットリスト 20 データ伝送 21 データ処理設備 22 エミュレータ 23 PIN アダプタ・ユニット 28 入力ユニット 29 出力ユニット 30 FPE セル 31, 61 布線バス 32, 43 RAM 33, 35, 45 マルチプレクサー 34, 47, 86 遅延ユニット 36, 37 制御ライン 38, 81, 82 信号ライン 39 選択ライン 40, 46 質問ユニット 41 論理機能ユニット 42 橋絡ライン（直通接続） 48 デマルチプレクサー 60 FPE モジュール 70 ASICボックス 71 結合フィールド

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 相互に接続されて論理ブロックを形成す
    る多数の配列可能な論理セルと、多数の配列可能な I/O
    セルと、多数の配列可能な布線とを有して成るハードウ
    ェア・エミュレーション・システムにおいて、 各論理セル(30)にはプログラム可能な遅延ユニット(34,
    47)が挿入されていることを特徴とするハードウェア・
    エミュレーション・システム。
  2. 【請求項２】 論理セル(30)の各入力ユニット(28)に
    は、プログラム可能な遅延ユニット(34)が挿入されてい
    ることを特徴とする請求項１に記載のハードウェア・エ
    ミュレーション・システム。
  3. 【請求項３】 論理セル(30)の各出力ユニット(29)は、
    プログラム可能な遅延ユニット(47)を具えていることを
    特徴とする請求項２に記載のハードウェア・エミュレー
    ション・システム。
  4. 【請求項４】 論理セル(30)の入力ユニット(28)は、質
    問ユニット(40)を有することを特徴とする請求項３に記
    載のハードウェア・エミュレーション・システム。
  5. 【請求項５】 論理セル(30)の出力ユニット(29)は、質
    問ユニット(46)を有することを特徴とする請求項３に記
    載のハードウェア・エミュレーション・システム。
  6. 【請求項６】 遅延エレメント(34, 47)は、 RAM(32, 4
    3)上でプログラムされることを特徴とする請求項４又は
    ５に記載のハードウェア・エミュレーション・システ
    ム。
  7. 【請求項７】 論理セルの入力ユニット(28)は、布線バ
    ス(31)から出発して、マルチプレクサー(33)、それに続
    く遅延ユニット(34)、それに続くマルチプレクサー(35)
    及び質問ユニット(40)を有して成り、 該マルチプレクサー(33)、遅延エレメント(34)及びマル
    チプレクサー(35)は、RAM(32)上でプログラムされるこ
    とを特徴とする請求項６に記載のハードウェア・エミュ
    レーション・システム。
  8. 【請求項８】 入力ユニット(28)の出力は、論理セル(3
    0)の選択可能な論理機能ユニット(41)に接続されている
    ことを特徴とする請求項７に記載のハードウェア・エミ
    ュレーション・システム。
  9. 【請求項９】 論理セルの出力ユニット(29)は、マルチ
    プレクサー(45)、質問ユニット(46)、遅延エレメント(4
    7)及びデマルチプレクサー(48)を有して成ることを特徴
    とする請求項８に記載のハードウェア・エミュレーショ
    ン・システム。
  10. 【請求項１０】 選択可能な論理機能ユニット(41)とマ
    ルチプレクサー(45)、マルチプレクサー(45)、遅延エレ
    メント(47)及びデマルチプレクサー(48)は、共通 RAM(4
    3)上でプログラムされることを特徴とする請求項９に記
    載のハードウェア・エミュレーション・システム。
  11. 【請求項１１】 入力ユニット(28)は、論理セル(30)の
    出力ユニット(29)のマルチプレクサー(45)に直通接続(4
    2)を有し、それによって対応するプログラミングにより
    論理機能ユニット(41)はバイパスできることを特徴とす
    る請求項10に記載のハードウェア・エミュレーション・
    システム。
  12. 【請求項１２】 遅延エレメント(34, 47, 86)は、所与
    の範囲内でディジタル的に段階を付けられ得ることを特
    徴とする請求項11に記載のハードウェア・エミュレーシ
    ョン・システム。
  13. 【請求項１３】 多数の論理セルすなわち FPEセル(30)
    が、布線バス(61)を用いて組み合わせられて FPEモジュ
    ール(60)になることを特徴とする請求項12に記載のハー
    ドウェア・エミュレーション・システム。
  14. 【請求項１４】 数個の FPEモジュール(60)が、自由に
    プログラム可能な結合フィールド(71)を通して相互に接
    続されていることを特徴とする請求項13に記載のハード
    ウェア・エミュレーション・システム。
  15. 【請求項１５】 自由にプログラム可能な結合フィール
    ド(71)は、遅延エレメント(86)を具えることを特徴とす
    る請求項14に記載のハードウェア・エミュレーション・
    システム。
  16. 【請求項１６】 結合フィールド(71)の各信号ライン(8
    1)には、遅延エレメント(86)が挿入されていることを特
    徴とする請求項15に記載のハードウェア・エミュレーシ
    ョン・システム。
  17. 【請求項１７】 各遅延エレメント(86)は RAM(87)を用
    いてプログラム可能であることを特徴とする請求項16に
    記載のハードウェア・エミュレーション・システム。
  18. 【請求項１８】 結合フィールド(71)の信号ライン(81,
    82)の、結合フィールド(71)のもう１つ別のの信号ライ
    ン(81, 82)との各交差は、 RAM(88)を用いてプログラム
    可能であることを特徴とする請求項17に記載のハードウ
    ェア・エミュレーション・システム。
  19. 【請求項１９】 遅延エレメント(86)は、微細に段階を
    つけてあることを特徴とする請求項16に記載のハードウ
    ェア・エミュレーション・システム。
  20. 【請求項２０】 論理機能ユニット(41)の入力（Ｉn ）
    は、マルチプレクサー(35)を通して、 RAM(32)の固定さ
    れた論理ポテンシャル（Ｆn ）に接続できることを特徴
    とする請求項１ないし19のうちのいずれか１項に記載の
    ハードウェア・エミュレーション・システム。
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