JP2001508202A - ディジタル論理シミュレーション／エミュレーションシステム - Google Patents

Abstract

(57)【要約】 ディジタルロジック・シミュレーション／エミュレーションシステム（２０）は、複数の刺激／反応セル（７２）を提供するように配置された構成可能論理ＩＣ（３６）を有するハードウェアポッド（３２）を具備し、ディジタル論理回路に連結できるようになっている。刺激信号をディジタル論理回路（３１６）に提供する刺激／反応セル（７２）は、接続して、刺激／反応サイクル中に刺激制御データをダウンロード（２５２）し、反応データをアップロード（２６２）する。論理構成ライブラリー（８６）は構成データを記憶し、刺激／応答セル（７２）のビットスライス階層を確立する。構成データの作成を促進するため、システムは、ＧＵＩユーザーインターフェースを有する構成可能論理仕様プロセス（２２４）を備える。論理仕様プロセス（２２４）は、各刺激／反応セルに対する所定のビットスライス構成データを構成可能論理ＩＣ（３６）の全体に亘る特定位置に割り当て、構成データの高速（迅速）コンパイルを達成する。

Description

【発明の詳細な説明】 ディジタル論理シミュレーション／エミュレーションシステム 発明の分野 本発明は一般にディジタル論理（ロジック）シミュレーション／エミュレーシ ョンシステム、特に、シミュレーション（模擬）又はエミュレーション（模倣） 操作に含まれる物理的ディジタル論理装置（ロジック）をシミュレート（模擬） 及びエミュレート（模倣）するシステムに関する。 背景技術 ディジタル論理システムをシミュレート及び／又はエミュレートする、種々の 異なるソフトウェア及びハードウェアシステムが有る。ディジタル論理システム をシミュレートするために広く用いられているソフトウェアの一例は、ベリログ （Verilog）と呼ばれる米国電気電子学会標準シミュレーションプログラミング ランゲージ（模擬プログラム作成言語）である。ベリログのシミュレーションラ ンゲージのコンパイラ又はインタプリタを、種々のベング又はコンピュータメー カー、例えば、米国カリフォルニア州、サンノゼのカデンス・ディジタル・シス テムズ(Cadence Degital Systems)が提供している。ベリログのようなソフトウ ェア・ディジタル論理システム用シミュレータは通常、個々の集積回路（ＩＣ） 程度まで物理的に小さい寸法のシステムと、種々の多数のＩＣを含む、ずっと大 きいディジタル論理システムの設計の両方に用いられている。ベリログシミュレ ーションを実行するには、ディジタル論理設計者は、そのシステムに対しシミュ レーションコンピュータモデルを用い、種々のソフトウェアモジュールをシミュ レーションコンピュータプログラムに集成して、これを行う必要がある。ベリロ グモデルを組み立てるソフトウェアモジュールには、そのシミュレーション操作 に含まれる各ディジタル論理回路のモジュールが構成され、ベリログ論理回路モ ジュール間の相互接続を特定し、また相互接続されるベリログ論理回路モジュー ル間のタイミング関係を特定する。種々のＩＣを含むディジタル論理システムの シミュレーションコンピュータプログラムを作成することは、システムに含まれ る各ディジタル論理回路に、それぞれ個々にベリログモジュールを書かなければ ならないとしたら、極めて困難な仕事になることは容易に分かる。 ＩＣの製造者は、製作されるのがプロトタイプである場合も、製作の前に自分 の設計をシミューレートするから、開発の段階から放置された各ＩＣにも、一般 にシミュレーションモデルがある。更に、ＩＣ製造者はそのシミュレーションコ ンピュータモデルを、ＩＣ設計の保守、修理、向上の目的で、たいてい保持する ものである。しかしながら、ＩＣシミュレーションモデルは、製造者が実際の、 又は潜在的競合者に知られたくないＩＣ設計の詳細を漏らすものであるから、Ｉ Ｃ製造者は、ＩＣの設計の際に開発されたシミュレーションコンピュータモデル を、そのＩＣを用いるシステム設計者に、全くでないとしても、殆ど利用させる ことはない。更に、たとえ、ＩＣの設計に用いられたシミュレーションコンピュ ータモデルが利用できても、そのＩＣを部品として組み込むディジタル論理シス テムを設計するには、不必要に複雑な、ＩＣ動作に関する詳細を含むことになる 。したがって、ＩＣを含む、より大型のディジタル論理システムをシミュレート 場合には、ＩＣの設計シミュレーションコンピュータプログラムを用いても、よ り簡単なシミュレーションモデルを用いて得られる結果より良いシミュレーショ ン結果は得られない。また同時に、より大型のディジタル論理システムシミュレ ートに要する計算の量は、著しく増大する。 上記の理由で、特定のＩＣのシミュレーションモデルを、且つ／或いは、しば しば多数の異なるＩＣメーカーから得た、多数の異なるＩＣをシミュレートする シミュレーションモデルのライブラリーを、ディジタル論理システムの設計者に 提供するベンダ、しばしばＩＣメーカーとは無閲係のベンダが居る。しかしなが ら、このような第三者のシミュレーションモデルはＩＣの設計に実際に用いられ るシミュレーションより単純なので、第三者のシミュレーションモデルはＩＣを 誠実に再現していない、即ちこの第三者のシミュレーションモデルは潜在するバ グを含んでいるか、或いは特定のＩＣに、それが市場に有るものであっても、第 三者のシミュレーションモデルが使えない可能性が常にある。潜在バグを含んだ シミュレーションモデルでも、或種のディジタル論理システムに用いると、正確 なシミュレーション結果をもたらす一方、それは他のディジタル論理システムを シミュレートする場合には不正確な結果を生じることは直ちに分かる。更に、特 定のＩＣに使えるシミュレーションモデルが無い場合、そのＩＣを含んだディジ タル論理システムの設計者は、コンピュータモデルがＩＣ動作を再現する忠実度 が不十分になることもあると云う、付随するリスクを抱えて、そのようなシミュ レーションモデルを書かなければならない。 ソフトウェアディジタル論理シミュレーションに加えて、ディジタル論理シス テムをエミュレートするハードウェアシステムが、カリフォルニア州マウンテン ビューのクイックターン・デザイン・システムズ(QuckTurn Design Systems)や マサチュウセット州ケンブリッジのバーチュアル・マシーン・ワークス(Virtual Machine Wors)等のベンダにより提供されている。このようなハードウェアシミ ュレーションシステムの一例は、バーチュアル・マシーン・システムスが提供す るバーチュアロジック(VirtuaLogic)（登録商標）エミュレーションシステムで ある。バーチュアロジックエミュレーションシステムは、ディジタル論理システ ム、あるいはベリログ構造ネットリストに特定されたディジタル論理システムを 別個のパーツに分割し、これ等のパーツを個々に処理して幾つかのフィールドプ ログラマブルアレイ(Field Proguramable Arrays、以下ＦＰＧＡと云う）を構成 する。次いで、構成した数個のＦＰＧＡの入力ピンと出力ピンを、バーチュアロ ジックエミュレーションシステムが相互に接続し、ディジタル論理システムをエ ミュレートする。 構成可能アプリケーション特定集積回路（ＡＳＩＣ）として、或いはシミュレ ーション又はエミュレーションにおいて、ＦＰＧＡを用いる際に遭遇する一つの 問題は、ＦＰＧＡを構成するのに必要なデータファイルを作成するのに要する有 意の時間量である。ＦＰＧＡ構成(configuration)データファイルを作成する通 常の方法では、ＦＰＧＡに慣れた人々に「プレース・アンド・ルート」と呼ばれ ている技術である。コンピュータプログラムは「プレースアンドルート」を自動 化してＦＰＧＡ構成データファイルを作成するが、通常の「プレースアンドルー ト」コンピュータプログラムを用いて一つのＦＰＧＡを作成するのに、数〜数十 時間のコンピュータ時間を要する。更に、通常の「プレースアンドルート」コン ピュータプログラム技術は、プログラム時間消費計算を終えた上で、その意図す る目的のためにＦＰＧＡを確実に構成する、データファイルの生成を保証し得な い。各々のシミュレーション又はエミュレーションを実行する前に、多数のＦＰ ＧＡを、例えばそれを一ダース、或いは１／２ダースでも、構成する必要がある なら、一技術をＩＣシミュレーション又はエミュレーションの一般的「プレース アンドルート」方法として用いるのは、面倒過ぎて、非現実的である。 ディジタル論理システムのソフトウェアエミュレーションとディジタル論理シ ステムのハードウェアエミュレーションの両極端に加えて、ディジタルエミュレ ーション又はシミュレーションにハードウェアとソフトウェアのハイブリッドを 用いる中間のシステムも有る。ソフトウェアアクセス可能ハードウェアＩＣエミ ュレーションの一例は、インサーキットエミュレータ（ＩＣＥ）と呼ばれる。特 定のＩＣをエミュレートするＩＣＥは市場にある。しかしながら、一般には、Ｉ ＣＥはエミュレートされるようとする物理的ＩＣを含み、それに、ＩＣ動作のソ フトウェア監視を許容するＩＣ付加回路を追加する。したがって、ＩＣＥは比較 的柔軟性を欠き、シミュレーションモデルのある、どんなＩＣをもシミュレート する汎用ＩＣＥは、現在のところ存在しない。 ハードウェアＩＣモデルをソフトウェアディジタル論理シミュレーションに組 み込んだ、他の種のハードウェア／ソフトウェア混成システムもある。このよう なハードウェアＩＣモデルシステムの一例は、カリフォルニア州マウンテンビュ ーのシノプシス・ロジック・モデリング(Synopsys Logic Modeling)により市販 されているモデルソース(ModelSource)システムである。モデルソースシステム を用いてハードウェアＩＣモデルをディジタル論理シミュレーションに組み込む ため、ロジック設計者は、特殊目的アダプタボードに設けられたＩＣをモデルソ ースシステムに差し込まなければならない。モデルソースシステムを、ワークス テーション等のモデルソースプロセッサがイーサネット(Ethernet)等のローカル エリアネットワーク（ＬＡＮ）に接続し、このネットワーク上でモデルソースワ ークステーションが、シミュレーションシミュレーションコンピュータプログラ ムを作動する他のワークステーションと通信する。シミュレーション中、ハード ウェアモデル化ＩＣの入力ピンに加えられる信号に変化が生じれば、ピンの変化 はローカルエリアネットワークを介してモデルソースプロセッサに送られる。モ デルソースシステムは次いで、ピンの変化をＩＣに呈示し、ＩＣの出力ピンに有 る信号に生じた変化を感知する。次いで、モデルソースは出力ピンの変化と対応 するタイミング情報をローカルエリアネットワークを介してシミュレーションコ ンピュータプログラムに帰還する。ハードウェアＩＣモデルをディジタルロジッ クシミュレーションに組み込んだ、同様のシステムの種々のアスペクトが、米国 特許第４７４４０８４号、同第５１４６４６０号、同第５３５３２４３号及び同 第５３６９５９３号に記載されている。 ＩＣをシミュレートすることに加え、特定のＩＣのシミュレーションモデルは あるが、ディジタル論理システムの設計者が、ＩＣを組み込んだディジタル論理 システムを実現し、検査しようとするとき、ＩＣ自体が入手できないと云う、逆 の状況も起こる。或いは、ディジタル論理システムの設計を実現、検査に用いら れるＩＣは有っても、ディジタル論理システムを設計、デバグする際にＩＣＥを 用いるのと同様に、ＩＣ、の他の回路素子、例えば他のＩＣとの相互作用を設計 者が観測及び監視したい、又はする必要がある場合がある。これ等の状況の何れ にあっても、一つ又は複数のＩＣのソフトウェアシミュレーションから得られた 結果であるディジタル論理信号を導入して、ディジタル論理システムに実現する のが望ましいと、設計者が考える場合もある。 一つのＩＣ全体をシミュレート又はエミュレートする要求に加えて、一つのＩ Ｃの一部のみを、有効且つ効率よくシミュレート又はエミュレートする必要も有 る。全ＩＣ設計の一部、又はその核心部のみを構成する設計を、販売又はライセ ンスする会社が現在ある。例えば、或ＣＰＵ設計をもつ或企業が、それを別の企 業に販売又はライセンスすることを望み、かかる別の企業がこのＣＰＵ設計を自 社のＩＣ設計に組み込む場合がある。しかしながら、かかる、即ち第二の企業が 第一の企業の設計を購入又はライセンスする前に、第一の企業の設計が適切に働 き、第二の企業のＩＣ設計の残部と互換性があることの確認を、第二の企業は欲 するものである。この場合、第一の企業は、第一の企業の設計を検査、試験する 第二の企業の必要を、第二の企業に第一の企業の設計のシミュレーションコンピ ュータプログラムのソースコードを提供することにより、容易に満たすことがで きよう。あいにく、第一の企業は第二の企業に、シミュレーションランゲージプ ログラムのソースコードを提供するの通常好まない。そのレベルの設計の詳細を 提供すると、第一の企業が採用し、第一の企業に競争上の優位をもたらしている 所有権に係わる設計技術を第三者に漏らすことになるからである。このヂレンマ に対する一つの解決は、第一の企業が第二の企業に、所有権対象の設計技術を漏 らさずに、設計の詳細の全てを含む設計のネットリスト提供するかどうかである 。あいにく、設計のネットリスト表示をシミュレーションに挿入すると、生じる エミュレーションは、望まれない程度まで、或いは許容不能な程度までにさえ、 遅くなってしまう。 発明の開示 本発明の目的は、ディジタル論理システムの設計者に、一つ又は複数のＩＣを 、ＩＣのシミュレーションモデルがシミュレーションコンピュータプログラムに 含むことを要せず、ディジタル論理コンピュータに忠実に組み込む、簡単で且つ コスト効率の高いシミュレーションシステムを提供することにある。 換位的に、本発明の他の目的は、ディジタル論理設計者が、一つ又は複数のＩ Ｃのコンピュータプログラムシミュレーションを、迅速且つ容易に、ディジタル 論理システムに組み込み、ＩＣをエミュレートできるようにしたエミュレーショ ンシステムを提供することにある。 本発明の他の目的は、種々の型のＩＣとディジタル論理コンピュータシミュレ ーション間を迅速且つ容易にインターフェースできるシミュレーション／エミュ レーションシステムを提供することにある。 本発明の他の目的は、構成可能論理ＩＣを構成するより迅速で且つより簡単な 方法を提供することにある。 本発明の更なる、他の目的は、ディジタル論理シミュレーション／エミュレー ションシステムに含まれるハードウェアポッド(pod)と、使用が簡単で、柔軟性 があり、製造が経済的で、保守が容易なディジタル論理シミュレーション／エミ ュレーションシステムを提供することにある。 簡単に云って、本発明は、ディジタル論理シミュレーション／エミュレーショ ンシステムに組み込まれるハードウェアポッドと、このハードウェアポッドを組 み込んだディジタル論理シミュレーション／エミュレーションシステムを含む。 ハードウェアポッドに加えて、ディジタル論理シミュレーション／エミュレーシ ョンシステムは、ディジタルコンピュータにより実行されるベリログ(Verilog) コンピュータプログラム等の、ディジタル論理システムをモデル化するコンピュ ータプログラムディジタル論理シミュレーションプロセスを含む。 ハードウェアポッドは、ディジタル論理回路に連結ができるものとする。例え ば、ハードウェアが、ハードウェアポッドに含まれるソケットに差し込まれたＩ Ｃを受容するか、ハードウェアをディジタル論理システムに差し込むコネクタを 、ハードウェアが備える。ハードウェアポッドはまた、複数の刺激（スチミュラ ス）／反応（レスポンス）セルを含むことができる構成可能論理（ロジック）Ｉ Ｃを備える。刺激／応答セルは、刺激−反応サイクル中、刺激信号をディジタル 論理回路に提供し、刺激−反応サイクル中、ディジタル論理回路からから反応を 受け取る。更に、ハードウェアポッドは、構成論理ＩＣに送られ、刺激−反応サ イクル中、ディジタル論理回路の刺激を制御する、刺激制御データを受け取る通 信ポートを備える。この通信ポートはまた、ハードウェアポッドから送られる、 刺激−反応サイクル中、その刺激に反応してディジタル論理回路から構成可能論 理ＩＣが受け取る、反応データを受け取る。 ディジタル論理シミュレーション／エミュレーションシステムはまた、ディジ タル論理シミュレーションプロセスとハードウェアポッドの両方に連結されるサ ーバープロセスを含む。このサーバープロセスは、ディジタル論理シミュレーシ ョンプロセスとハードウェアポッドの間で、刺激制御データと反応データを交換 する。このようにして、ディジタル論理シミュレーションプロセスは、刺激制御 データをサーバープロセスを通してハードウェアポッドに送り、刺激−反応サイ クル中に、刺激／反応セルによるディジタル論理回路の刺激を制御することがで きる。同様に、ディジタル論理シミュレーションプロセスはまた、刺激−反応サ イクル中に刺激に対するディジタル論理回路の反応を報告する構成可能ＩＣの刺 激／反応セルから、サーバープロセス反応データをハードウェアポッドを通して 受け取ることができる。 好ましい実施例において、ディジタル論理シミュレーション／エミュレーショ ンシステムはまた、論理構成（コンフィギュレーション）データを含んだ論理構 成データファイルを記憶する、論理構成ライブラリーを備える。この論理構成ラ イブラリーは、サーバープロセスが論理構成ライブラリーからの構成データファ イルを検索でき、構成データファイルをハードウェアポッドに送って、構成可能 論理ＩＣを構成できるようにした、サーバープロセスに連結される。論理構成デ ータは、ハードウェアポッドの構成可能論理ＩＣに加えられて、構成可能論理Ｉ Ｃ内に複数の刺激／反応セルを設定する。好ましい実施例においては、論理構成 データがハードウェアポッドの構成可能論理ＩＣに加えられると、構成可能論理 ＩＣの動作を制御する状態（ステート）マシーンも設定される。このように構成 されるステートマシーンは、ディジタル論理回路への刺激信号の供給と、ディジ タル論理回路からの反応の受け取りを制御する論理構成データはまた、個々の刺 激／反応セルが、刺激信号をディジタル論理回路に提供、且つ／或いは反応をデ ィジタル論理回路から受け取る、刺激−反応サイクル内の時間間隔を設定するス テートマシーンの制御の下に、タイミング発生器を構成論理ＩＣ内に設定する。 ディジタル論理シミュレーション／エミュレーションシステムの好ましい実施 例において、ハードウェアポッドの構成可能論理ＩＣに構成データファイルを負 荷すると、セルが互いに連結されてシフトレジスタを形成する、刺激／反応セル のビットスライスアーキテクチャが設定される。この刺激−反応セルのシフトレ ジスタ相互接続により、ビットスライス刺激制御データが構成可能論理ＩＣにダ ウンロードされ、刺激−反応サイクル中のディジタル論理回路の刺激を特定する 。刺激−反応セルのシフトレジスタ相互接続はまた、構成可能論理ＩＣからビッ トスライス反応データをアップロードさせ、刺激−反応サイクル中の刺激に対す るディジタル論理回路の反応を報告する。論理構成データは好ましくは、構成可 能論理ＩＣの各エッジに沿って１群とする、４個の刺激／反応セル群を設定する 。各刺激／反応セル群は、刺激／反応セルが互いに連結されてシフトレジスタを 形成する別個のビットスライスアーキテクチャを形成する。 論理構成データを含んだ構成データファイルの作成を容易にするため、ディジ タル論理シミュレーション／エミュレーションシステムの好ましい実施例はまた 、構成可能論理仕様プロセスを備える。この構成可能論理仕様プロセスは、論理 構成ライブラリーと構成可能論理セルライブラリーの両方に接続される。構成可 能論理セルライブラリーは、種々の異なる型の個々の刺激／反応セルを特定する 構成データを記憶する。構成可能論理仕様プロセスは、 １．構成データファイルに含まれる構成可能論理セルライブラリーから、個々 の刺激／反応セルの選択 ２．ディジタル論理回路に関する選択刺激／反応セルの場所の特定 ３．選択刺激／反応セルが動作して、刺激信号をディジタル論理回路に提供す る、且つ／或いはディジタル論理回路から反応信号を受け取る、刺激−反応サイ クル内の時間間隔の特定 が行えるユーザーインターフェースを提供する。構成可能論理仕様プロセスのユ ーザーインターフェースを用いて、刺激／反応セルが全て選ばれ、特定されると 、構成可能論理仕様プロセスは、論理構成ライブラリー内に記憶されるべきデー タファイルのセットを発生するコンパイル（編集）動作を許容する。 構成可能データファイルセットに記憶される構成可能論理構成データの迅速な コンパイルのため、本発明は、各論理機能セルに付き、構成可能論理ＩＣの所定 構成データの全体に亘る特定箇所に割り当てることにより、構成データをコンパ イルする。この所定構成データは構成可能論理セルライブラリーから検索される 。本発明の好ましい実施例では、ビットスライス論理機能セルを特定する所定構 成データが用いられ、ビットスライス論理機能セルは、直隣接論理機能セルの所 定構成データを単に対向させることにより、構成可能論理ＩＣ全体に亘る特定位 置に割り当てられる。 これ等及び他の特徴、目的及び利点は、以下、添付する図面を参照して記述さ れる好ましい実施例の詳細な記載から、当業者に理解され、明らかになろう。 図面の簡単な説明 図１は、本発明によるディジタル論理シミュレーション／エミュレーションシ ステムであって、シミュレーションプロセス、サーバープロセス、論理構成ライ ブラリー、及び通信ポート、ＲＡＭ、ＲＯＭ、ＣＰＵ、一つ又は複数の構成可能 ＩＣ及び、シミュレーションシステムに使われるか、エミュレーションシステム に使われるかにより、ディジタル論理ＩＣを受容できるか、ポッドをディジタル 論理システムに接続できる、ソケットを含むハードウェアポッドとを備えたディ ジタル論理シミュレーション／エミュレーションシステムを示す概略的ブロック 図である。 図２は、図１のポッドに含まれた構成可能論理ＩＣの構成に用いられる機能素 子であって、複数の刺激／反応セル、ステートマシーン、タイミング発生器、先 入れ先出し（ＦＩＦＯ）入力及び出力ＩＣを含む機能素子を示すブロック図であ る。 図３は、図１のシミュレーション／エミュレーションシステムを用いる、ディ ジタル論理のシミュレーション又はエミュレーションを例示するタイミング図で ある。 図４は、図に示されたディジタル論理シミュレーション／エミュレーションシ ステムによるシミュレーションであって、ＩＣが或最小周波数以下で動作する場 合にＩＣ状態がフェードするＩＣのエミュレーションを示すタイミング図である 。 図５は、図２に示されたような構成可能論理ＩＣに具現することができる簡単 な入力刺激／反応セルを示すタイミング図と、この刺激／反応セルの動作を例示 するタイミング図である。 図６は、図２に示されたような構成可能論理ＩＣに具現することができるよう な簡単な出力刺激／反応セルを示すタイミング図と、この刺激／反応セルの動作 を例示するタイミング図である。 図７は、図２に示されたような構成可能論理ＩＣに具現することができるよう な、エネーブルの無いパルス刺激／反応セルを示すタイミング図と、この刺激／ 反応セルの動作を例示するタイミング図である。 図８は、図２に示されたような構成可能論理ＩＣに具現することができるよう な、エネーブルの有るパルス刺激／反応セルを示すタイミング図と、この刺激／ 反応セルの動作を例示するタイミング図である。 図９は、図２に示されたような構成可能論理ＩＣに具現することができるよう な、簡単な双方向刺激／反応セルを示すタイミング図と、この刺激／反応セルの 動作を例示するタイミング図である。 図１０は、図１に示された論理構成ライブラリーに記憶されるファイルの編成 を示す構造図である。 図１１は、ディジタル論理シミュレーション／エミュレーションシステムが用 い、図１に示されたハードウェアポッドのソケットに受容されるべきＩＣの特性 であって、オペレータがその特性を特定して用いるグラフックユーザーインター フェース（ＧＵＩ）コンピュータプログラムが呈示するスクリーンディスプレー を示す。 図１２は、図１１に図示のディスプレーからオペレータが選択した後、ＧＵＩ コンピュータプログラムがオペレータに呈示し、ディジタル論理ＩＣの入力ピン の特性を特定する、スクリーンディスプレーを示す。 図１３は、図１１に図示のディスプレーからオペレータが選択した後、ＧＵＩ コンピュータプログラムがオペレータに呈示し、ディジタル論理ＩＣの出力ピン の特性を特定する、スクリーンディスプレーを示す。 図１４は、図１１に図示のディスプレーからオペレータが選択した後、ＧＵＩ コンピュータプログラムがオペレータに呈示し、ディジタル論理ＩＣの双方向ピ ンの特性を特定する、スクリーンディスプレーを示す。 図１５は、図１１に図示のディスプレーからオペレータが選択した後、ＧＵＩ コンピュータプログラムがオペレータに呈示し、ディジタル論理ＩＣの電力ピン の特性を特定する、スクリーンディスプレーを示す。 図１６は、図１及び２に示されたような構成可能論理ＩＣの構成可能論理セル に対する刺激／反応セルの割当を例示するブロック図である。 図１７は、４個の別個シフトレジスタが有り、各々のシフトレジスターが入力 ＦＩＦＯから刺激制御データを受け取り、反応を出力ＦＩＦＯに送る、構成可能 論理ＩＣの好ましい構成を示すブロック図である。 図１８ａは、相互接続された刺激／反応セルが形成する構成可能論理ＩＣ内の 異なるシフトレジスタにダウンロードされるビットスライス刺激制御データの多 数セットを示す図である。 図１８ｂは、相互接続された刺激／反応セルが形成する構成可能論理ＩＣ内の 異なるシフトレジスタからアップロードされるビットスライス反応データの多数 セットを示す図である。 図１９は、図２に示されたＦＩＦＯ−ＩＣを介して、図１に示された構成可能 論理ＩＣとＣＰＵの間で、刺激制御データと反応データを転送するためのデータ ワードを示す図である。 図２０は、多数導体ケーブルによりディジタル論理システムに接続された、図 １のポッドを示すブロック図である。 図２１は、多数導体ケーブルによりディジタル論理システムに接続され、高サ イクル、高速シミュレーション又はエミュレーションのできる、図１のディジタ ル論理シミュレーション／エミュレーションシステムの代替的実施例を示すブロ ック図である。 図２２は、刺激制御データと反応データを刺激プロセスとハードウェアポッド が交換するネットワークに接続されたコンピュータにより実行される刺激プロセ スと他のプロセス間で生じるトランザクションを示すソフトウェア構造図である 。 図２３は、同ネットワークに接続されたコンピュータにより実行されるデモン ・ステートマシーンプロセスの状態図である。 図２４は、同ネットワークに接続されたコンピュータにより実行されるマネジ ャー（管理プログラム）ステートマシーンプロセスの状態図である。 図２５は、図２３に例示されたデモン・ステートマシーンにより開始されるデ モンマネジャー有限ステートマシーンプロセスの状態図である。 図２６は、ハードウェアポッド内のＣＰＵにより実行されるハードウェアポッ ド・ステートマシーンプロセスの状態図である。 図２７は、図２３に例示されたデモン・ステートマシーンプロセスにより開始 されるデモン・ハードウェアポッド有限ステートマシーンプロセスの状態図であ る。 図２８は、シミュレーションプロセスに含まれるアプリケーションステートマ シーンの状態図である。 図２９は、図２３に例示されたデモン・ステートマシーンプロセスにより開始 されるデモンアプリケーション有限ステートマシーンプロセスの状態図である。 図３０は、シミュレーションプロセス内の構成可能論理ＩＣビットストリーム とソフトウェアモジュールをコンパイルするプロセスを示す決定フローチャート である。 図３１は、図３０に示されたコンパイルプロセスの共通データベースの組立を 示す決定フローチャートである。 図３２は、シミュレーションプロセスモジュールのコンパイルを示す決定フロ ーチャートである。 図３３は、構成可能論理ＩＣビットストリームのコンパイルを示す決定フロー チャートである。 図３４は、構成可能論理ＩＣビットストリームの組み合わせ（マージング）を 示す決定フローチャートである。 好ましい実施例の詳細な記載 図１は、本発明によるディジタル論理シミュレーション／エミュレーションシ ステムを示すブロック図である。このディジタル論理シミュレーション／エミュ レーションシステムは、一般的参照番号２０で示され、破線２４で表されたディ ジタルコンピュータにより実行されるコンピュータプログラムディジタル論理シ ミュレーションプロセス２２を備える。シミュレーションプロセス２２は、ディ ジタル論理システムをモデル化し、好ましくはベリログ(Verilog)プログラミン グランゲージでプログラムされる。ディジタルコンピュータ２４は好ましくは、 アメリカ合衆国カリフォルニア州マウンテンビューのサン・マイクロシステムズ のスパークステーション(SparcStation)４ワークステーションである。ディジタ ル論理シミュレーション／エミュレーションシステム２０が備えるキーボード２ ６とディスプレー２８は、シミュレーションプロセス２２に接続され、シミュレ ーションプロセスを監視でき、且つ該プロセスと対話ができるようになっている 。 ディジタル論理シミュレーション／エミュレーションシステム２０はまた、ハ ードウェアポッド３２を備える。本発明の図１に示された実施例では、ハードウ ェアポッド３２は、ゼロ差し込み力（ＺＩＦ）ＩＣソケット３４で、ディジタル 論理ＩＣを受容する。ソケット３４に加えて、図１のハードウェアポッド３２は 、二つの構成可能ＩＣ３６ａ及び３６ｂを備える。ＩＣ３４内のＩＣピンレセプ タクル３８は全て、個々の印刷回路基板トレース（線）４２により、構成可能論 理ＩＣ３６ａ及び３６ｂに接続されている。 ハードウェアポッド３２は更に、中央処理装置（ＣＰＵ）４４を備え、これを 好ましくは、カリフォルニア州サンタクララのインテグレイテッド・デバイス・ テクノロジー・インクのＲ３０８１ ＭＩＰＳ Ｒ３０００派生(derivative)Ｒ ＩＳＣマイクロプロセッサと他の付属ＩＣで構成する。ＣＰＵ４４を、マイクロ プロセッサバス４６がリードオンリーメモリ（ＲＯＭ）４８、ランダムアクセス メモリ（ＲＡＭ）５２及び通信ポート５４に連結する。通信ポート５４は好まし くは、カリフォルニア州サンタクララのナショナル・セミコンダクタ・インクが 市販するソニックイーサネット(Sonic Ethernet)である。ＲＯＭ４８は５１２ｋ バイトの記憶を提供し、ＣＰＵ４４を充分ブートし、通信ポート５４を通して付 加的コンピュータの受容を許容するのに要する最小コンピュータプログラムのみ を保持する。ＲＡＭ５２は、 １．ＣＰＵ４４により実行されるコンピュータプログラム ２．構成可能論理ＩＣ３６ａ及び３６ｂをプログラムし、刺激−反応サイクル 中にＩＣソケット３４に挿入されるディジタル論理ＩＣを刺激するのに用いられ る刺激制御データ及び ３．刺激−反応サイクル中にかかるディジタル論理ＩＣから構成可能論理ＩＣ ３６ａ及び３６ｂが受け取る反応データ 用に１６Ｍバイトの記憶を提供する。 図１に示されているように、ディジタル論理シミュレーション／エミュレーシ ョンシステム２０はまた、サーバープロセス２０を含む。サーバープロセス６２ は、ディジタルコンピュータ２４の内部で、両頭矢印６４により示されているよ うに、ソフトウェアでシミュレーションプロセス２２に連結される。サーバープ ロセス６２はまた、イーサネットケーブル６６によりハードウェアポッド３２に 、また要すれぱ、図１に示されていない付加的ハードウェア３２に連結されてい る。サーバープロセス６２は、シミュレーションプロセス２２とハードウェアポ ッド３２の間で、刺激制御データと反応データを交換する。シミュレーションプ ロセス22から刺激制御データが転送される間、構成可能論理ＩＣ３６ａ又は３６ ｂに送られ、刺激−反応サイクル中に構成可能論理ＩＣ３６ａ及び３６ｂによる ディジタル論理ＩＣへの刺激を制御するデータを、通信ポート５４が受け取る。 ハードウェアポッド３２から反応データが転送される間、通信ポート５４は、刺 激付与−反応サイクル中にディジタル論理ＩＣから、その刺激受容に反応して受 け取る反応データを送信する。 さて図２のブロック図に関し、構成可能論理ＩＣ３６ａ及び３６ｂは両者とも 好ましくは、カリフォルニア州サンノゼのアトメル・コーポレーション(Atmel C orporation)が市販するＡＴ６００５細粒度ＦＰＧＡである。ここに引用により 挿入する、アトメルコーポレーションによる"Configurable Logic Design and A pplication Book"(「構成可能論理（ロジック）設計及び応用ブック」)に更に詳 細に記載されているように、ＡＴ６００５は、フレクシブルバスネットワークに 接続される小型で、歯科も強力な構成可能論理セルの対称マトリックスを提供す るＳＲＡＭに基づくＦＰＧＡである。ＦＰＧＡの対称マトリックスは、ＦＰＧＡ ＩＣのピンに接続するプログラマブルＩ／Ｏセルにより囲まれている。ＦＰＧ Ａに慣れた人々に良く知られているように、上記「構成可能ロジック設計及び応 用ブック」に更に詳細に記載されているように、ＡＴ６００５は、構成データ、 通常構成ビットストリームとしてフォーマットされたデータをＦＰＧＡの少なく とも一つのピンに供給することにより、特定のディジタル論理回路として動作す るように構成されている。ＦＰＧＡ内で、この構成データが組み込みシフトレジ スタを介し、ＦＰＧＡ対称マトリックスを通って移動し、特定数のビットがＦＰ ＧＡに供給された後は、ＦＰＧＡは完全に構成されているようにする。 図２のブロック図に例示されているように、入力ピン６８に供給される構成デ ータは、構成可能論理ＩＣ３６ａ及び３６ｂに加えられると、構成されたＦＰＧ Ａ内に、ＦＰＧＡの対称マトリックスの周囲に複数の刺激／反応セル７２が位置 する、ビットストリームアーキテクチャを設定する。構成データはまた、刺激／ 反応セル７２の各々が、ＦＰＧＡプログラマブルＩ／ＯセルとＦＰＧＡピン（何 れも図示せず）とハードウェアポッド３２のトレースの一つとを通して、ＺＩＦ −ＩＣソケット３４の特定ＩＣピン−レセプタクル３８に連結されるようにする 。 ＩＣピン−レセプタクル３８に連結される刺激／反応セル７２が形成されるの に加え、構成データが構成可能論理ＩＣ３６ａ及び３６ｂに加わると、シフトレ ジスタリンク７４により刺激／反応セル７２は相互に接続され、それにより刺激 ／反応セル７２を通って延びるシフトレジスタを設定する。刺激／反応セル７２ シフトレジスタリンク７４が相互に組み合わされて、構成可能論理ＩＣ３６ａ及 び３６ｂ内に形成されるシフトレジスタは、別々のＦＰＧＡピン（図示せず）で 始まり且つ終わる。構成データが構成可能論理ＩＣに加えられることにより、こ うして設定されたシフトレジスタにより、ビットスライスデータストリームの刺 激付与制御データが刺激／反応セル７２にダウンロードされ、このビットスライ スストリームが、刺激−反応サイクル中に、構成可能論理ＩＣによるディジタル 論理ＩＣへの刺激を特定する。上記シフトレジスタにより、また、刺激−反応サ イクル中、刺激に対するディジタル論理ＩＣの反応を報告するビットスライスス トリームの反応データが、構成可能論理ＩＣ３６ａ及び３６ｂの刺激／反応セル ７２からアップロードされる。 刺激／反応セル７２とシフトレジスタリンク７４が設定されるのに加え、論理 構成データの構成可能論理ＩＣ３６ａ及び３６ｂへの負荷により、ステート（状 態）マシーン７６とシフトレジ又タタイミング発生器７８の両者が設定される。 ステートマシーン７６はシフトパルスを刺激／反応セル７２に提供し、相互に組 み合わされた刺激／反応セル７２とシフトレジスタリンク７４により形成された シフトレジスタを通る、刺激／反応制御データと反応データの移動を整合する。 ステートマシーン７６はまた、タイミング発生器７８を介して、刺激信号をディ ジタル論理ＩＣに提供し、ディジタル論理ＩＣから反応データを受け取る際の、 構成可能論理ＩＣ３６ａ及び３６ｂの動作を制御する。タイミング発生器78は、 個々の刺激／反応セル７２が刺激信号をディジタル論理ＩＣに送る、且つ／或い はディジタル論理ＩＣから反応信号を受け取る、刺激一反応サイクル中の時間間 隔を設定する。構成可能論理ＩＣ３６ａ及び３６ｂに負荷される論理構成データ はまた、タイミング発生器７８が発生する時間間隔を、、構成可能論理ＩＣ３６ ａ及び３６ｂの各々に含まれる全刺激／反応セル７２に連結するタイミング信号 バス８２を設定する。 各刺激−反応サイクル中、ハードウェアポッド３２内の数個の構成可能論理Ｉ Ｃによりディジタル論理ＩＣのピンに供給される刺激信号と、これ等の構成可能 論林ＩＣによる反応信号の受け取りは、必ず同期されなければならない。即ち、 ハードウェアポッド３２内の全構成可能論理ＩＣからの刺激信号はディジタル論 理ＩＣに同相で到達しなければならず、構成可能論理ＩＣはディジタル論理ＩＣ からの反応信号を同相で受け取らなければならない。数個の構成可能論理ＩＣの この同期化は、構成可能論理ＩＣの全てを単一印刷回路基板に設けることにより 、 また共通のクロック信号を構成可能論理ＩＣの全てに供給することにより達成さ れる。 論理構成データを構成可能論理ＩＣ３６ａ及び３６ｂに供給するため、ディジ タル論理シミュレーション／エミュレーションシステム２０は、構成可能論理Ｉ Ｃ３６ａ及び３６ｂに負荷された論理構成データを含んだ構成データファイルを 記憶する論理構成ライブラリー８６をも備える。矢印８８で表されているように 、論理構成ライブラリー８６は、サーバープロセス６２が論理構成ライブラリー ８６から構成データを検索し、論理構成データをハードウェアポッド３２に送信 し、構成可能論理ＩＣの構成を許容するサーバープロセス６２に連結されている 。 論理構成ライブラリー８６から検索され、構成可能論理ＩＣ３６ａ及び３６ｂ に負荷される論理構成データは、ディジタル論理ＩＣのピンに加えられる刺激信 号、及び／又はディジタル論理ＩＣから受け取られる反応信号にのみ係わる。電 力、例えばＶｃｃの、ＩＣの特定ピンへの供給は、かかる電力をディジタル論理 ＩＣの個々のピンに連結する手動設置ジャンパーにより、ハードウェアポッド３ ２の設定中に行われる。したがって、ハードウェアポッド３２のあらゆるトレー スは、ＩＣソケット３４のＩＣピン−レセブタクル３８と構成論理ＩＣ３６ａ及 び３６との両方、及び図示されないジャンパーピンに接続する。ＩＣソケット３ ４の特定のＩＣピンーレセプタクル３８を電気的接地又は電源にすべき場合は、 そのピン−レセプタクル３８に接続されたトレース４２と電気回路接地（Ｇｎｄ ）又は電源（Ｖｃｃ）の何れかの間に、ジャンバーを手動で設置する。システム２０のシミュレーション／エミュレーション動作 さて図３に関し、図３の最上の水平線は、より好ましいベルログ(Verilog)シ ミュレーションのようなコンピュータプログラムディジタル論理シミュレーショ ンプロセス２２を示す。シミュレーションプロセス２２は水平線９２の左端部で 始まり、初期設定間隔が垂直線９４で始まり、垂直線９６で終わる。パルス列９ ８で示されたような初期設定間隔中、サーバープロセス６２は論理構成ライブラ リー８６から論理構成データを検索し、かかるデータをハードウェアポッド３２ に送信する。ハードウェアポッド３２内では、論理構成データは構成可能論理Ｉ Ｃ３６ａ及び３６ｂに負荷され。、それによって構成可能論理ＩＣ３６ａ及び３ ６ｂを、シミュレーションの残りに対して、構成する。初期設定間隔が終わった 後、図３のタイミング図では短い垂直線１０２の直隣接対間で起こる一連のシミ ュレーションサイクルを、シミュレーションプロセス２２は実行する。 図の中央の水平線１０４は、シミュレーションプロセスの一般的シミュレーシ ョンサイクルを例示する。垂直線１０６と垂直線１０８の間にある、シミュレー ションサイクルの初期時間間隔において、ハードウェアポッド３２に送られてＩ Ｃソケット３４内のディジタル論理ＩＣを構成するシミュレーション制御データ を、シミュレーションプロセス２２が作成する。ディジタル論理ＩＣの構成に要 する全デバイス入力データをシミュレーションプロセス２２が作成した後、矢印 １１２で表されているように、シミュレーションプロセス２２に含まれるディジ タル論理ＩＣを表す、シミュレーションプロセス２２に含まれる、「シェル」モ ジュールが、図３でパルス列１１４により表されているように、ビットスライス 刺激制御データをサーバープロセス６２を通してハードウェアポッド３２のＲＡ Ｍ５２にダウンロードする。ビットスライスデータをシェルモジュールがハード ウェアポッド３２にダウンロードした後、シミュレーションプロセス２２はシミ ュレーションを回復し、ＩＣソケット３４に差し込まれたディジタル論理ＩＣか らの反応データに依存しない処理を実行する。ＲＡＭ５２にビットスライスデー タがグウンロードされた後、隣接した刺激／反応セル７２を相互接続するシフト レジスタ７４により形成されたシフトレジスタを介して、ＣＰＵ４４により実行 されるコンピュータプログラムは、ＲＡＭ５２からのビットスライス刺激制御デ ータを取り出し（フェッチし）、図３にパルス列１１６により表されているよう に、該データを構成可能論理ＩＣ３６ａ及び３６ｂに負荷する。疑似付与制御デ ータが構成可能論理ＩＣ３６ａ及び３６ｂに負荷されると、刺激−反応サイクル 中に種々の刺激／反応セル７２がディジタル論理ＩＣに供給しようとする信号付 与信号が特定される。 構成可能論理ＩＣ３６ａ及び３６ｂにビットスライス刺激制御データが負荷さ れた後、刺激−反応サイクルの実行のため、ステートマシーン７６はタイミング 発生器７８に働き、図３に垂直線１１８により表された一連のタイミングパルス をタイミング信号バス８２を介して全刺激／反応セル７２に送信させる。刺激− 反応サイクル中には、タイミング発生器７８により送信されるパルスは２個を下 回ることは無く、好ましくは８個のタイミングパルスがタイミング発生器７８に より送信される。タイミング発生器７８により送信されるタイミングパルスが設 定する時間間隔中、各個々の刺激／反応は、構成可能論理ＩＣ３６ａ及び３６ｂ に負荷される論理構成データにしたがい且つ刺激／反応セル７２に負荷される刺 激制御データにしたがって、刺激信号をＩＣソケット３４に差し込まれたディジ タル論理ＩＣに送信する、且つ／或い反応信号を該ＩＣから受信する。タイミン グ発生器７８から全パルスが送信されると、刺激−反応サイクルは終了し、刺激 信号に対するディジタル論理ＩＣの反応が種々の刺激／反応セル７２内に有る。 刺激−反応サイクルの終了時、隣接する刺激／反応セル７２を相互接続するシ フトレジスタリンク７４により形成されたシフトレジスタを介して、ＣＰＵ４４ により実行されるコンピュータプログラムは、図３にパルス列１２２により表さ れたビットスライス反応データを構成可能論理ＩＣ３６ａ及び３６ｂから検索し 、該データをＲＡＭ５２に記憶する。ＲＡＭ５２に反応データが負荷された後、 通信ポート５４は、パルス列１２４で表された該データをＲＡＭ５２から検索し 、図３に矢印１２６で示されているように、この反応データをサーバープロセス ６２を通してシミュレーションプロセス２２のシェルモジュールに送り戻す。 反応データをシミュレーションプロセス２２が検索した後、コンピュータプロ グラムディジタル論理シミュレーションプロセス２２がディジタル論理ＩＣから の反応データを処理する、垂直線１２８で始まるシミュレーションサイクルの最 終段階をシミュレーションプロセス２２は開始する。反応データの処理を完了し たら、シミュレーションプロセス２２は次のシミュレーションサイクルを直ちに 開始する。 ＩＣソケット３４に差し込まれたディジタル論理ＩＣの状態が時間に亘り「フ ェード」してきたら、例えばディジタル論理ＩＣがフェーズロックループを含む 場合、刺激−反応サイクル中のハードウェアポッド３２の上記動作は増強されて 、刺激−反応サイクル中にかかるＩＣ状態を適切に確立する必要がある。状態が フェードするディジタル論理ＩＣに対し、ハードウェアポッド３２はＲＡＭ５２ に、シミュレーションプロセス２２の引き続くシミュレーションサイクル、例え ば図 ４に示されたシミュレーションサイクル１から１２の、各々に対する刺激制御デ ータの履歴を保存する。次いで、シミュレーションプロセス２２により実行され る各引き続くシミュレーションサイクル中、ＣＰＵにより実行されるコンピュ− タプログラムは一連の刺激−反応サイクルを実行する。その各々は、図４で数を 囲んだ矩形１３２により表されている。ＣＰＵ４４により実行されるコンピュー タプログラムは、図３で示されるように、パルス列１１６で始まり、パルス列１ ２２で終わるシーケンス内の各刺激−反応サイクルを、初期記憶刺激−反応サイ クルのデータで始まり、最終刺激−反応サイクルのデータで終わる全記憶刺激− 反応データに対して開始する。最終刺激−反応サイクルの終了時、ハードウェア ポッド３２はサイクルシーケンス内の最終刺激−反応サイクルに対する反応デー タをサーバープロセス６２に送り、それをシミュレーションプロセス２２に送ら せる。刺激／反応セルの種類 種々の異なる型のディジタル論理ＩＣのピンに適切な刺激信号を送信し、かか るＩＣのピンから反応信号を適切に受信するためには、ディジタル論理シミュレ ーション／エミュレーションシステム２０は、刺激／反応セル７２を種々の異な る様式で動作させるように構成可能論理ＩＣ３６ａ及び３６ｂ構成できなければ ならない。以下に記載される表は、構成可能論理ＩＣ３６ａ及び３６ｂに構成さ れ得る種々の異なる型の刺激／反応セル７２を纏めたものである。 入力セル 単純入力セル 刺激−反応サイクル当たり１反応 刺激−反応サイクル当たり２反応 出力セル 単純入力サル 刺激−反応サイクル当たり１トランジション 刺激−反応サイクル当たり２トランジション ３状態出力セル 刺激−反応サイクル当たり１トランジション 刺激−反応サイクル当たり２トランジションパルス出力セル エネーブル信号無し エネーブル信号有り 双方向セル 刺激−反応サイクル当たり１トランジション 刺激−反応サイクル当たり２トランジション 単純入力セル 図５に関し、示されているのは、構成可能論理ＩＣに具現が可能な単純入力刺 激／反応セル７２のブロック図と、この単純入力刺激／反応セル７２の動作を示 すタイミング図である。図５に示された刺激／反応セル７２は、３データ入力端 子及び２制御入力端子シフトレジスタ・マルチプレクサ１４２と、ビットストリ ームデータ記憶フリップフロップを備える。図３で垂直線９４と垂直線９６の間 に示された、シミュレーションプロセス２２の初期設定時間間隔中に構成可能論 理ＩＣ３６ａ及び３６ｂに負荷される構成データにより、これ等のシフトレジス タ・マルチプレクサ１４２とビットストリームデータ記憶フリップフロップ１４ ４の両方が設定される。前記のように、刺激／反応セル７２が刺激−反応サイク ルを実行できる前に、構成可能論理ＩＣ３６ａ及び３６ｂに含まれる刺激／反応 セル７２の全てにビットスライス刺激制御データが負荷されなけれがならない。 ビットスライス刺激制御データの負荷中、図５の右側に示されたシフトレジス タリンク７４を介して、シフトレジスタ内の直前の刺激／反応セル７２が、ビッ トストリーム刺激制御データ１ビットに対するデータ値を、シフトレジスタ・マ ルチプレクサ１４２の「２」データ入力端子に供給する。また、構成可能論理Ｉ Ｃ３６ａ及び３６ｂに負荷された構成データがステートマシーン７６に働き、シ フトパルスをシフトパルス信号線１４６を介してシフトレジスタ・マルチプレク サ１４２の「１」制御入力端子に周期的に送信させる。リフトレジスタ・マルチ プレクサ１４２はシフトパルスを受信すると、「２」データ入力端子に有るデー タ値をビットストリームデータ記憶フリップフロップ１４４の「Ｄ］入力端子に 送信する。次いで、クロック信号線１４８を介して、構成可能論理ＩＣ３６ａ及 び３６ｂに対するマスタークロックパルスが、ビットストリームデータ記憶フリ ップフロップ１４４内に記号「Λ」で表された、ビットストリームデータ記憶フ リップ１４４のクロック信号入力端子に印加される。マスタークロックパルスを 受信すると、ビットストリームデータ記憶フリップフロップ１４４は「Ｄ」入力 端子に有るデータ値を記憶し、該データ値をビットストリームデータ記憶フリッ プフロップ１４４の「Ｑ］出力端子から送信する。ビットストリームデータ記憶 フリップフロップ１４４の「Ｑ］出力端子は、シフトレジスタ・マルチプレクサ １４２の「０」出力端子に接続する。シフトレジスタ・マルチプレクサ１４２の 「０」入力端子と「１」制御入力端子に印加された信号が否定される間、シフト レジスタ・マルチプレクサ１４２はその「０」データ入力端子に有るデータ値を ビットストリームデータ記憶フリップフロップ１４４の「Ｄ］入力に送信する。 このようにして、刺激／反応セル７２は、シフトパルスがシフトパルス信号線１ ４６を介してシフトレジスタ・マルチプレクサ１４２に送られる毎に、１ビット のビットスライス刺激制御データを負荷、且つ記憶する。更に、ビットストリー ムデータ記憶フリップフロップ１４４の「Ｑ］出力端子は、シフトレジスタ内の 刺激／反応セル７２を次の刺激／反応セル７２に接続するシフトレジスタリンク ７４にそれが保持するデータ値を供給するから、図５に示された刺激／反応セル ７２は、ビットストリームデータ記憶フリップフロップ１４４に記憶されたデー タ値を、シフトレジスタ内の次の刺激／反応セル７２に呈示する。 図５に示された刺激／反応セル７２はまた、優先して用いられるＡＴ６００５ ＦＰＧＡに含まれるもののようなプログラマブルＩ／Ｏセルの入力バッファー 増幅器１５２を備える。入力バッファー増幅器１５２の入力端子はトレース４２ の一つを介してディジタル論理ＩＣのピンに接続する一方、入力バッファー増幅 器１５２の出力端子はシフトレジスタ・マルチプレクサ１４２の「１」データ入 力端子に接続する。構成可能論理ＩＣ３６ａ又は３２６ｂに負荷された構成デー タは、シフトレジスタマルチプレクサ１４２の「０」制御入力端子をタイミング 信号バス８２に含まれたタイミング信号線に連結する。こうして、シフトレジス タマルチプレクサ１４２がタイミング信号パルスをタイミング信号バス８２を介 して受信するとき、シフトレジスタマルチプレクサ１４２は「１」データ入力端 子に有る信号をビットストリームデータ記憶フリップフロップ１４４の「Ｄ］入 力に連結する。クロック信号線１４８から次のマスタークロックパルスをビット ストリームデータ記憶フリップフロップ１４４が受信すると、ＩＣソケット３４ に設置されたディジタル論理ＩＣのピンから送信されたデータ値が、刺激／反応 セル７２に記憶される。前記のように、ビットストリームデータ記憶フリップフ ロップ１４４の「Ｑ］出力がシフトレジスタ・マルチプレクサ１４２の「０」デ ータ入力端子につながると、シフトレジスタ・マルチプレクサ１４２の「０」制 御入力端子からタイミング信号をタイミング発生器７８が除いた後も、刺激／反 応セル７２内の記憶データは維持される。 当業者に直ちに理解されるように、構成可能論理ＩＣ３６ａ又は３６ｂに負荷 された構成データは、シフトレジスタ・マルチプレクサ１４２の「０」制御入力 端子をタイミング信号バス８２に含まれる線の何れかに接続することができる。 したがって、図５に示された単純入力刺激／反応セル７２は、各刺激−反応サイ クル中、タイミング発生器７８により発生された８個のタイミングパルスの何れ か一つに反応して、トレース４２上に有るデータ値を記憶することができる。更 に、刺激／反応セル７２が誤って構成され、タイミング信号バス８２の一つ又は 複数の線に接続されると、刺激−反応サイクルの終了時に刺激／反応セル７２に 有るデータ値は、シフトレジスタマルチプレクサ１４２の「０」制御入力端子に より受信される最高数位のタイミングパルスに続いてトレース４２に有るものと なる。 図５に含まれるタイミング図における垂直線１１８は、刺激−反応サイクル中 、タイミング発生器７８から送信される８個のタイミング信号パルスを表す。図 ５の例示は、シフトレジスタマルチプレクサ１４２の「０」制御入力端子に、タ イミング信号バス８２からの、図５で垂直線１１８により表された７番目のタイ ミング信号パルスが連結されるのを示す。図５のタイミング図では、シフトレジ スタ・マルチプレクサ１４２を介して刺激／反応セル７２に供給される信号は論 理（０）又は論理（１）の何れかのデータ値を取ることができることを、刺激− 反応サイクルに跨って水平に延びる破線１５４ａ及び１５４ｂが示している。刺 激付与−反応サイクルに跨って水平に延びる破線１５６ａ及び１５６ｂの、７番 目 のタイミング信号パルスの左側に有る部分は、そのタイミング信号パルスの前に は、刺激／反応セル７２が論理（０）又は論理（１）の何れかのデータ値を記憶 することができることを表している。刺激−反応サイクルに跨って水平に延びる 破線１５６ａ及び１５６ｂの、７番目のタイミング信号パルスの右側に有る部分 は、そのタイミング信号パルスの後も、刺激／反応セル７２が論理（０）又は論 理（１）の何れかのデータ値を取ることができることを表している。しかしなが ら、７番目のタイミング信号パルスの直ぐ右に有る破線１５８は、そのタイミン グ信号パルスの後、且つ直ぐ続くマスタークロックパルスの後で、刺激／反応セ ル７２により保持されるデータ値は、図５に破線１５４ａ及び１５４ｂにより表 されたトレース４２上に有るものと同じになることを表している。 単純出力セル 図６に関し、示されているのは、構成可能論理ＩＣ３６ａ及び３６ｂに具現が 可能な単純出力刺激／反応セルのブロック図と、単純出力刺激／反応セル７２の 動作を例示するタイミング図である。図６に示された刺激／反応セル７２は、２ データ入力端子及び１制御入力端子シフトレジスタマルチプレクサ１６２と、ビ ットストリームデータ記憶フリップフロップ１６４と、２データ入力端子及び１ 制御入力端子出力信号マルチプレクサ１６６と、出力信号フリップフロップ１６ ８を備える。シフトレジスタ・マルチプレクサ１６２と、ビットストリームデー タ記憶フリップフロップ１６４と、出力信号マルチプレクサ１６６と、出力信号 フリップフロップ１６８は全て、図３で垂直線９４と垂直線９６の間に示された シミュレーションプロセス２２の初期設定時間間隔の間、構成可能論理ＩＣ３６ ａ又は３６ｂに負荷される構成データにより、設定される。上記のように、刺激 ／反応セル７２が刺激−反応サイクルを行える前に、構成可能論理ＩＣ３６ａ及 び３６ｂに含まれる刺激／反応セル７２の全てに、ビットストリーム刺激制御デ ータが負荷（ロード）されなければならない。 ビットスライス刺激制御データの負荷（ローディング）中、図６の右側に示さ れたシフトレジスタリンク７４を介して、シフトレジスタ内の直ぐ前の刺激／反 応セル７２が、ビットストリーム刺激制御データ内の１ビットに対するデータ値 を、シフトレジスタマルチプレクサ１６２の「１」データ入力端子に供給する。 ステートマシーン７６はシフトパルスを、シフトパルス信号線１４６を介して、 シフトレジスタマルチプレクサ１６２の「０」制御入力端子に送信する。シフト パルスを受信すると、シフトレジスタマルチプレクサ１６２は「１」データ入力 端子に有るデータ値を、ビットストリームデータ記憶フリップフロップ１６４の 「Ｄ］入力端子に送信する。次いで、ビットストリームデータ記憶フリップフロ ップ１６４内で記号「Λ」で表されている、ビットストリームデータ記憶フリッ プフロップ１６４のクロック信号入力端子に、構成可能論理ＩＣ３６ａ及び３６ ｂに対するマスターがクロック信号線１４８を介して印加される。ビットストリ ームデータ記憶フリップフロップ１６４の「Ｑ］出力端子は、シフトレジスタ１ ６２の「０」データ入力端子に接続する。シフトレジスタマルチプレクサ１６２ の「０」制御入力端子に印加される信号が否定される間、シフトレジスタマルチ プレクサ１６２は、その「０」データ入力端子に有るデータ値をビットストリー ムデータ記憶フリップフロップ１６４の「Ｄ］入力端子に送信する。こうして、 シフトパルス信号線１４６を介してシフトレジスタマルチプレクサ１６２にに送 信されるシフトパルスの各発生毎に、１ビットのビットスライス刺激制御データ を刺激／反応セル７２が負荷し、記憶する。更に、ビットストリームデータ記憶 フリップフロップ１６４の「Ｑ］出力端子は、それが保持するデータ値を、シフ トレジスタ内の刺激／反応セル７２を次の刺激／反応セル７２に接続するシフト レジスタリンク７４に供給するので、図６に示された刺激／反応セル７２は、ビ ットストリームデータ記憶フリップフロップ１６４に記憶されたデータ値をシフ トレジスタ内の次の刺激／反応セル７２に呈示する。 出力信号マルチプレクサ１６６の「１」データ入力ターミナルはまた、ビット ストリームデータ記憶フリップフロップ１６４に記憶されたデータ値を受信する 。構成可能論理ＩＣ３６ａ又は３６ｂに負荷された構成データは、出力信号マル チプレクサ１６６の「０」制御入力端子を、タイミング信号バス８２に含まれる タイミング信号線に連結する。こうして、出力信号マルチプレクサ１６６がタイ ミング信号パルスをタイミング発生器７８からタイミング信号バス８２を介して 受信すると、出力信号マルチプレクサ１６６は「１」データ入力端子に有る信号 を出力信号フリップフロップ１６８の「Ｄ］入力端子に連結する。マスタークロ ッ クパルスを受信すると、出力信号フリップフロップ１６８は「Ｄ］入力端子に有 るデータ値を記憶し、その同一データ値が出力信号フリップフロップ１６８の「 Ｑ］出力端子から送信される。出力信号フリップフロップ１６８の「Ｑ］出力が 出力信号マルチプレクサ１６６の「０」データ入力端子に連結されると、タイミ ング発生器７８がシフトレジスタ・マルチプレクサ１６２の「０」制御入力端子 からのタイミング信号パルスを除いても、出力信号フリップフロップ１６８内に 記憶されたデータ値はそのまま維持される。 図６に示された刺激／反応セル７２はまた、好ましいＡＴ６００５ ＦＰＧＡ に含まれたもののようなプログラマブルＩ／Ｏセルの出力バッファー増幅器１７ ２を備える。出力バッファー増幅器１７２の入力端子は出力信号フリップフロッ プ１６８の「Ｑ］出力端子に連結され、出力信号増幅器１７２に有るデータ値を 受信する。出力バッファー増幅器１７２の出力端子は、トレース４２の一つを介 してディジタル論理ＩＣのピンに接続する。こうして、タイミング信号パルスが 出力信号マルチプレクサ１６６の「０」端子に連結されたタイミング発生器７８ から送信されると、図６に示された信号／反応セル７２がディジタル論理ＩＣの ピンに、ビットストリームデータ記憶フリップフロップ１６４に記憶された刺激 −反応データ値を送信する。 当業者に直ちに理解されるように、構成可能論理ＩＣ３６ａ又は３６ｂに負荷 される構成データは、出力信号マルチプレクサ１６６の「０」入力端子をタイミ ング信号バス８２に含まれるラインの全てに、任意に接続することができる。し たがって、ビットストリームデータ記憶フリップフロップ１６４に有るデータ値 を図６５に示された単純出力刺激／反応セルが７２出力信号フリップフロップ１ ６８に送ることができ、該データ値が、各信号付与−反応サイクル中、タイミン グ発生器７８が発生する８個のタイミング信号パルスの何れか一つに反応して出 力バッファー増幅器１７２から送信されるようにする。更に、刺激／反応セル７ ２が誤って構成され、タイミング信号バス８２二つ又はそれ囲繞のラインにつな がれるとビットストリームデータ記憶フリップフロップ１６４に有るデータ値は 出力信号フリップフロップ１６８に転送され、第一のタイミング信号パルスに応 答する出力バッファー増幅器１７２によりトレース４２に印加され、続く全タイ ミング信号パルスはディジタル論理ＩＣのピンに印可された刺激を変えることは ない。 図６に含まれるタイミング図の垂直線１１８は、刺激−反応サイクル中、タイ ミング発生器７８から送信される８個のタイミング信号パルスを表す。図６の例 示は、垂直線１１８で表された、タイミング信号バス８２からの第三のタイミン グ信号パルスが、出力信号マルチプレクサ１６６の「０」制御入力端子に連結さ れるのを示す。図６のタイミング図において、刺激−反応サイクルに跨って水平 に延びる太線１５６ａは、刺激−反応サイクルの全体に亘って、論理（１）デー タ値がビットストリームデータ記憶フリップフロップ１６４に有ることを表して いる。刺激−反応サイクルに跨って水平に延びる破線１５６ａは、論理（１）デ ータの代わりに、論理（０）データ値が刺激−反応サイクルの全体に亘ってビッ トストリームデータ記憶フリップフロップ１６４に有り得、論理（０）データ値 がビットスライス刺激制御データの構成可能論理ＩＣ３６ａ又は３６ｂへの負荷 中、ビットストリームデータ記憶フリップフロップ１６４に記憶されていれば、 有ることを表している。刺激−反応サイクルに跨って３番目のタイミング信号パ ルスの左側に水平に延びる破線部分１５４ａ及び１５４ｂは、このタイミング信 号パルスの前では、刺激／反応セル７２は、論理（０）又は論理（１）の何れの データ値に対しても、ディジタル論理ＩＣのピンに刺激を供給できることを表し ている。３番目のタイミング信号パルスの右に延びる太線部分１５４ｂは、この タイミング信号パルスの後では、刺激／反応セル７２が論理（１）データ値の刺 激をディジタル論理ＩＣのピンに供給することを表している。３番目のタイミン グ信号パルスの直ぐ右に有る傾斜した破線部分１７８は、トレース４２に供給さ れた信号が論理（０）データ値から、ビットストリームデータ記憶フリップフロ ップ１６４に記憶された論理（１）データに換わることが可能であることを表し ている。 エネーブルの無いパルス出力セル 図７に関して、図示されているのは、構成可能論理ＩＣ３６ａ又は３６ｂに具 現が可能な、エネーブルの無いパルス刺激／反応セル７２のブロック図と、エネ ーブルの無いパルス刺激／反応セル７２の動作を例示するタイミング図である。 図７に示された刺激／反応セル７２は、２データ入力端子及び１制御入力端子出 力信号マルチプレクサと、出力信号フリップフロップと、出力バッファー増幅器 とを備え、これ等はそれぞれ、図６に示された単純出力刺激／反応セル７２のマ ルチプレクサ１６６、フリップフロップ１６８及びバッファー増幅器と同じ動作 をする。図７のエネーブルの無いパルス刺激／反応セル７２に示されたこれ等の 素子は、このように図６に示された単純出力刺激／反応セル７２と共通し、プラ イム記号（’）」で区別された同一参照番号を有する。図７に示された、エネー ブルの無いパルス刺激／反応セル７２はまた、２入力端子ＯＲゲート１８２を備 える。出力信号マルチプレクサ１６６’、出力信号フリップフロップ１６８’、 出力バッファー増幅器１７２’及びＯＲゲート１８２は全て、図３で垂直線９４ と垂直線９６の間に有る、シミュレーションプロセス２２の初期設定時間間隔中 、構成可能論理ＩＣ３６ａ又は３６ｂに負荷される構成データにより設定される 。 図７に示されたパルス刺激／反応セル７２はエネーブルが無いので、刺激／応 答セル７２の動作は刺激制御データによっては制御されない。したがって、直ぐ 前の刺激／反応セル７２からの、及び直ぐ次の刺激／反応セル７２へのシフトレ ジスタリンク７４は、刺激／反応セル７２内で単に相互に接続している。 図７に示されたように、ＯＲゲート１８２の出力端子は、出力信号マルチプレ クサ１６６’の「０」制御入力天使に接続する。したがって、ＯＲゲート１８２ の何れかの入力端子の肯定により、出力信号マルチプレクサ１６６’は「１」デ ータ入力端子に有る信号を出力信号フリップフロップ１６８’の「Ｄ］入力に送 信する。次いで、クロック信号線１４８を介して、構成可能論理ＩＣ３６ａ及び ３６ｂに対するマスタークロックパルスが、出力信号フロップ１６８’内の記号 「Λ」で表された出力信号フリップフロップ１６８’のクロック信号入力端子に 印加される。マスタークロックパルスを受信すると、出力信号フリップフロップ １６８’は、その時「Ｄ」入力端子に有るデータ値を記憶し、出力信号フリップ フロップ１６８’の「Ｑ］出力端子から、同じデータ値を出力信号マルチプレク サ１６６’の「０」データ入力端子に送信する。 出力信号マルチプレクサ１６６’の「１」データ入力端子とＯＲゲート１８２ のデータ入力端子は、タイミング信号バス８２に含まれている一つのタイミング 信号線に接続し、ＯＲゲート１８２の他のデータ入力端子は、タイミング信号バ ス８２に含まれている異なるタイミング信号線に接続している。ＯＲゲート１８ ２の入力端子と出力信号マルチプレクサ１６６’の「１」データ入力端子の両方 に接続するタイミング信号線にタイミング信号パルスが発生すると、このタイミ ング信号パルスは出力信号フリップフロップ１６８’に記憶される。逆に、ＯＲ ゲート１８２にのみ接続するタイミング信号線にタイミング信号が発生すると、 出力信号フリップフロップ１６８’がリセットされる。図６に示された刺激／応 答セル７２に関して上に述べたように、トレース４出力バッファー増幅器１７２ ’は、出力信号フリップフロップ１６８’の「Ｑ］出力端子に有る信号をトレー ス４２を介して、ＩＣソケット３４に挿入されたディジタル論理ＩＣのピンに送 信する。 図７に含まれるタイミング図は、ＯＲゲート１８２のデータ入力端子のみに接 続する、タイミング信号バス８２のタイミング信号線にタイミング信号パルスが 発生する前に、出力信号マルチプレクサ１６６’の「１」データ入力端子に接続 する、タイミング信号バス８２のタイミング信号線にタイミング信号パルスが発 生するときの、エネーブルの無いパルス刺激−反応サイクル動作を示している。 図７は、ＯＲゲート１８２のデータ入力端子、出力信号マルチプレクサ１６６’ の「１」データ入力端子の両方に、この第三のタイミング信号パルスが印加され るのを示している。図７に垂直線１１８で表された第三のタイミング信号パルス の前は、出力バッファー増幅器１７２’の出力に接続されたトレース４２上に有 る信号は、第三のタイミング信号を表す垂直線１１８の右側の太線部分の部分に より表されたような論理（０）データ値を有する。第三のタイミング信号パルス が発生すると、トレース４２上に有る信号は、上方に傾斜する太線部分１８４と 、第三のタイミング信号パルスを表す垂直線１１８の右側の水平な太線部分１５ ４Ｂとにより表されるような論理（１）のデータ値に変わる。図７はまた、７番 目のタイミング信号パルスはＯＲゲート１８２のデータ入力端子にのみ印加され るのを示す。７番目のタイミング信号パルスが発生した後、トレース４２上に有 る信号は、下方に傾斜する太線部分１８６と、７番目のタイミング信号パルスを 表す垂直線１１８の左側の、水平な太線部分１５４ａの延長部により表されるよ う な論理（０）データ値に戻る変化をする。 図７に示されたエネーブルの無いパルス刺激／反応セル７２は、ハードウェア ポッド３２により実行される、あらゆる刺激−反応サイクル中に動作する。エネ ーブルの無いパルス刺激／反応セル７２により発生されるパルスは、二つの直前 後するタイミング信号パルス間の時間間隔より短くはなり得ない。このパルスは 、タイミング発生器７８により発生される第一のタイミング信号パルスで開始し 、最後のかかるタイミング信号パルスで終了することができる。図７に示された 刺激／反応セル７２により発生されるパルスは、出力信号マルチプレクサ１６６ ’の「１」データ入力端子に、前のタイミング信号パルスではなく、後のタイミ ング信号パルスを印加することにより、反転が可能である。エネーブルの無いパ ルス刺激／反応セル７２は、ハードウェアポッド32により刺激されているディジ タル論理ＩＣにクロック信号を供給するのに特に適している。 エネーブルの有るパルス出力セル 図８に関して、示されているのは、構成可能論理ＩＣ３６ａ又は３６ｂにより 具現が可能な、エネーブルの有るパルス刺激／反応セル７２のブロック図と、こ のエネーブルの有るパルス刺激／反応セル７２の動作を例示するタイミング図で ある。図８に示された刺激／反応セル7２は、図６に示された単純出力刺激／応 答セル７２のマルチプレクサ１６２とフリップフロップ１６４と動作が同じ、２ データ入力端子及び１制御入力端子シフトレジスタマルチプレクサとビットスト リームデータ記憶フリップフロップを備える。図６に示された単純出力刺激／応 各セル７２にのみ共通する、図８のエネーブルの有るパルス刺激／反応セル７２ 内に示された素子は、単一プライム記号「’」により区別された同一参照番号が 付されている。図８に示された刺激／反応セル７２はまた、図６に示された単純 出力刺激／反応セル７２や、図７に示されたエネーブルの無いパルス刺激／反応 セル７２のマルチプレクサ１６６、フリップフロップ１６８及びバッファー増幅 器１７２と動作を同じくする２データ入力端子及び１制御入力端子出力信号マル チプレクサ、出力信号フリップフロップ及び出力バッファー増幅器を備える。図 ６に示された単純出力刺激／反応セル７２及び図７に示されたエネーブルの無い パルス刺激／反応セル７２と共通する図８のエネーブルの有るパルス刺激／反応 セル７２に示された素子は、二重プライム記号「”」で区別された同一参照番号 が付されている。エネーブルの有るパルス刺激／反応セル７２はまた、図７に示 されたエネーブルの無いパルス刺激／反応セル７２のＯＲゲート１８２と動作を 同じくする２入力端子ＯＲゲートを備える。図６に示された単純出力刺激／反応 セル７２にのみ共通する図８のエネーブルの有るパルス刺激／反応セル７２内に 示された素子は、単一プライム記号「’」で区別された同一参照番号が付されて いる。図８に示されたエネーブルの有るパルス刺激／反応セル７２はまた、２入 力端子ＡＮＤゲート１９２を備える。シフトレジスタ・マルチプレクサ１６２’ 、ビットストリームデータ記憶フリップフロップ１６４’、出力信号マルチプレ クサ１６６”、出力信号フリップフロップ１６８”、出力バッファー増幅器１７ ２”、ＯＲゲート１８２’及びＡＮＤゲート１９２は全て、図３で垂直線９４と 垂直線９６の間に示されたシミュレーションプロセス２２の初期設定時間間隔中 に構成可能論理ＩＣ３６ａ又は３６ｂに負荷される構成データにより設定される 。 上記のように、エネーブルの有るパルス刺激／反応セル７２が刺激−反応サイ クルを実行できる前に、構成可能論理ＩＣ３６ａ及び３６ｂに含まれる全ての刺 激／反応セル７２にビットスライス刺激制御データが負荷されなければならない 。図８に示されたシフトレジスタマルチプレクサ１６２’とビットストリームデ ータ記憶フリップフロップ１６４’へのビットスライス刺激制御データの負荷と 、引き続く刺激／反応セル７２への刺激制御データの送信は、図６に示された単 純出力刺激／反応セル７２に対して上記したものと同一である。また、上記のよ うに、出力信号マルチプレクサ１６６”、出力信号フリップフロップ１６８”及 び出力バッファー増幅器１７２”は、図７に示されたエネーブルの無いパルス刺 激／反応セル７２に対する上記のものと同一動作をする。 図８に示されたエネーブルの有るパルス刺激／反応セル７２内のＯＲゲート１ ８２’のデータ入力端子に適用される接続と印加される信号は、図７に示された エネーブルの無いパルス刺激／反応セル７２に対する上記のものと同一である。 ＯＲゲート１８２’の出力端子は、ＡＮＤゲート１９２のデータ入力端子に接続 している。ＡＮＤゲート１９２の第二のデータ入力端子は、ビットストリームフ リップフロップ１６４’の「Ｑ］出力端子に接続している。ＡＮＤゲート１９２ の出力端子は、出力信号マルチプレクサ１６６”の「０」制御入力端子に接続し ている。したがって、ＡＮＤゲート１９２の両入力信号が肯定されたときのみ、 出力信号マルチプレクサ１６６”「１」データ入力端子に有る信号を出力信号フ リップフロップ１６８”の「Ｄ］入力端子に印加する。したがって、シフトレジ スタ・マルチプレクサ１６２’とビットストリームデータ記憶フリップフロップ １６４’が論理（１）データ値を記憶するとき、ＯＲゲート１８２’のそれぞれ のデータ入力端子にタイミング信号パルスが印加されると、出力バッファー増幅 器１７２”によりトレース４２に印加された信号は論理（１）と論理（０）のデ ータ値の間を交替する。 刺激−反応サイクル中にビットストリームデータ記憶フリップフロップ１６４ ’が論理（１）のデータ値を保持するとき、図８に示されたエネーブルの有る（ 有エネーブル）パルス刺激／反応セル７２は、図７のタイミング図に示されたエ ネーブルの無い（無エネーブル）パルス刺激／反応セル７２と同様に動作する。 逆に、ビットストリームデータ記憶フリップフロップ１６４’が出力信号マルチ プレクサ１６６’の動作を禁止し、有エネーブル・パルス刺激／反応競る７２は トレース４2上にパルスを発生しない。したがって、図８のタイミング図では、 ビットストリームデータ記憶フリップフロップ１６４’に論理（０）を存在しめ る有エネーブル・パルス刺激／反応セル７２の動作中、トレース４２にパルスの 無いことが、図８に垂直線１１８により表された３番目と７番目のタイミング信 号パルスの間に延びる破線部分１５４ａにより示されている。無エネーブル・パ ルス刺激／反応セル７２と同様、出力信号マルチプレクサ１６６’の「１」デー タ入力端子に、前のタイミング信号パルスではなぐ後のタイミング信号パルスが 印加されると、出力バッファー幅器１７２により図８のタイミング図に例示され たものからパルスが反転する。 双方向セル 図９に関して、示されているのは、構成可能論理ＩＣ３６ａ又は３６ｂに具現 される双方向刺激／反応セル７２のブロック図と、この双方向刺激／反応セル７ ２の動作を示すタイミング図である。図９に示された刺激／反応セル７２は、図 ５に示されたシフトレジスタ・マルチプレクサ１４２、ビットストリームデータ 記憶フリップフロップ１４４及び入力バッファー増幅器１５２と同様に動作する ３データ入力端子、２制御入力端子シフトレジスタ・マルチプレクサ、ビットス トリームデータ記憶フリップフロップ及び入力バッファー幅器を備える。図５に 示された単純入力刺激／反応セル７２と共通する図９の双方向刺激／反応セル７ ２に示された素子は、単一プライム符号「’」により区別される同一参照番号が 付されている。図９に示された刺激／反応セル７２は、図６に示された単純出力 刺激／反応セル７２や、図８に示された有エネーブル・パルス刺激／反応セル７ ２のマルチプレクサ１６２及びフリップフロップ１６４と同様に動作する２デー タ入力端子及び１制御入力端子シフトレジスタ・マルチプレクサを備える。図６ に示された単純出力刺激／反応セル７２及び図８に示された有エネーブル・パル ス刺激／セル７２と共通する図９の双方向セル刺激／反応７２に示された素子は 、二重プライム記号「”」により区別される同一参照番号が付されている。 上記のように、双方向刺激／反応セル７２が刺激−反応サイクルを実行する前 に、構成可能論理ＩＣ３６ａ及び３６ｂに含まれた全刺激／反応セル７２にビッ トスライス刺激制御データが負荷されなければならない。図９に示されたシフト レジスタ・マルチプレクサ１４２’及びビットストリームデータ記憶フリップフ ロップ１４４’へのビットスライス刺激制御データの負荷は、双方向刺激／反応 セル７２を次の刺激／反応セル７２に連結するシフトレジスタリンク７４にビッ トストリームデータ記憶フリップフロップ１４４’の「Ｑ］出力端子が接続しな い点を除いて、図５に示された単純出力刺激／反応セル７２に対する上記のもの と同一である。同様に、図９に示されたシフトレジスタ・マルチプレクサ１６２ ”及びビットストリームデータ記憶フリップフロップ１６４”へのビットスライ ス刺激制御データの負荷と、次の刺激／反応セル７２への同刺激制御データの送 信は、双方向刺激／反応セル７２を直前の刺激／反応セル７２に接続するシフト レジスタリンク７４からではなく、ビットストリームデータ記憶フリップフロッ プ１６４’から記憶される刺激制御データが来る点を除いて、単純出力刺激／反 応セル７２に対する上記のものと同一である。 図９に示された刺激／反応セル７２はまた、二つの対の２データ入力端子、１ 制御入力端子出力マルチプレクサ、及び出力フリップフロップを備える。各対の 出力信号マルチプレクサ及び出力信号フリップフロップは、図６に示された単純 出力刺激／反応セル７２、図７に示された無エネーブル・パルス刺激／反応セル ７２、及び図８に示された有エネーブル・パルス刺激／反応セル７２のマルチプ レクサ１６６及びフリップフロップ１６８と同様に動作する。図６に示された単 純出力刺激／反応セル７２、図７に示された無エネーブル・パルス刺激／反応セ ル７２、及び図８に示された有エネーブル刺激／反応セル７２と共通する図９の 有エネーブル・双方向刺激／反応セル７２に示された第一の対の素子は、三重プ ライム記号「’”」により区別される同一参照番号が付され、第二の対の素子は 、四重プライム記号「””」により区別される同一参照番号が付されている。図 ９に示された双方向刺激／反応セル７２はまた、図６に示された単純出力刺激／ 応答セル７２、図７に示された無エネーブル・パルス刺激／反応セル７２、及び 図８に示された有エネーブル・パルス刺激／反応セル７２のバッファー増幅器１ ７２と同様に動作する出力バッファー増幅器を備える。図９に示された双方向刺 激／反応セル７２に示された出力バッファー増幅器は、三重プライム記号「’” 」により区別される同一参照番号が付されている。 シフトレジスタ・マルチプレクサ１４２’、ビットストリームデータ記憶フリ ップフロップ１４４’、入力バッファー増幅器１５２’、シフトレジスタ・マル チプレクサ１６２”、ビットストリームデータ記憶フリップフロップ１６４”、 出力信号マルチプレクサ１６６’”、出力信号フリップフロップ１６８’”、出 力信号マルチプレクサ１６６””、出力信号フリップフロップ１６８””及び出 力バッファー増幅器１７２’”は全て、図３で垂直線９４と垂直線９６の間に示 されたシミュレーションプロセス２２の初期設定時間間隔の間に構成可能論理Ｉ Ｃ３６ａ又は３６ｂに負荷される構成データによって設定される。 図９に示された双方向刺激／反応セル７２に含まれる出力信号フリップフロッ プ１６８””の「Ｑ］出力端子は出力バッファー増幅器１７２’”に接続するが 、この出力端子は、出力信号フリップフロップ１６８”’の「Ｑ］出力端子と同 様、出力増幅器１７２’”の入力端子に接続しない。寧ろ、出力信号フリップフ ロップ１６８””の「Ｑ］出力端子は、バッファー増幅器１７２’”のエネーブ ル入力端子に接続する。したがって、出力信号フリップフロップ１６８””の「 Ｑ］ 出力端子から出力バッファー増幅器１７２’”のエネーブル入力端子に送られる 信号の肯定が出力バッファー増幅器１７２’”を活動状態にし、論理（０）又は 論理（１）の何れかのデータ値をトレース４２に送り、送信データ値は出力信号 フリップフロップ１６８’”の「Ｑ］出力端子から出力バッファー増幅器１７２ ’”のデータ入力端子に供給されるデータ値に対応する。逆に、出力信号フリッ プフロップ１６８””の「Ｑ］出力端子から出力バッファー増幅器１７２’”の エネーブル入力端子に送られる信号の否定は、出力バッファー増幅器１７２’” をトレース４２から分離させ、それによりトレース４２に連結された他の電気回 路の動作がトレース４２上の信号値を決定するようにする。 図９に示された双方向刺激／反応セル７２は、刺激−反応サイクル中に出力信 号をトレース４２に送信するか、刺激−反応サイクル中にトレース４２から入力 信号を受信することの何れもできる。しかしながら、一つの刺激−反応サイクル 中、図９に示された刺激／反応セル７２は出力信号をトレース４２に送信し、且 つトレース４２から入力信号を受信することはできない。したがって、双方向刺 激／反応セル７２が刺激−反応サイクル中にトレース４２から入力信号を受信す るように構成されるとき、入力バッファー増幅器１５２’、シフトレジスタ・マ ルチプレクサ１４２’及びビットストリームデータ記憶フリップフロップ１４４ ’は、図５に示された単純入力刺激／反応セル７２に対して上記したのと同じよ うに動作する。逆に、双方向刺激／反応セル７２が刺激−反応サイクル中にトレ ース４２に出力信号を送信するように構成されるときは、出力信号マルチプレク サ１６６’”と出力信号フリップフロップ１６８’”が、図６に示された単純出 力刺激−反応セル７２に対して上記したものと同様に動作する。但し、図６に示 されたビットストリームデータ記憶フリップフロップ１６４ではなく、図９に示 されたビットストリームデータ記憶フリップフロップ１４４’が論理データ値を 出力信号マルチプレクサ１６６”の「１」データ入力端子に供給する。 シフトレジスタ・マルチプレクサ１６２”及びビットストリームデータ記憶フ リップフロップ１６４”に記憶されたデータ値は双方向刺激／反応セル７２を構 成し、トレース４２からデータ値を受信、又はトレース４２にデータ値を送信す る。シフトレジスタ・マルチプレクサ１６２”とビットストリームデータ記憶フ リップフロップ１６４”が、図９のタイミング図で水平な太線２０２ａによって 示されたような論理（１）のデータ値を記憶するなら、出力バッファー増幅器１ ７２’”はエネーブルとなって、シフトレジスタ・マルチプレクサ１４２’とビ ットストリームデータ記憶フリップフロップ１４４’に記憶されたデータ値を、 出力信号マルチプレクサ１６６’”及び１６６””の両方の「０」制御信号入力 に接続するタイミング信号バス82のタイミング信号線にパルスが発生したとき、 トレース４２に送信する。逆に、シフトレジスタ・マルチプレクサ１６２”とビ ットストリームデータ記憶フリップフロップ１６４”が図９のタイミング図で水 平な破線２０２ｂにより示されたような論理（０）のデータ値を記憶するなら、 出力バッファー増幅器１７２’”はディスエーブルとなって信号をトレース４２ に送信するのを禁止され、シフトレジスタ・マルチプレクサ１４２’の「０」制 御信号入力に接続するタイミングバス信号８２のタイミング信号線にパルスが発 生すると、シフトレジスタ・マルチプレクサ１４２’とビットストリームデータ 記憶フリップフロップ１４４’はその時トレース４２に有るデータ値を記憶する 。この後者の場合、双方向刺激／反応セル７２の動作は図５のタイミング図に示 されたものと同じである。 他の型の刺激／反応セル 図９に示された双方向刺激／反応セル７２は機能的に、三状態出力刺激／反応 セルと組み合わされた単純入力刺激／反応セル７２と等価である。したがって、 図９のブロック図から入力バッファー増幅器１５２’をを除き、３データ入力端 子シフトレジスタ・マルチプレクサ１４２’をシフトレジスタ・マルチプレクサ １６２”のような２データ入力端子マルチプレクサと交換し、タイミング信号バ ス８２とシフトレジスタ・マルチプレクサ１４２’に換わるシフトレジスタ・マ ルチプレクサ１６２”との間の接続を解き、シフトパルス信号線１４６をシフト レジスタ・マルチプレクサ１４２’に換わるシフトレジスタ・マルチプレクサ１ ６２”の「０」制御入力端子に接続すると、三状態出力刺激／反応セル７２が得 られる。 同様に、各信号付与−反応サイクル中、二つの反応を受信する単純入力刺激／ 反応セル７２を、図５に示されたシフトレジスタ・マルチプレクサ１４２とビッ トストリームデータ記憶フリップフロップ１４４の二つの対を同図に示された単 純入力刺激／反応セル７２に対して単に縦続すことにより容易に組み立てること ができる。同様に、刺激−反応サイクル当たり２遷移の単純出力刺激／反応セル ７２を、図６に示されたシフトレジスタ・マルチプレクサ１６２とビットストリ ームデータ記憶フリップフロップ１６４の二つの対を縦続し、図６に示された１ 制御入力端子出力信号マルチプレクサ１６６を、図５にシフトレジスタマルチプ レクサ１４２に対して示されたものと同様な３データ入力端子、２制御入力端子 マルチプレクサで置き換えることにより容易に組み立てることができる。 以上記載されたものに機能を増加する、或いは機能を異にする更なる型の刺激 ／反応セルは、ＩＣソケット３４に差し込まれるディジタル論理ＩＣのシミュレ ートに、或いはディジタル論理ＩＣのエミュレートに有益であることは容易に分 かる。構成データを構成可能論理ＩＣ３６ａ及び３６ｂに負荷して、以上記載さ れた種々の刺激／反応セル７２を具現する方法の以下に述べる記載は、当業者が かかる代替的刺激／反応セルを採用して、本発明のディジタル論理シミュレーシ ョン／エミュレーションシステム２０を利用することを可能にする。 ビットスライス刺激制御データ 種々の異なる種の刺激／反応セル７２の以上の記載から、刺激／反応セルが型 を異にすると、ビットスライス刺激制御データに１、２、３又はそれ以上のデー タビットが必要になることが容易に分かる。したがって、ビットスライス刺激付 与制御データの長さとビットスライス刺激制御データ内の個々のビットの意義を 、シフトレジスタリンク７４によってシフトレジスタに接続される刺激／反応セ ルの型とシーケンスを知らずに設定又は確認することはできない。 ロジック構成ライブラリー８６ 図１０は、図１に示された論理（ロジック）構成ライブラリー８６に記憶され るファイルの編成と構造を示す図である。ロジック構成ライブラリー８６は、図 １０に示されたファイルセット２１２ａから２１２ｅのような多数のファイルセ ットを含むことができる。各ファイルセット２１２は、ディジタルロジックシミ ュレーション／エミュレーションシステム２０を用いて、特定のディジタルロジ ックＩＣを動作するのに必要なデータを含む。ファイルセット２１２ｃに付き図 １０に示されているように、各個々のファイルセット２１２は、シミュレーショ ンプロセスに必要なシミュレーションモデル２１４と、多数のＦＰＧＡ構成デー タファイル２１６ａから２１６ｇを記憶する。シミュレーションモジュール２１ ４は、シミュレーションプロセス２２に組み込まなければならないシェルモデル 、サーバープロセス６２、及びＣＰＵ４４が実行数ｒコンピュータプログラムに より用いられるデータファイルを含む。ファイルセット２１２に記憶されるＦＰ ＧＡ構成データファイル２１６ａ〜２１６ｇの数は、ハードウェアポッド３２に 含まれる構成可能ロジックＩＣの数に等しい。 図１に矢印２２により表示されているように、ロジック構成ライブラリー８６ に有るファイルは、ディジタルコンピュータ２４により実行される構成可能仕様 （特定化）プロセス２２４により作成される。構成可能ロジック特定化プロセス ２２４は、ディジタルロジックＩＣの特性の特定にオペレータが用いるグラフィ ックユーザーインターフェース（ＧＵＩ）コンピュータプログラム２２６を含む 。 ＧＵＩ２２６ 図１１に示されているように、好ましいＧＵＩコンピュータ３５プログラム２ ２６はオペレータに、ＩＣソケット３４をグラフィックで表すスクリーンディス プレーを呈示する。ロジック構成ライブラリー８６に含まれるべきファイルセッ ト２１２を特定するに際して、図1１に示されたスクリーンディスプレーはオペ レータに、図１１の左側に沿って設けられた階層テーブルから、ＩＣソケット３ ４に差し込まれるディジタルロジックＩＣの物理的パッケージを選ばせる。ディ ジタルロジックＩＣの物理的パッケージを選んで、オペレータは次いでファイル セット２１２の名称を特定し、次いでＧＵＩコンピュータプログラム２２６がそ れを、図１１の左側に沿って階層テーブルにリストされた異なる型のディジタル ロジックＩＣのモデル登録簿に加える。 モデルのパッケージを特定し、モデルに名称を付した後、オペレータはＧＵＩ コンピュータプログラムを用い、ＩＣソケット３４のＩＣピンレセプタクル３８ に挿入されるディジタルロジックＩＣの種々のピンの電気的特性を特定する。図 １１に示されたスクリーンディスプレーを用い、オペレータは先ず図１１に示さ れたスクリーンディスプレーの左下隅に設けられた一列のボタンから一つのボタ ンを選び、トレース４２を介してＩＣピンレセプタクル３８に連結される刺激／ 反応セル７２の型を特定する。刺激／反応セル７２の型を特定した後、オペレー タは、図１１に箱の方形マトリックスで図形表示された一列のＩＣピンレセプタ クル３８から特定のＩＣピンレセプタクル３８を選択する。オペレータがピンを 方形の箱マトリックスから選ぶと、ＧＵＩはオペレータに、図１２〜１５に示さ れたスクリーンディスプレーの適切な一つを呈示する。 図１２はＧＵＩコンピュータプログラム２２６がオペレータに呈示するスクリ ーンディスプレーで、構成可能ロジックＩＣ３６ａ又は３６ｂの何れかに含まれ た出力刺激／反応セル72に、トレース42を介して連結されるディジタルロジック ＩＣの入力ビンの特性を特定できるようにするものである。或いは、図１２のス クリーンディスプレーは、構成可能ロジックＩＣ３６ａ又は３６ｂに含まれるの は、パルス刺激／反応セル７２であると特定することもできる。ＧＵＩコンピュ ータプログラム２２６がオペレータに呈示する、図１３に示されるスクリーンデ ィスプレーは、構成可能ロジックＩＣ３６ａ又は３６ｂの何れかに含まれる入力 刺激／反応セル７２に、トレース４２を介して連結されるディジタルロジックＩ Ｃの出力ピンの特性を特定できるようにするものである。図１４に示されるスク リーンディスプレーは、構成可能ロジックＩＣ３６ａ又は３６ｂの何れかに含ま れる双方向刺激／反応セル７２に、トレース４２を介して連結されるディジタル ロジックＩＣの双方向ピンの特性を特定できるようにするものである。或いは、 図１４のスクリーンディスプレーは、構成可能ロジックＩＣ３６ａ又は３６ｂに 含まれるのは、パルス刺激／反応セル７２であると特定することもできる。図１ ５に示されるスクリーンディスプレーは、構成可能ロジックＩＣ３６ａ又は３６ ｂの何れかに含まれる入力刺激／反応セル７２に、トレース４２を介して連結さ れるディジタルロジックＩＣの電源又は接地ピンの特性を特定できるようにする ものである。 図１２〜１４に示されるように、ＧＵＩコンピュータプログラム２２６が呈示 するスクリーンディスプレーは、特定の刺激／反応セルが刺激信号をディジタル ロジックＩＣに呈示する、及び／又は反応をディジタルロジックＩＣから受け取 る、刺激／反応サイクル中の時間間隔を特定することができる。図５〜９に関し て前記した刺激／反応セル７２の種々の特性の特定に加えて、図１２〜１５に示 されたスクリーンディスプレーは、構成可能ロジックＩＣ３６ａ及び３６ｂが構 成データ内への特定を本質的又は内在的に許容する、刺激／反応セルの他の特性 をオペレータが特定できるようにする。ＧＵＩコンピュータプログラム２２６を 用いて、オペレータがディジタルロジックＩＣのピン特性を特定した後、構成可 能ロジック仕様（特定化）プロセス２２４に含まれるコンピュータプログラムは 、斯く特定されたデータを処理してシミュレーションモジュール２１４とＦＰＧ Ａ構成データファイル２１６ａ〜２１６ｇをコンパイルする。次いで、構成可能 ロジック特定化プロセス２２４は、シミュレーションモジュール２１４及びＦＰ ＧＡ構成データファイル２１６ａ〜２１６ｇをロジック構成ライブラリー８６に 記憶する。 構成データファイル２１６のコンパイル 前記のように、Ａｔｍｅｌ ＡＴ６００５ ＦＰＧＡは、小型で、しかも強力 な構成可能ディジタル論理セル、例えばＡｔｍｅｌの「構成可能ロジック設計及 びアプリケーションの本」の頁２〜９に示されたようなセルの対称マトリックス を提供する。構成可能ディジタル論理セルのマトリックスは、フレキシブルブッ シングネットワークに接続する。ＦＰＧＡの対称マトリックスを、ＦＰＧＡ Ｉ Ｃのピンに接続するプログラマブルＩ／Ｏセル取り囲む。好ましいＡＴ６００５ のような、ＦＰＧＡを構成するデータを発生する通常の方法は、「プレースアン ドルート」コンピュータプログラムである。 通常の「プレースアンドルート」コンピュータプログラムが通常受け入れる入 力データは、構成可能論理セルを相互接続して具現するディジタル論理機能を特 定するファイルと、ディジタル論理機能のある種を適切に動かすべきとき満足す る必要のある、例えば速度のような他の特性を特定する付加的データである。通 常の「プレースアンドルート」コンピュータプログラムは次ぎに、ある程度任意 だが、特定されたディジタル論理機能をＦＰＧＡの種々の構成可能論理セルに割 り当てる。ディジタル論理機能を種々の構成可能論理セルに割り当てた後、通常 の「プレースアンドルート」コンピュータプログラムは次いで、構成可能論理セ ル割当の不規則変動（ラングムバリエーション）をテストし、或バリエーション が構成可能論理セル経路指定（ルーティング）の質を改善したら、それを受け入 れる。多数のラングムバリエーションをテストし、構成可能論理セル経路指定の 質を改善するものを受け入れると共に、ルーティングを悪化させるものを除くこ とにより、通常の「プレースアンドルート」コンピュータプログラムは、特定さ れたディジタル論理機能を具現するＦＰＧＡ構成可能論理セルの最適な構成の開 発を求める。 通常の「プレースアンドルート」コンピュータプログラムは上記のように動作 するから、かかるプログラムのユーザーは通常、プログラムを徹夜で動かして一 つのＦＰＧＡの構成データを獲得する。しかしながら、ディジタル論理シミュレ ーション／エミュレーションシステム２０のようなシステムに対して、通常の通 常の「プレースアンドルート」プロセスのような技術を用いることは、ディジタ ル論理シミュレーション／エミュレーションシステム２０が一つのシミュレーシ ョン／エミュレーションを実行できるようになる前に、多数のＦＰＧＡを、それ を１ダースも、或いは半ダースでも、構成しなければならないとしたら、煩雑す ぎて、到底実施不能である。したがって、本発明の好ましい実施例は、上記従来 技術を置き換える高速（迅速）データ決定を採用する。即ち、構成可能ロジック ＩＣ３６ａ及び３６ｂに含まれる刺激／−反応セル７２、シフトレジスタリンク ７４、ステートマシーン７６、タイミング発生器７８及びタイミング信号バス８ ２を設定・確立するＦＰＧＡ構成データを、ものの何秒かで、急速に決定する技 術である。 従来の「プレースアンドルート」コンピュータプログラムを用いずに構成可能 ロジックＩＣ３６ａ及び３６ｂの構成データを決定するため、ディジタル論理シ ミュレーション／エミュレーションシステム２０は、図１に示された構成可能論 理セルライブラリー２３２を具備する。構成可能論理セルライブラリー２３２は 、構成可能ロジックＩＣ３６ａ及び３６ｂに含まれる数個の構成可能論理セルの 所定相互接続を、刺激／反応セルの各異なる型に対して、特定する、一組の構成 データを他のデータと共に記憶する。構成可能論理セルライブラリー２３２は別 個のファイルに、構成データが構成可能論理セルライブラリー２３２内に存在す る、刺激／反応セル７２の異なる型のリストも記憶する。構成データが構成可能 論理 セルライブラリー内に存在する、刺激／反応セル７２の異なる型のこのリストは 、新しい型の刺激／反応セル７２を、構成可能論理セルライブラリー２３２が既 に特定したものに追加するのを容易にする。矢持する２３４により示されている ように、構成可能ロジックＩＣ３６ａ及び３６ｂに負荷されるべき構成データを 特定し、コンパイルするのに用いるため、構成可能論理セルライブラリー２３２ から構成データを含むデータを構成可能ロジック仕様プロセス２２４が検索する 。 構成可能論理セルライブラリー２３２から検索された特定の型の刺激／反応セ ル７２に対する一組の構成データを構成可能ロジックＩＣ３６ａ又は３６ｂに負 荷すると、予め設定された構成データが、図１６に示された数個の構成可能論理 セル２３６を相互接続して、その刺激／反応セル７２に対して特定されたディジ タル論理機能を実行する出来たる論理回路を形成する。構成可能論理セルライブ ラリー２３２はまた、構成可能ロジックＩＣ３６ａ又は３６ｂに負荷されるとス テートマシーン７６、タイミング発生器７８及びタイミング信号バス８２を設定 ・確立する、所定複数セットの構成可能論理セル２３６の所定セット数を記憶す る。構成可能論理セルライブラリー２３２に記憶される所定複数セットの構成デ ータは全て、構成可能ロジックＩＣ３６ａ又は３６ｂ全体のデータが、単に構成 可能ロジックＩＣ３６ａ又は３６ｂの全体に亘る特定箇所に、構成可能論理セル ライブラリー２３２から検索された種々のセットの構成データを割り当てること によって、決定されるように配置される。 数個の異なる型の刺激／反応セル７２に対する所定構成データは、一対の刺激 ／反応セル７２を対向（並列）すると、セルの型に拘らず、対向刺激／反応セル 対間に、シフトレジスタリンク７４とシフトパルス信号線１４６の両方を含む信 号経路２３８が設定・確立されるように、配置される。対向刺激／反応セル７２ の各対に有るシフトパルス信号線１４６により、シフトパルスデータ信号を両刺 激／反応セル７２を通して、上記対の刺激／反応セルの一方の側で対向する、一 刺激／反応セル７２に送信する信号経路が提供される。前述のように、信号経路 ２３８は、各対の対向刺激／反応セル７２を相互接続してシフトレジスタを形成 する。 図１６に示されているように、横に２個縦に８個のセルで構成されるＡＴ６０ ０５構成可能論理セル２３６の矩形アレイを、各刺激／反応セル７２が占める。 三つのＩ／Ｏライン２４２は構成可能論理セル２３６の２ｘ８アレイを直接、プ ログラマブル入力セル２４４とプログラマブル出力セル２４６に接続する。プロ グラマブル入力セル２４４とプログラマブル出力セル２４６は図５〜９に示され た入力バッファー増幅器１５２と出力バッファー増幅器１７２をそれぞれ構成す る。刺激／反応セル７２の各々に含まれる少なくとも一つの構成可能論理セルが タイミング信号バス８２に接続していれば良いので、ＡＴ６００５の対称マトリ ックスの何れかのコーナーに有るピンの幾つかから刺激／反応セル７２が除かれ ている。一般に、ＡＴ６００５の各コーナーに有る８個のピンがトレース４２に 接続していない。 図１６はまた、ディジタルロジックＩＣのピンに接続しないトレース４２に対 する構成可能ロジックＩＣ３６ａ又は３６ｂの構成を示す。トレース４２が刺激 ／反応セル７２に連結していない場合、１刺激／反応セル７２に対するシフトレ ジスタリンク７４とシフトパルス信号線１４６を構成データが、内在的にＡＴ６ ００５に含まれるブッシングネットワークを介して次の刺激／反応セル７２に接 続する。茲に参照により挿入されるＡｔｍｅｌ出版物「ＡＴ６００５ビットスト リーム仕様」はが、ＦＰＧＡ構成データファイル２１６ａ〜２１６ｇに記憶され る構成データのフォーマットを記載している。 教示的理由で、これまでは構成可能ロジックＩＣ３６ａ及び３６ｂの記載は好 ましい実施例から少々単純化されていた。即ち、構成可能ロジックＩＣ３６ａ及 び３６ｂの周りを連続して延びる単一の一体シフトレジスタで編成されず、構成 可能ロジックＩＣ３６ａ及び３６ｂに負荷される構成データは４個の独立したシ フトレジスタを、その一つが図１７に示されているように構成可能ロジックＩＣ ３６ａ及び３６ｂの各縁に沿って位置するように、設定・確立する。刺激／反応 セル７２を別個のシフトレジスタ４個に割り当てることにより、構成可能ロジッ クＩＣ３６ａ及び３６ｂの構成可能論理セル２３６に対する刺激／反応セル７２ の割当が簡単になると共に、ビットスライス刺激制御データを構成可能ロジック ３６ａ及び３６ｂに負荷し、後者からビットスライス反応データを検索するのに 要する時間が短縮される。更に、ＡＴ６００５の対称マトリックスの各コーナー に位置するピンの幾つかが刺激／反応セル７２に用いられないから、かかるピン は各シフトレジスタの入出力に、また制御信号をステートマシーン７６に出入り させるのに用いられていない。 シミュレーションモジュール２１４とＦＰＧＡ構成データファイル２１６ａ〜 ２１６ｇをコンパイルするに際して、構成可能論理仕様プロセス２２４は、構成 可能論理セルライブラリー２３２に含まれ、ハードウェアポッド３２のソフトウ ェア記述を提供するファイルを用いる。構成可能論理仕様プロセスがハードウェ アポッド３２のソフトウェア記述を参照することにより、ディジタル論理シミュ レーション／エミュレーションシステム２０は異なる構造のハードウェアポッド ３２でも動作するように容易に適合される。刺激制御データの負荷と反応データの検索 前記のように、ビットスライス刺激制御データの長さを、刺激／反応セル７２ が相互シフトレジスタリンク７４により相互接続され、シフトレジスタを形成す る型とシーケンスを知らずに設定・確立又は確認することはできない。一般に、 各構成可能ロジックＩＣ３６ａ又は３６ｂ内の４個のシフトレジスタの各々の長 さは異なり、４シフトレジスタ長は構成可能ロジックＩＣ３６ａと３６ｂの間で 異なる。図１８は、構成可能ロジックＩＣ３６ａ及び３６ｂの各内部のシフトレ ジスタの中の異なる長さを示す。図１８ａの例示では、構成可能ロジックＩＣ３ ６ａ及び３６ｂの各々に含まれる全４シフトレジスタ（ａ−ｂ）に対するビット スライス刺激制御データ２５２のそれぞれの長さが、実線の矩形ボックスで示さ れている。 ＣＰＵ４４からのビットスライス刺激制御データ２５２（図１８ａ、矢印２５ ４）が構成可能ロジックＩＣ３６ａ及び３６ｂに向けて（矢印２６５ａ及び２５ ６ｂ）送信されるとき、ディジタル論理シミュレーション／エミュレーションシ ステム２０は、４個のシフトレジスタを形成するデータの異なる長さを適切に負 荷できる構成可能ロジックＩＣ３６ａ及び３６ｂ内でディジタル論理を用いよう とするよりは寧ろ、ＣＰＵ４４が実行するコンピュータプログラムをして、構成 可能ロジックＩＣ３６ａ及び３６ｂに、要すれば図１８ａでビットスライス刺激 制御データ２５２の右側に延びる破線２５８で表示の付加的・無関係データが前 書きされた、ビットスライス刺激制御データ２５２を提供せしめる。このように ビットスライス刺激制御データ２５２の各々に前書きされたデータは、短いビッ トスライス刺激制御データの長さを延ばし、最長のビットスライス刺激制御デー タ２５２の長さと等しくする。有意のビットスライス刺激制御データ２５２の前 に無関係なデータが有るので、この無関係なデータは、相互接続された刺激／反 応セル７２により設定・確立される短いシフトレジスタから完全に流出される。 斯くして、構成可能ロジックＩＣ３６ａ及び３６ｂに全ビットスライス刺激制御 データ２５２が負荷されると、各ビットスライス刺激制御データ２５２はそのシ フトレジスタ内に適切に位置付けられる。 図１８ｂは、構成可能ロジックＩＣ３６ａ及び３６ｂに有る種々の長さのシフ トレジスタから反応データを検索するところを示す。構成可能ロジックＩＣ３６ ａ及び３６ｂからビットスライス応答データ２６２（図１８ｂ、矢印２６４ａ及 び２６４ｂ）がＣＰＵ４４に（１８ｂ、２６６）送信される間、ＣＰＵ４４によ り実行されるコンピュータプログラムは両構成可能ロジックＩＣ３６ａ及び３６ ｂ内の全シフトレジスタから同一量のデータを検索する。しかしながら、ＣＰＵ ４４により実行されるコンピュータプログラムは短い方のシフトレジスタに対し て始めに検索されたビットスライス反応データのみを保持する。１８ｂ中、ビッ トスライス反応データ２６２から左に延びる破線２６８により表示されているよ うに、ＣＰＵ４４により実行されるコンピュータプログラムは、シフトレジスタ 長を越える、シフトレジスタから検索された全データを棄却する。 教示的理由で、これまではハードウェアポッド３２の記載は好ましい実施例か ら少々単純化されていた。図１に示されたハードウェアポッド３２は二つの構成 可能ロジックＩＣ３６ａ及び３６ｂのみを示すが、ＣＰＵ４４が３２ビットデー タワードをもつ場合、ハードウェアポッド３２は好ましくは７．５個までのＡＴ ６００５ ＦＰＧＡを用いることができる。ＣＰＵ４４がこれより長いデータワ ードをもつ場合、ハードウェアポッド３２は都合良くもっと多くのＦＰＧＡを含 むことができる。例えば、ＣＰＵ４４が６４ビットデータワードをもつと、ハー ドウェアポッド３２は、ディジタル論理シミュレーション／エミュレーションシ ステム２０の性能を損なわずに、１５．５個までのＡＴ６００５ ＦＰＧＡを含 むことができる。 ハードウェアポッド３２に含み得るＦＰＧＡの数に関する上記の限定は、ＣＰ Ｕ４４と構成可能ロジックＩＣ３６ａ及び３６ｂがビットスライス刺激制御デー タとビットスライス応答データ２６２を交換する方法から生ずる。ビットスライ ス刺激制御データ２５２を構成可能ロジックＩＣ３６ａ及び３６ｂに送信するす るに際し、ＣＰＵ４４により実行されるコンピュータプログラムは全シフトレジ スタに対する斯くビットスライス刺激制御データ２５２から１ビットを図１９に 示された単一３２ビットコンピュータデータワード２７２に割り当てる。各構成 可能ロジックＩＣ３６内のステートマシーン７６の動作を結集するデータに対し 、２制御ビットが残しおかれる。データワード２７２中の残る３０ビットの各々 は、ビットスライス刺激制御データ２５２の一つに割り当てるのに用いることが できる。 再び図１７に関し、図１８ａの図示にしたがって逐次データワード２７２を構 成可能ロジックＩＣに送信するに際し、ＣＰＵ４４により実行されるコンピュー タプログラムは制御ビット２４７をＣＰＵ４４内の一対の広域ＦＩＦＯ２７６ａ 及び２７６ｂに記憶する。制御データを広域ＦＩＦＯ２７６ａ及び２７６ｂに負 荷するのと同時に、データワード２７２中の残る３０ビットは、図１及び２に示 された刺激／反応データバス２７８を介して、図１９に示されたような４ビット 群で、各構成可能ロジックＩＣ３６に分散される。各構成可能ロジックＩＣ３６ において、群２８２の各ビットは図１７に占めされた入力ＦＩＦＯ２８４に入る 。各入力ＦＩＦＯ２８４の出力端子は、構成可能ロジックＩＣ３６に負荷される 構成データが形成するシフトレジスタの一つの入力に接続する。 ＣＰＵ４４内に位置する広域動作モードＦＩＦＯ２７６ａは、動作モードビッ トを、制御信号バス内の動作モード信号線２８６を介して、全構成可能ロジック ＩＣ３６内の各ステートマシーンに送信する。動作モードビットの一状態がステ ートマシーン７６を、相互接続刺激／反応セル７２が形成するシフトレジスタに 沿ってシフトさせる。動作モードビットの他の状態がステートマシーン７６をし て、その時シフトレジスタに有るビットスライス刺激制御データに対し、刺激反 応サイクルを実行させる。 広域動作モードＦＩＦＯ２７６ａが全ステートマシーン７６に供給する制御ビ ット２７４の一つを受信することに加え、広域動作モードＦＩＦＯ２７６ａは、 広域動作モードＦＩＦＯ２７６ａの「ナル」（空の）端子に有る信号を、２入力 端子ＯＲゲート２９２の入力端子に供給する。ＯＲゲート２９２の出力端子は、 ２入力端子ＡＮＤゲート２９４の入力端子に接続する。ＡＮＤゲートの第二の入 力端子は、出力ＦＩＦＯ２９６の「フル」（満）出力端子に接続する。制御信号 バス２８８内のＦＩＦＯレディ信号線２９は、ＡＮＤゲート２９４の出力端子を 、全構成可能ロジックＩＣ３６内のステートマシーン７６に連結する。 ＣＰＵ４４により実行されるコンピュータプログラムが広域動作モードＦＩＦ Ｏ２７６ａにデータを記憶し、各構成可能ロジックＩＣ３６内のステートマシー ン７６にビットスライス刺激制御データ２５２をシフトレジスタにシフトするよ うに命ずると、ステートマシーン７６は信号を、ＦＩＦＯ作動信号線３０２を介 して入力ＦＩＦ０２８４に、且つ信号経路２３８内のシフトパルス信号線１４６ を介して刺激／反応セル７２に送信する。これにより、ビットスライス刺激制御 データ２５２のビットが入力ＦＩＦＯ２８４からシフトレジスタに転送され、入 力ＦＩＦＯ２８４内のデータがＦＩＦＯ内で一位置前進する。ハードウェアポッ ド３２内の構成可能ロジックＩＣ３６の一つがまた、ＦＩＦＯ作動信号線３０２ 上に有る信号を広域ＦＩＦ０２７６ａ及び２７６ｂに供給し、これがＦＩＦＯ２ ７６ａ及び２７６ｂに有るデータを一位置前進させる。 ＣＰＵ４４により実行されるコンピュータプログラムが広域動作モードＦＩＦ Ｏ２７６ａにデータを置き、ステートマシーン７６にビットスライス刺激制御デ ータ２５２をシフトレジスタに転送するように命じるときはいつでも、同コンピ ュータプログラムははまたリセットＦＩＦＯ２７６ｂに、制御信号バス２８８内 の出力ＦＩＦＯリセット信号線３０４を介して全出力ＦＩＦＯ２９６のリセット 入力端子に送られるデータも置く。こうして、相互接続刺激／反応セル７２が形 成するシフトレジスタにビットスライス制御データ２５２が負荷される間、出力 ＦＩＦＯ２９６は完全にディスエーブルとなり、出力ＦＩＦＯ２９６の出力端子 はトライステートとなる。 制御ビット２７４は、ビットスライス刺激制御データ２５２を含む最終データ ワード２７２の直ぐ後、データワード２７２にＦＩＦＯ２７６ａ及び２７６ｂに 負荷され、全出力ＦＩＦＯ２９６からリセット信号を除去し、全構成可能ロジッ クＩＣ３６内のステートマシーン７６に刺激−反応サイクルを実行させる。刺激 −反応サイクルが終わると、ＣＰＵ４４はシフト反応データ信号をＯＲゲート２ ９２の第二の入力に供給し、構成可能ロジックＩＣ３６からそれぞれの出力ＦＩ ＦＯ２９６にビットスライス反応データ２６２がシフトされるのを開始する。シ フト反応データ信号が送信されると、各ステートマシーン７６は信号経路２３８ 内のシフトパルス信号線１４６を介して刺激／反応セル７２へ、及びＦＩＦＯ作 動信号線３０２を介して出力ＦＩＦＯ２９６への、ビットスライス反応データ２ ６２をシフトレジスタから出力ＦＩＦＯ２９６にシフトする信号の送信を開始す る。 構成可能ロジックＩＣ３６はビットスライス反応データ２６２を出力ＦＩＦＯ ２９６に負荷した後、図１８ｂに示されているように、ＣＰＵ４４により実行さ れるコンピュータプログラムはビットスライス反応データ２６２を出力ＦＩＦＯ ２９６から刺激／反応データバス２７８を介して検索する。出力ＦＩＦＯ２９６ からビットスライス反応データ２６２の逐次データワード２７２を検索するため に、ＣＰＵ４４により実行されるコンピュータプログラムは読み取り信号を、制 御信号バス２８８内の読み取り出力ＦＩＦＯ信号線３０８を介して全出力ＦＩＦ ０２９６に送信する。コンピュータプログラムが出力ＦＩＦ０２９６から逐次デ ータワードを検索するに従い、出力ＦＩＦＯ２９６内のビットスライス反応デー タ２６２は前進し、ＣＰＵ４４により実行されるコンピュータプログラムが最長 のビットスライス反応データ２６２を組み立てる全ビットの検索を終えるまで、 このように創生されたスペースをステートマシーン７６はシフトレジスタからの より多いビットスライス反応データ２６２で満たす。 図１７には唯１ビット幅のＦＩＦＯ２７６ａ及び２７６ｂが示されているが、 ハードウェアポッド３２の好ましい実施例は、ＦＩＦＯ２７６ａ及び２７６ｂと して、４ｘ１／２ビット幅のＦＩＦＯ ＩＣを用いる。同様に、各構成可能ロジ ックＩＣ３６に、一個の４ビット幅入力ＦＩＦＯ２８４と一個の４ビット幅出力 ＦＩＦＯ２８４を付髄させている。ソフトウェアの記述 ディジタル論理シミュレーション／エミュレーションシステム２０の好ましい 実施例においては、数個の異なるコンピュータプログラムが同時に動作する。こ れ等のプログラムの少なくとも一つ、即ちシミュレーションプログラムは、ディ ジタルコンピュータ２４により実行されなければならない。他のコンピュータプ ログラムは、ディジタルコンピュータ２４でも、ディジタルコンピュータ２４が イーサネット・ケーブルを介して通信できる他のコンピュータによって実行され ても良い。更に他のコンピュータプログラムは、ハードウェアポッド３２のＣＰ Ｕ４４により実行されなければならない。ＧＵＩコンピュータプログラムを除く 全コンピュータプログラムは、周知のＣプログラミング言語で書かれる。ＧＵＩ コンピータプログラム２２６は、これも周知のビジュアルＣ＋＋プログラミング 言語で書かれる。ディジタルコンピュータ２４により実行されるコンピュータプ ログラムは、アメリカ合衆国カリフォルニア州マウンテンビューのサンマイクロ システムズ・インク(Sun Microsystems，Inc.)が製造するスパークステーション (SparcStation)作業端末で実行される。ＣＰＵ４４により実行されるコンピュー タプログラムは、インテグレーテテッド・デバイス・テクノロジー・インク(Int egrated Device Technology，Inc.)のＲ４６４０ＲＩＳＣマイクロプロセッサで 実行される。本発明の代替的等価実施例として他の種々のプログラミング言語及 び／又はディジタルコンピュータを用い得ることは、当業者に極めて明白である 。 図２２は、シミュレーションプロセス２２とディジタルコンピュータ２４によ り実行される他のコンピュータプログラム、又はディジタルコンピュータ２４が イーサネットケーブル６６を介して通信できる他のコンピュータにより実行され る他のコンピュータプログラムとの間、及びシミュレーションプロセス２２とＣ ＰＵ４４との間で行われるトランザクションを示すソフトウェア構造図である。 即ち、図２２中、二頭矢印４０４で表示されているように、シミュレーションプ ロセス２２は先ずデモン・ステートマシーン７６と通信し、シミュレーションプ ロセス２２の存在を記録し、次いでシミュレーションプロセス２２が次にシミュ レーション制御データと反応データを交換するハードウェアポッド３２を割り 当てる。ディジタル論理システムのモデル化の間、シミュレーションプロセス２ ２は管理及び状態データを二頭矢印４０６のようにデモン・ステートマシーン７ ６と交換し、一頭矢印４０８のように誤差をデモン・ステートマシーン４０２に 報告する。前記のように、図２２の二頭矢印４１２は、シミュレーションプロセ ス２２とハードウェアポッド４１４の間でハードウェアポッド３２内ＣＰＵ４４ により実行されるコンピュータプログラムが為す刺激制御データと反応データの 交換を表す。 デモン・ステートマシーン４０２とシミュレーションプロセス２２との間で行 われるトランザクションに加え、二頭矢印のように、デモン・ステートマシーン ４０２はまたハードウェアポッドステートマシーン４１４から記録データを受け 取り、構成データをハードウェアポッドステートマシーン４１４に供給する。デ ィジタル論理システムのモデル化の間、デモン・ステートマシーン４０２とハー ドウェアポッドステートマシーン４１４は、二頭矢印４２４のように管理及び状 態データを交換し、一頭矢印４２６にようにハードウェアポッドステートマシー ン４１４が誤差をデモン・ステートマシーン４０２も報告する。 デモン・ステートマシーン４０２はまた、一頭矢印４３４のように管理者（管 理）ステートマシーン４３２を記録する。記録後、一頭矢印４３６のようにデモ ン・ステートマシーン４０２と管理ステートマシーン４３２は状態及び命令メッ セージを交換し、ディジタル論理シミュレーション／エミュレーションシステム ２０のユーザーがシミュレーション／エミュレーションと対話し、これを制御で きるようにする。一頭矢印４３８が表示するようにデモン・ステートマシーン４ ０２はまたエラーメッセージを管理ステートマシーン４３２に送り、ディジタル 論理シミュレーション／エミュレーションシステム２０のユーザーに呈示させる 。 図２２には唯１個のシミュレーションプロセス２２と唯１個のハードウェアポ ッドステートマシーン４１４が示されているが、ディジタル論理シミュレーショ ン／エミュレーションシステム２０は同時に、各々がハードウェアポッド３２の ＣＰＵ４４により実行される多数のハードウェアポッドステートマシーン４１４ とハードウェアポッド３２と同数までのシミュレーションプロセス２２を含んで も良い。ディジタル論理シミュレーション／エミュレーションシステム２０は数 個の管理ステートマシーン４３２を含むこともできる。 ディジタル論理システムのモデル化では、実行を開始する第一のプロセスは図 ２３に詳細に示されたデモン・ステートマシーン４０２である。デモン・ステー トマシーン４０２の唯一のコビーで、いつでも、イーサネットケーブル６６に接 続されたコンピュータネットワーク上の何処でも、実行が可能である。実行を開 始すると、デモン・ステートマシーン４０２は始めに、処理プロック４４２で表 示されたアイドル状態に入る。通常先ず管理ステートマシーン４３２から記録の 請求を受けると、処理ブロック４４４でデモン・ステートマシーン４０２はこの プロセスを記録し、次いでこのように記録されたプロセスと通信する適切なデモ ンプロセスを開始する。ハードウェアポッド・ステートマシーン４１４を記録す るプロセスの一部として、デモン・ステートマシーン４０２は、デモン・ステー トマシーン４０２をイーサネットケーブル６６と通信させるハードウェアポッド ３２のリストを作成（コンパイル）する。このハードウェアポッド３２のリスト にデモン・ステートマシーン４０２は、トランザクションをシミュレーションプ ロセス２２、ハードウェアポッド・ステートマシーン４１４及び一つ又は複数の 管理ステートマシーン４３２で適切に処理するためにデモン・ステートマシーン が必要とする全情報を記憶する。図２３に示されているように、記録処理ブロッ ク４４４５はデモン管理者（管理）有限ステートマシーン（ＦＳＭ）４４６、デ モン・アプリケーション管理ＦＳＭ４４６又はデモンハードウェアポッドＦＳＭ ４５２を開始しても良い。デモン管理ＦＳＭ４４６、デモン・アプリケーション ＦＳＭ及びデモンハードウェアポッドＦＳＭ４５２は図２３では独立プロセスと して示されているが、これ等は全て、いつでも一部が実行中で、その一部は他の 何れか一部が実行を開始する前に、実行を終える共通なコンピュータプログラム の一部として実施されるものである。 管理（者）ステートマシーン４３２ 実行を開始すると、図２４に示されているように管理ステートマシーン４３２ は処理ブロック４６２で表示されたアイドル状態に入る。処理ブロック４６２の アイドル状態から、管理ステートマシーン４３２は処理ブロック４６４に入り、 記録メッセージをデモンステートマシーン４０２に送る。デモンステートマシー ン４０２は処理ブロック４４４でこの記録メッセージに応答するが、これを図２ ５に示されたデモン管理ＦＳＭ４４６の動作を開始して行う。デモン管理ＦＳＭ は処理ブロック４６６で実行を開始し、記録確認メッセージを管理ステートマシ ーン４３２に送り返す。管理ステートマシーン４３２は処理ブロック４６８でデ モン管理ＦＳＭ４４６が送る記録確認メッセージを受け取り、次いで処理ブロッ ク４７２で直ちにレディ状態に入る。これに対応して、デモン管理ＦＳＭ４４６ は処理ブロック４６６で記録確認メッセージを送った後、レディ状態に入る。 処理ブロック４７２のレディ状態から、管理ステートマシーン４３２は処理ブ ロック４８２で状況要請をデモン管理ＦＳＭ４４６に送ることができる。状況要 請メッセージを受け取ると、デモン管理ＦＳＭ４４６は処理ブロック４７４でレ ディ状態を出、処理ブロック４８４に入って状況要請メッセージを処理する。デ モン管理ＦＳＭ４４６は処理ブロック４９２で、要請された状況情報を含む状況 確認メッセージを管理ステートマシーン４３２に送り、次いで処理ブロック４７ ４でレディ状態に再び入る。管理ステートマシーン４３２は処理ブロック４９６ で状況確認メッセージを受け取り、次いで処理ブロック４９８で状況情報をディ ジタル論理シミュレーション／エミュレーションシステム２０のユーザーに表示 し、次いで処理ブロック４７２でレディ状態に再び入る。 処理ブロック４７４のレディ状態から、デモン管理ＦＳＭ４４６は処理ブロッ ク５０２でエラー報告を管理ステートマシーン１３２に送ることができる。エラ ーメッセージを受け取ると、管理ステートマシーン４３２は処理ブロック４７２ でレディ状態を出、処理ブロック５０４に入ってエラー報告メッセージを処理す る。管理ステートマシーン４３２は次いで処理ブロック５０６に入り、エラーメ ッセージ確認メッセージをデモン管理ＦＳＭ４４６に送り返す。デモン管理ＦＳ Ｍ４４６は処理ブロック５０８でエラーメッセージ確認メッセージを受け取り、 次いで処理ブロック４７４でレディ状態に再び人る。エラーメッセージを受け取 りを確認した後、管理ステートマシーン４３２は処理ブロック５１２でエラー情 報をディジタル論理シミュレーション／エミュレーションシステム２０のユーザ ーに表示し、次いで処理ブロック４７２でレディ状態に再び入る。 処理ブロック４７２のレディ状態から、管理ステートマシーン４３２は処理ブ ロック５２２でディジタル論理シミュレーション／エミュレーションシステム２ ０を制御する指令メッセージを送る。指令メッセージを受け取ると、デモン管理 ＦＳＭ４４６は処理ブロック４７４でレディ状態を出、処理ブロック５２４に入 り、指令を処理する。管理ステートマシーン４３２から受け取った指令が局所効 果以上の効果をもつ、例えばシミュレーションプロセス２２及び／又はハードウ ェアポッドステートマシーン４１４に係わるものであれば、デモン管理ＦＳＭ４ ４６は次いで処理ブロック５２６に入り、適切な指令メッセージをシミュレーシ ョンプロセス２２及び／又はハードウェアぽっどステートマシーン４１４に送る 。デモン管理ＦＳＭ４４６は次いで処理ブロック５２８に入り、シミュレーショ ンプロセス２２及び／又はハードウェアポッドステートマシーン４１４から指令 確認メッセージを受け取る。この指令確認メッセージを受け取った後、デモン管 理ＦＳＭ４４６は処理ブロック５３２で指令確認メッセージを管理ステートマシ ーン４３２に送り返す。管理ステートマシーン４３２から受け取った指令が局所 効果のみをもつ、即ちデモンステートマシーン４０２に影響するのみのものであ れば、デモン管理ＦＳＭ４４６は処理ブロック５２６と処理ブロック５２８をバ イパスし、直ちに処理ブロック５３２に入る。指令確認メッセージを送った後、 デモン管理ＦＳＭ４４６は処理ブロック４７４で再びレディ状態に入る。管理ス テートマシーン４３２は処理ブロック５３４でデモン管理ＦＳＭ４４６から指令 確認メッセージを受け取り、次いで処理ブロック５３６で指令情報をディジタル 論理シミュレーション／エミュレーションシステム２０のユーザーに表示し、次 いで処理ブロック４７２で再びレディ状態に入る。尚、管理ステートマシーン４ ３２からの指令メッセージの処理の前に、管理ステートマシーン４３２からの状 況要請メッセージへの応答は終わってい、且つデモン管理ＦＳＭ４４６は処理ブ ロック４７４でレディ状態に戻っていなければならず、その逆も満たされねばな らない。ハードウェアポッドステートマシーン４１４ 実行を開始したら、図２６ａに示されているように、ハードウェアポッドステ ートマシーン４１４は先ず、ブロック５４２で表示されたアイドル状態に入る。 処理ブロック５４２のアイドル状態から、ハードウェアポッドステートマシーン ４１４は処理ブロック５４４に入り、記録メッセージをデモンステートマシーン ４０２に送る。デモンステートマシーン４０２は処理ブロック４４４でこの記録 メッセージに応答するが、これは図２７に示されたデモンハードウェアポッドＦ ＳＭ４５２の動作を開始して行う。デモンハードウェアポッドＦＳＭ４５２は実 行を開始して、ハードウェアポッド３２をハードウェアポッドリストに付加する プロセスを開始する。ハードウェアポッド３２をハードウェアポッドリストに付 加するプロセスは処理ブロック５５２で始まり、ハードウェアポッド３２にポー トを割り当てるハードウェアポッドステートマシーン４１４にデモンハードウェ アポッドＦＳＭ４５２が信号を送る。ハードウェアポッドステートマシーン４１ ４は処理ブロック５５４でポート割当を受信し、次いで処理ブロック５４６でハ ードウェアポッド３２のモデル識別番号を送信する。デモンハードウェアポッド ＦＳＭ４５２は処理ブロック５５８でハードウェアポッド３２のモデル識別番号 をハードウェアポッドステートマシーン４１４から受け取る。モデル識別番号を デモンハードウェアポッドＦＳＭ４５２に供給することにより、ハードウェアポ ッド３２の異なるモデルをイーサネットケーブル６６に同時に接続することがで き、刺激制御データと反応データを同時に異なるシミュレーションプロセスで交 換することができる。 モデル識別番号を受け取ったデモンハードウェアポッドＦＳＭ４５２は処理ブ ロック５６２で、ロジック構成ライブラリー８６に記憶されたピン分散（分布） ファイルにアクセスし、ピン分散ファイル内のデータをハードウェアポッドステ ートマシーン４１４に送る。ピン分散ファイル中の各記録は、ＩＣソケット３４ のＩＣピンレセプタクル３８を記述し、ＩＣピンレセプタクル３８の座標、その ＩＣピンレセプタクル３８に付いて具現されるべき刺激／反応セル及びそのＩＣ ピンレセプタクル３８に嵌合するピンの名称を含む。したがって、処理ブロック ５６２、５６４、５６６及び５６８で、デモンハードウェアポッドＦＳＭ４５２ はピンレセプタクルデータの逐次アイテムを繰り返しハードウェアポッドステー トマシーン４１４に送り、そのデータの受け取りを確認するデモンハードウェア ポッドＦＳＭ４５２にハードウェアポッドステートマシーン４１４はメッセージ を送り、このデモンハードウェアポッドＦＳＭ４５２がその確認を受け取る。処 理ブロック５６８で確認を受け取った後、未送データがピン分散ファイルに残っ ていれば、デモンハードウェアポッドＦＳＭ４５２は処理ブロック５６２に戻っ て、ピン分散データファイルの最終に達するまでピン分散データを送り続ける。 全ピン分散データを受け取ると、ハードウェアポッドステートマシーン４１４ は処理ブロック５７２で、以下に詳細に記載されるように、ＩＣソケット３４の ピンレセプタクル３８に供給される電力のチェックと、構成可能ロジックＩＣか らの電力テスト応答データの検索に用いられるテーブルを作成（コンパイル）す る。ハードウェアポッドステートマシーン４１４がＩＣ電力チェック用テーブル を組み立てた後、デモンハードウェアポッドＦＳＭ４５２は処理ブロック５８２ で、電力テスト構成ビットストリームを含むロジック構成ライブラリー８６内の ファイルにアクセスし、電力テスト構成ビットストリームファイル内のデータを ハードウェアポッドステートマシーン４１４に送る。したがって、処理ブロック ５８２、５８４、５８６及び５８８でデモンハードウェアポッドＦＳＭ４５２は 電力テスト構成ビットストリームデータの逐次アイテムを繰り返しハードウェア ポッドステートマシーン４１４に送り、そのデータの受け取りを確認するデモン ハードウェアポッドＦＳＭ４５２にハードウェアポッドステートマシーン４１４ はメッセージを送り、デモンハードウェアポッド４５２がその確認を受け取る。 処理ブロック５８８で確認を受け取った後、未送データが電力テスト構成ビット ストリームファイルに残っていれば、デモンハードウェアポッドＦＳＭ４５２は 処理ブロック５８２に戻って、電力テスト構成ビットストリームデータファイル の最終に達するまで、かかるデータの送信を続ける。全電力テスト構成ビットス トリームデータを受け取った後、ハードウェアポッドステートマシーン４１４は 処理ブロック５９０で電力テスト構成ビットストリームデータを構成可能ロジッ クＩＣ３６に付加し、ＩＣソケット３４への電力の接続をチェックする。 ＩＣソケット３４への電力の接続をチェックした後、ハードウェアポッドステ ートマシーン４１４は処理ブロック５９２で、刺激制御データの構成可能ロジッ クＩＣ３６ａ及び３６ｂへの負荷と、構成可能ロジックＩＣ３６ａ及び３６ｂか らの反応データの検索に用いられるテーブルを作成（コンパイル）する。ハード ウェアポッドステートマシーン４１４がこれ等のテーブルを組み立てた後、デモ ンハードウェアポッドＦＳＭ４５２は処理ブロック６０２で、構成データビット ストリームを含むロジック構成ライブラリー８６内のファイルにアクセスし、構 成データビットストリームファイル内のデータをハードウェアポッドステートマ シーン４１４に送る。したがって、処理ブロック６０２、６０４、６０６及び６ ０８でデモンハードウェアポッドＦＳＭ４５２は構成データビットストリームの 逐次アイテムを繰り返しハードウェアポッドステートマシーン４１４に送り、そ のデータの受け取りを確認するデモンハードウェアポッドＦＳＭ４５２にハード ウェアポッドステートマシーン４１４はメッセージを送り、デモンハードウェア ポッドＦＳＭ４５２がその確認を受け取る。処理ブロック６０８で確認を受け取 った後、未送データが構成データビットストリームファイルに残っていれば、デ モンハードウェアポッドＦＳＭ４５２は処理ブロック６０２に戻って、構成デー タビットストリームファイルの最終に達するまで、構成データビットストリーム の送信を続ける。全構成データを受け取った後、ハードウェアポッドステートマ シーン４１４は処理ブロック６１０で構成データビットストリームを構成可能ロ ジックＩＣに負荷し、構成可能ロジックＩＣを構成して刺激−反応サイクルを行 う。 上記のように、ハードウェアポッドステートマシーン４１４はピン構成データ を用いて、電力チェック用テーブルを作成し、刺激−反応サイクルを行う。ハー ドウェアポッドステートマシーン４１４はピン構成データを用いて、２対の変換 （翻訳）テーブル、即ち電力チェック用の一対と、刺激−反応サイクル用の他の 対のテーブルを設定・確立する。各対の変換テーブルの中一方のテーブルは、ハ ードウェアポッド３２が受け取ったビットスライストデータ又はビットスライス 刺激−制御データ２５２の何れかをシフトレジスタに負荷する前に、かかるデー タをマトリックスに負荷する仕方をそれぞれ特定する。各対の変換テーブルの中 一方のテーブルは、ビットスライス電力テスト結果データ又はビットスライス反 応データ２６２の何れかがシフトレジスタから検索されたら、かかるデータをハ ードウェアポッド３２から送信のため、マトリックスから抜き出す仕方を特定す る。刺激−お反応サイクルに用いられるマトリックスは、図１８ａ及び１８ｂに 示され、上に述べられたものである。即ち、刺激−反応サイクルに用いあっれる マトリックス内の前列は長さが最長のシフトレジスタに等しいものであり、マト リックス内の列数はハードウェアポッド３２内の構成可能ロジックＩＣ３６の数 の４倍に等しい。電力テストに用いられるマトリックスは刺激−反応サイクルに 用いられるマトリックスと列数は等しいが、各列の長さは電力テストに要する最 長シフトレジスタの長さに等しい。 全構成可能データビットストリームをハードウェアポッドステートマシーン４ １４に送信した後、デモンハードウェアポッドＦＳＭ４５２は処理ブロック６１ ２で、ハードウェアポッド３２をハードウェアポッドリストに加えて、その実行 を完了する。処理ブロック６１０で構成可能ロジックＩＣ３６を構成データビッ トストリームで負荷して刺激−反応サイクルを実行した後、ハードウェアポッド ステートマシーン４１４は、図２６ｂに示された処理ブロック６１４でレディ状 態に入る。処理ブロック６１４でレディ状態に入った後、ハードウェアポッドス テートマシーン４１４は、図２２で二頭矢印４１２で表示されているように、シ ミュレーションプロセス２２からの刺激−反応制御データに応答し、反応データ をシミュレーションプロセス２２に戻すサーバーとして機能する。図２２に二頭 矢印４２４により表示されたように、ハードウェアポッドステートマシーン４１ ４、管理及び状況データを交換するデモンステートマシーン４０２のサーバーと して、また一頭矢印４２６により表示されたエラーメッセージを送るデモンステ ートマシーン４０２のクライアントとしても機能する。 図２ｂに示されているように、ハードウェアポッドステートマシーン４１４は 処理ブロック６１４でレディー状態に入り種々の異なる機能を果たす。シミュレ ーション又はエミュレーションを実行するに、ハードウェアポッドステートマシ ーン４１４は二つの代替モードの何れでもで動作することができる。「エンゲー ジ」と呼ばれる第一のモードでは、ハードウェアポッドステートマシーン４１４ とシミュレーションプロセス２２はシミュレーションプロセス２２にサイクルロ ックして刺激データをハードウェアポッド３２に送り、直ちにハードウェアポッ ド３２から反応データを受け取る。ハードウェアポッドステートマシーン４１４ がエンゲージ動作モードで常に機能する可能性の高い場合は、ハードウェアポッ ド３２がＩＣソケット３４に有るマイクロプロセッサを刺激し、且つその反応を シミュレーションプロセス２２に返送する場合であろう。かかるシミュレーショ ンでは、シミュレーションプロセス２２は多分、マイクロプロセッサに別の指令 かデータを取り込ませるメモリアクセスのアドレスを、マイクロプロセッサから 受け取るマイクロプロセッサ実行指令を提供して、マイクロプロセッサを刺激す る。 或いは、ハードウェアポッドステートマシーン４１４は「ディスエンゲージ」 と呼ばれる他の動作モードで動作することができる。この動作では、ハードウェ アポッド３２はシミュレーションプロセス２２に対し非サイクルロックで動作す る。ディスエンゲージモードで動作するハードウェアポッド３２は、ハードウェ アポッド３２とシミュレーションプロセス２２の間で対話を要する事態が生じる まで、シミュレーションプロセス２２の実行とは独立してディジタルロジックを 刺激する。ハードウェアポッドステートマシーン４１４がディスエンゲージ動作 モードで機能する可能性の高い場合は、シミュレーションプロセス２２がある種 の入力／出力装置（Ｉ／Ｏ装置）を刺激し、且つハードウェアポッド３２が刺激 を、マイクロプロセッサとプログラムメモリの両方が含まれる全マイクロプロセ ッサシステムに提供する場合であろう。マイクロプロセッサシステムとＩ／Ｏ装 置の独立動作では、シミュレーションはある点で同期化する必要があり、ハード ウェアポッドステートマシーン４１４上記のようなエンゲージモードと同様に動 作することを要する。シミュレーションがＩ／Ｏ装置をシミュレートするなら、 ハードウェアポッドステートマシーン４１４がエンゲージモードに入ることを要 する事態は、マイクロプロセッサシステムがデータを、シミュレーションプロセ ス２２によりシミュレートされるＩ／Ｏ装置から読み取るか、かかるＩ／Ｏ装置 にデータを書き込む場合であろう。シミュレーションプロセス２２とハードウェ アポッド３２の同期化動作を要する事象の間以外では、シミュレーションプロセ ス２２とハードウェアポッドステートマシーン４１４は互いに独立して動作する ことができる。ハードウェアポッドステートマシーン４１４がエンゲージモード で動作することを要する間の時間間隔が終了すると、ハードウェアポッドステー トマシーン４１４は、再びエンゲージモードでの動作を要する次の事象が生じる まで、ディスエンゲージモードの動作に戻る可能性が高い。 刺激／反応動作を実行するに際し、ハードウェアポッドステートマシーン４１ ４は処理ブロック６１４のレディ状態を出ると、決定ブロック６２２で、ハード ウェアポッド３２がシミュレーションプロセス２２からデータを受け取ったかど うかを決定する。ハードウェアポッド３２がシミュレーションプロセス２２から データを受け取っていれば、ハードウェアポッドステートマシーン４１４は処理 ブロック６２４シミュレーションプロセス２２から受け取ったデータを得る。次 いでハードウェアポッドステートマシーン４１４は決定ブロック６２６で、ハー ドウェアポッドステートマシーン４１４がエンゲージモードで動作することをデ ータが特定しているかどうかを決定する。データがエンゲージモードで動作する ことを特定しなければ、ハードウェアポッドステートマシーン４１４は処理ブロ ック６２８でハードウェアポッド３２に刺激−反応サイクルを実行させる。ハー ドウェアポッド３２に刺激−反応サイクルを実行させた後、ハードウェアポッド ステートマシーン４１４は決定ブロック６３２で、それがエンゲージモードで、 或いはそれがディスエンゲージモードで動作しているかを査定する。ハードウェ アポッドステートマシーン４１４がディスエンゲージモードで動作していれば、 ハードウェアポッドステートマシーン４１４は決定ブロック６３４で、シミュレ ーションプロセス２２がハードウェアポッド３２から応答データを要するかを決 定する。ハードウェアポッドステートマシーン４１４ディスエンゲージモードで 動作し、且つシミュレーションプロセス２２がハードウェアポッド３２から反応 データを要しなければ、ハードウェアポッドステートマシーン４１４は処理ブロ ック６１４で直ちにレディ状態に再び入る。ハードウェアポッドステートマシー ン４１４がディスエンゲージモードで動作し、且つシミュレーションプロセス２ ２がハードウェアポッド３２から反応データを要すれば、或いはハードウェアポ ッドステートマシーン４１４がエンゲージモードで動作していれば、ハードウェ アポッドステートマシーン４１４は処理ブロックで、ハードウェアポッド３２に 反応データをシミュレーションプロセス２２に送り返す。反応データをシミュレ ーションプロセス２２に送り返した後、ハードウェアポッドステートマシーン４ １４は処理ブロック６１４で再びレディ状態に入る。 ハードウェアポッドステートマシーン４１４が決定ブロック６２２で、刺激デ ータは得られないことを決定したら、ハードウェアポッドステートマシーン４１ ４はそれがエンゲージモードで動作しているかを査定する。ハードウェアポッド ステートマシーンがエンゲージモードで動作していれば、ハードウェアポッドス テートマシーン４１４は直ちに決定ブロック６４２から決定ブロック６２２に戻 り、シミュレーションプロセス２２からの次の刺激データの到着を待つ。決定ブ ロック６４２でハードウェアポッドステートマシーン４１４が、それがディスエ ンゲージモードで動作しているのを決定すれば、処理ブロック６２８に進み、刺 激−反応サイクルを実行する。 ハードウェアポッドステートマシーン４１４が処理ブロック６２４で、ハード ウェアポッドステートマシーン４１４にディスエンゲージモードに入らせる刺激 信号を得たら、ハードウェアポッドステートマシーン４１４は決定ブロック６２ ６でハードウェアポッドステートマシーン４１４がディスエンゲージモードに入 るべきことを確認したら、ハードウェアポッドステートマシーン４１４は処理ブ ロック６５２でディスエンゲージ確認メッセージをデモンステートマシーン４０ ２に送り、次いで次処理ブロック６１４で再びレディ状態に入る。 上記の刺激機能に加えて、ハードウェアポッドステートマシーン４１４は処理 ブロック６１４のレディ状態を出て種々の他の機能を果たすことができる。例え ば、ハードウェアポッドステートマシーン４４は処理ブロック６１４のレディ状 態を出、デモンステートマシーン４０２からシミュレーションプロセス２２の終 了を表す指令を受けて、処理ブロック６６２に入ることができる。その場合、ハ ードウェアポッドステートマシーン４１４は処理ブロック６６４で、シミュレー ション確認メッセージをデモンステートマシーン４０２に送り、次いで処理ブロ ック６１４で再びレディ状態に入る。或いは、ハードウェアポッドステートマシ ーン４１４は処理ブロックのレディ状態を出、デモンステートマシーン４０２か ら、シミュレーションプロセス２２より状況情報を求める指令を受けて、処理ブ ロック６７２に入ることができる。その場合、ハードウェアポッドステートマシ ーン４１４は処理ブロック６７４で、状況情報と共に状況要請確認メッセージを デモンステートマシーン４０２に送り、次いで処理ブロック６１４で再びレディ 状態に入る。最後に、ハードウェアポッドステートマシーン４１４は処理ブロッ ク６１４のレディ状態に再び入り、ハードウェアポッドステートマシーン４１４ に特殊機能を実行することを命じる指令をデモンステートマシーン４０２又はシ ミュレーションプロセス２２から受けて、処理ブロック６８２に入る。その場合 、ハードウェアポッドステートマシーン４１４は処理ブロック６８４で特殊機能 確認メッセージを送り、次いで処理ブロック６１４で再びレディ状態に入る。特 殊機能の一例は、コンピュータプログラムを、ハードウェアポッド３２がシミュ レーションプロセス２２から受け取る刺激制御信号に応答して後期刺激するマイ クロプロセッサ内の静的ランダムアクセスメモリ（ＳＲＡＭ）に、コンピュータ プログラムを負荷するものである。 シミュレーションプロセス・ステートマシーン７０２ シミュレーションプロセス２２には、図２８に示されたような、実行を開始す ると、処理ブロック７０４により表示されたアイドル状態に始めに入るシミュレ ーションプロセス・ステートマシーン７０２が含まれている。処理ブロック７０ ４のアイドル状態から、シミュレーションプロセス・ステートマシーン７０２は 処理ブロック７０６に入り、記録（登録）メッセージをデモンステートマシーン ４０２に送る。処理ブロック４４４で、図２９に示されたデモンアプリケーショ ンＦＳＭの動作を開始することにより、この登録メッセージに応答する。デモン アプリケーションＦＳＭ４４８は実行を開始して、シミュレーションプロセス２ ２に、ハードウェアポッドリストから選ばれたハードウェアポッド３２を割り当 て、処理ブロック７１２でレディ状態に直ちに入る。処理ブロック７１４でシミ ュレーションプロセス・ステートマシーン７０２は割り当てられるハードウェア ポッド３２を受け取り、処理ブロック７１６で直ちにレディ状態に入る。シミュ レーションプロセス・ステートマシーン７０２は処理ブロック７１６でレディ状 態を出て、二つの異なる機能を実行、即ち割り当てられたハードウェアポッド３ ２で刺激−反応サイクルを行い、或いはデモンステートマシーン４０２からの状 況要請に応答すことができるる。 シミュレーションプロセス２２に実行中、割り当てられたハードウェアポッド ３２で刺激−応答サイクルを実行するに際し、シミュレーションプロセス・ステ ートマシーン７０２は先ず、処理ブロック７２２で刺激−制御データをハードウ ェアポッド３２に送る。刺激制御データをハードウェアポッド３２に送った後、 シミュレーションプロセス・ステートマシーン７０２は処理ブロック７２４でハ ードウェアポッド３２から反応データを受け取ることができる。上記のように、 刺激制御データをハードウェアポッド３２に送ると、ハードウェアポッドステー トマシーン４１４は常にエンゲージング動作モードに入るので、シミュレーショ ンプロセス・ステートマシーン７０２が刺激制御データをハードウェアポッド３ ２に送った後、シミュレーションプロセス２２がディスエンゲージモードで動作 すべき場合、処理ブロック７２６に示されたように、シミュレーションステート マシーン７０２は直ちにディスエンゲージメッセージハードウェアポッド３２に 直ちに送らねばならない。ディスエンゲージメッセージをハードウェアポッド３ ２に送った後、シミュレーションプロセスステートマシーン７０２は処理ブロッ ク７２８で、ハードウェアポッドステートマシーン４１４の処理ブロック６２５ から送られるディスエンゲージ確認メッセージを受け取る。処理ブロック７２４ で反応データの受け取り、又は処理ブロック７２８でディスエンゲージ確認メッ セージの受け取りの後、シミュレーションプロセス・ステートマシーン７０２は 処理ブロック７１６でレディ状態に戻る。 図２９の処理ブロック７３２に示されているように、デモンアプリケーション ＦＳＭ４４８は状況要請をシミュレーションプロセスステートマシーン７０２に 送ることができる。シミュレーションプロセス・ステートマシーン７０２は処理 ブロック７０２でレディ状態を出て、処理ブロック７３４でステータス要請を受 け取る。シミュレーションプロセス・ステートマシーン７０２は処理ブロック７ ３６で、状況要請確認で状況データをデモンアプリケーションＦＳＭ４４８に送 り返し、次いで処理ブロック７１６で直ちにレディ状態に戻る。デモンステート マシーンＦＳＭ４４８は処理ブロック７３８でシミュレーションプロセス・ステ ートマシーン７０２からの状況確認を受け取り、処理ブロック７１２で直ちにレ ディ状態に戻る。 デモンアプリケーションＦＳＭ４４８はまたは処理ブロック７１２のレディ状 態を出て、処理ブロック７４２に入り、管理ステートマシーン４３２からシミュ レーション終了指令を受け取る。デモンアプリケーションＦＳＭ４４８は、処理 ブロック７４４でシミュレーション終了確認を管理ステートマシーン４３２に送 ってシミュレーション終了指令に応答し、次いで直ちに処理ブロック７４６でシ ミュレーションを終了する。 構成可能ロジック仕様プロセス２２４ 図３０は、構成可能ロジック仕様プロセス２２４の全体的例示を提供する決定 フローチャートである。構成可能ロジック仕様（特定化）プロセス２２４は処理 ブロック８０２で、上記のようにハードウェアポッド３２のソフトウェア記述を 提供する構成可能論理ロジックセルライブラリー２３２に含まれるファイルの読 み取りから始まる。次いで、構成可能ロジック仕様プロセス２２４は処理ブロッ ク８０４で、ＩＣソケット３４に差し込まれるディジタル論理ＩＣを記述したＧ ＵＩコンピュータプログラム２２６を用いて作成されたファイルセット２１２の 一つを読み取る。これ等二つのファイルを読み込んだ後、構成可能ロジック仕様 プロセス２２４はブロック８０６で、図３１に示され、以下に詳細に記載される 、サブルーチン呼び出し、上記二つのファイルから抽出されたデータを用い共通 データベースを構築する。共通データベースを構築した後、構成可能ロジック仕 様プロセス２２４はブロック８０８で、図３２に示され、以下に詳細に記載され るサブルーチンを呼び出し、シミュレーションモジュール２１４を作成（コンパ イル）する。 シミュレーションモジュール２１４をコンパイルした後、構成可能ロジック仕 様プロセス２２４はブロック８１２でビットストリーム型インデックスをゼロに 初期化する。ビットストリーム型インデックスがゼロに等しくなる間、構成可能 ロジック仕様プロセスは２２４は、電力チェックに用いられる構成可能ロジック ＩＣ３６ａ及び３６ｂのビットストリームをコンパイルする。電力テスト構成ビ ットストリームをコンパイルした後、構成可能ロジックしようプロセス２２４は ビットストリームインデックスを１だけ増分し、次いで構成データビットストリ ームをコンパイルする。構成データビットストリームをコンパイルした後、構成 可能ロジック仕様プロセス２２４は再びビットストリームインデックスを１だけ 増分し、ビットストリームインデックスが２の値に達したら、構成可能ロジック 仕様プロセスの実行を終了する。 処理ブロック８１２でビットストリーム型インデックスをゼロに初期化した後 、構成可能ロジック仕様プロセス２２４は処理ブロック８１４で、ビットストリ ーム型インデックスが２に等しいかを検査する。ビットストリーム型インデック スが２に等しくなければ、構成可能ロジック仕様プロセス２２４は処理ブロック ８１６で、ＦＰＧＡ数インデックスをゼロに初期化する。次いで、構成可能ロジ ック仕様プロセス２２４は決定ブロック８１８で、ＦＰＧＡ数インデックスはハ ードウェアポッド３２内の構成可能ロジックＩＣ３６の最大数に等しいかを決定 する。ＦＰＧＡ数インデックスがハードウェアポッド３２内の構成可能ロジック ＩＣ３６の最大数に等しくなければ、構成可能ロジック仕様プロセス２２４はブ ロック８２２で、図３３に示され、以下に詳細に記載されるサブルーチンを呼び 出し、構成可能ロジックＩＣビットストリームをコンパイルする。電力テスト構 成ビットストリーム又は構成データビットストリームの何れかを、ブロック８２ ２で呼びされたサブルーチンでコンパイルした後、構成可能ロジック仕様プロセ ス２２４は処理ブロック８２４でＦＰＧＡ数インデックスを１だけ増分し、次い で決定ブロック８１８に戻って、ＦＰＧＡ数インデックスをハードウェアポッド ３２内の構成可能ロジックＩＣ３６の最大数と比較する。 ＦＰＧＡ数インデックスがハードウェアポッド３２内の構成可能ロジックＩＣ ３６の最大数に等しければ、構成可能ロジック仕様プロセス２２４はブロック８ ３２で、図３４に示され、以下に詳細に記載されるサブルーチンを」呼び出し、 電力テスト構成ビットストリーム又は構成データビットストリームの何れかをマ ージし、電力テスト構成ビットストリームデータファイル又はＦＰＧＡ構成デー タファイル２１６にそれぞれ記憶させる。電力テスト構成ビットストリーム又は 構成データビットストリームを電力テスト構成ビットストリームデータファイル 又はＦＰＧＡ構成データファイル２１６にマージしたら、構成可能ロジック仕様 プロセス２２４は処理ブロック８３４でビットストリーム型インデックスを１だ け増分し、次いで決定ブロック８１４に戻って、再びビットストリーム型インデ ックスが２に等しいかを決定する。ビットストリーム型インデックスが２に等し ければ、構成可能ロジック仕様プロセス２２４は終了ブロック８３８で構成可能 ロジック仕様プロセスの実行を終了する。共通データベースの構築 図３１は、ブロック８０６で構成可能ロジック仕様プロセス２２４により呼び 出された共通データベースを構築するサブルーチンを示す。共通データベース構 築サブルーチン８０６は処理ブロック８４２で、ＩＣソケット３４に含まれる各 ＩＣピンレセプタクル３８のデータを初期化する。各ＩＣピンレセプタクルに付 き初期化されるデータは、ＩＣピンレセプタクル３８がトレース４２により連結 される構成可能ロジックＩＣ３６、図１７に関し既述ようにＩＣピンレセプタク ル３８が連結される構成可能ロジックＩＣ３６の縁部、及び図１８ａ及び１８ｂ に関し既述の最大長シフトレジスタ内のＩＣピンレセプタクル３８の位置である 。全ＩＣピンレセプタクル３８のデータを初期化した後、共通データベース構築 サブルーチン８０６は処理ブロック８４４でＩＣソケット３４の第一のＩＣピン レセプタクル３８を選ぶ。決定ブロック８４６で共通データベース構築サブルー チン８０６は、処理クロック８０４でファイルセット２１２から読み出されたデ ィジタル論理システムデータに現在ＩＣピンレセプタクル３８があるかを検査す る。現ＩＣピンレセプタクル３８がファイルセット２１２内にあれば、処理ブロ ック８４８で共通データベース構築サブルーチン８０６は、現ＩＣピンレセプタ クル３８に対し特定された刺激−反応セル７２を割り当て、ＦＰＧＡ構成データ 、ＦＰＧＡプログラマブル入力セル２４４及びＦＰＧＡプログラマブル出力セル ２４６を割り当てる。次いで、共通データベース構築サブルーチン８０６は処理 ブロック８５２で、ＧＵＩコンピュータプログラムの実行中、図１２、１３及び １４に特定されたように、ファイルセット２１２から、現ＩＣピンレセプタクル ３８のハードウェアタイミングデータを抽出する。処理ブロック８５４で共通デ ータベース構築サブルーチン８０６は、ＧＵＩコンピュータプログラムの実行中 、図１２、１３及び１４に特定されたファイルセット２１２から、現ＩＣピンレ セプタクル３８のシミュレーションタイミング情報を抽出する。次いで、共通デ ータベース構築サブルーチン８０６は処理ブロック８５６で、現ＩＣピンレセプ タクル３８に割り当てられた名称をファイルセット２１２から抽出する。処理ブ ロック８５８で共通データベース構築サブルーチン８０６は、用いられた現ＩＣ ピンレセプタクル３８マーク読み取りし、処理ブロック８４８、８５２、８５ ４及び８５６で抽出されたデータを共通データベースに割り当てる。処理ブロッ ク８６４で共通データベース構築サブルーチン８０６は、ＩＣソケット３４に対 する全ＩＣピンレセプタクル３８が処理されたかを検査する。ＩＣソケット３４ に対する全ＩＣピンレセプタクル３８が処理されていなければ、共通データベー ス構築サブルーチン８０６は決定ブロック８４６に戻る。ディジタル論理システ ムデータに現ＩＣピンレセプタクル３８は無いことを共通データベース構築サブ ルーチン８０６が決定すれば、共通データベース構築サブルーチン８０６は直接 、処理ブロック８６２に進み、次のＩＣピンレセプタクル３８に増分する。ＩＣ ソケット３４に対する全ＩＣピンレセプタクル３８が処理されていることを共通 データベース構築サブルーチン８０６が処理ブロック８６２で決定すると、共通 データベース構築サブルーチン８０６は終了ブロック８６６に進み、構成可能ロ ジック仕様プロセス２２４に戻る。シミュレーションモジュール２１４ 図３２は、ブロック８０８で構成可能ロジック仕様プロセス２２４により呼び 出されたシミュレーションモジュール２１４をコンパイル（作成）するサブルー チンを示す。実行を開始すると、シミュレーションモジュール作成サブルーチン ８０８は処理ブロック８７２で、ＩＣソケット３４の第一のＩＣピンレセプタク ル３８を選ぶ。決定ブロックでシミュレーションモジュール作成サブルーチン８ ０８は、処理ブロック８０４でファイルセット２１２から読み出されたディジタ ル論理システムデータに現ＩＣピンレセプタクル３８が有るかどうかを検査する 。現ＩＣピンレセプタクル３８がファイルセット２１２に有れば、処理ブロック ８７６でシミュレーションモジュール作成サブルーチン８０８は、現ＩＣピンレ セプタクル３８のプロトタイプベリログ(Verilog)機能を、ユーザーが後でシミ ュレーションプロセス２２のソースコンピュータプログラムに組み込むベリログ ソースコードファイルに書き込む。これ等のプロトタイプベリログ機能は、シミ ュレーションプロセス２２のベリログソースコードコンピュータプログラムの書 き込み中にマニュアルで編集されなければならない。現ＩＣピンレセプタクル３ ８のプロトタイプベリログ機能をファイルに書き込んだ後、シミュレーションモ ジュール作成サブルーチン８０８は処理ブロック８７８で、現ＩＣピンレセプタ ク ル３８の名称を現ＩＣピンレセプタクル３８のベリログモジュールソースコード のヘッダーとして書き込む。処理ブロック８８２で、次のＩＣピンレセプタクル ３８に増分して進む。。決定ブロック８８４でシミュレーションモジュール作成 サブルーチン８０８は、ＩＣソケット３４に対する全ＩＣピンレセプタクル３８ が処理されたかどうかを検査する。ＩＣソケット３４に対する全ＩＣピンレセプ タクル３８が処理されていなければ、シミュレーションモジュール作成サブルー チン８０８は決定ブロック８７４に戻る。ディジタル論理システムデータに現Ｉ Ｃピンレセプタクル３８は無いことをシミュレーションモジュール作成サブルー チン８０８が決定すれば、シミュレーションモジュール作成サブルーチン８０８ は直接、処理ブロック８８２に進み、次のＩＣピンレセプタクル３８に増分する 。ＩＣソケット３４に対する全ＩＣピンレセプタクル３８が処理されていること をシミュレーションモジュール作成サブルーチン８０８が決定すれば、シミュレ ーションモジュール作成サブルーチン８０８は処理ブロック８９２に進み、呼び 出したベリログソースコードモジュールファイルに、シミュレーションプロセス ２２とハードウェアポッド３２の間の通信を開始し、両者間のその後の通信を予 定するサブルーチンを書き込む。ベリログソースコードモジュールファイルに、 シミュレーションプロセス２２とハードウェアポッド３２の間の通信を開始し、 両者間のその後の通信を予定する呼出を書き込んだ後、シミュレーションモジュ ール作成サブルーチン８０８は処理ブロック９０２で再び、ＩＣソケット３４の 第一のＩＣピンレセプタクル３８を選択する。決定ブロック９０４でシミュレー ションモジュール作成サブルーチン８０８は、処理クロック８０４でファイルセ ット２１２から読み出されたディジタル論理システムデータに現在ＩＣピンレセ プタクル３８があるかを検査する。現ＩＣピンレセプタクル３８がファイルセッ ト２１２内にあれ、ば処理ブロック９０６で、また刺激−反応サイクル中、現在 ＩＣピンレセプタクル３８がＩＣソケットに差し込まれるＩＣに入力信号を提供 していれば、シミュレーションモジュール作成サブルーチン８０８は、図３中、 垂直線１０６と垂直線１０８の間に示された、ベリログシミュレーションサイク ルの部分の間に、予定時刻にシミュレーションプロセス２２により計算されたベ リログデータを受け入れるベリログソースコードファイルに、現ＩＣピンレセプ タ クル３８のベリログモジュールを書き込む。現ＩＣピンレセプタクル３８が刺激 −反応サイクル中、ＩＣソケットに差し込まれるＩＣから出力信号を受け取るな ら、シミュレーションモジュール作成サブルーチン８０８は処理ブロック０６で 、既にブロック８９６で作成されたベリログ初期化モジュールに組み込まれるテ ーブルに、図３に示されたベリログシミュレーションサイクルの垂直線１２８上 で、或いはその後、シミュレーションプロセス２２にデータ値が供給されるベリ ログ事象待ち行列内の位置を特定する項目を作成する。処理ブロック９０６を実 行後、シミュレーションモジュール作成サブルーチン８０８は決定ブロック９０ ８で、現ＩＣピンレセプタクル３８はＩＣソケットの最後のＩＣピンレセプタク ル３８かどうかを検査する。現ＩＣピンレセプタクル３８がＩＣソケットの最後 のＩＣピンレセプタクル３８でないなら、シミュレーションモジュール作成サブ ルーチン８０８は決定ブロック９１２で次のＩＣピンレセプタクル３８に増分し て進み、次いで決定ブロック９０４に戻る。現ＩＣピンレセプタクル３８がＩＣ ソケットの最後のＩＣピンレセプタクル３８であることをシミュレーションモジ ュール作成サブルーチン８０８が決定ブロック９０８で決定した場合、シミュレ ーションモジュール作成サブルーチン８０８は終了ブロック９１４に進み、構成 可能ロジック仕様プロセス２２４に戻る。 構成可能論理データファイル２１６ 図３３は、ブロック８２２で構成可能ロジック仕様プロセス２２４により呼び 出されるサブルーチンであって、後でマージされＦＰＧＡ構成データファイル２ １６を作る構成可能ロジックＩＣビットストリームデータをコンパイル（作成） するためのサブルーチンを示す。実行を開始すると、ＦＰＧＡビットストリーム 作成サブルーチン８２２は処理ブロック９２２で、ＦＰＧＡビットストリームデ ータを受け取る作業領域を初期化する。次いで処理ブロック９２４でＦＰＧＡビ ットストリーム作成サブルーチン８２２は、ステートマシーン７６、タイミング 発生器７８及びタイミング信号バス８２等の共通下部構造を特定する構成ビット ストリームデータを作業領域に記憶する。共通か武功増の構成ビットストリーム データを作業領域に記憶した後、ＦＰＧＡビットストリーム作成サブルーチン８ ２２は処理ブロック９２６でＩＣソケット３４の第一のＩＣピンレセプタクル３ ８を選択する。次いで、ＦＰＧＡビットストリーム作成サブルーチン８２２は決 定ブロック９２８で、処理部六８０４でファイルセット２１２から読み出された ディジタル論理システムデータに現ＩＣピンレセプタクル３８が有るかどうかを 検査する。現ＩＣピンレセプタクル３８がファイルセット２１２に有れば、ＦＰ ＧＡビットストリーム作成サブルーチン８２２は決定ブロック９３２で、現ＩＣ ピンレセプタクル３８の構成ビットストリームデータは現在処理中の構成可能ロ ジックＩＣ３６に記憶されるべきかを決定する。現ＩＣピンレセプタクル３８の 構成ビットストリームデータが現在処理中の構成可能ロジックＩＣ３６に記憶さ れるべきとき、ＦＰＧＡビットストリーム作成サブルーチン８２２は決定ブロッ ク９３４で、現ＩＣピンレセプタクル３８の構成ビットストリームデータは現ビ ットストリームに割り当てられるべきかを決定する。即ち、現ＩＣピンれせぷた くる３８は電力ピンか、そしてＦＰＧＡビットストリーム作成サブルーチン８２ ２は電力テスト構成ビットストリームを作成している、或いは現ＩＣレセプタク ル３８は刺激信号をＩＣに供給し、ＩＣから反応データを受け取るっているのか そしてＦＰＧＡビットストリーム作成サブルーチン８２２は、刺激−反応サイク ルの実行に用いられるビットストリームの一つを作成しているのか。 現ＩＣピンレセプタクル３８の構成ビットストリームデータが現ビットストリ ームに割り当てられるべきであれば、ＦＰＧＡビットストリーム作成サブルーチ ン８２２は現ＩＣピンレセプタクル３８を、処理ブロック５６２、５６４、５６ ６及び５６８でデモンハードウェアポッドＦＳＭ４５２が繰り返しハードウェア ポッドステートマシーン４１４に送るピン分散データファイルに追加する。現Ｉ Ｃピンレセプタクル３８をピン分散データファイルに追加した後、ＦＰＧＡビッ トストリーム作成サブルーチン８２２は処理ブロック９３８で構成可能論理セル ライブラリー２３２から適切な刺激／反応セル７２を検索する。構成可能論理セ ルライブラリー２３２から適切な刺激−反応セル７２を検索した後、ＦＰＧＡビ ットストリーム作成サブルーチン８２２は処理ブロック９４２で、刺激−反応セ ル７２が図１７に示されたように割り当てられる構成可能ロジック１Ｃ３６の縁 部二」対する刺激／反応セル７２を特定するデータを配向し、配向構成データを 作業領域に記憶する。ＦＰＧＡビットストリーム作成サブルーチン８２２は、処 理ブロック９４４で配向刺激−反応セル７２をタイミング信号バス８２に接続し 、処理ブロック９４６で、プログラマブル入力セル２４４とプログラマブル出力 セル２４６を特定する構成データを作業領域に記憶する。ＦＰＧＡビットストリ ーム作成サブルーチン８２２は処理ブロック９５２で次のＩＣピンレセプタクル ３８に増分する。決定ブロック９５４でＦＰＧＡビットストリーム作成サブルー チン８２２は、現ＩＣピンレセプタクル３８はＩＣソケット３４の最後のＩＣピ ンレセプタクル３８かを問う。現ＩＣピンレセプタクル３８がＩＣソケット３４ の最後のＩＣピンレセプタクル３８でなければ、ＦＰＧＡビットストリーム作成 サブルーチン８２２は処理ブロック９５６で次のＩＣピンレセプタクル３８に増 分し、次いで決定ブロック９２８に戻る。現ＩＣピンレセプタクル３８がＩＣソ ケット３４の最後のＩＣピンレセプタクル３８であるとＦＰＧＡビットストリー ム作成サブルーチン８２２が決定ブロック９５４で決定すると、ＦＰＧＡビット ストリーム作成サブルーチン８２２は処理ブロック９６２で、作業領域で作成さ れた構成可能論理ビットストリームデータをファイルに書き込む。構成可能論理 ビットストリームデータをファイルに書き込んだ後、ＦＰＧＡビットストリーム 作成サブルーチン８２２は終了ブロック９６４に進み、構成可能ロジック仕様プ ロセス２２４に戻る。 ＦＰＧＡビットストリーム作成サブルーチン８２２が構成可能ロジック仕様プ ロセス２２４により繰り返し呼び出され、電力テスト又は刺激−反応サイクルの 実行のため、全構成可能ＩＣビットストリームを作成した後、構成可能ロジック 仕様プロセス２２４が図３４に示されたビットストリームマージサブルーチン８ ３２を呼び出した上で、構成可能ＩＣ３６に負荷されるＦＰＧＡ構成データファ イル２１６の作成が為され、電力テスト構成ビットストリーム又は刺激−反応サ イクルビットストリームをマージして、それぞれ電力テストビットストリームデ ータファイル又はＦＰＧＡ構成データファイルに記憶させる。構成ロジック仕様 プロセス２２４により呼び出されたビットストリームマージサブルーチン８３２ は、処理ブロック９７２でビット位置カウンターをゼロに初期化する。ビットス トリームマージサブルーチン８３２は決定ブロック９７４で、ビット位置カウン ターの現在の位置は構成可能ロジックＩＣ３６を完全に構成するために必要なビ ットストリーム長に等しいかを問う。ビット位置カウンターが構成可能ロジック ＩＣ３６を完全に構成するために必要なビットストリーム長より少なければ、ビ ットストリームマージサブルーチン８３２は、処理ブロック９７６でデータバイ トをゼロに初期化し、処理ブロック９７８でＦＰＧＡカウンターをゼロに初期化 する。次いで、ビットストリームマージサブルーチン８３２は決定ブロックで、 ＦＰＧＡカウンターがハードウェアポッド３２内の構成可能ロジックＩＣ３６の 数に等しいかを問う。ＦＰＧＡカウンターがハードウェアポッド３２内の構成可 能ロジックＩＣ３６の数に等しくなければ、ビットストリームマージサブルーチ ン８３２は処理ブロック９８４で、ＦＰＧＡカウンターの現在値に対するビット 位置カウンターの現在値により特定されるビットを一時的位置に読み込む。ＦＰ ＧＡカウンターの現在値に対するビット位置カウンターの現在値により特定され るビットを一時的位置に読み込んだ後、ビットストリームマージサブルーチン８ ３２は処理ブロック９８６で、処理ブロック９８４で読まれたビットをＦＰＧＡ カウンターの現在値に対しデータバイト内の適切な位置に桁送りし、次いで桁送 りビットをデータバイト内でオアする。桁送りビットをデータバイト内でオアし た後、ビットストリームマージサブルーチン８３２は処理ブロック９８８でＦＰ ＧＡカウンターを１だけ増分し、次いで処理ブロック８３２に戻る。ＦＰＧＡカ ウンターはハードウェアポッド３２内の構成可能ロジックＩＣ３２の数に等しい とビットストリームマージサブルーチン８３２が決定ブロック８３２で決定する と、ビットストリームマージサブルーチン８３２は決定ブロック９９２でデータ バイトをＦＰＧＡ構成データファイル２１６に書き込む。データバイトを構成デ ータファイルに書き込んだ後、ビットストリームマージサブルーチン８３２は処 理ブロック９９４でビット位置カウンターを１だけ増分し、次いで決定ブロック ９７４に戻る。ビット位置カウンターの現在値が構成可能ロジックＩＣ３６を完 全に構成するのに要するビットストリームの長さに等しいとビットストリームマ ージサブルーチン８３２が決定ブロック９７４で決定すると、ビットストリーム マージサブルーチン８３２は終了ブロック９９６に進み、構成可能ロジック仕様 プロセス２２４に戻る。 エミュレーションにシステム20を用いる ディジタル論理シミュレーション／エミュレーションシステム２０の以上の記 載は、シミュレーションプロセス２２にディジタルロジックＩＣを組み込むのみ に焦点を当てた。代替として、以上の全記載は、ディジタル論理シミュレーショ ン／エミュレーションシステム２０を用いて、或ディジタル論理ＩＣの動作を或 ディジタル論理システムにエミュレートするもののみに焦点を当てても良かった 。図２０は、本明細書に開示されるハードウェアポッド３２を、ディジタル論理 ＩＣの動作のエミュレーションに直ちに適応させ得る一方法を例示する。図２０ は、多数導体ケーブル３１４の第一の端部に取り付けられたコネクタ３１２を、 ＩＣソケット３４に差し込んだものを示す。ケーブル３１４の第二の端部は、デ ィジタル論理ＩＣエミュレーションを受けるディジタル論理回路３１６に接続す る。図２０は、ディジタル論理回路３１６に含まれるソケット３２２に差し込ま れた、ケーブルの第二の端部に有るコネクタ３１８を示すが、原理的にはケーブ ルの第二の端部はディジタル論理回路３１６に直接接続しても良い。或いは、ハ ードウェアポッド３２のＩＣソケット３４を、ソケット３２２に嵌合し、これに 差し込まれるコネクタで置き換えても良い。ディジタル論理ＩＣをエミュレート する用途に対して、ディジタル論理シミュレーション／エミュレーションシステ ム２０は僅かな改造をすれば足りるから、ディジタル論理シミュレーション／エ ミュレーションシステム２０をシミュレーションにも、エミュレーションにも同 様に用い得ることは明かである。 高速（迅速）動作シミュレーション／エミュレーション 図２１は、高速（迅速）動作シミュレーション／エミュレーションに用い得る るディジタル論理シミュレーション／エミュレーションシステム２０の代替的実 施例を示す。図２１に示されたディジタル論理シミュレーション／エミュレーシ ョンシステム２０はシミュレーションプロセス２２を除去し、それを刺激制御デ ータファイル３３２で置き換える。刺激制御データファイル３２２は、シミュレ ーションプロセス２２が発生する一連の（シーケンス）ビットスライス刺激制御 データ２５２から成る。各ビットスライス刺激制御データ２５２には、それに応 答して発生されるビットスライス反応データ２６２が伴っても良い。図２１中、 矢印３３４により示されているように、サーバープロセス６２は刺激制御データ ファイル３３２を検索し、それをハードウェアポッド３２にダウンロード出きる 。その場合、ＣＰＵ４４により実行されるコンピュータプログラムはダウンロー ドされた刺激制御データファイル３３２を用い、ＩＣソケット３４に差し込まれ るディジタル論理ＩＣ、又は図２１に示されているように、ケーブル３１４によ りＩＣソケット３４に接続されるディジタル論理回路の何れか働く。ハードウェ アポッド３２の内部で、コンピュータプログラムＣＰＵ４４は、構成可能論理Ｉ Ｃ３６が受け取るビットスライス反応データ２６２を、刺激制御データファイル ３３２２内のビットスライス反応データ２６２と比較し、ディジタル論理ＩＣ又 はディジタル論理回路が適切に機能するかを決定する。或いは、構成（コンフィ ギュレーション）データが構成可能（コンフィギュラブル）ロジックＩＣ３６内 に、構成可能ＩＣが受け取るビットスライス反応データ２６２を、刺激制御デー タファイル３３２内のビットスライス反応データ２６２と比較する比較器ディジ タル論理回路を確立・設定しても良い。何れでも、これ等二つのセットのビット スライス反応データ２６２の間に不一致が生じた場合のみ、ハードウェアポッド ３２はその繰り返し動作を中断し、サーバープロセス６２に不一致を知らせる。 再び図３に関して、ディジタル論理シミュレーション／エミュレーションシス テム２０の上記の高速実行動作はシミュレーション又はエミュレーションの全オ バーヘッドを事実上除去し、図３の底部に沿って示される刺激−反応サイクルの みを実質的に行う。こうして、図２１に示される本発明の代替的実施例はハード ウェア３２を解放し、ハードウェア３２の能力のみで制限される速度で、ディジ タル論理ＩＣ又はディジタル論理回路を動かす。 ＩＣ電力検知（チェック） シミュレーション又はエミュレーションに用いられる、種々のソフトウェアモ ジュールと、各ファイルセットに記憶される構成データに加えて、構成可能ロジ ック仕様プロセス２２４はまた、Ｖｃｃ、Ｇｎｄ等の電力（電源）がＩＣピンレ セプタクル３８に適切に接続されていないことを確認するのに用いられる、特殊 セットのソフトウェアモジュールと、ロジック構成ライブラリー86に記憶される 構成データも作成する。この特殊セットのソフトウェアモジュールと構成データ は、構成可能ロジックＩＣ３６を構成して、ＩＣピンレセプタクル３８上に有 る電圧を感知し、かかる電圧を、ＧＵＩコンピュータプログラム２２６が呈示す る、図１５のスクリーンディスプレーを用いて特定される電圧と比較する。ディ ジタル論理シミュレーション／エミュレーションシステム２０のオぺレータは、 これ等の特殊ＩＣ電力（電源）検知ソフトウェアモジュールと構成データを呼び 出し、これをＩＣ電力（電源）検知シミュレーションプロセス２２を用い、１差 来るシミュレーションを実行して行う。電力（電源）がＩＣピンレセプタクル３ ８に不適切に接続されているとＩＣ電力検知シミュレーションプロセス２２が決 定したら、シミュレーションプロセス２２は電力（電源）を切り、同時にハード ウェアポッド３２の組立に用いられる印刷基板のＶｃｃ面とＧｎｄ面を一緒にす る。 産業上の適用性 以上本発明を現在のところ好ましい実施例に付いて述べてきたが、かかる開示 は純粋に例示的であり、限定的に解釈されるべきでないことが理解されるべきで ある。例えば、マイクロプロセッサとしてIntegrated Device Technologies，In c．のR3081 RISC以外のものもＣＰＵ４４に含まれて良く、またハードウェアポ ッド３２はＣＰＵ４４を全く含まず、場合によってはＦＰＧＡで、又は特定用途 向け集積回路（ＡＳＩＣ）で具現することもできる。同様に、通信ポート５４は 原則として、どんな双方向通信ポートでも良い。同様に、通信ポート５４は好ま しいイーサネット接続でなくても良く、シリアルポート、パラレルポート、１０ ベースＴポート、ＳＣＳＩバスポート等の他の通信ポートを用いて具現すること もできる。同様に、構成可能ロジック３６ａ及び３６ｂは、優先的に用いられる Atmel AT6005 FPGA以外のSRAM FPGAでも良く、或いは電気的消去可能ＦＰＧＡで 具現することもできる。更に、現在のところ好ましい実施例では、シミュレーシ ョンプロセス２２、サーバープロセス６２及び構成可能ロジック仕様プロセス２ ２４は一個のディジタルコンピュータ２４上で実行されるが、これ等のプロセス の各々は充分、相互独立しているので、要すれば、別個のディジタルコンピュー タ上で個々のプロセスを実行するようにしても良い。 以上、ディジタル論理（ロジック）シミュレーション／エミュレーションシス テム２０を、一つのＩＣ全体をシミュレート又はエミュレートする用途に付き記 述したが、これは一つのＩＣの一部のみを有効、且つ効率的にシミュレート又は エミュレートする目的にも利用できる。一企業がＩＣの核心に対する自己の設計 へのアクセスを、そのＩＣ設計の詳細を漏らさずに、他の企業に提供しようとす る場合、その企業は核心設計（コアデザイン）を電気的消去可能ＦＰＧＡとして 構成可能ロジックＩＣに記憶すれば良い。その場合、第一の企業は第二の企業に 構成済ＦＰＧＡを、ＦＰＧＡの全部のピンの作用を特定する書類と共に納品する 。ＧＵＩコンピュータプログラム２２６を用いて、構成済ＩＣの仕様をディジタ ル論理（ロジック）シミュレーション／エミュレーションシステム２０に入力し 、且つ構成済ＩＣをＩＣソケット３４に差し込むことにより、第二の企業はこの コアデザインを自己のＩＣ設計に対する自己のシミュレーションに有効且つ効率 的に組み込むことができる。このようにして、第二の企業は第一の企業のコアデ ザイン詳細にアクセスせず、コアデザインの適否に能率的にアクセスできる。 構成可能ロジックＩＣ３６に対する構成データを、刺激／反応セル７２に対す る構成データを並列することによって決定する方法は、刺激／反応信号をディジ タル論理ＩＣ又は回路と交換する状況で行われたが、この方法はディジタル論理 （ロジック）設計の他の状況でも利用できる。例えば、ビットスライス加算器や 論理演算装置が周知である。したがって、かかるビットスライス論理演算機能を 行った構成可能論理セルライブラリー２３２に論理機能セルが予め確立・設定さ れてい、且つＧＵＩコンピュータプログラム２２６が特定の演算／論理機能を構 成可能ロジックＩＣ３６の特定ピンに割当できるように適宜調整されていれば、 構成可能ロジックＩＣ３６の構成データを決定する方法は、ＦＰＧＡ内に計算デ ィジタル論理ＩＣを確立・設定するのに用い得る。 したがって、発明の精神と範囲を逸脱せず、発明の種々の変更、集成及び／又 は代替的用途が、以上の開示を読了した当業者に確実に示唆されよう。従って、 以下に記載の請求項は、本発明の真の精神及び範囲に入る全ての変更、修正又は 代替を包括するものと解釈されるよう意図するものである。

Claims (1)

1. 【特許請求の範囲】 １． ディジタルコンピュータにより実行され、ディジタル論理システムをモデル化 するコンピュータプログラムディジタル論理シミュレーションプロセスと ディジタル論理回路に連結できるハードウェアポッドであって、 複数の刺激／反応セルを含んで、一つの刺激−反応サイクル中に複数の刺激 信号をディジタル論理回路に供給し、且つ該刺激−反応サイクル中に該ディジタ ル論理回路から複数の反応を受け取るように配置された構成可能論理ＩＣ（集積 回路）を備え、更に 該構成可能論理ＩＣに送信され、刺激−反応サイクル中、構成可能論理ＩＣ によるディジタル論理回路の刺激を制御する、刺激制御データを受信すると共に 、刺激−反応サイクル中、構成可能論理ＩＣがディジタル論理回路から、該ディ ジタル論理回路の刺激に応答（反応）して受け取る反応データを受信し、それを 上記ハードウェアポッドから送信させる通信ポートを備えたハードウェアポッド と 上記ディジタル論理シミュレーションプロセス及び上記ハードウェアポッドの 両方に連結され、該ディジタル論理シミュレーションプロセスとハードウェアポ ッドとの間で刺激制御データと反応データを交換するサーバープロセスと を具備し、 刺激制御データをディジタル論理シミュレーションプロセスが上記サーバープ ロセスを通して上記ハードウェアポッドに送信することにより、刺激−反応サイ クル中、上記刺激／反応セルによるディジタル論理回路の刺激の制御を可能にす ると共に、 刺激−応答サイクル中、刺激に対するディジタル論理回路の反応を報告する、 構成可能論理ＩＣの刺激−反応セルからの反応データを、上記ディジタル論理シ ミュレーションプロセスが上記ハードウェアポッドから上記サーバープロセスを 通して受信できるようにした ディジタル論理シミュレーション／エミュレーションシステム。 ２．更に、前記ハードウェアポッドの構成可能論理ＩＣに負荷されて、該構成可 能論理ＩＣ内に上記複数の刺激／反応セルを設定する論理構成データを含んだ構 成データファイルを記憶する論理構成ライブラリーを具備し、該論理構成ライブ ラリーは前記サーバープロセスに連結され、それにより該サーバープロセスは該 論理構成ライブラリーから構成データファイルを検索し、論理構成データを上記 ハードウェアポッドに送信して構成可能論理ＩＣを構成できるようにした、請求 項１に記載のディジタル論理シミュレーション／エミュレーションシステム。 ３．論理構成データは前記ハードウェアポッドの構成可能論理ＩＣに負荷される と構成可能論理ＩＣ内に、前記複数の刺激／反応セルに加え、 刺激信号をディジタル論理回路に提供し、ディジタル論理回路から反応を受信 する構成可能論理ＩＣの動作を制御するステートマシーンと 該ステートマシーンにより制御され、個々の刺激／反応セルが刺激信号をディ ジタル論理回路に提供且つ／或いはディジタル論理回路から反応を受信する刺激 −反応サイクル内に時間間隔を設定するタイミング発生器と を設定するようにした、請求項２に記載のディジタル論理シミュレーション／エ ミュレーションシステム。 ４．更に、 構成データを記憶し、個々の刺激／反応セルの種々の異なった型を特定する構 成可能論理セルライブラリーと 該構成可能論理セルライブラリーと前記論理構成ライブラリーの両方に連結さ れ、 構成可能論理セルライブラリーから、上記論理構成ライブラリーに記憶され るべき構成データファイルに挿入される個々の刺激／反応セルを選択； 選択された刺激／反応セルの、ディジタル論理回路に対する位置を特定； 選択された刺激／反応セルが、刺激信号をディジタル論理回路に提供、且つ ／或いはディジタル論理回路から反応を受信する動作をする、刺激／応答サイク ル内の時間間隔を特定； 上記論理構成ライブラリーに記憶できる構成データファイルに選択・特定さ れた刺激／反応セルを集合；及び 斯く集合された上記構成データファイルを上記論理構成ライブラリーに記憶 することを可能にするユーザーインターフェースを提供する構成可能論理仕様プ ロセスと を具備する、請求項３に記載のディジタル論理シミュレーション／エミュレーシ ョンシステム。 ５．構成データファイルを前記ハードウェアポッドの構成可能論理ＩＣに負荷し て設定された刺激／応答セルは、ビットスライス階層を形成し、該階層内で刺激 ／反応セルが互いに連結されてシフトレジスタを形成し、該シフトレジスタは、 刺激−反応サイクル中、構成可能論理ＩＣのディジタル論理回路の刺激を特定す る、ビットスライスデータストリームの刺激制御データを、構成可能論理ＩＣに ダウンロードする機能と、刺激−反応サイクル中、刺激に対するディジタル論理 回路の反応を報告する、ビットスライスデータストリームの反応データを、構成 可能論理ＩＣからアップロードする機能とを有する、請求項２に記載のディジタ ル論理シミュレーション／エミュレーションシステム。 ６．構成データファイルを前記ハードウェアポッドの構成可能論理ＩＣに負荷し て設定された刺激／応答セルは、複数の別個の刺激／反応セル群に分割され、各 個別刺激／反応セル群の刺激／反応セルビットスライス階層を形成し、該階層内 で刺激／反応セル群の刺激／反応セルが互いに連結されてシフトレジスタを形成 し、該シフトレジスタは、刺激−反応サイクル中、構成可能論理ＩＣによるディ ジタル論理回路の刺激を特定する、ビットスライスデータストリームの刺激制御 データを、構成可能論理ＩＣにダウンロードする機能と、刺激−反応サイクル中 、刺激に対するディジタル論理回路の反応を報告する、ビットスライスデータス トリームの反応データを、構成可能論理ＩＣからアップロードする機能とを有す る、請求項２に記載のディジタル論理シミュレーション／エミュレーションシス テム。 ７．４個の別個の刺激／反応セル群が有る、請求項６に記載のディジタル論理シ ミュレーション／エミュレーションシステム。 ８．刺激／反応セルはビットスライス階層を形成し、該階層内で刺激／反応セル が互いに連結されてシフトレジスタを形成し、該シフトレジスタは、刺激−反応 サイクル中、構成可能論理ＩＣによるディジタル論理回路の刺激を特定する、ビ ットスライスデータストリームの刺激制御データを、構成可能論理ＩＣにグウン ロードする機能と、刺激−反応サイクル中、刺激に対するディジタル論理回路の 反応を報告する、ビットスライスデータストリームの反応データを、構成可能論 理ＩＣからアップロードする機能とを有する、請求項１に記載のディジタル論理 シミュレーション／エミュレーションシステム。 ９．刺激／応答セルは複数の別個の刺激／反応セル群に分割され、各個別刺激／ 反応セル群の刺激／反応セルビットスライス階層を形成し、該階層内で刺激／反 応セル群の刺激／反応セルが互いに連結されてシフトレジスタを形成し、該シフ トレジスタは、刺激−反応サイクル中、構成可能論理ＩＣによりディジタル論理 回路が受ける刺激を特定する、ビットスライスデータストリームの刺激制御デー タを、構成可能論理ＩＣにダウンロードする機能と、刺激−反応サイクル中、刺 激に対するディジタル論理回路の反応を報告する、ビットスライスデータストリ ームの反応データを、構成可能論理ＩＣからアップロードする機能とを有する、 請求項１に記載のディジタル論理シミュレーション／エミュレーションシステム 。 １０．４個の別個の刺激／反応セル群が有る、請求項９に記載のディジタル論理 シミュレーション／エミュレーションシステム。 １１．ハードウェアポッドは更に、 一連の逐次刺激／反応サイクルに亘る刺激制御データで、初期刺激−反応サイ クルの刺激制御データと最終刺激−反応サイクルの刺激制御データを含む刺激制 御データを記憶するランダムアクセツメモリ（ＲＡＭ）と 初期刺激−反応サイクルで始まり、最終刺激−反応サイクルで終わる、逐次刺 激−反応サイクルの間、ＲＡＭから刺激制御データを選び、各逐次刺激制御デー タを構成可能論理ＩＣに送信し、ディジタル論理回路に一連の刺激信号を提供す る手段とを備え、 ハードウェアポッドは上記一連の刺激信号内で、最終刺激−反応サイクルの間 、反応データを前記サーバープロセスに送信し、前記ディジタル論理シミュレー ションプロセスに再送させる 請求項１に記載のディジタル論理シミュレーション／エミュレーションシステム 。 １２．ディジタルコンピュータにより実行されるコンピュータプログラムが、サ ーバープロセスを提供する、請求項１に記載のディジタル論理シミュレーション ／エミュレーションシステム。 １３．コンピュータプログラムディジタル論理シミュレーションプロセスとコン ピュータプログラムサーバープロセスは何れも、同一のディジタルコンピュータ により実行される請求項１２に記載のディジタル論理シミュレーション／エミュ レーションシステム。 １４．コンピュータプログラムディジタル論理シミュレーションプロセスとコン ピュータプログラムサーバープロセスは、異なるのディジタルコンピュータによ り実行される請求項１２に記載のディジタル論理シミュレーション／エミュレー ションシステム。 １５．ディジタル論理回路に連結でき、またディジタル論理シミュレーション／ エミュレーションシステムに組み込むことができるハードウェアポッドであって 、該ディジタル論理シミュレーション／エミュレーションシステムは、ディジタ ルコンピュータにより実行され、ディジタル論理システムをモデル化するコンピ ュータプログラムディジタル論理シミュレーションプロセスと、ディジタル論理 シ ミュレーションプロセス及び上記ハードウェアポッドの両方に連結され、該ディ ジタル論理シミュレーションプロセスとハードウェアポッドとの間で刺激制御デ ータと反応データを交換するサーバープロセスとを具備し、ハードウェアポッド は 複数の刺激／反応セルを含んで、一つの刺激−反応サイクル中に複数の刺激信 号をディジタル論理回路に供給し、且つ該刺激−反応サイクル中に該ディジタル 論理回路から複数の反応を受け取るように配置された構成可能論理ＩＣと 該構成可能論理ＩＣに送信され、刺激−反応サイクル中、構成可能論理ＩＣに よるディジタル論理回路の刺激を制御する、刺激制御データを受信すると共に、 刺激−反応サイクル中、構成可能論理ＩＣがディジタル論理回路から、該ディジ タル論理回路の刺激に応答（反応）して受け取る反応データを受信し、それを上 記ハードウェアポッドから送信させる通信ポートとを備え 刺激制御データをディジタル論理シミュレーションプロセスが上記サーバープ ロセスを通して上記ハードウェアポッドに送信することにより、刺激−反応サイ クル中、上記刺激／反応セルによるディジタル論理回路の刺激の制御を可能にす ると共に、 刺激−応答サイクル中、刺激に対するディジタル論理回路の反応を報告する、 構成可能論理ＩＣの刺激−反応セルからの反応データを、上記ディジタル論理シ ミュレーションプロセスが上記ハードウェアポッドから上記サーバープロセスを 通して受信できるようにした ハードウェアポッド。 １６．論理構成データは前記ハードウェアポッドの構成可能論理ＩＣに負荷され ると構成可能論理ＩＣ内に、前記複数の刺激／反応セルに加え、 刺激信号をディジタル論理回路に提供し、ディジタル論理回路から反応を受信 する構成可能論理ＩＣの動作を制御するステートマシーンと 該ステートマシーンにより制御され、個々の刺激／反応セルが刺激信号をディ ジタル論理回路に提供且つ／或いはディジタル論理回路から反応を受信する刺激 −反応サイクル内に時間間隔を設定するタイミング発生器と を設定するようにした、請求項１５に記載のハードウェアポッド。 １７．刺激／反応セルはビットスライス階層を形成し、該階層内で刺激／反応セ ルが互いに連結されてシフトレジスタを形成し、該シフトレジスタは、刺激−反 応サイクル中、構成可能論理ＩＣによるディジタル論理回路の刺激を特定する、 ビットスライスデータストリームの刺激制御データを、構成可能論理ＩＣにダウ ンロードする機能と、刺激−反応サイクル中、刺激に対するディジタル論理回路 の反応を報告する、ビットスライスデータストリームの反応データを、構成可能 論理ＩＣからアップロードする機能とを有する、請求項１５に記載のハードウェ アポッド。 １８．刺激／応答セルは複数の別個の刺激／反応セル群に分割され、各個別刺激 ／反応セル群の刺激／反応セルビットスライス階層を形成し、該階層内で刺激／ 反応セル群の刺激／反応セルが互いに連結されてシフトレジスタを形成し、該シ フトレジスタは、刺激−反応サイクル中、構成可能論理ＩＣによるディジタル論 理回路の刺激を特定する、ビットスライスデータストリームの刺激制御データを 、構成可能論理ＩＣにダウンロードする機能と、刺激−反応サイクル中、刺激に 対するディジタル論理回路の反応を報告する、ビットスライスデータストリーム の反応データを、構成可能論理ＩＣからアップロードする機能とを有する、請求 項１５に記載のハードウェアポッド。 １９．４個の別個の刺激／反応セル群が有る、請求項１８に記載のハードウェア ポッド。 ２０．ハードウェアポッドは更に、 一連の逐次刺激／反応サイクルに亘る刺激制御データで、初期刺激−反応サイ クルの刺激制御データと最終刺激−反応サイクルの刺激制御データを含む刺激制 御データを記憶するラングムアクセツメモリ（ＲＡＭ）と 初期刺激−反応サイクルで始まり、最終刺激−反応サイクルで終わる、逐次刺 激−反応サイクルの間、ＲＡＭから刺激制御データを選び、各逐次刺激制御デー タを構成可能論理ＩＣに送信し、ディジタル論理回路に一連の刺激信号を提供す る手段とを備え、 ハードウェアポッドは上記一連の刺激信号内で、最終刺激−反応サイクルの間 、反応データを前記サーバープロセスに送信し、前記ディジタル論理シミュレー ションプロセスに再送させる 請求項１５に記載のハードポッド。 ２１．特定されたディジタル論理機能を実行する構成可能論理ＩＣであって、構 成データにより論理的に相互接続され特定されたディジタル論理機能を実行でき る構成可能論理セルのアレイを含む構成可能論理ＩＣを構成するのに用いられる 構成データの迅速決定方法であって、 構成可能論理ＩＣ内に設定される複数の論理機能セルに対して、各かかる論理 機能セルにより実行されるディジタル論理機能を決定し、 個々の論理機能セルの種々の異なる型を特定する構成データを記憶した構成可 能論理セルライブラリーから、上記複数の論理機能セルの各論理機能セルに対す る構成データを検索し、各論理機能に対して検索された構成データは、構成可能 論理ＩＣに含まれた数個の構成可能論理セルの所定の相互接続を特定し、該相互 接続は、かかる構成データが構成可能論理ＩＣに負荷されると、数個の構成可能 論理セルの相互接続により、構成可能論理ＩＣ内に、その論理機能セルに対して 特定されたディジタル論理機能を実行するディジタル論理回路を設定するように し、且つ 構成可能論理ＩＣを構成するために用いられる構成データの決定を単に、論理 機能説の各々に対して構成可能論理セルライブラリーから検索された構成データ を、構成可能論理ＩＣの全体に亘る特定位置に割り当てることにより行うことを 特徴とする方法。 ２２．一対の論理機能セルに対して、構成データを構成可能論理ＩＣ内の特定の 位置に割り当て、該割当を単に、上記対の論理機能セルに対する構成データを並 列して行い、斯く並列された論理機能セルの上記対に対する構成データはまた、 該並列する論理機能セルの間でデータ信号を交換するための信号経路を確立・設 定することを特徴とする請求項２１に記載の方法。 ２３．並列する対の論理機能セルの間でデータ信号を交換する信号経路は、該並 列する対の論理機能セルに完全に跨って通り、並列論理機能セルがデータ信号を 両並列論理機能セルを通って、並列論理機構セル対の一方と並列し得る第三の論 理庫能セルに送信する信号経路を確立・設定することを特徴とする請求項２２の 記載の方法。 ２４．並列する対の論理機能セルの間でデータ信号を交換する信号経路は、該並 列対の論理機能セルを接続してシフトレジスタを形成することを特徴とする請求 項２２に記載の方法。 ２５．構成可能ＩＣを構成するのに用いられる構成データがまた、構成可能論理 ＩＣ内に以下を確立・設定する： タイミング信号バス、ここで論理機能セルに対する構成データが各論理機能セ ルの該タイミング信号バスとの接続を特定する；及び タイミング信号に接続するタイミング発生器、ここでその動作が、タイミング 信号バスを介して接続された論理機能セルに送信され、個々の論理機能セルの動 作を制御する時間間隔を設定する 請求項２１に記載の方法。 ２６．構成可能論理ＩＣを構成するのに用いられる構成データが、構成可能論理 ＩＣ内に、タイミング発生器の動作を制御するステートマシーンを設定する構成 データを含む、請求項２５に記載の方法。 ２７． 複数の刺激−応答サイクルの間、ディジタル論理回路に印加される刺激−反応 サイクルデータを特定する刺激制御データを備え、 該刺激−反応サイクルデータを受信でき、且つディジタル論理回路に連結でき るハードウェアポッドであって、 複数の刺激／反応セルを含んで、複数のの刺激−反応サイクル中に複数の刺 激信号をディジタル論理回路に供給し、且つ該刺激−反応サイクル中に該ディジ タル論理回路から複数の反応を受け取るように配置された構成可能論理ＩＣを備 え、更に 該構成可能論理ＩＣに送信され、複数の刺激−反応サイクル中、構成可能論 理ＩＣによるディジタル論理回路の刺激を制御する、刺激制御データを受信する 通信ポートを備えたハードウェアポッドと 該ハードウェアポッドに連結され、刺激−応答サイクルデータをハードウェア ポッドに供給するサーバープロセスとを具備し、 該サーバープロセスにより上記ハードウェアポッドに供給される刺激−反応サ イクルデータが、上記刺激−反応サイクル中、上記刺激／反応セルによるディジ タル論理回路の刺激を制御するようにした 高速動作ディジタル論理シミュレーション／エミュレーションシステム。 ２８．更に、前記ハードウェアポッドの構成可能論理ＩＣに負荷されて、該構成 可能論理ＩＣ内に上記複数の刺激／反応セルを設定する論理構成データを含んだ 構成データファイルを記憶する論理構成ライブラリーを具備し、該論理構成ライ ブラリーは前記サーバープロセスに連結され、それにより該サーバープロセスは 該論理構成ライブラリーから構成データファイルを検索し、論理構成データを上 記ハードウェアポッドに送信して構成可能論理ＩＣを構成できるようにした、請 求項２７に記載のディジタル論理シミュレーション／エミュレーションシステム 。 ２９．論理構成データは前記ハードウェアポッドの構成可能論理ＩＣに負荷され ると構成可能論理ＩＣ内に、前記複数の刺激／反応セルに加え、 刺激信号をディジタル論理回路に提供し、ディジタル論理回路から反応を受信 する構成可能論理ＩＣの動作を制御するステートマシーンと 該ステートマシーンにより制御され、個々の刺激／反応セルが刺激信号をディ ジタル論理回路に提供且つ／或いはディジタル論理回路から反応を受信する刺激 −反応サイクル内に時間間隔を設定するタイミング発生器と を設定するようにした、請求項２８に記載のディジタル論理シミュレーション／ エミュレーションシステム。 ３０．論理構成データは前記ハードウェアポッドの構成可能論理ＩＣに負荷され ると構成可能論理ＩＣ内に、前記複数の刺激／反応セルに加え、 ディジタル論理回路から構成可能論理ＩＣが受信する反応を、通信ポートが受 信する刺激−反応サイクルデータに含まれる反応データと比較する比較器ディジ タル論理回路を確立・設定するようにした請求項２８に記載のディジタル論理シ ミュレーション／エミュレーションシステム。 ３１．構成データファイルを前記ハードウェアポッドの構成可能論理ＩＣに負荷 して設定された刺激／応答セルは、ビットスライス階層を形成し、該階層内で刺 激／反応セルが互いに連結されてシフトレジスタを形成し、該シフトレジスタは 、刺激−反応サイクル中、構成可能論理ＩＣによるディジタル論理回路の刺激を 特定する、ビットスライスデータストリームの刺激制御データを、構成可能論理 ＩＣにダウンロードするようにした、請求項２８に記載のディジタル論理シミュ レーション／エミュレーションシステム。 ３２．構成データファイルを前記ハードウェアポッドの構成可能論理ＩＣに負荷 して設定された刺激／応答セルは、複数の別個の刺激／反応セル群に分割され、 各個別刺激／反応セル群の刺激／反応セルビットスライス階層を形成し、該階層 内で刺激／反応セル群の刺激／反応セルが互いに連結されてシフトレジスタを形 成し、該シフトレジスタは、刺激−反応サイクル中、構成可能論理ＩＣによるデ ィジタル論理回路の刺激を特定する、ビットスライスデータストリームの刺激制 御データを、構成可能論理ＩＣにダウンロードするようにした、請求項２８に記 載のディジタル論理シミュレーション／エミュレーションシステム。 ３３．４個の別個の刺激／反応セル群が有る、請求項32に記載のディジタル論理 シミュレーション／エミュレーションシステム。 ３４．構成可能論理ＩＣは更に、ディジタル論理回路から構成可能論理ＩＣが受 信する反応を、通信ポートが受信する刺激−反応サイクルデータに含まれる反応 データと比較する比較器ディジタル論理回路を備える、請求項２７に記載のディ ジタル論理シミュレーション／エミュレーションシステム。 ３５．刺激／反応セルはビットスライス階層を形成し、該階層内で刺激／反応セ ルが互いに連結されてシフトレジスタを形成し、該シフトレジスタは、刺激−反 応サイクル中、構成可能論理ＩＣによるディジタル論理回路の刺激を特定する、 ビットスライスデータストリームの刺激制御データを、構成可能論理ＩＣにダウ ンロードする、請求項２７に記載のディジタル論理シミュレーション／エミュレ ーションシステム。 ３６．刺激／応答セルは複数の別個の刺激／反応セル群に分割され、各個別刺激 ／反応セル群の刺激／反応セルビットスライス階層を形成し、該階層内で刺激／ 反応セル群の刺激／反応セルが互いに連結されてシフトレジスタを形成し、該シ フトレジスタは、刺激−反応サイクル中、構成可能論理ＩＣによるディジタル論 理回路の刺激を特定する、ビットスライスデータストリームの刺激制御データを 、構成可能論理ＩＣにダウンロードする、請求項２７に記載のディジタル論理シ ミュレーション／エミュレーションシステム。 ３７．４個の別個の刺激／反応セル群が有る、請求項３６に記載のディジタル論 理シミュレーション／エミュレーションシステム。 ３８．前記ハードウェアポッドは更に、 一連の逐次刺激／反応サイクルに亘る刺激制御データで、初期刺激−反応サイ クルの刺激制御データと最終刺激−反応サイクルの刺激制御データを含む刺激制 御データを記憶するＲＡＭと 初期刺激−反応サイクルで始まり、最終刺激−反応サイクルで終わる、逐次刺 激−反応サイクルの間、ＲＡＭから刺激制御データを選び、各逐次刺激制御デー タを構成可能論理ＩＣに送信し、ディジタル論理回路に一連の刺激信号を提供す る手段とを備える、請求項２７に記載のディジタル論理シミュレーション／エミ ュレーションシステム。 ３９．前記ハードウェアポッドは更に中央処理装置（ＣＰＵ）を備え、ディジタ ル論理回路から受信された反応を、構成可能論理ＩＣがＣＰＵに送信し、通信ポ ートにより受信した刺激−反応サイクルデータに含まれる反応データと比較する ようにした、請求項３８に記載のディジタル論理シミュレーション／エミュレー ションシステム。 ４０．ディジタルコンピュータにより実行されるコンピュータプログラムが前記 サーバープロセスを提供する、請求項２７に記載のディジタル論理シミュレーシ ョン／エミュレーションシステム。