JP2007300278A - Communication synchronizing device - Google Patents

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Shunichi Sakata
俊一 坂田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a communication synchronizing device capable of accurately acquiring synchronism in real time. <P>SOLUTION: A second transmitting circuit 2 is equipped with a transmission start signal processing unit 15 which sends a transmission start signal input from a first transmitting circuit 1 back to the first transmitting circuit 1 and also outputs it to a second transmission data output unit 16, and the first transmitting circuit 1 is equipped with a transmission start signal output unit 11 which outputs the transmission start signal to the second transmitting circuit 2, a transmission start signal input unit 12 which inputs the transmission start signal sent back from the second transmitting circuit 2, and a transmission time operation adjustment unit 13 which computes a transmission delay time of the second transmitting circuit from the delay time of the transmission start signal input from the second transmitting circuit 2 and gives a trigger to output data to the first transmission data output unit 14 with a delay of the transmission delay time of the second transmitting circuit 2 behind a rise of the transmission start signal. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、複数の送信回路を持つ通信装置において送信データに同期性を持たせるようにした同期通信装置に関する。   The present invention relates to a synchronous communication apparatus in which transmission data is synchronized in a communication apparatus having a plurality of transmission circuits.

従来の、通信同期装置の例として、中央継電装置の内部に周期演算回路を設け、周期演算回路により各端末装置への信号の往復所要時間を求めて各装置に対するサンプリング信号の伝送遅延時間を算出し、各伝送遅延時間を考慮して中央継電装置から各端末装置に伝送するものがある（例えば、特許文献１参照、従来例１）。
図５は従来例１の通信同期装置を示すブロック図である。図５において、中央継電装置５１には、各端末装置５３に対応するコードを付したサンプリング信号を出力する出力部と、このサンプリング信号が出力されてから各端末装置５３で折り返されて戻ってくるまでの時間Ｔ’をコード別に計測するタイマ部と、周期Ｔｏで基準パルスを発生する基準パルス発生部と、（Ｔｏ−Ｔ’／２）＝Ｔの演算を行う演算部と、この基準パルスの発生時から演算部で算出した時間Ｔ経過後にそれぞれ対応するコードを付したサンプリング信号を出力するように制御するサンプリング信号制御部とを設け、端末装置５３には、対応する自コードの付されたサンプリング信号を受信したときには当該サンプリング信号を折り返す折り返し部を設け、端末装置５３は自コードの付されたサンプリング信号によりサンプリングを行うようにしたため、時間誤差のないサンプリングデータを中央継電装置内の情報処理装置は演算処理できる。 As an example of a conventional communication synchronization device, a period calculation circuit is provided inside the central relay device, and the period calculation circuit calculates the required round-trip time of the signal to each terminal device and determines the transmission delay time of the sampling signal for each device. Some are calculated and transmitted from the central relay device to each terminal device in consideration of each transmission delay time (for example, see Patent Document 1 and Conventional Example 1).
FIG. 5 is a block diagram showing a communication synchronization apparatus of Conventional Example 1. In FIG. 5, the central relay device 51 outputs an output unit that outputs a sampling signal with a code corresponding to each terminal device 53, and after this sampling signal is output, the terminal device 53 returns and returns. A timer unit for measuring the time T ′ until the arrival of each code, a reference pulse generating unit for generating a reference pulse with a period To, an arithmetic unit for calculating (To−T ′ / 2) = T, and the reference pulse And a sampling signal control unit that controls to output a sampling signal with a corresponding code after the lapse of time T calculated by the arithmetic unit from the time of occurrence of the occurrence, and the terminal device 53 is provided with a corresponding own code. When the received sampling signal is received, a folding unit is provided for turning back the sampling signal, and the terminal device 53 uses the sampling signal to which the own code is attached. Because we perform ing the information processing apparatus without sampling data and time error in the central relay device can processing.

また、別の通信同期装置の例として、同期信号発生装置が複数のＣＮＣに同期信号を送り、各ＣＮＣ側からの返送信号から送信遅れ時間を測定し、同期信号の発生タイミングを調整し、各ＣＮＣ装置側への同期信号の到達時刻を一致させ、各ＣＮＣは調整された同期信号にしたがって、同期動作を行うものがある（例えば、特許文献２参照、実施例２）。
特開平２−１７９２２１号公報（図１） 特許第２８９８３８７号公報（図１） As another example of a communication synchronization device, a synchronization signal generator sends a synchronization signal to a plurality of CNCs, measures a transmission delay time from a return signal from each CNC side, adjusts the generation timing of the synchronization signal, There is one in which the arrival times of the synchronization signals to the CNC device side are matched, and each CNC performs a synchronization operation according to the adjusted synchronization signal (see, for example, Patent Document 2 and Example 2).
Japanese Patent Laid-Open No. 2-179221 (FIG. 1) Japanese Patent No. 2898387 (FIG. 1)

しかしながら、従来例１の通信同期装置では、同期時間の計測に伝送路を用いるため、ＨＤＬＣ（Ｈｉｇｈ−ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ ｐｒｏｃｅｄｕｒｅ）フォーマット等を使用した際、５ビット連続したＨデータの後には、１ビット分のＬを入れるゼロインサーション処理によるフレーム長誤差や、端末切り替えに要する切り替え時間誤差が加味され、正確な同期をとることが困難であった。また、従来例２の通信同期装置では、遅れ時間の測定のため最初の1回目の通信では、同期がかからず、リアルタイム性に欠けるという問題があった。本発明は、このような問題点に鑑みてなされたものであり、正確にリアルタイムに同期を取ることができる通信同期装置を提供することを目的とする。   However, since the communication synchronization apparatus of Conventional Example 1 uses a transmission line for measuring the synchronization time, when the HDLC (High-Level Data Link Control Procedure) format or the like is used, after 5 bits of continuous H data, 1 Considering the frame length error due to the zero insertion process for inserting L for bits and the switching time error required for terminal switching, it is difficult to achieve accurate synchronization. Further, the communication synchronization device of the conventional example 2 has a problem that the first communication for the first time is not synchronized because the delay time is measured, and the real-time property is lacking. The present invention has been made in view of such problems, and an object of the present invention is to provide a communication synchronization device capable of accurately synchronizing in real time.

上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、送信開始信号を受けて送信データを出力する送信データ出力部を有する複数の送信回路を信号線で接続し、前記複数の送信回路から同期して送信データを出力する通信同期装置において、第２送信回路に、第１送信回路より入力した送信開始信号を折り返し前記第１送信回路に出力するとともに、第２送信データ出力部に出力する送信開始信号処理部を備え、第１送信回路に、前記送信開始信号を前記第２送信回路に出力する送信開始信号出力部と、前記第２送信回路から折り返し出力された前記送信開始信号を入力する送信開始信号入力部と、前記第２送信回路から入力した前記送信開始信号の遅延時間から前記第２送信回路の伝送遅延時間を演算し、前記送信開始信号の立ち上がりから前記第２送信回路の伝送遅延時間だけ遅れて第１送信データ出力部に前記送信開始信号を出力する伝送時間演算調整部を備えることを特徴とするものである。
また、請求項２に記載の発明は、請求項１に記載の通信同期装置において、前記送信回路が３個以上ある場合は、前記第１送信回路から他の送信回路への往路通信線の長さを等しく接続し、前記他の送信回路から前記第１送信回路に折り返す復路通信線のうち最長のものを前記第１送信回路と接続することを特徴とするものである。 In order to solve the above problem, the present invention is configured as follows.
According to the first aspect of the present invention, a plurality of transmission circuits having a transmission data output unit for receiving transmission start signals and outputting transmission data are connected by signal lines, and transmission data is output in synchronization with the plurality of transmission circuits. In the communication synchronization device, the second transmission circuit includes a transmission start signal processing unit that wraps the transmission start signal input from the first transmission circuit and outputs the signal to the first transmission circuit and outputs the second transmission data to the second transmission data output unit. A transmission start signal output unit that outputs the transmission start signal to the second transmission circuit to the first transmission circuit; and a transmission start signal input unit that inputs the transmission start signal returned from the second transmission circuit; The transmission delay time of the second transmission circuit is calculated from the delay time of the transmission start signal input from the second transmission circuit, and the transmission of the second transmission circuit is started from the rising edge of the transmission start signal. It is characterized in further comprising a transmission time calculation adjustment unit which outputs the transmission start signal to the first transmission data output unit with a delay length of time.
According to a second aspect of the present invention, in the communication synchronization device according to the first aspect, when there are three or more transmission circuits, the length of the forward communication line from the first transmission circuit to another transmission circuit And the longest return communication line that is turned back to the first transmission circuit from the other transmission circuit is connected to the first transmission circuit.

請求項１に記載の発明によると、通信同期装置の第１送信回路に、第２送信回路から入力した送信開始信号の遅延時間から第２送信回路の伝送遅延時間を演算し、送信開始信号の立ち上がりから第２送信回路の伝送遅延時間だけ遅れて第１送信データ出力部に送信開始信号を出力する伝送時間演算調整部を備えるので、正確にリアルタイムに同期を取ることができる。
また、請求項２に記載の発明によると、送信回路が３個以上ある場合は、第１送信回路から他の送信回路への往路通信線の長さを等しく接続し、他の送信回路から第１送信回路に折り返す復路通信線のうち最長のものを第１送信回路と接続するので、３個以上の送信回路の同期を取ることができる。 According to the first aspect of the present invention, the transmission delay time of the second transmission circuit is calculated from the delay time of the transmission start signal input from the second transmission circuit to the first transmission circuit of the communication synchronization device, and the transmission start signal Since the transmission time calculation adjustment unit that outputs the transmission start signal to the first transmission data output unit with a delay of the transmission delay time of the second transmission circuit from the rising edge is provided, it is possible to accurately synchronize in real time.
According to the second aspect of the present invention, when there are three or more transmission circuits, the length of the outgoing communication line from the first transmission circuit to the other transmission circuit is connected equally, and Since the longest return path communication line that loops back to one transmission circuit is connected to the first transmission circuit, three or more transmission circuits can be synchronized.

以下、本発明の実施の形態について図を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の第１実施例の通信同期装置のブロック図である。
図１において、１は第１送信回路であり図示しない送信データ格納レジスタに格納された送信データを第１送信データ出力部１４から第１送信データとして送信する。２は第２送信回路であり、第１送信回路１と同様に第２送信データ出力部１６から第２送信データを出力する。
第１送信回路１と第２送信回路２は往路信号線４１と復路信号線４２で接続される。
第１送信回路１には、送信開始信号を第２送信回路２に出力する送信開始信号出力部１１と、第２送信回路２から折り返された送信開始信号を入力する送信回路信号入力部１２と、折り返された送信回路信号の遅延時間を計測、演算し、第２送信回路の伝送遅延時間を求め、送信データの出力を伝送遅延時間に合わせて調整する伝送遅延時間演算調整部１３がある。
第２送信回路２には第１送信回路１から出力された送信開始信号をそのまま折り返し出力するとともに、送信データ出力部１６にも出力する送信開始信号処理部１５がある。 FIG. 1 is a block diagram of a communication synchronization apparatus according to a first embodiment of the present invention.
In FIG. 1, reference numeral 1 denotes a first transmission circuit, which transmits transmission data stored in a transmission data storage register (not shown) from the first transmission data output unit 14 as first transmission data. Reference numeral 2 denotes a second transmission circuit, which outputs the second transmission data from the second transmission data output unit 16 as in the first transmission circuit 1.
The first transmission circuit 1 and the second transmission circuit 2 are connected by a forward signal line 41 and a return signal line 42.
The first transmission circuit 1 includes a transmission start signal output unit 11 that outputs a transmission start signal to the second transmission circuit 2, and a transmission circuit signal input unit 12 that inputs the transmission start signal returned from the second transmission circuit 2. There is a transmission delay time calculation adjustment unit 13 that measures and calculates the delay time of the folded transmission circuit signal, obtains the transmission delay time of the second transmission circuit, and adjusts the output of the transmission data according to the transmission delay time.
The second transmission circuit 2 includes a transmission start signal processing unit 15 that outputs the transmission start signal output from the first transmission circuit 1 as it is and outputs it to the transmission data output unit 16 as it is.

以下に同期動作の概要を説明する。
まず、送信開始信号出力部１１から第２送信回路の伝送遅延時間を計測するため、送信開始信号が送信開始信号処理部１５に出力される。送信開始信号処理部１５はその信号を折り返し送信開始信号入力部に出力する。送信開始信号がＨからＬに切り替わったときから、伝送遅延時間演算調整部１３で時間の計測を開始する。第２送信回路から送信開始信号のＬが入力されるまでの時間を計測し、計測された時間を１/２にし、第２送信回路２の伝送遅延時間を算出する。送信開始信号がＬからＨに切り替わったとき、伝送遅延時間演算調整部１３は算出した伝送遅延時間だけ通信開始信号を遅らせて送信データ出力部１４に出力する。一方第２送信回路は送信開始信号信号処理部１５で第１送信回路１から出力された送信回路信号をそのまま第２送信データ処理部１６に出力するので、第１送信データと第２送信データは同一時間に送信データ出力を開始し、同期が取れる。 The outline of the synchronous operation will be described below.
First, a transmission start signal is output to the transmission start signal processing unit 15 in order to measure the transmission delay time of the second transmission circuit from the transmission start signal output unit 11. The transmission start signal processing unit 15 returns the signal to the return transmission start signal input unit. When the transmission start signal is switched from H to L, the transmission delay time calculation adjustment unit 13 starts measuring time. The time until the transmission start signal L is input from the second transmission circuit is measured, the measured time is set to 1/2, and the transmission delay time of the second transmission circuit 2 is calculated. When the transmission start signal is switched from L to H, the transmission delay time calculation adjustment unit 13 delays the communication start signal by the calculated transmission delay time and outputs it to the transmission data output unit 14. On the other hand, since the second transmission circuit outputs the transmission circuit signal output from the first transmission circuit 1 by the transmission start signal signal processing unit 15 to the second transmission data processing unit 16 as it is, the first transmission data and the second transmission data are Transmission data output starts at the same time, and synchronization can be achieved.

次に、第１送信回路１、第２送信回路２の詳細を説明する。
図２は、第１実施例の第１送信回路、第２送信回路の例を示す図である。
なお、図２中の動作クロックＣＬＫは、往路信号線４１と復路信号線４２上に発生する信号遅延に比べて十分に小さい周波数である。
送信開始信号は、第１レジスタ２０の入力に接続され、第１レジスタ２０の出力は、第２レジスタ２１の入力、第１ＡＮＤ回路２２の一方の入力、第２ＡＮＤ回路２７の一方の入力、ＥＯＲ回路２３の一方の入力に接続されるとともに第２送信回路に出力される。第１ＡＮＤ回路２２の他方の入力には、第２レジスタ２１の負論理出力が接続され、第１ＡＮＤ回路２２の出力は、第２ｎビットアップカウンタ２９のクリア端子に接続されている。第２ＡＮＤ回路２７の他方の入力には比較器３０の出力が接続され、第２ＡＮＤ回路２７の出力は、第１送信データ格納レジスタ２８の入力に接続されている。 Next, details of the first transmission circuit 1 and the second transmission circuit 2 will be described.
FIG. 2 is a diagram illustrating an example of the first transmission circuit and the second transmission circuit of the first embodiment.
Note that the operation clock CLK in FIG. 2 has a frequency sufficiently smaller than the signal delay generated on the forward signal line 41 and the backward signal line 42.
The transmission start signal is connected to the input of the first register 20, the output of the first register 20 is the input of the second register 21, one input of the first AND circuit 22, one input of the second AND circuit 27, the EOR circuit And is output to the second transmission circuit. The other input of the first AND circuit 22 is connected to the negative logic output of the second register 21, and the output of the first AND circuit 22 is connected to the clear terminal of the second n-bit up counter 29. The other input of the second AND circuit 27 is connected to the output of the comparator 30, and the output of the second AND circuit 27 is connected to the input of the first transmission data storage register 28.

第１送信データ格納レジスタ２８は、第２ＡＮＤ回路２７の出力がＨレベルになると第1送信データを出力する。ＥＯＲ回路２３の他方の入力には、送信開始信号処理部１５から第1レジスタ出力が折り返されたＥＯＲ回路入力が接続され、ＥＯＲ回路２３の出力は、第１ｎビットアップカウンタ２４のイネーブル端子（ＥＮＡ）に接続されている。第１ｎビットアップカウンタ２４のリセット端子には、ＥＯＲ回路２３の出力が接続されている。第１ｎビットアップカウンタ２４は、ＥＯＲ回路２３の出力がＨレベル時の動作クロックＣＬＫ毎にアップカウントを行ない、ＥＯＲ回路２３の出力がＬレベル時は、Ｌレベルを出力する。第１ｎビットアップカウンタ２４の出力は、第３レジスタ２５の入力に接続され、第３レジスタ２５はＥＯＲ回路２３の出力の立下り毎に第１ｎビットアップカウンタ２４の値を出力する。第３レジスタ２５の出力は、１ビット右シフトレジスタ２６に接続され、１ビット右シフトレジスタ２６の出力は、比較器３０の一方の入力に接続される。第２ｎビットアップカウンタ２９の出力は、比較器３０の一方の入力に接続される。第２ｎビットアップカウンタ２９はＥＯＲ回路２３の出力がＨレベル時の動作クロックＣＬＫ毎にアップカウントを行う。   The first transmission data storage register 28 outputs the first transmission data when the output of the second AND circuit 27 becomes H level. The other input of the EOR circuit 23 is connected to an EOR circuit input obtained by folding the first register output from the transmission start signal processing unit 15, and the output of the EOR circuit 23 is connected to an enable terminal (ENA) of the first n-bit up counter 24. )It is connected to the. The output of the EOR circuit 23 is connected to the reset terminal of the first n-bit up counter 24. The first n-bit up counter 24 counts up every operation clock CLK when the output of the EOR circuit 23 is at the H level, and outputs the L level when the output of the EOR circuit 23 is at the L level. The output of the first n-bit up counter 24 is connected to the input of the third register 25, and the third register 25 outputs the value of the first n-bit up counter 24 every time the output of the EOR circuit 23 falls. The output of the third register 25 is connected to the 1-bit right shift register 26, and the output of the 1-bit right shift register 26 is connected to one input of the comparator 30. The output of the second n-bit up counter 29 is connected to one input of the comparator 30. The second n-bit up counter 29 counts up every operation clock CLK when the output of the EOR circuit 23 is at the H level.

次に第２送信回路２を説明する。第２送信回路２内では、往路信号線４１と復路信号線４２が接続され、往路信号線からの送信開始信号を折り返す。さらに送信開始信号は第２送信データ格納レジスタ３１に出力される。第２送信データ格納レジスタ３１への信号がＨレベルになると、第２送信データが出力される。
なお、図１のブロック図に示した各処理部が該当する部分を図２に破線で示す。 Next, the second transmission circuit 2 will be described. In the second transmission circuit 2, the forward signal line 41 and the backward signal line 42 are connected, and the transmission start signal from the forward signal line is turned back. Further, the transmission start signal is output to the second transmission data storage register 31. When the signal to the second transmission data storage register 31 becomes H level, the second transmission data is output.
A portion corresponding to each processing unit shown in the block diagram of FIG. 1 is indicated by a broken line in FIG.

次に図２に示した回路の動作の詳細を説明する。
図３は、第１実施例の第１送信回路１、第２送信回路２の動作のタイミングチャートである。
送信開始信号は、図３に示されるように、初期値Ｈレベルで初期値後のＨレベルの区間（ｔ４からｔ６の区間）で送信を行うものとする。ｔ１で送信開始信号がＬレベルとなると、図２中の送信開始信号の第１レジスタ出力が遅延時間計測用として出力され、往路信号線４１、復路信号線４２を経由してＥＯＲ回路入力としてＥＯＲ回路２３にＬレベルが伝播する。この時間は図３中では、ｔ３−ｔ２で表され（ｔ３−ｔ２）/２は、第１送信回路１中の送信開始信号が第２送信回路２へ到達する遅延時間となる。すなわち、送信開始信号が第１送信回路１に入力されてから、第２送信回路２は（ｔ３−ｔ２）/２時間後に送信を開始する。ここで第１送信回路１の送信を（ｔ３−ｔ２）/２のタイミングで開始できれば、第１送信データと第２送信データは同期した動作となる。送信開始信号のＬ伝播がｔ２で第１レジスタ出力に到達し、ｔ３でＥＯＲ回路２３に入力されたとする。（ｔ３−ｔ２）の区間でＥＯＲ回路２３の出力は、Ｈレベルとなり、第１ｎビットアップカウンタ２４は該区間でイネーブル（ＥＮＡ）となり、クロックＣＬＫ毎にカウントアップを行う。時刻ｔ３となり、ＥＯＲ回路２３の入力がＬレベルになるとＥＯＲ回路２３の出力はＬレベルとなり、第１ｎビットアップカウンタ２４は動作を停止する。このときのカウンタの値が、値ｋｈ（１６進表示でｋ）であったとする。この値のクロックＣＬＫのｋｈ個分が送信開始信号の第１送信回路１と第２送信回路２間の往復の伝播遅延時間となる。この値ｋｈは、ＥＯＲ回路２３の立下り毎に第３レジスタ２５に格納され、１ビット右シフトレジスタ２６に転送される。１ビット右シフトレジスタ２６で値ｋｈを１ビット右シフトすると÷２の演算を行ったことになり、１ビット右シフトレジスタ２６は、値ｋｈ÷２を出力する。すなわち（ｔ３−ｔ２）/２の時間を演算したことになる。 Next, details of the operation of the circuit shown in FIG. 2 will be described.
FIG. 3 is a timing chart of the operations of the first transmission circuit 1 and the second transmission circuit 2 of the first embodiment.
As shown in FIG. 3, it is assumed that the transmission start signal is transmitted in an H level interval (interval from t4 to t6) after the initial value at the initial value H level. When the transmission start signal becomes L level at t1, the first register output of the transmission start signal in FIG. 2 is output for delay time measurement, and EOR as an EOR circuit input via the forward signal line 41 and the return signal line 42 The L level propagates to the circuit 23. This time is represented by t3-t2 in FIG. 3, and (t3-t2) / 2 is a delay time for the transmission start signal in the first transmission circuit 1 to reach the second transmission circuit 2. That is, after the transmission start signal is input to the first transmission circuit 1, the second transmission circuit 2 starts transmission after (t3-t2) / 2 hours. If the transmission of the first transmission circuit 1 can be started at the timing (t3-t2) / 2, the first transmission data and the second transmission data are synchronized. It is assumed that the L propagation of the transmission start signal reaches the first register output at t2 and is input to the EOR circuit 23 at t3. In the period (t3-t2), the output of the EOR circuit 23 becomes H level, and the first n-bit up counter 24 is enabled (ENA) in this period, and counts up every clock CLK. At time t3, when the input of the EOR circuit 23 becomes L level, the output of the EOR circuit 23 becomes L level, and the first n-bit up counter 24 stops its operation. It is assumed that the counter value at this time is the value kh (k in hexadecimal notation). This value of kh clocks CLK is the round-trip propagation delay time between the first transmission circuit 1 and the second transmission circuit 2 for the transmission start signal. This value kh is stored in the third register 25 every time the EOR circuit 23 falls, and transferred to the 1-bit right shift register 26. When the value kh is shifted 1 bit to the right by the 1-bit right shift register 26, an operation of ÷ 2 is performed, and the 1-bit right shift register 26 outputs the value kh ÷ 2. That is, the time of (t3-t2) / 2 is calculated.

この状態で、送信開始信号がＨになったとする。第１ＡＮＤ回路２２の出力には所定の区間でＨレベルが発生する。このＨレベルが第２ｎビットアップカウンタ２９のクリア端子に接続されているから、このＨレベルの区間で第２ｎビットアップカウンタ２９の出力にはＬが出力される。比較器３０の一方の端子には、１ビット右シフトレジスタ２６の出力が接続されており、値ｋｈ÷２が準備されている。第２ｎビットアップカウンタ２９は、第１ＡＮＤ回路２２の出力がＬレベルとなったときより、アップカウントを開始する。第２ｎビットアップカウンタ２９が値ｋｈ÷２になった時点（時刻ｔ５）で比較器２２の出力は、Ｈレベルとなり、同様に第２ＡＮＤ回路２７の出力も時刻ｔ５でＨレベルを出力する。このＨレベルを受けて第１送信データは出力を開始する。時刻ｔ５はｔ４を起点として（ｔ３−ｔ２）/２の所であり、第２送信データの出力タイミングと等価である。すなわち、第１送信データと第２送信データは同じタイミングで送信を開始する。以降上記と同様、送信開始信号の立下りより（ｔ３−t２）/２を演算し、第１送信データと第２送信データは同じタイミングで送信を開始させる。
このようにして、フレーム長誤差や、端末切り替えに要する切り替え時間誤差が加味されない正確な同期を行うことができる。また、送信開始信号を常に計測しているため、リアルタイムに上記演算が実施でき、往路信号線４１と復路信号線４２の温度変化や経年変化といった遅延変化要素に対応でき、常に正確にリアルタイムな同期が可能である。 Assume that the transmission start signal becomes H in this state. The output of the first AND circuit 22 generates an H level in a predetermined interval. Since this H level is connected to the clear terminal of the second n-bit up counter 29, L is output to the output of the second n-bit up counter 29 during this H level interval. One terminal of the comparator 30 is connected to the output of the 1-bit right shift register 26, and a value kh ÷ 2 is prepared. The second n-bit up counter 29 starts up-counting when the output of the first AND circuit 22 becomes L level. When the second n-bit up counter 29 reaches the value kh / 2 (time t5), the output of the comparator 22 becomes H level, and similarly, the output of the second AND circuit 27 also outputs H level at time t5. In response to this H level, the first transmission data starts to be output. The time t5 is (t3-t2) / 2 starting from t4 and is equivalent to the output timing of the second transmission data. That is, the first transmission data and the second transmission data start transmission at the same timing. Thereafter, similarly to the above, (t3−t2) / 2 is calculated from the falling edge of the transmission start signal, and transmission of the first transmission data and the second transmission data is started at the same timing.
In this way, accurate synchronization can be performed without taking into account frame length errors and switching time errors required for terminal switching. In addition, since the transmission start signal is always measured, the above calculation can be performed in real time, and it is possible to cope with delay change factors such as temperature changes and aging changes in the forward signal line 41 and the return signal line 42, and always in real time synchronization. Is possible.

図４は、本発明の第２実施例の通信同期装置を示すブロック図である。
図４は、送信回路が３個以上ある場合の例である。
例えば、第１送信回路１と第２送信回路２の距離より、第１送信回路１と第３送信回路３との距離のほうが長く、より長い信号線で接続する必要がある場合、第１送信回路１と第２送信回路２を接続したときの送信開始信号の遅延時間より第１送信回路１と第３送信回路３を接続したときの送信開始信号の遅延時間が大きくなる。
この場合、遅延時間の大きい第１送信回路１と第３送信回路３の間を往路信号線４１ｂと復路信号線４２で接続し、第２送信回路には往路信号線４１ｂと同一長の往路信号線４１ａを接続すれば、第１送信データと第２送信データと第３送信データの送信開始タイミングを同じにすることができる。
送信回路が４個以上の場合も同様の考え方で、信号線を最長にする必要のあるものと第１送信回路について往路信号線と復路信号線を接続し、他の送信回路は、往路信号線の長さを最長のものに合わせ、往路信号線のみ接続することで同期を取ることができる。
動作は、第１の実施例と同じであり省略する。 FIG. 4 is a block diagram showing a communication synchronization apparatus according to the second embodiment of the present invention.
FIG. 4 is an example when there are three or more transmission circuits.
For example, when the distance between the first transmission circuit 1 and the third transmission circuit 3 is longer than the distance between the first transmission circuit 1 and the second transmission circuit 2 and it is necessary to connect with a longer signal line, the first transmission is performed. The delay time of the transmission start signal when the first transmission circuit 1 and the third transmission circuit 3 are connected is longer than the delay time of the transmission start signal when the circuit 1 and the second transmission circuit 2 are connected.
In this case, the first transmission circuit 1 and the third transmission circuit 3 having a long delay time are connected by the forward signal line 41b and the backward signal line 42, and the forward signal having the same length as the forward signal line 41b is connected to the second transmission circuit. If the line 41a is connected, the transmission start timings of the first transmission data, the second transmission data, and the third transmission data can be made the same.
When the number of transmission circuits is four or more, the same concept is applied, and the forward signal line and the backward signal line are connected to the first transmission circuit that requires the longest signal line, and the other transmission circuits are connected to the forward signal line. It is possible to achieve synchronization by adjusting the length of the signal to the longest and connecting only the forward signal line.
The operation is the same as that in the first embodiment, and will be omitted.

本発明の第１実施例の通信同期装置のブロック図The block diagram of the communication synchronizer of 1st Example of this invention. 第１実施例の第１送信回路、第２送信回路の例を示す図The figure which shows the example of the 1st transmission circuit of a 1st Example, and a 2nd transmission circuit 第１実施例の第１送信回路１、第２送信回路２の動作のタイミングチャートTiming chart of operation of first transmission circuit 1 and second transmission circuit 2 of the first embodiment 本発明の第２実施例の通信同期装置を示すブロック図The block diagram which shows the communication synchronizer of 2nd Example of this invention. 従来例１の通信同期装置を示すブロック図The block diagram which shows the communication synchronizer of the prior art example 1

符号の説明Explanation of symbols

１ 第１送信回路
２ 第２送信回路
１１ 送信開始信号出力部
１２ 送信開始信号入力部
１３ 伝送遅延時間演算調整部
１４ 第１送信データ出力部
１５、１７ 送信開始信号処理部
１６ 第２送信データ出力部
１８ 第３送信データ出力部
２０ 第１レジスタ
２１ 第２レジスタ
２２ 第１ＡＮＤ回路
２３ ＥＯＲ回路
２４ 第１ｎビットアップカウンタ
２５ 第３レジスタ
２６ １ビット右シフトレジスタ
２７ 第２ＡＮＤ回路
２８ 第１送信データ格納レジスタ
２９ 第２ｎビットアップカウンタ
３０ 比較器
３１ 第２送信データ格納レジスタ
４１、４１ａ、４１ｂ 往路信号線
４２ 復路信号線
５１ 中央継電装置
５２ 周期演算回路
５３ 端末装置 1 1st transmission circuit 2 2nd transmission circuit
DESCRIPTION OF SYMBOLS 11 Transmission start signal output part 12 Transmission start signal input part 13 Transmission delay time calculation adjustment part 14 1st transmission data output part 15 and 17 Transmission start signal processing part 16 2nd transmission data output part 18 3rd transmission data output part 20 1st 1 register 21 2nd register 22 1st AND circuit 23 EOR circuit 24 1n bit up counter 25 3rd register 26 1 bit right shift register 27 2nd AND circuit 28 1st transmission data storage register 29 2n bit up counter 30 comparator 31 Second transmission data storage registers 41, 41a, 41b Outbound signal line 42 Inbound signal line 51 Central relay device 52 Period calculation circuit 53 Terminal device

Claims (2)

送信開始信号を受けて送信データを出力する送信データ出力部を有する複数の送信回路を信号線で接続し、前記複数の送信回路から同期して送信データを出力する通信同期装置において、
第２送信回路に、第１送信回路より入力した送信開始信号を折り返し前記第１送信回路に出力するとともに、第２送信データ出力部に出力する送信開始信号処理部を備え、
第１送信回路に、前記送信開始信号を前記第２送信回路に出力する送信開始信号出力部と、
前記第２送信回路から折り返し出力された前記送信開始信号を入力する送信開始信号入力部と、
前記第２送信回路から入力した前記送信開始信号の遅延時間から前記第２送信回路の伝送遅延時間を演算し、前記送信開始信号の立ち上がりから前記第２送信回路の伝送遅延時間だけ遅れて前記送信開始信号を出力する伝送時間演算調整部を備えることを特徴とする通信同期装置。 In a communication synchronization apparatus that connects a plurality of transmission circuits having a transmission data output unit that receives transmission start signals and outputs transmission data by signal lines, and outputs transmission data in synchronization with the plurality of transmission circuits,
The second transmission circuit includes a transmission start signal processing unit that loops back the transmission start signal input from the first transmission circuit and outputs the signal to the first transmission circuit, and outputs to the second transmission data output unit,
A transmission start signal output unit for outputting the transmission start signal to the second transmission circuit to the first transmission circuit;
A transmission start signal input unit for inputting the transmission start signal output from the second transmission circuit;
The transmission delay time of the second transmission circuit is calculated from the delay time of the transmission start signal input from the second transmission circuit, and the transmission is delayed by the transmission delay time of the second transmission circuit from the rise of the transmission start signal. A communication synchronization apparatus comprising a transmission time calculation adjustment unit that outputs a start signal. 前記送信回路が３個以上ある場合は、前記第１送信回路から他の送信回路への往路通信線の長さを等しく接続し、前記他の送信回路から前記第１送信回路に折り返す復路通信線のうち最長のものを前記第１送信回路と接続することを特徴とする請求項１記載の通信同期装置。   When there are three or more transmission circuits, return path communication lines that connect the lengths of the forward communication lines from the first transmission circuit to the other transmission circuits are equal and return from the other transmission circuits to the first transmission circuit. 2. The communication synchronization apparatus according to claim 1, wherein the longest of the two is connected to the first transmission circuit.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120009541A (en) * 2010-07-19 2012-02-02 주식회사 케이티 Method and system for providing temporal fairness at service through network
KR101658524B1 (en) * 2010-07-19 2016-09-21 주식회사 케이티 Method and system for providing temporal fairness at service through network

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