JP2007294575A - Method for manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device assuring excellent visibility of alignment mark and enabling high-speed mounting of semiconductor elements to a mounting substrate. <P>SOLUTION: The semiconductor device includes a bump 5 formed on a semiconductor element 6, and an electrode pad formed on a mounting substrate that are electrically connected via a bonding layer 11. The method for manufacturing the semiconductor device comprises the steps of forming a bonding layer 11 except for the area on the alignment mark 10, on a plurality of semiconductor elements 6, the bump 5 arranged in the periphery of the semiconductor elements 6, and a silicon wafer 4 including the alignment mark 10; dividing the silicon wafer 4 into a plurality of semiconductor element pieces 6 with the dicing; mounting the semiconductor elements 6 on the mounting substrate via the bonding layer 11; and applying heat and pressure to the bonding layer 11. Accordingly, the bump 5 and the electrode pad are electrically connected via the bonding layer 11. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置の製造方法に関するものである。   The present invention relates to a method for manufacturing a semiconductor device.

電気製品の小型・軽量化、高速化及び低消費電力化等の要求に応えるため、半導体素子を高密度に配置する実装技術、つまりＩＣの高集積化、微細化を図って複数の機能をワンチップ（システムＬＳＩ）化している。実装技術のパッケージ形態としては、複数の半導体素子を共通の実装基板に実装したものや、ある半導体素子を別の半導体素子に実装したもの（チップオンチップ型）などがある。   In order to meet the demands for smaller, lighter, faster and lower power consumption of electrical products, mounting technology that arranges semiconductor elements at high density, that is, high integration and miniaturization of ICs, multiple functions Chip (system LSI). As a package form of the mounting technology, there are a plurality of semiconductor elements mounted on a common mounting substrate, a certain semiconductor element mounted on another semiconductor element (chip-on-chip type), and the like.

このようなパッケージ形態を採用した半導体装置の実装方式として、フリップチップ方式が知られている。フリップチップ方式では、半導体素子の電極パッド上にバンプを形成し、このバンプを実装基板の電極部または半導体素子の電極部と接着層を介して接合（ボンディング）させることで、半導体素子と実装基板または半導体素子同士を電気的かつ機械的に接続することになる。フリップチップ方式は、電極取り出し位置の自由度が高い、配線長さが最短距離になる、高密度実装が可能である等の利点を有している。   A flip chip method is known as a mounting method of a semiconductor device adopting such a package form. In the flip chip method, a bump is formed on an electrode pad of a semiconductor element, and this bump is bonded (bonded) to the electrode portion of the mounting substrate or the electrode portion of the semiconductor element via an adhesive layer, thereby bonding the semiconductor element and the mounting substrate. Alternatively, the semiconductor elements are electrically and mechanically connected. The flip chip method has advantages such as a high degree of freedom in electrode extraction positions, a shortest wiring length, and high-density mounting.

半導体素子は、一般的に、１枚のウェハから複数の半導体素子を多面取りすることにより形成される。接着層を有する半導体素子は、ウェハ上にフィルム状の接着層を設けた後にダイシングすることで個片化され、このようにして能動素子形成面側に接着層を有することになる。   A semiconductor element is generally formed by taking a plurality of semiconductor elements from a single wafer. A semiconductor element having an adhesive layer is divided into individual pieces by dicing after providing a film-like adhesive layer on the wafer, and thus has an adhesive layer on the active element forming surface side.

特許文献１には、半導体素子のバンプと実装基板のパッドとの電気的な接続に、半導体素子と実装基板との間に介在している樹脂フィルム（接着層）の硬化収縮力を利用した方法が開示されている。この方法は、ウェハ状態の半導体素子の電極としてのバンプを一括形成し、樹脂フィルムをこのウェハ上へ真空ラミネートなどにより仮接着した後、ダイシングにより個片化を行うものである。
特開２００１−２３７２６８号公報 Patent Document 1 discloses a method in which a curing shrinkage force of a resin film (adhesive layer) interposed between a semiconductor element and a mounting substrate is used for electrical connection between a bump of the semiconductor element and a pad of the mounting substrate. Is disclosed. In this method, bumps as electrodes of a semiconductor element in a wafer state are collectively formed, a resin film is temporarily bonded onto the wafer by vacuum lamination or the like, and then singulated by dicing.
JP 2001-237268 A

半導体素子を実装基板へ実装する際には必ず電極同士の位置合わせを行う必要があるが、上記形態の半導体素子には次のような問題がある。一般的に、実装基板に対する半導体素子の位置精度を良好にするため、半導体素子側にアライメントマークが設けられている。しかしながら、上述した半導体素子では接着層がアライメントマーク上を被覆した状態となってしまい、接着層に混入するボイド等から実装時におけるアライメントマークの認識が劣る（コントラストの低下が生じる）ようになる。また、減圧することによって理想的に接着層中のボイドを除いたとしても、導電性粒子の存在、接着樹脂の色、光の透過性を影響を全て取り除くことは困難である。   When mounting a semiconductor element on a mounting substrate, it is necessary to align the electrodes with each other. However, the semiconductor element of the above-described form has the following problems. Generally, an alignment mark is provided on the semiconductor element side in order to improve the positional accuracy of the semiconductor element with respect to the mounting substrate. However, in the semiconductor element described above, the adhesive layer is in a state of covering the alignment mark, and the recognition of the alignment mark at the time of mounting is inferior due to voids or the like mixed in the adhesive layer (a reduction in contrast occurs). Even if the voids in the adhesive layer are ideally removed by reducing the pressure, it is difficult to remove all the influences on the presence of the conductive particles, the color of the adhesive resin, and the light transmittance.

本発明は、上記課題に鑑みてなされたものであり、その目的は、アライメントマークの視認性を良好にし、半導体素子の実装基板への高速実装を可能にする半導体装置の製造方法を提供することにある。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device that improves the visibility of alignment marks and enables high-speed mounting of semiconductor elements on a mounting substrate. It is in.

本発明は、上記課題を解決するために、半導体素子上に形成されたバンプと実装基板上に形成された電極パッドとを、接着層を介して電気的に接続されてなる半導体装置の製造方法であって、複数の半導体素子と半導体素子の周辺部に配設されたバンプ及びアライメントマークを有するウェハ上に、アライメントマーク上を除いて接着層を形成する工程と、ウェハをダイシングして複数の半導体素子に個片化する工程と、半導体素子を接着層を介して実装基板へ実装する工程と、接着層を加熱及び加圧する工程とを有し、接着層を介してバンプと電極パッドとの電気的接続を得ることを特徴とする。   In order to solve the above problems, the present invention provides a method for manufacturing a semiconductor device in which bumps formed on a semiconductor element and electrode pads formed on a mounting substrate are electrically connected via an adhesive layer. A step of forming an adhesive layer on a wafer having a plurality of semiconductor elements and bumps and alignment marks disposed on the periphery of the semiconductor elements, excluding the alignment marks, and dicing the wafer to form a plurality of A step of dividing the semiconductor element into pieces, a step of mounting the semiconductor element on a mounting substrate via an adhesive layer, and a step of heating and pressurizing the adhesive layer. It is characterized by obtaining an electrical connection.

この製造方法によれば、アライメントマークを除いて接着層が設けられることから、アライメントマークを確実に露出させることができるので、視認性の良いアライメントマークを有する半導体素子を形成することが可能となる。これにより、半導体素子を実装基板へと容易に位置合わせできるとともに精度良く実装することができる。よって、実装基板に対する半導体素子の高速実装を可能とすることができる。   According to this manufacturing method, since the adhesive layer is provided except for the alignment mark, the alignment mark can be reliably exposed, so that it is possible to form a semiconductor element having an alignment mark with good visibility. . Thereby, the semiconductor element can be easily aligned with the mounting substrate and can be mounted with high accuracy. Therefore, high-speed mounting of the semiconductor element on the mounting substrate can be achieved.

また本発明の半導体装置の製造方法は、アライメントマークを、半導体素子の四隅のうちのいずれか２箇所以上の領域に形成するとともに、バンプよりもダイシングライン寄りに配置することを特徴とすることも好ましい。
この製造方法によれば、個片化される半導体素子の四隅のうちいずれか２箇所以上の領域にアライメントマークが形成されることから、アライメントマークを合わせるだけで実装基板に対する半導体素子の方向性が一致する。これによって、半導体素子及び実装基板の位置決めが容易となるとともに互いの位置精度を高度なものとすることができる。また、これらアライメントマークがダイシングライン近傍に設けられるバンプよりもさらにダイシングライン寄りに配置されることで、アライメントマークのみを除いて接着層を形成することが容易となる。 The semiconductor device manufacturing method of the present invention may be characterized in that the alignment mark is formed in any two or more of the four corners of the semiconductor element, and is disposed closer to the dicing line than the bump. preferable.
According to this manufacturing method, since alignment marks are formed in any two or more of the four corners of a semiconductor element to be singulated, the orientation of the semiconductor element with respect to the mounting substrate can be achieved simply by aligning the alignment marks. Match. As a result, the positioning of the semiconductor element and the mounting substrate can be facilitated, and the mutual positional accuracy can be enhanced. Further, by arranging these alignment marks closer to the dicing line than the bumps provided in the vicinity of the dicing line, it becomes easy to form the adhesive layer except for the alignment mark alone.

また、接着層を少なくともバンプ上に形成することも好ましい。
この製造方法によれば、少なくともバンプ上に接着層が形成されることから、接着層が半導体素子からはみ出す量を抑えることができる。また、半導体素子に実装される能動素子の品種に関わらず接着層を形成することができるので、半導体素子の形成及び実装タクトを短縮することができる。バンプ上への接着層の良好な形成により、半導体素子のバンプと実装基板の電極パッドとの電気的な接続を長期的に維持可能とすることができる。 It is also preferable to form an adhesive layer on at least the bump.
According to this manufacturing method, since the adhesive layer is formed at least on the bump, the amount of the adhesive layer protruding from the semiconductor element can be suppressed. In addition, since the adhesive layer can be formed regardless of the type of active element mounted on the semiconductor element, the formation and mounting tact time of the semiconductor element can be shortened. By forming the adhesive layer on the bumps well, the electrical connection between the bumps of the semiconductor element and the electrode pads of the mounting substrate can be maintained for a long time.

また、接着層は、熱硬化性を有していることも好ましい。
この製造方法によれば、接着層が熱硬化性を有していることから、加熱することにより確実且つ容易にバンプと電極パッドとの接続を行うことができる。 The adhesive layer preferably has thermosetting properties.
According to this manufacturing method, since the adhesive layer has thermosetting properties, the bumps and the electrode pads can be reliably and easily connected by heating.

また、前記接着層を形成する工程において、ウェハ上の複数のアライメントマークを画像認識し、半導体素子上のアライメントマーク同士の相対的位置関係から決定する方向に従ってフィルム状の接着材を設けた後、該接着材に予め貼付されている保護シートを剥がすことにより、アライメントマークを除いた箇所に接着層が形成されることも好ましい。
この製造方法によれば、半導体素子上におけるアライメントマーク同士の相対的位置関係から接着材の形成方向が定められ、アライメントマークを確実に除いた箇所に接着層を形成することができる。よって、接着層がアライメントマークの視認性を低下させるということがなくなる。また、前記接着層がフィルム状であることからその取り扱いが容易で作業性に優れたものとなり、製造効率が向上する。 In the step of forming the adhesive layer, after recognizing a plurality of alignment marks on the wafer and providing a film-like adhesive according to the direction determined from the relative positional relationship between the alignment marks on the semiconductor element, It is also preferable that an adhesive layer is formed at a location excluding the alignment mark by peeling off the protective sheet previously attached to the adhesive.
According to this manufacturing method, the forming direction of the adhesive is determined from the relative positional relationship between the alignment marks on the semiconductor element, and the adhesive layer can be formed at a location where the alignment mark is reliably removed. Therefore, the adhesive layer does not reduce the visibility of the alignment mark. Further, since the adhesive layer is in the form of a film, the handling is easy and the workability is excellent, and the production efficiency is improved.

また、接着材は、リール状で供給され、半導体素子内でバンプを介して対向するアライメントマーク同士の間隔よりも狭い幅を有することも好ましい。
この製造方法によれば、接着材がリール状で供給されることから、接着層の形成が容易であるとともに、複数の半導体素子に亘って一度に形成することができることから作業効率が良い。また、接着材が半導体素子内におけるアライメントマーク同士の間隔よりも狭い幅となっていることから、アライメントマーク上に該接着層が掛かる虞を確実に防ぐことができる。 It is also preferable that the adhesive is supplied in a reel shape and has a width narrower than the interval between the alignment marks facing each other through the bumps in the semiconductor element.
According to this manufacturing method, since the adhesive is supplied in the form of a reel, it is easy to form an adhesive layer, and the work efficiency is good because it can be formed over a plurality of semiconductor elements at once. Further, since the adhesive has a width narrower than the interval between the alignment marks in the semiconductor element, it is possible to reliably prevent the adhesive layer from being applied on the alignment marks.

また、接着層を、導電性粒子を含む異方性導電フィルムにより形成することも好ましい。
この製造方法によれば、接着層が導電性粒子を含む異方性導電フィルム（ＡＣＦ）であることから、実装時に熱圧着することにより、圧着部分、つまり、半導体素子のバンプと実装基板の電極パッドとの接続部分における接続方向に対しては導通性、一方、接続部分に直交する方向に対しては絶縁性という電気的異方性を示すことになる。電気的異方性は、バンプと電極パッドとの間に少なくとも一つの導電性粒子が存在することによって可能となる。これらのことから、対向する電極同士を電気的に導通させるだけでなく、接続部分を機械的に固定することができる。 It is also preferable that the adhesive layer is formed of an anisotropic conductive film containing conductive particles.
According to this manufacturing method, since the adhesive layer is an anisotropic conductive film (ACF) containing conductive particles, by thermocompression at the time of mounting, the crimped portion, that is, the bump of the semiconductor element and the electrode of the mounting substrate It exhibits electrical anisotropy of conductivity in the connection direction at the connection portion with the pad, and insulation in the direction orthogonal to the connection portion. Electrical anisotropy is made possible by the presence of at least one conductive particle between the bump and the electrode pad. From these things, not only can the opposing electrodes be electrically connected, but also the connecting portion can be mechanically fixed.

また、前記接着層を形成する工程において、ウェハ上の複数のアライメントマークを画像認識し、アライメントマークを被覆するようにしてマスキング材を配置した後、ウェハ上に液状の接着材を塗布し、該接着材が硬化する前にマスキング材をウェハから除去することにより、接着層を形成することも好ましい。
この製造方法によれば、アライメントマーク上にマスキングテープを配置した後、ウェハ上に液状の接着材を塗布することとしたため、ウェハ上の各半導体素子に一度に接着層を容易に形成することが可能となる。また、アライメントマークはマスキングテープにより保護されていることから、アライメントマーク上に接着材が塗布されることを確実に防ぐことができ、接着層によってアライメントマークの視認性が低下することを阻止できる。 In the step of forming the adhesive layer, after recognizing a plurality of alignment marks on the wafer and disposing a masking material so as to cover the alignment marks, a liquid adhesive material is applied on the wafer, It is also preferred to form the adhesive layer by removing the masking material from the wafer before the adhesive is cured.
According to this manufacturing method, after the masking tape is disposed on the alignment mark, the liquid adhesive is applied on the wafer, so that an adhesive layer can be easily formed on each semiconductor element on the wafer at once. It becomes possible. Further, since the alignment mark is protected by the masking tape, it is possible to reliably prevent the adhesive material from being applied onto the alignment mark, and to prevent the visibility of the alignment mark from being lowered by the adhesive layer.

また、接着層を、導電性粒子を含む異方性導電ペーストにより形成することも好ましい。
この製造方法によれば、接着層が異方性導電ペースト（ＡＣＰ）であることから、実装時に半導体素子及び実装基板を熱圧着することにより、圧着部分、つまり、バンプと電極パッドとの接続部分における接続方向に対しては導通性、一方、接続部分に直交する方向に対しては絶縁性という電気的異方性を示すことになる。電気的異方性は、バンプと電極パッドとの間に少なくとも一つの導電性粒子が存在することによって可能となる。これらのことから、対向する電極同士を電気的に導通させるだけでなく、接続部分を機械的に固定することができる。 It is also preferable to form the adhesive layer with an anisotropic conductive paste containing conductive particles.
According to this manufacturing method, since the adhesive layer is an anisotropic conductive paste (ACP), the pressure-bonded portion, that is, the connection portion between the bump and the electrode pad is obtained by thermocompression bonding of the semiconductor element and the mounting substrate during mounting. It exhibits electrical anisotropy of conductivity with respect to the connection direction in the case of, and insulating on the direction orthogonal to the connection portion. Electrical anisotropy is made possible by the presence of at least one conductive particle between the bump and the electrode pad. From these things, not only can the opposing electrodes be electrically connected, but also the connecting portion can be mechanically fixed.

以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするために各部材の縮尺を適宜変更している。   Embodiments of the present invention will be described below with reference to the drawings. In each drawing used for the following description, the scale of each member is appropriately changed to make each member a recognizable size.

［半導体装置の製造方法の第１実施形態］
図１〜図５は、本実施形態の半導体装置の製造方法を示す説明図である。図１に示す半導体装置製造用基板２は、複数の半導体素子領域３を有するウェハ４を基材として構成している。なお、ここではウェハ４にシリコンを用いるものとする。 [First Embodiment of Manufacturing Method of Semiconductor Device]
1 to 5 are explanatory views showing a method for manufacturing the semiconductor device of this embodiment. A substrate 2 for manufacturing a semiconductor device shown in FIG. 1 includes a wafer 4 having a plurality of semiconductor element regions 3 as a base material. Here, silicon is used for the wafer 4.

半導体素子６の形成には、ウェハ４（以下、シリコンウェハ４と称す）の状態において一括してバンプ５の形成等を行ってから個々の半導体素子６に分離する、Ｗ−ＣＳＰ（Wafer level Chip Scale Package）技術を利用する。   The semiconductor element 6 is formed by forming a bump 5 in a batch on the wafer 4 (hereinafter referred to as a silicon wafer 4) and separating the semiconductor element 6 into individual semiconductor elements 6. Scale Package technology is used.

以下に、半導体装置製造用基板２の製造工程について、図１を参照しながら説明する。
まず、単結晶シリコンからなるシリコンウェハ４の能動素子形成面（表面）側に集積回路を形成し、その後、集積回路を覆うようにしてシリコンウェハ４上に絶縁膜層を一面に形成する。このシリコンウェハ４は、ダイシングライン８によって区画される複数の半導体素子領域３を有してなるもので、半導体素子領域３毎に所定数のバンプ５が存在するよう構成される。 Below, the manufacturing process of the board | substrate 2 for semiconductor device manufacture is demonstrated, referring FIG.
First, an integrated circuit is formed on the active element formation surface (front surface) side of the silicon wafer 4 made of single crystal silicon, and then an insulating film layer is formed over the silicon wafer 4 so as to cover the integrated circuit. This silicon wafer 4 has a plurality of semiconductor element regions 3 partitioned by dicing lines 8, and is configured such that a predetermined number of bumps 5 exist for each semiconductor element region 3.

バンプ５は、各半導体素子領域３の周辺部に位置する電極上に、公知の方法で所定高さに一括形成されるもので、本実施形態においてはメッキにて形成した金バンプを採用するものとする。バンプ５の高さは適宜設定されるものとするが、全て均一とし所定パターンで形成されることになる。
なお、バンプ５は、ボールバンプを採用することも可能であって、メッキにて形成した金バンプの他、ニッケルをコアとしてその表面に金メッキを施してなるものを採用しても良い。 The bumps 5 are collectively formed at a predetermined height on the electrodes located in the periphery of each semiconductor element region 3 by a known method. In this embodiment, gold bumps formed by plating are used. And The heights of the bumps 5 are set as appropriate, but are all uniform and formed in a predetermined pattern.
The bumps 5 may be ball bumps. In addition to gold bumps formed by plating, the bumps 5 may be formed by nickel plating on the surface thereof and gold plating.

次に、半導体素子６をＣＯＧ基板や液晶パネル等の実装基板７へ実装するための位置決め、つまり、半導体素子６のバンプ５と、図４に示す実装基板７の電極パッド９とを接続するための高度な位置精度を満足するために、シリコンウェハ４上の半導体素子領域３にアライメントマーク１０と呼ばれる目印を複数設ける。これらアライメントマーク１０を半導体素子領域３の四隅のうちの２箇所以上、本実施形態においては、四隅それぞれに当該アライメントマーク１０を形成し、上記バンプ５よりもダイシングライン８寄りに配置する。アライメントマーク１０は、半導体装置製造用基板２上に回路パターンを形成するプロセスにおいて、回路パターン及びアライメントマークパターンの像が描かれたマスクを、露光装置によりシリコンウェハ４に転写することで回路パターンと共に形成されるものとする。ここで、例えば一つの半導体素子領域３内において対角線上に位置するアライメントマーク１０を同じ形状にし、隣り合うアライメントマーク１０を異なった形状にすることによって、実装基板７への位置決めのみならず半導体素子６の実装方向等を正確に行うための機能を果たすこともできる。   Next, positioning for mounting the semiconductor element 6 on the mounting board 7 such as a COG substrate or a liquid crystal panel, that is, for connecting the bump 5 of the semiconductor element 6 and the electrode pad 9 of the mounting board 7 shown in FIG. In order to satisfy this high positional accuracy, a plurality of marks called alignment marks 10 are provided in the semiconductor element region 3 on the silicon wafer 4. These alignment marks 10 are formed at two or more of the four corners of the semiconductor element region 3, in the present embodiment, at the four corners, and are arranged closer to the dicing line 8 than the bumps 5. The alignment mark 10 is transferred together with the circuit pattern by transferring a mask on which an image of the circuit pattern and the alignment mark pattern is drawn onto the silicon wafer 4 by an exposure device in the process of forming the circuit pattern on the semiconductor device manufacturing substrate 2. Shall be formed. Here, for example, the alignment mark 10 positioned on the diagonal line in one semiconductor element region 3 has the same shape, and the adjacent alignment marks 10 have different shapes. A function for accurately performing the mounting direction 6 can also be achieved.

このように、半導体素子領域３の四隅にアライメントマーク１０が形成されることから、実装基板７に対する半導体素子６の位置精度を高度なものとすることができる。また、これらアライメントマーク１０がダイシングライン８近傍に設けられるバンプ５よりもさらにダイシングライン８寄りにパターニングされることで、後述する接着層１１を、アライメントマーク１０を除いて形成することが容易となる。   Thus, since the alignment marks 10 are formed at the four corners of the semiconductor element region 3, the positional accuracy of the semiconductor element 6 with respect to the mounting substrate 7 can be enhanced. Further, by patterning these alignment marks 10 closer to the dicing line 8 than the bumps 5 provided in the vicinity of the dicing line 8, it becomes easy to form an adhesive layer 11 described later, excluding the alignment mark 10. .

なお、ダイシングライン８は、実際に線引きされたものではなく、アライメントマーク１０（図１参照）による実装基板との位置合わせにより一義的に決まる仮想のダイシングライン８である。各半導体素子領域３の境界は、このダイシングライン８に対応するものである。   Note that the dicing line 8 is not actually drawn, but is a virtual dicing line 8 that is uniquely determined by alignment with the mounting substrate by the alignment mark 10 (see FIG. 1). The boundary of each semiconductor element region 3 corresponds to this dicing line 8.

次に、画像認識装置によってシリコンウェハ４上に形成されたアライメントマーク１０の位置（形状）を検出し、半導体素子領域３内におけるアライメントマーク１０同士の相対的位置関係からアライメントマーク１０を除いた箇所に、図２に示すような、加熱加圧により接着が可能な熱硬化タイプの接着層１１を形成する。このとき、少なくともバンプ５上に接着層１１を形成してバンプ５を含めるようにする。接着層１１の形成には、例えば一方の面（裏面）に保護シートを有するフィルム状の両面テープ、本実施形態においては、導電性粒子１３（図４参照）を含む異方性導電フィルム（ＡＣＦ）を用いるものとする。異方性導電フィルム（接着材）は、例えば、主に金メッキ処置が施された樹脂からなる導電性粒子１３と、熱硬化性を有したエポキシ系樹脂からなるバインダ１４とから構成されており、半導体素子６を実装基板７等に接着させた場合に、導電性粒子１３によって上記バンプ５及び電極パッド９同士を電気的に導通させ、バインダ１４によって相互接続部を機械的に固定する役割を担うことができる。   Next, the position (shape) of the alignment mark 10 formed on the silicon wafer 4 is detected by the image recognition device, and the alignment mark 10 is removed from the relative positional relationship between the alignment marks 10 in the semiconductor element region 3. Further, as shown in FIG. 2, a thermosetting type adhesive layer 11 that can be bonded by heating and pressing is formed. At this time, the adhesive layer 11 is formed on at least the bump 5 so as to include the bump 5. For the formation of the adhesive layer 11, for example, a film-like double-sided tape having a protective sheet on one surface (back surface), in this embodiment, an anisotropic conductive film (ACF) containing conductive particles 13 (see FIG. 4). ) Shall be used. The anisotropic conductive film (adhesive) is composed of, for example, conductive particles 13 mainly made of a resin subjected to gold plating treatment and a binder 14 made of a thermosetting epoxy resin, When the semiconductor element 6 is bonded to the mounting substrate 7 or the like, the bumps 5 and the electrode pads 9 are electrically connected to each other by the conductive particles 13, and the interconnect portion is mechanically fixed by the binder 14. be able to.

異方性導電フィルムは、半導体素子領域３内においてバンプ５を介して対向するアライメントマーク１０同士の間隔よりも狭いリール幅を有しており、リール装置によってシリコンウェハ４上に順次供給されるようになっている。そして、接着性を有する他方の面（表面）側をアライメントマーク１０を避けるようにしてシリコンウェハ４上における複数の半導体素子領域３に亘って貼着した後、裏面側に予め設けられていた前記保護シートを剥離することによって、シリコンウェハ４上に接着層１１が形成される。   The anisotropic conductive film has a reel width narrower than the interval between the alignment marks 10 facing each other through the bumps 5 in the semiconductor element region 3 and is sequentially supplied onto the silicon wafer 4 by the reel device. It has become. And after sticking the other surface (front surface) side which has adhesiveness over the several semiconductor element area | region 3 on the silicon wafer 4 so that the alignment mark 10 may be avoided, it was previously provided in the back surface side. The adhesive layer 11 is formed on the silicon wafer 4 by peeling the protective sheet.

このように、異方性導電フィルムをリール状で供給することにより、複数の半導体素子６に亘って一度に貼着できることから作業効率が良い。また、異方性導電フィルムが半導体素子６内におけるアライメントマーク１０同士の間隔よりも狭い幅と成っていることから、アライメントマーク１０上に該接着層１１が掛かる虞を確実に防ぐことができるようになっている。   As described above, since the anisotropic conductive film is supplied in a reel shape, the work efficiency can be improved because the anisotropic conductive film can be attached to the plurality of semiconductor elements 6 at a time. Further, since the anisotropic conductive film has a width narrower than the interval between the alignment marks 10 in the semiconductor element 6, it is possible to reliably prevent the adhesive layer 11 from being applied on the alignment mark 10. It has become.

バンプ５と電極パッド９との接続部分を確実に固定するためには、例えばバンプ５及び電極パッド９の高さを考慮した上で異方性導電フィルムの厚みを適宜設定する必要がある。つまり、バンプ５の高さ以上の厚みを有した異方性導電フィルムを貼着することによって、該バンプ５の上面が露出することを防ぐことができる。しかしながら、半導体素子６を実装基板７へ搭載した際に該実装基板７の電極パッド９とバンプ５との接続に支障のない厚みを有した異方性導電フィルムを採用するようにする。   In order to securely fix the connection portion between the bump 5 and the electrode pad 9, it is necessary to appropriately set the thickness of the anisotropic conductive film in consideration of the height of the bump 5 and the electrode pad 9, for example. That is, by sticking an anisotropic conductive film having a thickness equal to or greater than the height of the bump 5, it is possible to prevent the upper surface of the bump 5 from being exposed. However, an anisotropic conductive film having a thickness that does not hinder the connection between the electrode pads 9 and the bumps 5 of the mounting substrate 7 when the semiconductor element 6 is mounted on the mounting substrate 7 is employed.

このように、異方性導電フィルムを各半導体素子６のアライメントマーク１０が形成されていない領域に貼着し、各半導体素子６の中心側領域にバンプ５を含めた状態で接着層１１が選択形成されてなることから、必然的にアライメントマーク１０が外部に露出することになる。   In this way, the anisotropic conductive film is adhered to the region where the alignment mark 10 of each semiconductor element 6 is not formed, and the adhesive layer 11 is selected in a state where the bump 5 is included in the center side region of each semiconductor element 6. Since it is formed, the alignment mark 10 is inevitably exposed to the outside.

次に、半導体素子６の製造工程について、図２及び図３を参照しつつ説明する。
まず、上述の半導体装置製造用基板２をダイシングする。具体的には、ダイヤモンドブレードを用いて、図２に示す半導体素子領域３の境界線（ダイシングライン８）に沿うようにして、シリコンウェハ４及び異方性導電フィルムを同時に切断するものとしており、ダイシングにより個片化することにより図３に示すような半導体素子６が複数得られる。このように、ダイシングライン８に沿ってダイヤモンドブレードを作動させることで、ずれのない精度の良いダイシングが可能となり、同一形状の半導体素子６を形成することができる。 Next, the manufacturing process of the semiconductor element 6 will be described with reference to FIGS.
First, the semiconductor device manufacturing substrate 2 is diced. Specifically, using a diamond blade, the silicon wafer 4 and the anisotropic conductive film are simultaneously cut along the boundary line (dicing line 8) of the semiconductor element region 3 shown in FIG. A plurality of semiconductor elements 6 as shown in FIG. 3 are obtained by dividing into pieces by dicing. In this way, by operating the diamond blade along the dicing line 8, it is possible to perform dicing with high accuracy without deviation, and the semiconductor element 6 having the same shape can be formed.

また、アライメントマーク１０のみならず、可能な限りダイシングライン８上を除くようにして接着層１１を形成しておくことが好ましい。これにより、シリコンウェハ４のダイシングが行い易くなり作業性を向上させることができる。   In addition, it is preferable to form the adhesive layer 11 so as to exclude not only the alignment mark 10 but also the dicing line 8 as much as possible. As a result, dicing of the silicon wafer 4 is facilitated and workability can be improved.

次に、半導体素子６の実装工程について、図４及び図５を参照しつつ説明する。
まず、画像認識装置によって、半導体素子６のアライメントマーク１０の位置（形状）を検出する。そして、検出されたアライメントマーク１０を参照しつつ半導体素子６を実装基板７に対して所定位置となるように位置合わせしながら、半導体素子６を実装基板７上に対向配置させる。続けて、所定のパターンを有した回路パターンを備える実装基板７上に半導体素子６を搭載させ、実装基板７と半導体素子６とを上述の異方性導電フィルムを介してアライメントさせる。 Next, the mounting process of the semiconductor element 6 will be described with reference to FIGS.
First, the position (shape) of the alignment mark 10 of the semiconductor element 6 is detected by the image recognition device. Then, the semiconductor element 6 is placed on the mounting substrate 7 while being aligned with the mounting substrate 7 in a predetermined position while referring to the detected alignment mark 10. Subsequently, the semiconductor element 6 is mounted on the mounting substrate 7 having a circuit pattern having a predetermined pattern, and the mounting substrate 7 and the semiconductor element 6 are aligned through the above-described anisotropic conductive film.

具体的には、実装基板７のうち回路パターンが形成されている領域（回路パターン形成領域）と半導体素子６の異方性導電フィルムとを対向させた状態で位置合わせを行った後、実装基板７に半導体素子６を搭載し（図４参照）、そのままの状態で加熱加圧装置により半導体素子６側から加熱及び加圧を加えることによって実装させる（図５参照）。加熱及び加圧の条件は、上記異方性導電フィルムの性質により決定されるものである。   Specifically, after the alignment is performed in a state where the region (circuit pattern formation region) in which the circuit pattern is formed in the mounting substrate 7 and the anisotropic conductive film of the semiconductor element 6 face each other, the mounting substrate 7 is mounted with a semiconductor element 6 (see FIG. 4), and is mounted by applying heat and pressure from the side of the semiconductor element 6 with a heating and pressing apparatus as it is (see FIG. 5). The conditions for heating and pressurization are determined by the properties of the anisotropic conductive film.

実装基板７と半導体素子６とを一定時間加圧すると、図５に示すように、バンプ５及び電極パッド９間の異方性導電フィルムのバインダ１４が押し退けられて、相互間に導電性粒子１３が少なくとも１つ以上挟み込まれることになり、該導電性粒子１３を介して電気的導通が実現されることになる。半導体素子６と実装基板７とのアライメントは、上述したようにアライメントマーク１０を参照しながら行うものとし、また、接着は実装基板７と半導体素子６とが接触した状態のものを加熱することで、異方性導電フィルムのバインダ１４を硬化させることにより行うこととしている。そして、接続の信頼性は、バインダ１４の硬化、つまり凝集力によって電極間に導電性粒子１３を維持することにより保持されることになる。   When the mounting substrate 7 and the semiconductor element 6 are pressed for a predetermined time, the anisotropic conductive film binder 14 between the bumps 5 and the electrode pads 9 is pushed away as shown in FIG. At least one of them will be sandwiched, and electrical conduction will be realized through the conductive particles 13. The alignment between the semiconductor element 6 and the mounting substrate 7 is performed with reference to the alignment mark 10 as described above, and the bonding is performed by heating the state in which the mounting substrate 7 and the semiconductor element 6 are in contact with each other. In this case, the anisotropic conductive film binder 14 is cured. The reliability of connection is maintained by maintaining the conductive particles 13 between the electrodes by the hardening of the binder 14, that is, the cohesive force.

このような実装方法により、図３に示したような半導体素子６が実装された半導体装置１が製造される。製造された半導体装置１は、バンプ５と電極パッド９との電気的接続に優れ、半導体素子６と実装基板７との密着性（固定）も優れたものとなる。   With such a mounting method, the semiconductor device 1 on which the semiconductor element 6 as shown in FIG. 3 is mounted is manufactured. The manufactured semiconductor device 1 is excellent in electrical connection between the bump 5 and the electrode pad 9 and has excellent adhesion (fixation) between the semiconductor element 6 and the mounting substrate 7.

以上述べたことによれば、アライメントマーク１０上を除いて接着層１１が設けられることから、接着層１１がアライメントマーク１０の視認性を低下させるということがなくなる。つまり、アライメントマーク１０を確実に露出させることができるので、視認性の良いアライメントマーク１０を有する半導体素子６を形成することが可能となる。これより、半導体素子６のアライメントマーク１０に対して実装基板７を容易に位置合わせできるとともに精度良く実装することができる。よって、実装基板７に対する半導体素子６の高速実装が可能となる。   As described above, since the adhesive layer 11 is provided except on the alignment mark 10, the adhesive layer 11 does not deteriorate the visibility of the alignment mark 10. That is, since the alignment mark 10 can be reliably exposed, the semiconductor element 6 having the alignment mark 10 with good visibility can be formed. Accordingly, the mounting substrate 7 can be easily aligned with the alignment mark 10 of the semiconductor element 6 and can be mounted with high accuracy. Therefore, the semiconductor element 6 can be mounted on the mounting substrate 7 at high speed.

また、少なくともバンプ５上に接着層１１が形成されることから、接着層１１が半導体素子６からはみ出すことを防ぐことができる。また、半導体素子６に搭載される能動素子の品種に関わらず接着層１１を形成することができるので、半導体素子６の形成及び実装タクトを短縮することができる。接着層１１の良好な貼着により、半導体素子６のバンプ５と実装基板７の電極パッド９との電気的な接続を長期的に維持可能とすることができる。   Further, since the adhesive layer 11 is formed at least on the bump 5, it is possible to prevent the adhesive layer 11 from protruding from the semiconductor element 6. Further, since the adhesive layer 11 can be formed regardless of the type of active element mounted on the semiconductor element 6, the formation and mounting tact time of the semiconductor element 6 can be shortened. With good adhesion of the adhesive layer 11, the electrical connection between the bump 5 of the semiconductor element 6 and the electrode pad 9 of the mounting substrate 7 can be maintained for a long time.

［半導体装置の製造方法の第２実施形態］
次に、第２の実施形態について図６〜図８を参照して説明する。図６〜図８において、図１〜図５の各部に対応する部分には同一の符号を付け、その説明を省略する。
半導体装置製造用基板２の基本構成は上記実施形態と同様である。上記第１実施形態と異なる点は、シリコンウェハ４上のアライメントマーク１０を避けるようにして接着層１１を形成するのではなく、予めアライメントマーク１０をマスキングした後、液状の接着材を塗布することによって各半導体素子領域３の接着層２２を一括して形成するようにしたことである。 [Second Embodiment of Manufacturing Method of Semiconductor Device]
Next, a second embodiment will be described with reference to FIGS. 6 to 8, parts corresponding to those in FIGS. 1 to 5 are denoted by the same reference numerals, and description thereof is omitted.
The basic configuration of the semiconductor device manufacturing substrate 2 is the same as that of the above embodiment. The difference from the first embodiment is that the adhesive layer 11 is not formed so as to avoid the alignment mark 10 on the silicon wafer 4, but the alignment mark 10 is masked in advance and then a liquid adhesive is applied. Thus, the adhesive layer 22 of each semiconductor element region 3 is formed in a lump.

本実施形態においては、シリコンウェハ４上のアライメントマーク１０を画像認識装置によって検出した後、粘着層の少なくとも一方の面に保護シートを有するマスキングテープ２１を、ダイシングライン８を介して両側に位置するアライメントマーク１０上に位置合わせを行い、これらアライメントマーク１０及びダイシングライン８を覆うようにして、図６に示すようなマスキングテープ２１を複数貼着する。   In this embodiment, after the alignment mark 10 on the silicon wafer 4 is detected by the image recognition device, the masking tape 21 having a protective sheet on at least one surface of the adhesive layer is positioned on both sides via the dicing line 8. Alignment is performed on the alignment mark 10, and a plurality of masking tapes 21 as shown in FIG. 6 are attached so as to cover the alignment mark 10 and the dicing line 8.

次に、マスキングテープ２１を含むシリコンウェハ４の表面に液状（ペースト状）の接着材、本実施形態においては、導電性粒子１３を含む異方性導電ペースト（ＡＣＰ）を、スピン或いはスリットコート等により塗布することによって接着層２２を形成するものとする。異方性導電ペーストは、例えば上記導電性粒子１３と熱硬化性及び熱可塑性を有するバインダ１４とからなるもので、該異方性導電ペーストをシリコンウェハ４とマスキングテープ２１との間に形成される段差を埋めるようにしてシリコンウェハ４上に塗布することによって、マスキングテープ２１の厚さと略同様の厚さを有した接着層２２を形成することができる。したがって、マスキングテープ２１の厚さが接着層２２の厚さにそのまま反映されることになることから、バンプ５の高さ等を考慮した上で所望とする厚さの接着層２２となるように、マスキングテープ２１の厚さを設定しておく必要がある。本実施形態においては、マスキングテープ２１の厚さを、例えば１００μｍ以下とする。   Next, a liquid (paste-like) adhesive on the surface of the silicon wafer 4 including the masking tape 21, in this embodiment, an anisotropic conductive paste (ACP) including the conductive particles 13, spin or slit coating, etc. The adhesive layer 22 is formed by applying the coating. The anisotropic conductive paste is composed of, for example, the conductive particles 13 and a binder 14 having thermosetting and thermoplastic properties. The anisotropic conductive paste is formed between the silicon wafer 4 and the masking tape 21. The adhesive layer 22 having a thickness substantially the same as the thickness of the masking tape 21 can be formed by coating on the silicon wafer 4 so as to fill the level difference. Accordingly, since the thickness of the masking tape 21 is directly reflected in the thickness of the adhesive layer 22, the adhesive layer 22 having a desired thickness is obtained in consideration of the height of the bump 5 and the like. The thickness of the masking tape 21 needs to be set. In the present embodiment, the thickness of the masking tape 21 is, for example, 100 μm or less.

また、異方性導電ペーストのラミネートに際しては、減圧状態で行うことが好ましい。減圧状態で行うことで、シリコンウェハ４と異方性導電ペーストとの間に気泡が混入するという不具合発生を防止することができるからである。   In addition, the lamination of the anisotropic conductive paste is preferably performed under reduced pressure. This is because the occurrence of a problem that bubbles are mixed between the silicon wafer 4 and the anisotropic conductive paste can be prevented by carrying out in a reduced pressure state.

図７に示すように異方性導電ペーストを塗布した後、接着層２２となる異方性導電ペーストを硬化させる前にマスキングテープ２１をシリコンウェハ４上から除去する。すると、シリコンウェハ４上の全てのアライメントマーク１０を露出させることができると同時に、該シリコンウェハ４上には図８に示すような帯状の接着層２２が複数形成されることになる。このように、マスキングテープ２１を含むシリコンウェハ４の表面全体に異方性導電ペーストをラミネートした後にマスキングテープ２１を除去することによって、半導体素子領域３毎に均一な厚さの接着層２２が一括形成されることになる。したがって、マスキングテープ２１を用いることによって確実且つ容易に、アライメントマーク１０以外の箇所に接着層２２を形成することができる。   After applying the anisotropic conductive paste as shown in FIG. 7, the masking tape 21 is removed from the silicon wafer 4 before the anisotropic conductive paste to be the adhesive layer 22 is cured. Then, all the alignment marks 10 on the silicon wafer 4 can be exposed, and at the same time, a plurality of band-shaped adhesive layers 22 as shown in FIG. 8 are formed on the silicon wafer 4. As described above, the anisotropic conductive paste is laminated on the entire surface of the silicon wafer 4 including the masking tape 21 and then the masking tape 21 is removed, whereby the adhesive layer 22 having a uniform thickness is collectively formed for each semiconductor element region 3. Will be formed. Therefore, by using the masking tape 21, the adhesive layer 22 can be reliably and easily formed at a place other than the alignment mark 10.

このようにして製造されたシリコンウェハ４によれば、マスキングテープ２１によってマスキングされていたダイシングライン８に対応する位置には、勿論接着層２２は形成されていないことから、ダイシングによって複数の半導体素子６に個片化する際に、ダイヤモンドブレードの刃先に接着層２２が付着してダイシングし難くなるということを防止することができる。   According to the silicon wafer 4 manufactured in this way, since the adhesive layer 22 is of course not formed at the position corresponding to the dicing line 8 masked by the masking tape 21, a plurality of semiconductor elements are formed by dicing. When dividing into 6 pieces, it can be prevented that the adhesive layer 22 adheres to the cutting edge of the diamond blade and dicing becomes difficult.

また、シリコンウェハ４上における各半導体素子領域３間の全ての境界、つまり、ダイシングライン８上に接着層２２を形成しないよう形成することにより、ダイヤモンドブレードによる切断作業をより迅速且つ正確に行うことができる。
このようにして形成された半導体素子６を実装基板７へとアライメントする方法は、上記実施形態と同様である。 In addition, the cutting operation with the diamond blade can be performed more quickly and accurately by forming all the boundaries between the semiconductor element regions 3 on the silicon wafer 4, that is, without forming the adhesive layer 22 on the dicing line 8. Can do.
The method for aligning the semiconductor element 6 formed in this way to the mounting substrate 7 is the same as in the above embodiment.

以上述べた半導体装置１の製造方法によれば、アライメントマーク１０上にマスキングテープ２１を貼り付けた後、シリコンウェハ４上に液状の接着材（導電性ペースト）を塗布することによって接着層２２を形成することとしたため、アライメントマーク１０上に接着層２２が掛かることを確実に防ぐことができる他、シリコンウェハ４上の各半導体素子領域３に一括して接着層２２を形成することが可能となる。また、アライメントマーク１０はマスキングテープ２１により確実に保護されることから、アライメントマーク１０上に接着層２２が形成されるようなことはなくなり、アライメントマーク１０の視認性が低下することを防止することができる。   According to the manufacturing method of the semiconductor device 1 described above, the adhesive layer 22 is formed by applying the liquid adhesive (conductive paste) on the silicon wafer 4 after applying the masking tape 21 on the alignment mark 10. Since it is formed, it is possible to surely prevent the adhesive layer 22 from being applied on the alignment mark 10 and to form the adhesive layer 22 collectively on each semiconductor element region 3 on the silicon wafer 4. Become. In addition, since the alignment mark 10 is reliably protected by the masking tape 21, the adhesive layer 22 is not formed on the alignment mark 10, and the visibility of the alignment mark 10 is prevented from being lowered. Can do.

また、接着層２２が異方性導電ペースト（ＡＣＰ）であることから、実装時に半導体素子６及び実装基板７を加熱圧着することにより、圧着部分、つまり、バンプ５と電極パッド９との接続部分における接続方向に対しては導通性、一方、接続部分に直交する方向に対しては絶縁性という電気的異方性を示すことになる。電気的異方性は、バンプ５と電極パッド９との間に少なくとも一つの導電性粒子１３が存在することによって可能となることから、対向する電極同士を電気的に導通させるだけでなく、接続部分を機械的に固定することができる。したがって、本実施形態における製造方法によっても上記第１実施形態と同様の効果を奏することができる。   In addition, since the adhesive layer 22 is an anisotropic conductive paste (ACP), the semiconductor element 6 and the mounting substrate 7 are heat-bonded at the time of mounting, whereby a pressure-bonded portion, that is, a connection portion between the bump 5 and the electrode pad 9. It exhibits electrical anisotropy of conductivity with respect to the connection direction in the case of, and insulating on the direction orthogonal to the connection portion. The electrical anisotropy is made possible by the presence of at least one conductive particle 13 between the bump 5 and the electrode pad 9, so that not only the opposing electrodes are electrically connected but also connected. The part can be mechanically fixed. Therefore, the manufacturing method in the present embodiment can achieve the same effects as those in the first embodiment.

なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。
例えば、上記実施形態では、ダイシングライン８を仮想のラインとしたが、ダイシングライン８は、シリコンウェハ４上に直接形成しても良いし、ダイシングライン８を有したダイシングシート上にシリコンウェハ４を貼着するようにしても良い。 It should be noted that the technical scope of the present invention is not limited to the above-described embodiments, and includes those in which various modifications are made to the above-described embodiments without departing from the spirit of the present invention.
For example, in the above embodiment, the dicing line 8 is a virtual line, but the dicing line 8 may be formed directly on the silicon wafer 4 or the silicon wafer 4 may be formed on the dicing sheet having the dicing line 8. You may make it stick.

また、接着層２２の厚みの値が大きい場合、例えば１００μｍ以上の厚みにおいては、バンプ５と電極パッド９とを接続するために半導体素子６及び実装基板７を加熱圧着する際に接着層２２を押し広げる量が多くなることから、半導体素子６から接着層２２がはみ出してしまうという虞がある。その為、接着層２２の厚さは、導電性粒子１３の直径、バンプ５及び電極パッド９の高さ等の観点から、実装基板７及び半導体装置１の接着を良好に維持可能とする最低限の厚みに設定するものとする。これにより、バンプ５及び電極パッド９間に存在する接着層２２を押し広げることが容易になるとともに、接着層２２のはみ出し量を少なくすることができる。したがって、実装基板７上の実装領域を要望に応じて調整することができる他、半導体装置１の小型化を図ることも可能となる。   Further, when the thickness of the adhesive layer 22 is large, for example, when the thickness is 100 μm or more, the adhesive layer 22 is formed when the semiconductor element 6 and the mounting substrate 7 are thermocompression bonded to connect the bump 5 and the electrode pad 9. Since the amount to be expanded increases, the adhesive layer 22 may protrude from the semiconductor element 6. For this reason, the thickness of the adhesive layer 22 is the minimum that allows the mounting substrate 7 and the semiconductor device 1 to be favorably maintained from the viewpoint of the diameter of the conductive particles 13, the height of the bumps 5 and the electrode pads 9, and the like. It shall be set to the thickness of. Thereby, it becomes easy to spread the adhesive layer 22 existing between the bump 5 and the electrode pad 9, and the amount of protrusion of the adhesive layer 22 can be reduced. Therefore, the mounting area on the mounting substrate 7 can be adjusted as desired, and the semiconductor device 1 can be downsized.

半導体装置製造用基板の概略構成を示す平面図である。It is a top view which shows schematic structure of the board | substrate for semiconductor device manufacture. シリコンウェハ上に接着層を形成する工程を示す説明図である。It is explanatory drawing which shows the process of forming an adhesive layer on a silicon wafer. 個片化された半導体素子を示す平面図である。It is a top view which shows the semiconductor element separated into pieces. 半導体素子を実装基板に実装させる工程を示す説明図である。It is explanatory drawing which shows the process of mounting a semiconductor element on a mounting board. 第１実施形態により製造された半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device manufactured by 1st Embodiment. 第２実施形態の半導体装置の製造方法における工程を説明する説明図であって、マスキングテープが貼着された半導体装置製造用基板を示す平面図である。It is explanatory drawing explaining the process in the manufacturing method of the semiconductor device of 2nd Embodiment, Comprising: It is a top view which shows the board | substrate for semiconductor device manufacture by which the masking tape was stuck. シリコンウェハ上に導電性ペーストを塗布する工程を説明する平面図である。It is a top view explaining the process of apply | coating an electrically conductive paste on a silicon wafer. 各半導体素子領域に接着層が形成されたシリコンウェハを示す平面図である。It is a top view which shows the silicon wafer in which the contact bonding layer was formed in each semiconductor element area | region.

符号の説明Explanation of symbols

１…半導体装置、２…半導体装置製造用基板、３…半導体素子領域、４…シリコンウェハ、５…バンプ、６…半導体素子、８…ダイシングライン、９…電極パッド、１０…アライメントマーク、１１，２２…接着層、１３…導電性粒子、１４…バインダ、２１…マスキングテープ
DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... Semiconductor device manufacturing substrate, 3 ... Semiconductor element area | region, 4 ... Silicon wafer, 5 ... Bump, 6 ... Semiconductor element, 8 ... Dicing line, 9 ... Electrode pad, 10 ... Alignment mark, 11, 22 ... Adhesive layer, 13 ... Conductive particles, 14 ... Binder, 21 ... Masking tape

Claims (9)

半導体素子上に形成されたバンプと実装基板上に形成された電極パッドとを、接着層を介して電気的に接続されてなる半導体装置の製造方法であって、
複数の前記半導体素子と該半導体素子の周辺部に配設されたバンプ及びアライメントマークを有するウェハ上に、前記アライメントマーク上を除いて前記接着層を形成する工程と、
前記ウェハをダイシングして複数の前記半導体素子に個片化する工程と、
前記半導体素子を前記接着層を介して前記実装基板へ実装する工程と、
前記接着層を加熱及び加圧する工程とを有し、
前記接着層を介して前記バンプと前記電極パッドとの電気的接続を得ることを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device in which bumps formed on a semiconductor element and electrode pads formed on a mounting substrate are electrically connected via an adhesive layer,
Forming the adhesive layer on a wafer having a plurality of the semiconductor elements and bumps and alignment marks arranged around the semiconductor elements, excluding the alignment marks; and
Dicing the wafer into pieces into a plurality of the semiconductor elements;
Mounting the semiconductor element on the mounting substrate via the adhesive layer;
Heating and pressurizing the adhesive layer,
A method of manufacturing a semiconductor device, wherein electrical connection between the bump and the electrode pad is obtained via the adhesive layer. 前記アライメントマークを、前記半導体素子の四隅のうちのいずれか２箇所以上の領域に形成するとともに、前記バンプよりも前記ダイシングライン寄りに配置することを特徴とする請求項１記載の半導体装置の製造方法。     2. The semiconductor device according to claim 1, wherein the alignment mark is formed in any two or more of the four corners of the semiconductor element, and is disposed closer to the dicing line than the bump. Method. 前記接着層を少なくとも前記バンプ上に形成することを特徴とする請求項１又は２記載の半導体装置の製造方法。     The method for manufacturing a semiconductor device according to claim 1, wherein the adhesive layer is formed on at least the bump. 前記接着層は、熱硬化性を有していることを特徴とする請求項１から３のいずれか一項に記載の半導体装置の製造方法。     The method for manufacturing a semiconductor device according to claim 1, wherein the adhesive layer has thermosetting properties. 前記接着層を形成する工程において、
前記ウェハ上の複数の前記アライメントマークを画像認識し、
前記半導体素子上の前記アライメントマーク同士の相対的位置関係から決定する方向に従ってフィルム状の前記接着材を設けた後、該接着材に予め貼付されている保護シートを剥がすことにより、前記アライメントマークを除いた箇所に前記接着層が形成されることを特徴とする請求項１から４のいずれか一項に記載の半導体装置の製造方法。 In the step of forming the adhesive layer,
Recognizing a plurality of the alignment marks on the wafer,
After providing the film-like adhesive according to the direction determined from the relative positional relationship between the alignment marks on the semiconductor element, the alignment mark is removed by peeling off a protective sheet previously attached to the adhesive. 5. The method of manufacturing a semiconductor device according to claim 1, wherein the adhesive layer is formed at a removed portion. 6. 前記接着材は、リール状で供給され、前記半導体素子内でバンプを介して対向する前記アライメントマーク同士の間隔よりも狭い幅を有することを特徴とする請求項５記載の半導体装置の製造方法。     6. The method of manufacturing a semiconductor device according to claim 5, wherein the adhesive is supplied in a reel shape and has a width narrower than an interval between the alignment marks facing each other through bumps in the semiconductor element. 前記接着層を、導電性粒子を含む異方性導電フィルムにより形成することを特徴とする請求項５又は６記載の半導体装置の製造方法。     7. The method for manufacturing a semiconductor device according to claim 5, wherein the adhesive layer is formed of an anisotropic conductive film containing conductive particles. 前記接着層を形成する工程において、
前記ウェハ上の複数の前記アライメントマークを画像認識し、
前記アライメントマークを被覆するようにして前記マスキング材を配置した後、
前記ウェハ上に液状の接着材を塗布し、
該接着材が硬化する前に前記マスキング材を前記ウェハから除去することにより、前記接着層を形成することを特徴とする請求項１から４のいずれか一項に記載の半導体装置の製造方法。 In the step of forming the adhesive layer,
Recognizing a plurality of the alignment marks on the wafer;
After arranging the masking material so as to cover the alignment mark,
Applying a liquid adhesive on the wafer,
5. The method of manufacturing a semiconductor device according to claim 1, wherein the adhesive layer is formed by removing the masking material from the wafer before the adhesive is cured. 6. 前記接着層を、導電性粒子を含む異方性導電ペーストにより形成することを特徴とする請求項８に記載の半導体装置の製造方法。
The method for manufacturing a semiconductor device according to claim 8, wherein the adhesive layer is formed of an anisotropic conductive paste containing conductive particles.
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