JP2011029370A - Multilayer semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は積層型半導体装置及びその製造方法に係り、さらに詳しくは、複数の半導体チップが積層されて側方に共通電極が設けられた積層型半導体装置及びその製造方法に関する。 The present invention relates to a stacked semiconductor device and a method for manufacturing the same, and more particularly to a stacked semiconductor device in which a plurality of semiconductor chips are stacked and a common electrode is provided on the side, and a method for manufacturing the stacked semiconductor device.
従来、複数の半導体チップが積層されて側方に共通電極が設けられた積層型半導体装置がある。 Conventionally, there is a stacked semiconductor device in which a plurality of semiconductor chips are stacked and a common electrode is provided on the side.
特許文献１及び２には、一端側の電極端子に外側に延在する金属ワイヤが接続された構造の半導体素子を積層し、積層された半導体チップの金属ワイヤに導電性ペーストから形成された側面配線を接続することが記載されている。
In
後述する関連技術の欄で説明するように、積層型半導体装置を製造する際に、側面に設けられる共通電極は、ディスペンサなどによって塗布される銀（Ａｇ）ペーストから形成される。銀ペーストを塗布する方法では、横方向への濡れ広がりを制御できないため、半導体チップの接続パッドのピッチが１５０μｍ以下に微細化されると、共通電極同士が繋がって電気ショートを引き起こす問題がある。 As described in the related art section described later, when manufacturing a stacked semiconductor device, the common electrode provided on the side surface is formed from a silver (Ag) paste applied by a dispenser or the like. In the method of applying the silver paste, since wetting and spreading in the lateral direction cannot be controlled, when the pitch of the connection pads of the semiconductor chip is reduced to 150 μm or less, there is a problem that the common electrodes are connected to each other to cause an electrical short circuit.
また、ディスペンサのノズルを１００μｍ以下に設定して微細化に対応させる方法があるが、ノズルが細くなると目詰まりが起こりやすく、安定して共通電極を形成することは困難である。 In addition, there is a method of setting the dispenser nozzle to 100 μm or less to cope with miniaturization. However, when the nozzle becomes thin, clogging is likely to occur, and it is difficult to stably form the common electrode.
また、銀からなる共通電極はエレクトロマイグレーション耐性が十分ではなく、エレクトロマイグレーション耐性が十分に得られる金属材料を使用することが望まれる。 Moreover, the common electrode made of silver is not sufficient in electromigration resistance, and it is desirable to use a metal material that can sufficiently obtain electromigration resistance.
本発明は以上の課題を鑑みて創作されたものであり、半導体チップの接続パッドの狭ピッチ化に対応できると共に、信頼性の高い共通電極を側面に備えた積層型半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and provides a stacked semiconductor device and a method for manufacturing the same, which can cope with a narrow pitch of connection pads of a semiconductor chip and have a highly reliable common electrode on a side surface. The purpose is to provide.
上記課題を解決するため、本発明は積層型半導体装置に係り、接続パッドと該接続パッドに接続されて外側に延在するワイヤ端子とを備えた半導体チップが積層されて、前記積層された半導体チップの間及び側面に絶縁層が形成された積層チップ構造体と、前記積層チップ構造体の側面に立設して形成され、垂直方向に並んで配置された複数の前記ワイヤ端子に接続された電解金属めっき層からなる共通電極とを有することを特徴とする。 In order to solve the above problems, the present invention relates to a stacked semiconductor device, wherein a semiconductor chip including a connection pad and a wire terminal connected to the connection pad and extending outward is stacked, and the stacked semiconductor A multilayer chip structure in which an insulating layer is formed between and between the chips, and a plurality of wire terminals that are formed upright on the side surface of the multilayer chip structure and arranged in a vertical direction And a common electrode made of an electrolytic metal plating layer.
本発明の積層型半導体装置を製造する際には、まず、めっき給電部材の上に開口部が設けられた治具が配置される。治具の開口部の外周には半導体チップに設けられたワイヤ端子に対応する部分に外側に突出する突出開口部が設けられている。 When manufacturing the stacked semiconductor device of the present invention, first, a jig provided with an opening is disposed on the plating power supply member. On the outer periphery of the opening of the jig, a protruding opening protruding outward is provided at a portion corresponding to the wire terminal provided on the semiconductor chip.
そして、治具の開口部にワイヤ端子を備えた半導体チップが積層されて積層チップ構造体が配置される。外部で作成した積層チップ構造体を治具の開口部に配置してもよい。 And the semiconductor chip provided with the wire terminal is laminated | stacked on the opening part of a jig | tool, and a multilayer chip structure is arrange | positioned. You may arrange | position the multilayer chip structure produced outside in the opening part of a jig | tool.
このようにして、積層チップ構造体と治具の突出開口部の側面とによってワイヤ端子の周りに三次元的なめっき空間を構成し、電解めっきによってめっき空間にワイヤ端子に接続される共通電極が形成される。 In this way, a three-dimensional plating space is formed around the wire terminal by the laminated chip structure and the side surface of the protruding opening of the jig, and a common electrode connected to the wire terminal in the plating space by electrolytic plating is provided. It is formed.
従って、銀ペーストを塗布して共通電極を形成する方法と違って、共通電極が不必要に横方向に広がって形成されることがないので、半導体チップの接続パッドの狭ピッチ化に対応できるようになる。 Therefore, unlike the method of forming a common electrode by applying silver paste, the common electrode is not unnecessarily spread in the lateral direction, so that it is possible to cope with the narrow pitch of the connection pads of the semiconductor chip. become.
また、エレクトロマイグレーション耐性に優れた銅めっき層から共通電極を容易に形成できるので、エレクトロマイグレーションに強く信頼性の高い共通電極を構成することができる。 In addition, since the common electrode can be easily formed from a copper plating layer having excellent electromigration resistance, it is possible to configure a common electrode that is resistant to electromigration and has high reliability.
しかも、多数の開口部を備えた治具を使用できるので、多数の開口部に積層チップ構造体をそれぞれ配置した状態で、多数の積層チップ構造体の側面に一括して共通電極を形成することができる。これにより、積層型半導体装置の生産効率の向上及び低コスト化を図ることができる。 In addition, since a jig having a large number of openings can be used, a common electrode can be collectively formed on the side surface of the large number of laminated chip structures in a state where the multilayer chip structures are respectively arranged in the large numbers of openings. Can do. As a result, it is possible to improve the production efficiency and reduce the cost of the stacked semiconductor device.
上記した発明において、積層チップ構造体のワイヤ端子が半導体チップの側方の絶縁層から外側に延在し、ワイヤ端子の先端部が共通電極の中に配置されていてもよい。 In the above-described invention, the wire terminal of the laminated chip structure may extend outward from the insulating layer on the side of the semiconductor chip, and the tip of the wire terminal may be disposed in the common electrode.
あるいは、ワイヤ端子の先端面が半導体チップの側方の絶縁層の外面と同一位置に配置されて、その先端面が共通電極に接続されるようにしてもよい。 Alternatively, the tip surface of the wire terminal may be arranged at the same position as the outer surface of the insulating layer on the side of the semiconductor chip, and the tip surface may be connected to the common electrode.
以上説明したように、本発明では、積層型半導体装置において、半導体チップの接続パッドの狭ピッチ化に対応できると共に、信頼性の高い共通電極が側面に容易に形成される。 As described above, according to the present invention, in the stacked semiconductor device, it is possible to cope with a narrow pitch of the connection pads of the semiconductor chip, and a highly reliable common electrode is easily formed on the side surface.
以下、本発明の実施の形態について、添付の図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
（関連技術）
本発明の実施形態を説明する前に、本発明に関連する関連技術の問題点について説明する。図１は関連技術の積層型半導体装置を示す断面図である。
(Related technology)
Prior to describing embodiments of the present invention, problems of related technologies related to the present invention will be described. FIG. 1 is a cross-sectional view showing a stacked semiconductor device according to the related art.
図１に示すように、関連技術の積層型半導体装置を構成する配線基板１００では、絶縁基板２００の両面側に配線層３００がそれぞれ形成されている。両面側の配線層３００は絶縁基板２００を貫通する貫通電極（不図示）を介して相互接続されている。絶縁基板２００の両面側には配線層３００のパッド部の上に開口部が設けられたソルダレジスト４００がそれぞれ形成されている。
As shown in FIG. 1, in a
配線基板１００の上には、４つの半導体チップ５００が積層されている。各半導体チップ５００では、パッシベーション膜５４０と周縁側に配置された接続パッド５２０とを備えている。さらに、各半導体チップ５００の接続パッド５２０には外側に延在する金ワイヤ５６０が接続されている。半導体チップ５００の両面及び側面は絶縁樹脂５８０で被覆されており、金ワイヤ５６０の先端部が絶縁樹脂５８０から外側に突出している。
Four
そのような構造の半導体チップ５００がその接続パッド５２０が下側になって接着剤６００を介して積層されている。そして、各半導体チップ５００の垂直方向に並んで配置された金ワイヤ５６０に銀ペーストからなる共通電極７００が接続されている。図１の部分平面模式図に示すように、半導体チップ５００の一辺には複数の共通電極７００が相互に分離されて設けられる。
The
そして、積層された半導体チップ５００はモールド樹脂７２０によって封止されており、半導体チップ５００同士の隙間にもモールド樹脂７２０が充填されている。
The stacked
関連技術の積層型半導体装置では、側面に設けられる共通電極７００は、ディスペンサなどによって銀（Ａｇ）ペーストを塗布して形成される。銀ペーストを塗布する方法では、横方向への濡れ広がりを制御できないため、半導体チップ５００の接続パッド５２０のピッチが１５０μｍ以下に狭小化されると、共通電極７００同士が繋がって電気ショートを引き起こす問題がある。
In the related-art stacked semiconductor device, the
また、ディスペンサのノズルを１００μｍ以下に設定して狭小化に対応させる方法があるが、ノズルが細くなると目詰まりが起こりやすく、安定して共通電極を形成することは困難である。 Further, there is a method in which the nozzle of the dispenser is set to 100 μm or less to cope with the narrowing, but if the nozzle becomes thin, clogging is likely to occur, and it is difficult to stably form the common electrode.
また、銀から形成される共通電極７００はエレクトロマイグレーション耐性が十分ではなく、エレクトロマイグレーション耐性が十分に得られる金属材料を使用することが望まれる。
Further, the
以下に説明する本実施形態の半導体装置は、前述した不具合を解消することができる。 The semiconductor device of the present embodiment described below can solve the above-described problems.
（第１の実施の形態）
図２〜図１２は本発明の第１実施形態の積層型半導体装置の製造方法を示す断面図（一部平面図）、図１３は同じく積層型半導体装置を示す断面図及び平面図である。
(First embodiment)
2 to 12 are cross-sectional views (partial plan views) showing the method for manufacturing the stacked semiconductor device according to the first embodiment of the present invention, and FIG. 13 is a cross-sectional view and a plan view showing the stacked semiconductor device.
図２（ａ）に示すように、まず、個々の半導体チップを得るための多数のチップ領域Ａを備えた厚みが７２５μｍ程度のシリコンウェハ１０を用意する。図２（ａ）ではシリコンウェハ１０の２つのチップ領域Ａが部分的に描かれている。シリコンウェハ１０の各チップ領域Ａには、トランジスタやそれに接続された多層配線などが設けられたデバイス回路１２が形成されている。
As shown in FIG. 2A, first, a
シリコンウェハ１０の上部には多層配線に接続された接続パッド１４が形成されている。さらに、接続パッド１４上に開口部１６ａが設けられたパッシベーション膜１６がシリコンウェハ１０の上に形成されている。
A
本実施形態では、シリコンウェハ１０からＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどの半導体チップ（メモリチップ）が得られる。
In the present embodiment, a semiconductor chip (memory chip) such as a DRAM, SRAM, or flash memory is obtained from the
次いで、図２（ｂ）に示すように、シリコンウェハ１０の背面側をグラインダなどで研削することにより、シリコンウェハ１０の厚みを５０μｍ程度に薄型化する。
Next, as shown in FIG. 2B, the thickness of the
続いて、図２（ｃ）に示すように、シリコンウェハ１０をダイシングテープ１５の上に配置して仮固定し、ダイシング装置のブレード（不図示）によって各チップ領域Ａが得られるようにシリコンウェハ１０を切断する。
Subsequently, as shown in FIG. 2C, the
これにより、シリコンウェハ１０が個々のシリコン部１０ａに分割され、ダイシングテープ１５の上に相互に分離された多数の半導体チップ５が並んで配置される。このとき、ダイシング装置のブレードの厚みは１００μｍ程度に設定され、半導体チップ５同士の間隔は１００μｍ程度となる。
As a result, the
さらに、図３（ａ）に示すように、多数の半導体チップ５の上に保護テープ１７を貼付した後に、下側のダイシングテープ１５を除去する。
Further, as shown in FIG. 3A, after the
続いて、図３（ｂ）に示すように、半硬化状態（Ｂステージとも呼ばれる）の樹脂フィルムを各半導体チップ５の下面に押圧しながら貼付する。これにより、半導体チップ５同士の間の領域が樹脂層１８（絶縁層）で埋め込まれると共に、半導体チップ５の下面に樹脂層１８（絶縁層）が形成される。樹脂層１８の下面は全体にわたって平坦化されて形成される。
Subsequently, as shown in FIG. 3B, a semi-cured resin film (also called a B stage) is stuck to the lower surface of each
あるいは、液状樹脂をスピンコートなどによって塗布することにより、同様な樹脂層１８を形成してもよい。樹脂層１８は半導体チップ５が積層されるまで半硬化状態が維持される。
Alternatively, a
さらに、図３（ｃ）に示すように、ダイシング装置のブレード７によって半導体チップ５同士の間の領域に埋め込まれた樹脂層１８の中央部を厚み方向に貫通加工して切断する。これにより、半導体チップ５の側面及び下面が樹脂層１８で被覆された状態となる。
Further, as shown in FIG. 3C, the central portion of the
ダイシング装置のブレード７の厚みが４０μｍ程度に設定される場合は、半導体チップ５同士の間隔が１００μｍ程度であることから、半導体チップ５の側面に３０μｍ程度の樹脂層１８が残される。
When the thickness of the blade 7 of the dicing apparatus is set to about 40 μm, since the distance between the
その後に、図４（ａ）に示すように、各半導体チップ５を仮固定する保護テープ１７を除去し、多数の半導体チップ５をピックアップしてトレイ（不図示）の上に並べる。
Thereafter, as shown in FIG. 4A, the
さらに、図４（ｂ）に示すように、半導体チップ５の接続パッド１４に接続されるワイヤ端子２０を半導体チップ５の外側に延在させて形成する。ワイヤ端子２０としては、金（Ａｕ）ワイヤ又はアルミニウム（Ａｌ）ワイヤなどが使用され、ワイヤボンディング法に基づいて形成される。
Further, as shown in FIG. 4B, the
第１実施形態で使用される半導体チップ５では、シリコン部１０ａの下面と側面が樹脂層１８（絶縁層）で被覆されており、ワイヤ端子２０は樹脂層１８で被覆されておらず露出した状態となっている。
In the
後述するように、本実施形態では、図４（ｂ）の半導体チップ５が複数個で積層されて、その側面に各ワイヤ端子２０が垂直方向に並んで配置される。そして、それらのワイヤ端子２０に接続される共通電極が電解めっきによって立設して形成される。図５にはそのときに使用される電解めっき用の治具３０が示されている。
As will be described later, in the present embodiment, a plurality of
図５に示すように、治具３０は、シリコンウェハ３０ａにその厚み方向に貫通する複数の開口部３２が設けられて構成される。開口部３２はその外周に半円状に外側に突出する複数の突出開口部３４を備えて形成される。突出開口部３４は前述した半導体チップ５のワイヤ端子２０に対応する部分に切り込まれている。
As shown in FIG. 5, the
開口部３２の突出開口部３４を除く四角部は、半導体チップ５が配置される際に所定のクリアランスが確保されるように、樹脂層１８を含む半導体チップ５のサイズより一回り大きく設定される。
The square portion of the
図５の治具３０を作成する方法としては、まず、シリコンウェハ３０ａの上にフォトリソグラフィによって開口部が設けられたレジストなどのマスクを形成する。その後に、マスクの開口部を通して異方性ドライエッチング（ＲＩＥなど）によってシリコンウェハ３０ａを貫通加工することにより、突出開口部３４を備えた開口部３２を容易に形成することができる。
As a method of creating the
治具３０をシリコンウェハ３０ａから形成する例を説明したが、絶縁性の材料から治具３０を形成してもよい。あるいは、導電性の金属から治具３０を形成してもよく、この場合は、突出開口部３４を備えた開口部３２を絶縁樹脂層などでコーティングして使用される。
Although the example which forms the jig |
また、加工方法としては、ドライエッチングの他に、プレス加工などを用いた打ち抜き（型抜き）などにより、突出開口部３４を備えた開口部３２を形成することができる。
Further, as a processing method, the
次いで、図６に示すように、銅板などのめっき給電部材４０の上に接着剤４２を介して上記した治具３０を配置する。図６では、図５の治具３０の一つの開口部３２の周りの断面が部分的に示されている。
Next, as shown in FIG. 6, the
続いて、治具３０の開口部３２の底部の接着剤４２の上に、半導体チップ５を積層して配置する。図６の例では、３つの半導体チップ５を積層しているが、半導体チップ５の積層数は任意に設定できることはいうまでもない。
Subsequently, the
図５に示したように、治具３０には多数の開口部３２を設けることができ、多数の開口部３２に半導体チップ５がそれぞれ積層される。
As shown in FIG. 5, the
さらに、積層された半導体チップ５を上側からプレス（加圧）することにより、下側の半導体チップ５のワイヤ端子２０を上側の半導体チップ５の未硬化状態の樹脂層１８に埋設させる。その後に、積層された半導体チップ５をキュア（加熱処理）することにより、半導体チップ５の側面及び下面の未硬化状態の樹脂層１８を硬化させて上下側の半導体チップ５を接着させる。
Further, the stacked
これにより、３つの積層された半導体チップ５は硬化した樹脂層１８によって一体化されて積層チップ構造体６となり、治具３０の開口部３２の底部に仮固定される。そして、各半導体チップ５の各ワイヤ端子２０は積層チップ構造体６の側面の樹脂層１８から外側に突出して露出した状態で垂直方向に並んで配置される。
As a result, the three
なお、外部で作成した積層チップ構造体６を治具３０の開口部３２に配置してもよく、治具３０の開口部３２に積層チップ構造体６を形成すればよい。
Note that the
図７には、図６の構造体を上側からみた様子が示されている。図７に示すように、積層チップ構造体６は、治具３０の開口部３２のうち突出開口部３４を除く四角部の側面との間にクリアランスｃ（隙間）が設けられた状態で配置される。
FIG. 7 shows the structure of FIG. 6 as viewed from above. As shown in FIG. 7, the
そして、積層チップ構造体６の四辺から外側に突出する複数のワイヤ端子２０が治具３０の突出開口部３４の中央部に配置される。例えば、クリアランスｃは５μｍ程度に設定され、積層チップ構造体６と治具３０の突出開口部３４の最外側面との間隔ｄは５０μｍ程度に設定される。
A plurality of
前述したように、治具３０の開口部３２は、フォトリソグラフィ及び異方性ドライエッチングによって容易に形成することができる。このため、治具３０の開口部３２の突出開口部３４を半導体チップ５のワイヤ端子２０の位置に合わせて精度よく形成することができる。
As described above, the
しかも、半導体チップ５は、治具３０の開口部３２にクリアランスｃをもって配置されるので、高度な位置合わせ技術を使用することなく、半導体チップ５を治具３０の開口部３２に配置することができると同時に、半導体チップ５のワイヤ端子２０を突出開口部３４に配置することができる。
In addition, since the
なお、図７のように半導体チップ５の四辺が治具３０の開口部３２の側面に接触しないように配置することもできるし、あるいは、半導体チップ５の一角を治具３０の開口部３２の一角に押し当てて配置するようにしてもよい。
7, the four sides of the
次いで、図８に示すように、レーザ又は酸素プラズマにより積層チップ構造体６と治具３０の開口部３２の側面との間に露出する接着剤４２を除去してめっき給電部材４０を露出させる。
Next, as shown in FIG. 8, the adhesive 42 exposed between the
図８の平面図を加えて参照すると、積層チップ構造体６と治具３０の開口部３２の側面との間にはクリアランスｃが設けられているので、治具３０の突出開口部３４内だけではなく、隣り合う突出開口部３４の間のクリアランスｃの部分の接着剤４２が除去される（図８の平面図のハッチング領域）。
Referring to FIG. 8 in addition to the plan view, since a clearance c is provided between the
次いで、図９の断面図及び平面図に示すように、めっき給電部材４０をめっき給電経路に利用する電解めっきにより、積層チップ構造体６と治具３０の開口部３２の側面との間隔ｄ及びクリアランスｃに銅めっきを施す。間隔ｄ及びクリアランスｃに露出するめっき給電部材４０の上から銅めっきが上方向に順次成長していく。
Next, as shown in the cross-sectional view and the plan view of FIG. 9, the distance d between the
これにより、積層チップ構造体６と治具３０の突出開口部３４の側面との間隔ｄに外側に突出する突出金属部５０ａが立設して形成される。また、積層チップ構造体６と治具３０の開口部３２の側面とのクリアランスｃに突出金属部５０ａに繋がる薄膜の繋り部５０ｂが同時に形成される。
As a result, a protruding
図９の平面図を参照するように、突出金属部５０ａは積層チップ構造体６のワイヤ端子２０を包み込むように形成される。
As shown in the plan view of FIG. 9, the protruding
後述するように、突出金属部５０ａは相互に分離されて積層チップ構造体６のワイヤ端子２０に接続される共通電極となる。
As will be described later, the protruding
前述したように、積層チップ構造体６は治具３０の多数の開口部３２に配置されており、多数の積層チップ構造体６の側面に一括して突出金属部５０ａ及び繋り部５０ｂが形成される。
As described above, the
次いで、図１０に示すように、めっき給電部材４０（銅板）をウェットエッチングによって除去する。さらに、図１１に示すように、酸素プラズマによって接着剤４２を除去する。エポキシ系又はポリイミド系の接着剤４２を使用することにより、酸素プラズマで容易に除去することができる。
Next, as shown in FIG. 10, the plating power supply member 40 (copper plate) is removed by wet etching. Further, as shown in FIG. 11, the adhesive 42 is removed by oxygen plasma. By using the epoxy or
続いて、図１２に示すように、図１１の構造体から治具３０を取り外すことにより、積層チップ構造体６の側面に形成された突出金属部５０ａ及び繋り部５０ｂを露出させる。
Next, as shown in FIG. 12, the protruding
このとき、突出金属部５０ａ及び繋り部５０ｂは積層チップ構造体６の樹脂層１８には密着性よく形成され、治具３０（シリコン）とは単に接している状態であるため、治具３０を容易に取り外すことができる。
At this time, the protruding
次いで、図１２の構造体の突出金属部５０ａ及び繋り部５０ｂをウェットエッチングによって、繋り部５０ｂが消失するまでエッチバックすることにより、突出金属部５０ａを相互に分離する。
Next, the protruding
これにより、図１３に示すように、積層チップ構造体６の垂直方向に配置された各ワイヤ端子２０の郡にそれぞれ独立して接続される共通電極５０が得られる。
As a result, as shown in FIG. 13, a
前述した図７のように、積層チップ構造体６が治具３０の開口部３２に配置される場合は（クリアランスｃ：５μｍ、間隔ｄ：５０μｍ）、突出金属部５０ａ及び繋り部５０ｂを外面から５μｍ以上エッチングすることにより、各ワイヤ端子２０に独立して接続される共通電極５０をそれぞれ得ることができる。
As shown in FIG. 7 described above, when the
このとき、突出金属部５０ａも同時にエッチングされるが、突出金属部５０ａの突出厚みや幅が繋り部５０ｂよりかなり厚いため、特に問題は発生しない。
At this time, the protruding
なお、好適な例として、銅めっき層から共通電極５０を形成したが、金（Ａｕ）めっき層やニッケル（Ｎｉ）めっき層などの電解めっきで形成される各種の金属から共通電極５０を形成することができる。
As a preferred example, the
前述した形態では、突出金属部５０ａ及び繋り部５０ｂをエッチバックすることにより共通電極５０を形成している。以下に説明する第１実施形態の変形例の製造方法を採用することにより、エッチバックを省略することができる。
In the embodiment described above, the
変形例の製造方法では、図１４（ａ）に示すように、まず、図６及び図７の工程の後（治具３０の開口部３２に積層チップ構造体６を配置した後）に、積層チップ構造体６と治具３０の開口部３２の側面との全ての隙間（クリアランスｃ及び間隔ｄ）に樹脂体４４を積層チップ構造体６の上部までディスペンサなどで充填する（点ハッチング部）。樹脂体４４としては、剥離可能なレジストなどを使用することができる。
In the manufacturing method of the modified example, as shown in FIG. 14A, first, after the steps of FIGS. 6 and 7 (after the
次いで、図１４（ｂ）に示すように、レーザ又フォトエッチング（ＲＩＥなどの異方性ドライエッチング）によって、積層チップ構造体６と治具３０の突出開口部３４の側面との間隔ｄに充填された樹脂体４４及びその下の接着剤４２を除去することにより、めっき給電部材４０を露出させる。
Next, as shown in FIG. 14B, the gap d between the
これにより、クリアランスｃが樹脂体４４で部分的に埋め込まれるので、クリアランスｃからの電解めっきの成長を阻止することができる。
Thereby, since the clearance c is partially embedded by the
その後に、図１４（ｂ）の状態で、電解めっきを行うことにより、クリアランスｃを除く間隔ｄの領域のみに銅めっき層からなる突出金属部５０ａ（図９の平面図参照）がワイヤ端子２０に接続されて形成される。
Thereafter, by performing electrolytic plating in the state of FIG. 14B, the protruding
そして、前述したようにめっき給電部材４０及び接着剤４２を除去し、治具３０を取り外した後に、樹脂体４４が除去される。
Then, as described above, after removing the plating
このような手法を採用することにより、突出金属部５０ａに繋がる繋り部５０ｂが形成されないので、エッチバックすることなく突出金属部５０ａを共通電極５０とすることができる。
By adopting such a method, since the connecting
以上により、第１実施形態の積層型半導体装置１が得られる。
As described above, the
以上説明したように、第１実施形態の積層型半導体装置の製造方法では、治具３０の開口部３２の突出開口部３４によって積層チップ構造体６のワイヤ端子２０の周りに三次元的なめっき空間を構成し、電解めっきによってめっき空間に共通電極５０を形成している。
As described above, in the manufacturing method of the stacked semiconductor device according to the first embodiment, three-dimensional plating is performed around the
従って、銀ペーストを塗布して共通電極を形成する方法と違って、共通電極が不必要に横方向に広がって形成されることがないので、半導体チップ５の接続パッド１４の狭ピッチ化（接続パッド１４のピッチ：１００〜５０μｍ）に対応できるようになる。
Therefore, unlike the method of forming the common electrode by applying silver paste, the common electrode is not unnecessarily spread in the lateral direction, so that the pitch (connection) of the
また、エレクトロマイグレーション耐性に優れた銅めっき層から共通電極５０を容易に形成できるので、エレクトロマイグレーションに強く信頼性の高い共通電極５０を構成することができる。
In addition, since the
また、本実施形態の製造方法では、多数の開口部３２を備えた電解めっき用の治具３０を使用できるので、多数の開口部３２に半導体チップ５をそれぞれ積層して配置できる。従って、多数の積層チップ構造体６の側面に一括で共通電極５０を形成できるので、生産効率の向上及び低コスト化を図ることができる。
Further, in the manufacturing method of the present embodiment, since the
図１３に示すように、第１実施形態の積層型半導体装置１では、３つの同一の半導体チップ５が積層されている。半導体チップ５は好適にはメモリチップからなる。各半導体チップ５では、シリコン部１０ａにデバイス回路１２が形成されており、デバイス回路１２は上部に配置された接続パッド１４に接続されている。さらに、接続パッド１４上に開口部１６ａが設けられたソルダレジスト１６が形成されている。
As shown in FIG. 13, in the stacked
積層された半導体チップ５の間には樹脂層１８（絶縁層）が充填されている。また、各半導体チップ５の側面及び最下の半導体チップ５の下面が樹脂層１８（絶縁層）で被覆されている。このようにして、積層された半導体チップ５は樹脂層１８によって相互に電気絶縁された状態で一体化されて、積層チップ構造体６が構成される。
A resin layer 18 (insulating layer) is filled between the
さらに、接続パッド１４には半導体チップ５の外側に延在するワイヤ端子２０が接続されている。接続パッド１４は半導体チップ５の周縁部にペリフェラル型で配置されており、ワイヤ端子２０は半導体チップ５の四辺から外側に突出している。
Furthermore,
上面が樹脂層１８に埋め込まれた半導体チップ５では、ワイヤ端子２０は樹脂層１８に埋め込まれており、半導体チップ５の側方の樹脂層１８内から外側に突出して形成されている。また、最上の半導体チップ５では、その上面は樹脂層１８で被覆されておらず、ワイヤ端子２０は露出した状態で側方の樹脂層１８から外側に突出して形成されている。
In the
図１３の平面図を加えて参照すると、積層チップ構造体６の側面に垂直方向に並んで配置された複数のワイヤ端子２０の群に共通電極５０が接続されている。積層チップ構造体６の四辺に複数の共通電極５０が分離されて設けられている。共通電極５０は積層チップ構造体６の電源ライン、グランドライン及び信号ラインなどの側面共通配線として機能する。
Referring to FIG. 13 in addition to the plan view, the
前述したように、共通電極５０は治具３０を使用する電解めっきによって形成される。このため、銀ペーストを塗布する方法よりも半導体チップ５の接続パッド１４の狭小化に対応することができる。
As described above, the
また、共通電極５０を銅めっき層から形成できるので、エレクトロマイグレーション耐性に優れた信頼性の高い共通電極５０を構成することができる。銅めっき層の他に、電解めっきで形成される金（Ａｕ）めっき層やニッケル（Ｎｉ）めっき層などから共通電極５０を形成してもよい。
Moreover, since the
次に、第１実施形態の積層型半導体装置１を配線基板に実装する例について説明する。
Next, an example in which the stacked
図１５に示すように、まず、積層型半導体装置１を実装するための配線基板６０を用意する。配線基板６０では、絶縁基板６２の両面側に配線層６４がそれぞれ形成されている。絶縁基板６２にはその厚み方向に貫通する貫通電極６６が形成されており、両面側の配線層６４は貫通電極６６を介して相互接続されている。
As shown in FIG. 15, first, a
絶縁基板６２の両面側には、配線層６４のパッド部の上に開口部６８ａが設けられたソルダレジスト６８がそれぞれ形成されている。さらに、両面側のソルダレジスト６８の開口部６８ａ内の配線層６４のパッド部には、Ｎｉ／Ａｕ層などからなる接続部６４ａがそれぞれ形成されている。
On both sides of the insulating
また、積層型半導体装置１の共通電極５０の上下面及び側面に無電解Ｎｉ／Ａｕめっき層などからなるコンタクト層５２が形成される。
In addition, contact layers 52 made of an electroless Ni / Au plating layer or the like are formed on the upper, lower, and side surfaces of the
そして、積層型半導体装置１の共通電極５０の下面側のコンタクト層５２がはんだ電極７０によって配線基板６０の上面側の配線層６４の接続部６４ａに電気的に接続されて実装される。
Then, the
あるいは、図１６に示すように、積層型半導体装置１の共通電極５０の下面側のみにＮｉ／Ａｕ層などからなるコンタクト層５２を形成してもよい。この形態の場合は、前述した図９の電解めっきによって共通電極５０を形成する工程において、最初にＡｕめっき及びＮｉめっきを施してコンタクト層５２を形成し、その後に銅めっき層を形成すればよい。
Alternatively, as shown in FIG. 16, a
さらに、図１７には、上記した図１５の積層型半導体装置１がモールド樹脂７２によって封止されている。積層型半導体装置１の下側の隙間を含む全体をモールド樹脂７２で封止することにより、内部で発生するストレス緩和させることができ、共通電極５０の電気接続の信頼性を確保することができる。
Further, in FIG. 17, the
（第２の実施の形態）
図１８〜図２５は本発明の第２実施形態の積層型半導体装置の製造方法を示す断面図、図２６は同じく積層型半導体装置を示す断面図及び平面図である。
(Second Embodiment)
18 to 25 are cross-sectional views illustrating a method for manufacturing a stacked semiconductor device according to a second embodiment of the present invention, and FIG. 26 is a cross-sectional view and a plan view illustrating the stacked semiconductor device.
第２実施形態の特徴は、ワイヤ端子の先端面を半導体チップの側方の樹脂層の外面と同一位置に配置することにある。 The feature of the second embodiment resides in that the front end surface of the wire terminal is arranged at the same position as the outer surface of the resin layer on the side of the semiconductor chip.
第２実施形態では、第１実施形態と同一工程及び同一要素については、同一符号を付してその詳しい説明を省略する。 In the second embodiment, the same steps and the same elements as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
第２実施形態の積層型半導体装置の製造方法では、図１８（ａ）に示すように、まず、第１実施形態の図２（ａ）と同様に、半導体チップを得るためのシリコンウェハ１０を用意する。
In the method of manufacturing the stacked semiconductor device according to the second embodiment, as shown in FIG. 18A, first, similarly to FIG. 2A of the first embodiment, the
次いで、図１８（ｂ）に示すように、ダイシング装置によってシリコンウェハ１０を上面側から厚みの途中まで加工することにより溝部１１を形成する。溝部１１はシリコンウェハ１０の各チップ領域Ａを取り囲むように形成される。また、溝部１１の深さは最終的に得られる半導体チップの厚みに対応して形成され、例えば５０μｍに設定される。また、溝部１１の幅は例えば１００μｍ程度に設定される。
Next, as shown in FIG. 18B, the
次いで、図１９（ａ）に示すように、隣り合うチップ領域Ａの近接する２つの接続パッド１４間をフライングワイヤ２０ａで結線して接続する。
Next, as shown in FIG. 19A, two
続いて、図１９（ｂ）に示すように、半硬化状態の樹脂フィルムをシリコンウェハ１０の上面に押圧しながら貼付することにより第１樹脂層２８（絶縁層）を形成する。これにより、シリコンウェハ１０の溝部１１が第１樹脂層２８で埋め込まれると共に、フライングワイヤ２０ａが第１樹脂層２８の中に埋め込まれる。その後に、第１樹脂層２８をキュア（加熱処理）することにより硬化させる。
Subsequently, as shown in FIG. 19B, the first resin layer 28 (insulating layer) is formed by applying a semi-cured resin film while pressing it onto the upper surface of the
次いで、図２０（ａ）に示すように、図１９（ｂ）の構造体の上に保護テープ１７を貼付した後に、シリコンウェハ１０の下面側をグラインダによって溝部１１の下部の第１樹脂層２８が露出するまで研削する。これにより、シリコンウェハ１０が第１樹脂層２８の中で個々のシリコン部１０ａに分離されて半導体チップ５となる。
Next, as shown in FIG. 20A, after applying the
さらに、図２０（ｂ）に示すように、半導体チップ５の下面に樹脂フィルムを貼付するなどして第２樹脂層２９（絶縁層）を形成する。この時点では、第２樹脂層２９は未硬化状態となっている。
Further, as shown in FIG. 20B, a second resin layer 29 (insulating layer) is formed by sticking a resin film on the lower surface of the
次いで、図２１（ａ）に示すように、図２０（ｂ）の構造体から保護テープ１７を除去した後に、第２樹脂層２９の下面にダイシングテープ１５を貼付する。
Next, as shown in FIG. 21A, after removing the
続いて、図２１（ｂ）に示すように、ダイシング装置のブレードによって、半導体チップ５同士の間の領域の第１樹脂層２８、フライングワイヤ２０ａ及び第２樹脂層２９を貫通加工して切断する。これにより、個々の半導体チップ５に分離されると同時に、フライングワイヤ２０ａが２つに分離されて個々の半導体チップ５のワイヤ端子２０となる。
Subsequently, as shown in FIG. 21B, the
このようにして、ワイヤ端子２０の先端面が第１樹脂層２０の切断面と同一位置に配置される。第１実施形態と同様な設計とする場合は、半導体チップ５の側面に３０μｍ程度の第１樹脂層２８が残される。
In this way, the front end surface of the
さらに、図２２に示すように、ダイシングテープ１５から各半導体チップ５をピックアップしてトレイ（不図示）の上に並べる。
Further, as shown in FIG. 22, each
図２２に示すように、第２実施形態で使用される半導体チップ５では、シリコン部１０ａの上面及び側面が硬化した第１樹脂層２８（絶縁層）で被覆されており、下面が未硬化状態の第２樹脂層２９（絶縁層）で被覆されている。接続パッド１４に接続されるワイヤ端子２０は第１樹脂層２８に埋め込まれている。
As shown in FIG. 22, in the
そして、ワイヤ端子２０の先端面は、側方の第１樹脂層２８の外面Ｓから外側に突出しておらず、第１樹脂層２８の外面Ｓと同一位置に配置されて露出している。
The distal end surface of the
次いで、図２３に示すように、第１実施形態と同様に、めっき給電部材４０の上に接着剤４２を介して治具３０を配置する。その後に、治具３０の開口部３２内の接着剤４２の上に上記した半導体チップ５を積層する。
Next, as shown in FIG. 23, the
さらに、キュア（加熱処理）することによって、半導体チップ５の下面の未硬化状態の第２樹脂層２９を硬化させて積層した半導体チップ５を接着させることにより、積層チップ構造体６を得る。つまり、下側の半導体チップ５の硬化した第１樹脂層２８に、上側の半導体チップ５の未硬化状態の第２樹脂層２９が硬化して接着する。
Further, by curing (heat treatment), the uncured
次いで、図２４に示すように、第１実施形態と同様に、積層チップ構造体６と治具３０の開口部３２の側面との隙間の接着剤４２を除去する。さらに、同じく図２４に示すように、めっき給電部材４０をめっき給電経路に利用する電解めっきにより、積層チップ構造体６のワイヤ端子２０に接続される突出金属部５０ａとそれに繋がる繋り部５０ｂ（図２５参照）を形成する。
Next, as shown in FIG. 24, as in the first embodiment, the adhesive 42 in the gap between the
続いて、図２５に示すように、第１実施形態と同様に、図２４の構造体からめっき給電部材４０及び接着剤４２を除去した後に、治具３０を取り外すことにより、積層チップ構造体６の側面に形成された突出金属部５０ａ及び繋り部５０ｂを露出させる。さらに、第１実施形態と同様に、突出金属部５０ａ及び繋り部５０ｂを繋り部５０ｂが消失するまでウェットエッチングする。
Subsequently, as shown in FIG. 25, similarly to the first embodiment, after removing the plating
これにより、図２６に示すように、積層チップ構造体６のワイヤ端子２０に接続される共通電極５０が得られる。
Thereby, as shown in FIG. 26, the
以上により、第２実施形態の積層型半導体装置１ａが得られる。
As described above, the
第２実施形態の積層型半導体装置１ａでは、シリコンウェハ１０の状態で接続パッド１４間にフライングワイヤ２０ａが結線された後に、フライングワイヤ２０ａが第１樹脂層２８に埋め込まれる。さらに、第１樹脂層２８、フライングワイヤ２０ａ、シリコンウェハ１０及び第２樹脂層２９を切断することにより半導体チップ５が得られる。
In the
このため、積層された半導体チップのワイヤ端子２０の先端面は、側方の第１樹脂層２８の外面Ｓと同一位置に配置されて共通電極５０に接続される。
For this reason, the front end surface of the
第２実施形態では、シリコンウェハ１０の状態で一般的なワイヤボンディング法により２つの接続パッド１４間をフライングワイヤ２０ａで結線することに基づいて半導体チップ５のワイヤ端子２０を形成することができる。
In the second embodiment, the
従って、第１実施形態のように半導体チップの状態でワイヤを接続パッドから外側まで延在させて形成する場合より、生産効率や信頼性に関して優位性がある。 Therefore, there is an advantage in terms of production efficiency and reliability over the case where the wires are extended from the connection pads to the outside in the state of the semiconductor chip as in the first embodiment.
また、第２実施形態の積層型半導体装置１ａでは、積層された全ての半導体チップ５において、上面及び側面が第１樹脂層２８で被覆され、下面が第２樹脂層２９で被覆される。そして、積層された半導体チップ５は第２樹脂層２９によって接着されている。第１樹脂層２８及び第２樹脂層２９は、反りなどの発生を防止して信頼性を得るために同一の樹脂材料から形成することが好ましい。
In the
他の要素は第１実施形態の積層型半導体装置１と同一であるので、その説明を省略する。
Since other elements are the same as those of the stacked
第２実施形態の積層型半導体装置１ａは、第１実施形態と同様な効果を奏する。
The
第２実施形態の積層型半導体装置１ａにおいても、第１実施形態と同様に、積層型半導体装置１ａの共通電極５０の下部が配線基板の配線層にはんだ電極によって接続され、積層型半導体装置１ａの下側の隙間を含む全体がモールド樹脂によって封止される。
Also in the stacked
また、第２実施形態においても、第１実施形態の変形例の製造方法（図１４（ａ）及び（ｂ））を適用することにより、図２５の突出金属部５０ａ及び繋り部５０ｂをエッチバックする工程を省略することができる。
Also in the second embodiment, the protruding
１，１ａ…積層型半導体装置、５…半導体チップ、６…積層チップ構造体、７…ブレード、１０，３０ａ…シリコンウェハ、１０ａ…シリコン部、１１…溝部、１２…デバイス回路、１４…接続パッド、１５…ダイシングテープ、１６，６８…ソルダレジスト、１６ａ，３２，６８ａ…開口部、１７…保護テープ、１８，２８，２９…樹脂層（絶縁層）、２０…ワイヤ端子、２０ａ…フライングワイヤ、３０…治具、３４…突出開口部、４０…めっき給電部材、４２…接着剤、４４…樹脂体、５０…共通電極、５０ａ…突出金属部、５０ｂ…繋り部、５２…コンタクト層、６０…配線基板、６２…絶縁基板、６４…配線層、６４ａ…接続部、６６…貫通電極、６８…ソルダレジスト、７０…はんだ電極、７２…モールド樹脂、Ａ…チップ領域、Ｓ…外面。
DESCRIPTION OF
Claims (10)
前記積層チップ構造体の側面に立設して形成され、垂直方向に並んで配置された複数の前記ワイヤ端子に接続された電解金属めっき層からなる共通電極とを有することを特徴とする積層型半導体装置。 A laminated chip structure in which semiconductor chips each having a connection pad and a wire terminal connected to the connection pad and extending outward are laminated, and an insulating layer is formed between and on the side of the laminated semiconductor chips; ,
A laminated type comprising a common electrode formed by standing on a side surface of the laminated chip structure and comprising an electrolytic metal plating layer connected to the plurality of wire terminals arranged in a vertical direction; Semiconductor device.
前記ワイヤ端子の先端部が前記共通電極の中に配置されていることを特徴とする請求項１に記載の積層型半導体装置。 The wire terminal extends outward from the insulating layer on the side of the semiconductor chip,
The stacked semiconductor device according to claim 1, wherein a tip end portion of the wire terminal is disposed in the common electrode.
前記ワイヤ端子の先端面は前記半導体チップの側方の前記絶縁層の外面と同一位置に配置され、
前記ワイヤ端子の先端面が前記共通電極に接続されていることを特徴とする請求項１に記載の積層型半導体装置。 The insulating layer is further formed on the upper surface of the uppermost semiconductor chip, all the wire terminals are embedded in the insulating layer, respectively, and the tip end surface of the wire terminal is located on the side of the semiconductor chip. Placed in the same position as the outer surface of the insulation layer,
The stacked semiconductor device according to claim 1, wherein a tip end surface of the wire terminal is connected to the common electrode.
前記めっき給電部材をめっき給電経路に利用する電解めっきにより、前記積層チップ構造体と前記治具の突出開口部の側面との間隔に外側に突出する突出金属部を充填することに基づいて、垂直方向に並んで配置された複数の前記ワイヤ端子に接続される共通電極を得る工程と、
前記めっき給電部材及び前記治具を前記積層チップ構造体から除去する工程とを有することを特徴とする積層型半導体装置の製造方法。 A jig having an opening provided on the plating power supply member is disposed, and a semiconductor chip having a connection pad and a wire terminal connected to the connection pad and extending outward is provided in the opening of the jig. A step of forming a laminated chip structure in which an insulating layer is formed between and on the side surfaces of the laminated semiconductor chips, wherein the opening of the jig is located outside the portion corresponding to the wire terminal. With a protruding opening protruding,
Based on electrolytic plating using the plating power supply member as a plating power supply path, a vertical protruding metal part protruding outward is filled in the gap between the laminated chip structure and the side surface of the protruding opening of the jig. Obtaining a common electrode connected to the plurality of wire terminals arranged side by side in a direction;
And a step of removing the plating power supply member and the jig from the multilayer chip structure.
前記積層チップ構造体と前記治具の突出開口部以外の開口部の側面との間にクリアランスが存在し、
前記共通電極を得る工程において、
前記クリアランス上の前記積層チップ構造体の側面に前記突出金属部に繋がる繋り部が同時に形成され、
前記めっき給電部材及び前記治具を除去する工程の後に、
前記突出金属部及び前記繋り部を、外面から前記繋り部が消失するまでエッチングすることにより、前記共通電極を得る工程をさらに有することを特徴とする請求項５に記載の積層型半導体装置の製造方法。 In the step of forming the laminated chip structure in the opening of the jig,
There is a clearance between the laminated chip structure and the side surface of the opening other than the protruding opening of the jig,
In the step of obtaining the common electrode,
A connecting portion connected to the protruding metal portion is simultaneously formed on the side surface of the multilayer chip structure on the clearance,
After the step of removing the plating power supply member and the jig,
6. The stacked semiconductor device according to claim 5, further comprising a step of obtaining the common electrode by etching the protruding metal portion and the connecting portion from the outer surface until the connecting portion disappears. Manufacturing method.
前記積層チップ構造体と前記治具の突出開口部以外の開口部の側面との間にクリアランスが存在し、
前記共通電極を得る工程の前に、
前記積層チップ構造体と前記治具の開口部の側面との隙間に前記積層チップ構造体の上部まで樹脂体を充填する工程と、
前記積層チップ構造体と前記治具の突出開口部の側面との間隔に充填された前記樹脂体を除去して前記めっき給電部材を露出させ、前記クリアランスに充填された前記樹脂体を残す工程とをさらに有することを特徴とする請求項５に記載の積層型半導体装置の製造方法。 In the step of forming the laminated chip structure in the opening of the jig,
There is a clearance between the laminated chip structure and the side surface of the opening other than the protruding opening of the jig,
Before the step of obtaining the common electrode,
Filling a resin body up to the top of the multilayer chip structure in the gap between the multilayer chip structure and the side surface of the opening of the jig;
Removing the resin body filled in the gap between the multilayer chip structure and the side surface of the protruding opening of the jig to expose the plating power supply member, leaving the resin body filled in the clearance; The method of manufacturing a stacked semiconductor device according to claim 5, further comprising:
前記ワイヤ端子は前記半導体チップの側方の前記絶縁層から外側に延在しており、
前記共通電極を形成する工程において、
前記ワイヤ端子の先端部が前記突出開口部の中に配置されることを特徴とする請求項５又は６に記載の積層型半導体装置の製造方法。 In the step of forming the laminated chip structure in the opening of the jig,
The wire terminal extends outward from the insulating layer on the side of the semiconductor chip,
In the step of forming the common electrode,
7. The method of manufacturing a stacked semiconductor device according to claim 5, wherein a tip end portion of the wire terminal is disposed in the protruding opening.
最上の前記半導体チップの上面に前記絶縁層がさらに形成されおり、全ての前記ワイヤ端子は前記絶縁層にそれぞれ埋め込まれており、かつ
前記ワイヤ端子の先端面は前記半導体チップの側方の前記絶縁層の外面と同一位置に配置され、
前記共通電極を形成する工程において、
前記ワイヤ端子の先端面が前記共通電極に接続されることを特徴とする請求項５又は６に記載の積層型半導体装置の製造方法。 In the step of forming the laminated chip structure in the opening of the jig,
The insulating layer is further formed on the upper surface of the uppermost semiconductor chip, all the wire terminals are embedded in the insulating layer, respectively, and the tip surface of the wire terminal is the insulating on the side of the semiconductor chip. Placed in the same position as the outer surface of the layer,
In the step of forming the common electrode,
The method for manufacturing a stacked semiconductor device according to claim 5, wherein a tip end surface of the wire terminal is connected to the common electrode.
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