JP2007288651A - A/d conversion method and device - Google Patents
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Abstract
Description
本発明は、A/D変換方法及び装置に関し、特に、マルチプレックス部、A/D変換部及びデータラッチ部の動作を制御するマルチ制御部を設け、CPUでは入力のチャンネル指定及びデータラッチ部へのデジタルデータの読み込みのみを行うことにより、CPUの負担を軽減して処理速度を向上させるための新規な改良に関する。 The present invention relates to an A / D conversion method and apparatus, and more particularly to a multiplex unit, an A / D conversion unit, and a multiplex control unit that controls operations of a data latch unit. The present invention relates to a novel improvement for reducing the burden on the CPU and improving the processing speed by only reading the digital data.
従来、用いられていたこの種のA/D変換方法及び装置としては、特許文献等を特に示していないが、図3及び図4に示される構成が採用されていた。
すなわち、図3において符号1で示されているものは、複数のアナログ入力1a・・・1nが入力されるマルチプレックス部であり、このマルチプレックス部1で指定されたアナログ入力1a〜1nの1入力はA/D変換部2でA/D(アナログ/デジタル)変換され、デジタルデータ3としてデータラッチ部4へラッチされる。
Conventionally, as this type of A / D conversion method and apparatus used, the configuration shown in FIG. 3 and FIG. 4 has been adopted, although patent documents and the like are not particularly shown.
That is, what is indicated by reference numeral 1 in FIG. 3 is a multiplex unit to which a plurality of analog inputs 1a... 1n are input, and 1 of analog inputs 1a to 1n designated by the multiplex unit 1 The input is A / D (analog / digital) converted by the A / D conversion unit 2 and latched as digital data 3 in the data latch unit 4.
クロック信号5が入力されるCPU6には、前記マルチプレックス部1、A/D変換部2及びデータラッチ部4が接続されており、CPU6からの指令によってマルチプレックス部1、A/D変換部2及びデータラッチ部4はその動作が制御されるように構成されている。
The
次に、前述の構成において、前記CPU6は、CPU6のプログラムに沿って前記アナログ入力1a〜1nを順に又はランダムに指定すると、マルチプレックス部1を介して選択され、A/D変換部2でA/D変換され、デジタルデータ3がデータラッチ部4にCPUの読み込み処理によって読み込まれる。
Next, in the above-described configuration, when the analog inputs 1a to 1n are specified sequentially or randomly in accordance with the program of the
従来のA/D変換方法及び装置は、以上のように構成されていたため、次のような課題が存在していた。
すなわち、前述の従来構成においては、各アナログ入力を1入力毎に変換処理を実行している場合、全ての処理をCPUが行っているために、変換処理等の待ち時間等によってCPUの処理が制限され、A/D変換装置全体の処理速度を速くすることができず、処理速度の迅速化の要望に応えることは不可能であった。
すなわち、図3の従来構成においては、CPUの処理動作が、図4に示されるように、入力チャンネル指定10、A/D変換スタート指令11、A/D変換終了検出12、データラッチ指令13、データ読み込み14を全て行っているため、CPUの処理速度を上げることが不可能であった。
Since the conventional A / D conversion method and apparatus are configured as described above, the following problems exist.
That is, in the above-described conventional configuration, when conversion processing is performed for each analog input for each input, the CPU performs all processing, so the CPU processing is performed due to the waiting time for conversion processing and the like. However, the processing speed of the entire A / D converter cannot be increased, and it is impossible to meet the demand for speeding up the processing speed.
That is, in the conventional configuration shown in FIG. 3, the processing operation of the CPU is performed as shown in FIG. 4, with
本発明によるA/D変換方法は、マルチプレックス部に入力された複数のアナログ入力をA/D変換部でA/D変換し、データラッチ部でデジタルデータをラッチし、前記デジタルデータを前記データラッチ部から読み出すようにしたA/D変換方法において、前記マルチプレックス部、A/D変換部及びデータラッチ部を制御するマルチ制御部と、前記マルチ制御部に接続されたCPUとを用い、前記CPUは前記マルチプレックス部に入力された前記各アナログ入力のチャンネル指定及び前記データラッチ部への前記デジタルデータの読み込みのみを行う方法であり、また、前記データラッチ部は、前記アナログ入力の入力数分用いる方法であり、また、本発明によるA/D変換装置は、マルチプレックス部に入力された複数のアナログ入力をA/D変換部でA/D変換し、データラッチ部でデジタルデータをラッチし、前記デジタルデータを前記データラッチ部から読み出すようにしたA/D変換装置において、前記マルチプレックス部、A/D変換部及びデータラッチ部を制御するマルチ制御部と、前記マルチ制御部に接続されたCPUとを備え、前記CPUは前記マルチプレックス部に入力された前記各アナログ入力のチャンネル指定及び前記データラッチ部への前記デジタルデータの読み込みのみを行うようにした構成であり、また、前記データラッチ部は、前記アナログ入力の入力数分用いる構成である。 In the A / D conversion method according to the present invention, a plurality of analog inputs input to a multiplex unit are A / D converted by an A / D conversion unit, digital data is latched by a data latch unit, and the digital data is converted to the data In the A / D conversion method read from the latch unit, a multiplex unit, an A / D conversion unit, a data control unit that controls the data latch unit, and a CPU connected to the multiplex control unit, The CPU is a method of performing only the channel designation of each analog input input to the multiplex unit and reading the digital data into the data latch unit, and the data latch unit includes the number of inputs of the analog input. The A / D conversion apparatus according to the present invention is a method of using a plurality of analog signals input to a multiplex unit. In the A / D conversion apparatus in which the A / D conversion unit performs A / D conversion, the data latch unit latches digital data, and the digital data is read from the data latch unit, the multiplex unit, A A multi-control unit for controlling the / D conversion unit and the data latch unit, and a CPU connected to the multi-control unit, wherein the CPU specifies the channel designation of each analog input and the data input to the multiplex unit The digital data is only read into the latch unit, and the data latch unit is configured to use the number of analog inputs.
本発明によるA/D変換方法及び装置は、以上のように構成されているため、次のような効果を得ることができる。
すなわち、マルチプレックス部、A/D変換部及びデータクラッチ部の動作の指令をCPUとは別に設けたマルチ制御部で行い、CPUには入力チャンネル指定とデータ読み込み処理のみを行わせているため、CPUの待ち時間等を排除し、処理の簡素化ができ、CPUの処理速度を大幅に向上させることができる。
Since the A / D conversion method and apparatus according to the present invention are configured as described above, the following effects can be obtained.
That is, the operation of the multiplex unit, the A / D conversion unit, and the data clutch unit is performed by a multi-control unit provided separately from the CPU, and the CPU only performs input channel designation and data reading processing. The waiting time of the CPU can be eliminated, the processing can be simplified, and the processing speed of the CPU can be greatly improved.
本発明は、マルチプレックス部、A/D変換部及びデータラッチ部の動作を制御するマルチ制御部を設け、CPUでは入力のチャンネル指定及びデータラッチ部へのデジタルデータの読み込みのみを行うことにより、CPUの負担を軽減して処理速度を向上させるようにしたA/D変換方法及び装置を提供することを目的とする。 The present invention provides a multi-control unit that controls the operation of the multiplex unit, the A / D conversion unit, and the data latch unit, and the CPU only specifies the input channel and reads the digital data into the data latch unit. An object of the present invention is to provide an A / D conversion method and apparatus that reduce the burden on the CPU and improve the processing speed.
以下、図面と共に本発明によるA/D変換方法及び装置の好適な実施の形態について説明する。尚、従来例と同一部分には同一符号を用いて説明する。
図1において符号1で示されるものはマルチプレックス部であり、このマルチプレックス部1には、多数のアナログ入力1a〜1nが入力されている。
DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of an A / D conversion method and apparatus according to the present invention will be described with reference to the drawings. The same parts as those in the conventional example will be described using the same reference numerals.
In FIG. 1, what is indicated by reference numeral 1 is a multiplex section, and a large number of analog inputs 1 a to 1 n are input to the multiplex section 1.
前記マルチプレックス部1で選択されたアナログ入力1a〜1nは、A/D変換部2でA/D変換され、デジタルデータ3としてデータラッチ部4に入力され、このデジタルデータ3はデータラッチ部4から読み出されてデジタルデータ3として出力される。 The analog inputs 1a to 1n selected by the multiplex unit 1 are A / D converted by the A / D conversion unit 2 and input to the data latch unit 4 as digital data 3, and the digital data 3 is input to the data latch unit 4 Is output as digital data 3.
前記マルチプレックス部1、A/D変換部2及びデータラッチ部4が接続されたマルチ制御部9には、クロック信号5が接続されたCPU6が接続されている。
A
次に、前述の図1の構成において、A/D変換を行う場合について説明する。
図2に示すように、CPU6は、各アナログ入力1a〜1nのうち、指定した入力チャンネルの指定10とデータラッチ部4へのデジタルデータ3のデータ読み込み14のみを行い、他のA/D変換スタート指令11、A/D変換終了検出12、データラッチ指令13は全て前記マルチ制御部9で行うため、CPU6によるデータ処理速度を従来よりも大幅に向上させることができる。
Next, the case where A / D conversion is performed in the configuration shown in FIG. 1 will be described.
As shown in FIG. 2, the
1 マルチプレックス部
1a〜1n アナログ入力
2 A/D変換部
3 デジタルデータ
4 データラッチ部
5 クロック信号
6 CPU
9 マルチ制御部
10 入力チャンネル指定
14 データ読み込み
DESCRIPTION OF SYMBOLS 1 Multiplex part 1a-1n Analog input 2 A / D conversion part 3 Digital data 4
9
Claims (4)
前記マルチプレックス部(1)、A/D変換部(2)及びデータラッチ部(4)を制御するマルチ制御部(9)と、前記マルチ制御部(9)に接続されたCPU(6)とを用い、前記CPU(6)は前記マルチプレックス部(1)に入力された前記各アナログ入力(1a〜1n)のチャンネル指定(10)及び前記データラッチ部(4)への前記デジタルデータ(3)の読み込みのみを行うことを特徴とするA/D変換方法。 Multiple analog inputs (1a to 1n) input to the multiplex part (1) are A / D converted by the A / D converter (2), and the digital data (3) is latched by the data latch part (4) In the A / D conversion method in which the digital data (3) is read from the data latch unit (4),
A multi-control unit (9) for controlling the multiplex unit (1), the A / D conversion unit (2) and the data latch unit (4), and a CPU (6) connected to the multi-control unit (9); The CPU (6) uses the channel designation (10) of each analog input (1a to 1n) input to the multiplex unit (1) and the digital data (3) to the data latch unit (4). ) Reading only.
前記マルチプレックス部(1)、A/D変換部(2)及びデータラッチ部(4)を制御するマルチ制御部(9)と、前記マルチ制御部(9)に接続されたCPU(6)とを備え、前記CPU(6)は前記マルチプレックス部(1)に入力された前記各アナログ入力(1a〜1n)のチャンネル指定(10)及び前記データラッチ部(4)への前記デジタルデータ(3)の読み込みのみを行うように構成したことを特徴とするA/D変換装置。 Multiple analog inputs (1a to 1n) input to the multiplex part (1) are A / D converted by the A / D converter (2), and the digital data (3) is latched by the data latch part (4) In the A / D conversion device that reads the digital data (3) from the data latch unit (4),
A multi-control unit (9) for controlling the multiplex unit (1), the A / D conversion unit (2) and the data latch unit (4), and a CPU (6) connected to the multi-control unit (9); The CPU (6) includes a channel designation (10) of the analog inputs (1a to 1n) input to the multiplex unit (1) and the digital data (3) to the data latch unit (4). A / D converter characterized in that it is only read.
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Application Number | Priority Date | Filing Date | Title |
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