JP2007281934A - Semiconductor relay - Google Patents
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Abstract
Description
本発明は、半導体リレーに関し、特に、半導体リレーをオン・オフさせるスイッチング素子として二重拡散型のMOSFETを備える半導体リレーに関する。 The present invention relates to a semiconductor relay, and more particularly to a semiconductor relay including a double diffusion MOSFET as a switching element for turning on and off the semiconductor relay.
従来の電磁リレーに代わるリレーとして、電気信号を発光素子で光信号に変換し、発光素子と光結合された光起電力素子でその光信号を出力電圧に変換し、この出力電圧によってスイッチング素子としてのMOSFETを駆動させるようにした半導体リレーが知られている。 As a relay that replaces the conventional electromagnetic relay, an electrical signal is converted into an optical signal by a light emitting element, and the optical signal is converted into an output voltage by a photovoltaic element optically coupled to the light emitting element, and this output voltage is used as a switching element. 2. Description of the Related Art A semiconductor relay that drives a MOSFET is known.
従来の半導体リレーの一例を回路図として示す図6を用いて説明する。 An example of a conventional semiconductor relay will be described with reference to FIG. 6 showing a circuit diagram.
図6において、10はノーマリオフ型の半導体リレー、17は発光素子としてのLED、16a,16bはLED17の電源端子、18は光起電力素子としてのフォトダイオードアレイ、20は放電回路、20a,20bはダイオード、20cはサイリスタ、21a,21bは放電回路20の出力端子、22,23はスイッチング素子としての二重拡散型のエンハンスメント型nチャネルMOSFET(以降、出力段MOSFETと呼ぶ)、24a,24bは半導体リレー10の出力端子である。
In FIG. 6, 10 is a normally-off type semiconductor relay, 17 is an LED as a light emitting element, 16a and 16b are power terminals of the
LED17に光結合してフォトダイオードアレイ18が配置されている。フォトダイオードアレイ18は、k個のフォトダイオードが直列接続されて構成されている。
A
このフォトダイオードアレイ18の出力電圧は、個々のフォトダイオードの起電圧A[V]のk倍の出力電圧(直流電圧;A×k[V])を発生する。
The output voltage of the
また、フォトダイオードアレイ18のアノード/カソードは、それぞれ放電回路20に接続されている。
The anode / cathode of the
放電回路20の一方の出力端子21aは、2個の出力段MOSFET22,23の共通接続されたゲートに接続され、他方の出力端子21bは、2個の出力段MOSFET22,23の共通接続されたソースに接続されている。
One
また、2個の出力段MOSFET22,23のドレインは、それぞれ半導体リレー10の出力端子24a,24bに接続されている。
The drains of the two
放電回路20は、ダイオード20a,20bとサイリスタ20cとで構成されている。
The
ダイオード20aのアノードはフォトダイオードアレイ18のアノードに接続され、ダイオード20aのカソードは出力段MOSFET22,23の共通接続されたゲートに接続されている。
The anode of the
ダイオード20bのカソードはフォトダイオードアレイ18のカソードに接続され、ダイオード20bのアノードは出力段MOSFET22,23の共通接続されたソースに接続されている。
The cathode of the
サイリスタ20cのアノードはダイオード20aのカソードに接続され、サイリスタ20cのカソードはダイオード20bのアノードに接続され、N極ゲートはダイオード20aのアノードに接続され、P極ゲートはダイオード20bのカソードに接続されている。
The anode of the
このように構成された放電回路20は、フォトダイオードアレイ18が出力電圧発生時には、サイリスタ20cはオフ状態であり、電荷はダイオード20a,20bを通って出力段MOSFET22,23のゲートに印加される。
In the
そして、フォトダイオードアレイ18の出力電圧がなくなると、ダイオード20a,20bおよびサイリスタ20Cにより出力段MOSFET22,23のゲート電圧はそのまま保持されるが、フォトダイオードアレイ18では自己放電により電圧が低下する。
When the output voltage of the
この電圧低下により、ダイオード20a,20bのアノード/カソード間の電圧差が大きくなりN極ゲートあるいはP極ゲートが順方向にバイアスされ、サイリスタ20cがオンする。
Due to this voltage drop, the voltage difference between the anode / cathode of the
サイリスタ20cの自己保持特性により、アノード/カソード間の電位が1V程度に下がるまでオン状態が保たれる。このため、ゲートに蓄積された電荷は、サイリスタ20Cを通って速やかに放電される。但し、放電回路はこれに限定するものではない。
Due to the self-holding characteristics of the
ここで、図7に示すように、通常、各出力段MOSFET22,23のベース・ソース間は短絡させる。これは、ドレイン・ソース間に高電圧が印加されたときにドレイン(n)・ベース(p)・ソース(n)で成る寄生トランジスタが動作してオフ時の耐圧が低下することを防止するためである。尚、図7は、出力段MOSFET22,23の模式的な断面図を示す。
Here, as shown in FIG. 7, the bases and sources of the
尚、二重拡散型のMOSFETのベース・ドレイン間には寄生ダイオード(図示せず)が生じるため、双方向通電用は、相補的なスイッチング動作が可能なように2個のMOSFETが逆接続されている。 In addition, since a parasitic diode (not shown) is generated between the base and drain of the double diffusion type MOSFET, the two MOSFETs are reversely connected so that a complementary switching operation is possible for bidirectional energization. ing.
上記では、半導体リレー10として、2個の出力段MOSFET22,23を逆接続(ソース・ソース接続,ゲート・ゲート接続,各ドレインが出力となる接続形態)した双方向通電用の例で説明したが、図8に示すように、1個の出力段MOSFET22で構成された単方向通電用の半導体リレー30もある。
In the above description, the
また、出力段MOSFET22,23は横型MOSFETであってもよく、縦型MOSFETであってもよい。
Further, the
また、上記では、半導体リレーをノーマリオフ型の例で説明したが、ノーマリオン型の半導体リレーであってもよい。但し、出力段MOSFETはディプレッション型nチャネルMOSとし、第1のフォトダイオードアレイ17の接続を反転させて、ゲート・ソース間の電圧印加方向をゲート側を負、ソース側を正とする。
In the above description, the semiconductor relay is described as an example of a normally-off type, but a normally-on type semiconductor relay may be used. However, the output stage MOSFET is a depletion type n-channel MOS, and the connection of the
次に、双方向通電用の半導体リレー10の動作について図6を参照して説明する。尚、単方向通電用の半導体リレー30は、出力段MOSFETが1個であること以外は双方向通電用の半導体リレー10と同様であるため省略する。
Next, the operation of the
先ず、電源端子16a,16b間に電気信号が印加されるとLED17が発光する。
First, when an electric signal is applied between the
そして、この光信号はフォトダイオードアレイ18により受光され、その両端に出力電圧(直流電圧;A×k[V])を発生する。
This optical signal is received by the
この出力電圧は、出力端子21a,21bを介して、2個の出力段MOSFET22,23のそれぞれ共通接続されたゲート・ソース間に供給される。
This output voltage is supplied between the gate and source of the two
これによって、2個の出力段MOSFET22,23は導通状態になる。
As a result, the two
2個の出力段MOSFET22,23がともに導通状態になると、半導体リレー10の出力端子24a,24b間は導通状態になり、即ち、これが半導体リレー10のオン状態である。
When the two
次に、入力端子16a,16b間に電気信号が印加されなくなると、LED17が発光を停止する。
Next, when an electric signal is no longer applied between the
これによって、フォトダイオードアレイ18は、受光しなくなるため、その両端に発生していた出力電圧(直流電圧;A×k[V])はなくなる。
As a result, the
このため、出力端子21a,21b間の電圧もなくなる。
For this reason, there is no voltage between the
そして、2個の出力段MOSFET22,23のそれぞれ共通接続されたゲート・ソース間の電圧もなくなる。
Also, the voltage between the gate and source connected in common to the two
これによって2個の出力段MOSFET22,23は非導通状態になる。
As a result, the two
2個の出力段MOSFET22,23がともに非導通状態になると、半導体リレー10の出力端子24a,24b間は非導通状態になり、即ち、これが半導体リレー10のオフ状態である。
When the two
尚、放電回路20は、半導体リレー10のオン状態において2個の出力段MOSFET22,23のそれぞれ共通接続されたゲート・ソース間に蓄積された電荷を迅速に放電する。これによって、半導体リレー10はオン状態からオフ状態へ迅速に切り替えられる。(例えば、特許文献1参照)。
従来の半導体リレー10では、スイッチング素子としての出力段MOSFET22,23のドレイン・ソース間のリーク電流が主にそのまま半導体リレー10の出力端子24a,24b間のリーク電流となるため、半導体リレー10を数千個、並列接続して使用する半導体テスタ(図示せず)等の用途においては、リーク電流が数千倍に増大し半導体テスタ(図示せず)の測定精度に悪影響を及ぼすという問題があった。
In the
通常、このようなMOSFETのドレイン・ソース間のリーク電流を低減させるためには、出力段MOSFETのベースの不純物濃度を高くしたり、チャネル長を長くしたり、チャネル幅を狭くするなどの方法が周知である。 Usually, in order to reduce the leakage current between the drain and source of such a MOSFET, there are methods such as increasing the impurity concentration of the base of the output stage MOSFET, increasing the channel length, and narrowing the channel width. It is well known.
しかしながら、ベースの不純物濃度を高くしたり、チャネル長を長くしたり、チャネル幅を狭くすると、出力段MOSFETのゲート閾値電圧Vtが増加し、それに伴って半導体リレー10のスイッチング時間が増加したり、出力段MOSFETのオン抵抗Ronが増加し、それに伴って半導体リレー10のオン抵抗が増加したりした。尚、ゲート閾値電圧Vtは、ドレイン・ソース間に所定の電流値が流れるときのゲートに印加する電圧である。
However, if the impurity concentration of the base is increased, the channel length is increased, or the channel width is decreased, the gate threshold voltage Vt of the output stage MOSFET increases, and accordingly, the switching time of the
本発明の課題は、出力段MOSFETのドレイン・ソース間のリーク電流を低減するためベースの不純物濃度を高くしても、ゲート閾値電圧Vtやオン抵抗Ronが増加せず、その結果、スイッチング時間が増加したりオン抵抗が増加したりすることがない半導体リレーを提供することである。 The problem of the present invention is that the gate threshold voltage Vt and the on-resistance Ron do not increase even if the impurity concentration of the base is increased in order to reduce the leakage current between the drain and source of the output stage MOSFET. It is an object of the present invention to provide a semiconductor relay that does not increase or increase on-resistance.
本発明の半導体リレーは、電気信号を光信号に変換する発光素子と、光信号に応じた第一の出力電圧を発生する第一の光起電力素子と、第一の出力電圧がゲート・ソース間に印加されてドレイン・ソース間が導通/非導通状態に切り替えられる二重拡散型のMOSFETを備えた半導体リレーであって、MOSFETのゲート閾値電圧を導通/非導通状態で切替える切替手段を備えたことを特徴とする半導体リレーである。 The semiconductor relay of the present invention includes a light emitting element that converts an electrical signal into an optical signal, a first photovoltaic element that generates a first output voltage corresponding to the optical signal, and a first output voltage that is a gate / source. A semiconductor relay including a double diffusion type MOSFET that is applied between and switched between a drain and a source in a conductive / non-conductive state, and includes a switching means for switching the gate threshold voltage of the MOSFET in a conductive / non-conductive state This is a semiconductor relay characterized by that.
本発明の半導体リレーによれば、出力段MOSFETのドレイン・ソース間のリーク電流を低減するためベースの不純物濃度を高くしても、ゲート閾値電圧Vtやオン抵抗Ronが増加せず、その結果、スイッチング時間が増加したりオン抵抗が増加したりすることがない半導体リレーを提供することができる。 According to the semiconductor relay of the present invention, the gate threshold voltage Vt and the on-resistance Ron do not increase even if the base impurity concentration is increased in order to reduce the drain-source leakage current of the output stage MOSFET. It is possible to provide a semiconductor relay in which switching time does not increase and on-resistance does not increase.
本発明は、出力段MOSFETのドレイン・ソース間のリーク電流を低減するためベースの不純物濃度を高くしても、スイッチング時間が増加したりオン抵抗が増加したりすることがない半導体リレーを提供するという目的を、MOSFETのゲート閾値電圧を導通/非導通状態で切替える切替手段を備えることで実現した。 The present invention provides a semiconductor relay that does not increase switching time or increase on-resistance even if the impurity concentration of the base is increased to reduce the leakage current between the drain and source of the output stage MOSFET. This object has been realized by providing switching means for switching the gate threshold voltage of the MOSFET between a conductive state and a non-conductive state.
本発明の半導体リレーの一例を回路図として示す図1を用いて説明する。尚、図6と同一部分には同一符号を用いる。 An example of the semiconductor relay of the present invention will be described with reference to FIG. The same parts as those in FIG.
図1において、101は本発明のノーマリオフ型の半導体リレー、17は発光素子としてのLED、16a,16bはLED17の電源端子、18は第1の光起電力素子としての第1のフォトダイオードアレイ、20は放電回路、20a,20bはダイオード、20cはサイリスタ、21a,21bは放電回路20の出力端子、102,103は第1のスイッチング素子としての二重拡散型のエンハンスメント型nチャネルMOSFET(以降、出力段MOSFETと呼ぶ)、24a,24bは半導体リレー101の出力端子、104は本発明の特徴である切替手段、105は第2の光起電力素子としての第2のフォトダイオードアレイ、106は第2のスイッチング素子としてのデプレッション型MOSFET、である。
In FIG. 1, 101 is a normally-off type semiconductor relay of the present invention, 17 is an LED as a light emitting element, 16a and 16b are power terminals of the
LED17に光結合して第1のフォトダイオードアレイ18が配置されている。第1のフォトダイオードアレイ18は、k個のフォトダイオードが直列接続されて構成されている。
A
この第1のフォトダイオードアレイ18の出力電圧は、個々のフォトダイオードの起電圧A[V]のk倍の第1の出力電圧(直流電圧;A×k[V])を発生する。
The output voltage of the
また、第1のフォトダイオードアレイ18のアノード/カソードは、それぞれ放電回路20に接続されている。
The anode / cathode of the
放電回路20の一方の出力端子21aは、2個の出力段MOSFET102,103の共通接続されたゲートに接続され、他方の出力端子21bは、2個の出力段MOSFET102,103の共通接続されたソースに接続されている。
One
また、2個の出力段MOSFET102,103のドレインは、それぞれ半導体リレー101の出力端子24a,24bに接続されている。
The drains of the two
放電回路20は、ダイオード20a,20bとサイリスタ20cとで構成されている。
The
ダイオード20aのアノードは第1のフォトダイオードアレイ18のアノードに接続され、ダイオード20aのカソードは出力段MOSFET102,103の共通接続されたゲートに接続されている。
The anode of the
ダイオード20bのカソードは第1のフォトダイオードアレイ18のカソードに接続され、ダイオード20bのアノードは出力段MOSFET102,103の共通接続されたソースに接続されている。
The cathode of the
サイリスタ20cのアノードはダイオード20aのカソードに接続され、サイリスタ20cのカソードはダイオード20bのアノードに接続され、N極ゲートはダイオード20aのアノードに接続され、P極ゲートはダイオード20bのカソードに接続されている。
The anode of the
このように構成された放電回路20は、フォトダイオードアレイ18が出力電圧発生時には、電荷を出力段MOSFET102,103のそれぞれのゲートに印加し、出力電圧がなくなると、ゲートに蓄積された電荷をサイリスタ20Cを通して速やかに放電する。但し、放電回路はこれに限定するものではない。
The
また、本発明の特徴である切替手段104が放電回路20の後段に接続されている。
Further, the switching means 104 which is a feature of the present invention is connected to the subsequent stage of the
切替手段104は、第2の光起電力素子としての第2のフォトダイオードアレイ105と第2のスイッチング素子としてのデプレッション型MOSFET106とで構成されている。
The switching means 104 includes a
第2のフォトダイオードアレイ105は、直列接続されたm個のフォトダイオードでなり、個々のフォトダイオードの起電圧A[V]のm倍の第2の出力電圧(直流電圧;A×m[V])を発生する。
The
尚、第1のフォトダイオードアレイ17と第2のフォトダイオードアレイ105とを、応答速度が同じフォトダイオードアレイとしておくと良好な同期が得られてよい。
If the
また、第2の出力電圧(A×m[V])は、出力段MOSFETのドレイン・ソース間のリーク電流を低減させるために、ベースの不純物濃度を高くするなどしたために生じるゲート閾値電圧Vtの増加を相殺するように設定する。 Further, the second output voltage (A × m [V]) is a gate threshold voltage Vt generated by increasing the impurity concentration of the base in order to reduce the drain-source leakage current of the output stage MOSFET. Set to offset the increase.
また、第2のフォトダイオードアレイ105のカソードは2個の出力段MOSFET102,103の共通接続されたベースに、アノードは2個の出力段MOSFET102,103の共通接続されたソースにそれぞれ接続されている。
The cathode of the
また、デプレッション型MOSFET106は、そのゲートが出力端子21aに接続されるとともに、2個の出力段MOSFET102,103の共通接続されたゲートに接続されている。
The
また、そのソース(あるいはドレイン)は第2のフォトダイオードアレイ105のカソードに接続されるとともに、2個の出力段MOSFET102,103の共通接続されたベースに接続されている。
The source (or drain) is connected to the cathode of the
また、そのドレイン(あるいはソース)は第2のフォトダイオードアレイ105のアノードに接続されるとともに、2個の出力段MOSFET102,103の共通接続されたソースに接続されている。
Further, the drain (or source) is connected to the anode of the
このように接続されたデプレッション型MOSFET106は、ゲート入力信号があるときはオフ状態となり、第2のフォトダイオードアレイ105が発生した出力電圧を2個の出力段MOSFET102,103のそれぞれ共通接続されたベース・ソース間に印加し、ゲート入力信号がないときはオン状態となり、2個の出力段MOSFET102,103のそれぞれ共通接続されたベース・ソース間を短絡させるようになっている。
The
上記では、半導体リレー101として、2個の出力段MOSFET102,103を逆接続(ソース・ソース接続,ゲート・ゲート接続,各ドレインが出力となる接続形態)した双方向通電用の例で説明したが、図2に示すように、単方向通電用の半導体リレー201として、1個の出力段MOSFET102で構成してもよい。
In the above description, the
また、出力段MOSFET102,103は横型MOSFETであってもよく、縦型MOSFETであってもよい。
The
また、上記では、半導体リレーをノーマリオフ型の例で説明したが、ノーマリオン型の半導体リレーであってもよい。 In the above description, the semiconductor relay is described as an example of a normally-off type, but a normally-on type semiconductor relay may be used.
但し、出力段MOSFETはディプレッション型nチャネルMOSとし、第1のフォトダイオードアレイ17の接続を反転させてゲート・ソース間の電圧印加方向をゲート側を負、ソース側を正とすると共に、第2のフォトダイオードアレイ105の接続を反転させてベース・ソース間の電圧印加方向をソース側を負、ベース側を正とする。
However, the output stage MOSFET is a depletion type n-channel MOS, and the connection of the
次に、双方向通電用の半導体リレー101の動作について図3,4を参照して説明する。尚、単方向通電用の半導体リレー201は、出力段MOSFETが1個であること以外は双方向通電用の半導体リレー101と同様であるため省略する。
Next, the operation of the
先ず、図3を用いて、半導体リレー101のオン状態を説明する。
First, the on state of the
電源端子16a,16b間に電気信号が印加されるとLED17が発光する。
When an electric signal is applied between the
そして、この光信号は第1のフォトダイオードアレイ18により受光され、その両端に第1の出力電圧(直流電圧;A×k[V])を発生する。
This optical signal is received by the
この出力電圧は、出力端子21a,21bを介して、2個の出力段MOSFET102,103のそれぞれ共通接続されたゲート・ソース間に供給される。
This output voltage is supplied between the gate and the source of the two
これによって、2個の出力段MOSFET102,103は導通状態になる。
As a result, the two
2個の出力段MOSFET102,103がともに導通状態になると、半導体リレー101の出力端子24a,24b間は導通状態になり、即ち、これが半導体リレー101のオン状態である。
When the two
このとき、切替手段104のデプレッション型MOSFET106のゲートにも第1のフォトダイオード18に発生する入力信号(直流電圧)が印加されるためデプレッション型MOSFET106は非導通状態(オフ状態)になる。
At this time, since the input signal (DC voltage) generated in the
また、切替手段104の第2のフォトダイオードアレイ105も、第1のフォトダイオードアレイ18と同時に受光することにより第2の出力電圧(直流電圧;A×m[V])を発生する。
The
このときの出力段MOSFET102,103の電圧印加状態を図5(a)に示す模式的な断面図を用いて説明する。即ち、第2の出力電圧(直流電圧;A×m〔V〕)は、デプレッション型MOSFET106が非導通状態(オフ状態)であるため、2個の出力段MOSFET102,103のそれぞれ共通接続されたベース・ソース間に印加される。電圧印加方向はソース側が正、ベース側が負であり、ゲート閾値電圧Vtを低減させる方向の電圧が印加される。
The voltage application state of the
次に、図4を用いて、半導体リレー101のオフ状態を説明する。
Next, the off state of the
入力端子16a,16b間に電気信号が印加されなくなると、LED17が発光を停止する。
When the electric signal is no longer applied between the
これによって、第1のフォトダイオードアレイ18は、受光しなくなるため、その両端に発生していた第1の出力電圧(直流電圧;A×k[V])はなくなる。
As a result, the
このため、出力端子21a,21b間の電圧もなくなる。
For this reason, there is no voltage between the
そして、2個の出力段MOSFET102,103のそれぞれ共通接続されたゲート・ソース間の電圧もなくなる。
Further, the voltage between the gate and the source connected in common to each of the two
これによって2個の出力段MOSFET102,103は非導通状態になる。
As a result, the two
2個の出力段MOSFET102,103がともに非導通状態になると、半導体リレー101の出力端子24a,24b間は非導通状態になり、即ち、これが半導体リレー101のオフ状態である。
When the two
尚、放電回路20は、半導体リレー101のオン状態において2個の出力段MOSFET102,103のそれぞれ共通接続されたゲート・ソース間に蓄積された電荷を迅速に放電する。これによって、半導体リレー101はオン状態からオフ状態へ迅速に切り替えられる。
The
このとき、切替手段104のデプレッション型MOSFET106のゲートにも第1のフォトダイオード18に発生する入力信号(直流電圧)が印加されなくなり、デプレッション型MOSFET106は導通状態になる。
At this time, the input signal (DC voltage) generated in the
このときの出力段MOSFET102,103の電圧印加状態を図5(b)に示す模式的な断面図を用いて説明する。即ち、デプレッション型MOSFET106が導通状態になると、2個の出力段MOSFET102,103のそれぞれ共通接続されたベース・ソース間は短絡される。
The voltage application state of the
このように、半導体リレー101のオフ状態においては、各出力段MOSFET102,103のベース・ソース間は短絡させて、ドレイン・ソース間に高電圧が印加されたときにドレイン(n)・ベース(p)・ソース(n)で成る寄生トランジスタが動作してオフ時の耐圧が低下することを防止する。
As described above, when the
本発明は、スイッチング時間を増加させたり、オン抵抗を増加させたりすることなく、出力端子間のリーク電流を低減させることができる半導体リレーに適用できる。 The present invention can be applied to a semiconductor relay that can reduce the leakage current between output terminals without increasing the switching time or increasing the on-resistance.
10 従来の半導体リレー
16a,16b 発光素子の電源端子
17 LED
18 (第1の)フォトダイオードアレイ
20 放電回路
20a,20b ダイオード
20c サイリスタ
21a,21b 放電回路の出力端子
22,23,102,103 出力段MOSFET
24a,24b 半導体リレーの出力端子
30 従来の単方向通電用の半導体リレー
101 本発明の半導体リレー
104 切替手段
105 第2のフォトダイオードアレイ
106 デプレッション型MOSFET
201 本発明の単方向通電用の半導体リレー
A 個々のフォトダイオードの起電圧
k 第2のフォトダイオードアレイの個数
m 第1のフォトダイオードアレイの個数
Ron オン抵抗
Vt ゲート閾値電圧
DESCRIPTION OF
18 (first)
24a, 24b Semiconductor
201 Semiconductor relay for unidirectional energization of the present invention A Electromotive voltage of individual photodiodes k Number of second photodiode arrays m Number of first photodiode arrays Ron On resistance Vt Gate threshold voltage
Claims (8)
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JP (1) | JP2007281934A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102020201996A1 (en) | 2020-02-18 | 2021-08-19 | Robert Bosch Gesellschaft mit beschränkter Haftung | Power field effect transistor |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6215925A (en) * | 1985-07-12 | 1987-01-24 | Matsushita Electric Works Ltd | Semiconductor relay circuit |
JPH0322487A (en) * | 1989-06-19 | 1991-01-30 | Nec Corp | Transfer type solid-state relay |
JPH03198419A (en) * | 1989-12-26 | 1991-08-29 | Nec Corp | Solid-state relay |
JPH05268042A (en) * | 1992-03-18 | 1993-10-15 | Nec Corp | Solid-state relay |
JPH06268247A (en) * | 1993-03-15 | 1994-09-22 | Matsushita Electric Works Ltd | Optically coupled semiconductor relay |
JPH11126827A (en) * | 1997-08-21 | 1999-05-11 | Hitachi Ltd | Semiconductor integrated circuit and its designing method |
WO2003094235A1 (en) * | 2002-04-30 | 2003-11-13 | Renesas Technology Corp. | Semiconductor integrated circuit device |
-
2006
- 2006-04-07 JP JP2006106332A patent/JP2007281934A/en active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6215925A (en) * | 1985-07-12 | 1987-01-24 | Matsushita Electric Works Ltd | Semiconductor relay circuit |
JPH0322487A (en) * | 1989-06-19 | 1991-01-30 | Nec Corp | Transfer type solid-state relay |
JPH03198419A (en) * | 1989-12-26 | 1991-08-29 | Nec Corp | Solid-state relay |
JPH05268042A (en) * | 1992-03-18 | 1993-10-15 | Nec Corp | Solid-state relay |
JPH06268247A (en) * | 1993-03-15 | 1994-09-22 | Matsushita Electric Works Ltd | Optically coupled semiconductor relay |
JPH11126827A (en) * | 1997-08-21 | 1999-05-11 | Hitachi Ltd | Semiconductor integrated circuit and its designing method |
WO2003094235A1 (en) * | 2002-04-30 | 2003-11-13 | Renesas Technology Corp. | Semiconductor integrated circuit device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102020201996A1 (en) | 2020-02-18 | 2021-08-19 | Robert Bosch Gesellschaft mit beschränkter Haftung | Power field effect transistor |
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