JP2007281934A - Semiconductor relay - Google Patents

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Jun Tamura
純 田村
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor relay in which even when the impurity concentration of a base is increased for reducing a leak current between the drain and source of an output stage MOSFET, a gate threshold voltage Vt or ON resistance Ron is not increased and a switching time is not increased or ON resistance is not increased, as a result. <P>SOLUTION: A semiconductor relay 101 of the present invention comprises an LED 17 which converts an electric signal into an optical signal, a first photodiode array 18 which generates a first output voltage corresponding to the optical signal, and output stage MOSEFET 102, 103 of which a first output voltage is applied between a gate and a source to switch to a conducted/non-conducted state between the drain and the source, wherein a switching means 104 is provided for switching the gate threshold voltage of the output stage MOSFET 102, 103 between the conducted and non-conducted states. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体リレーに関し、特に、半導体リレーをオン・オフさせるスイッチング素子として二重拡散型のMOSFETを備える半導体リレーに関する。   The present invention relates to a semiconductor relay, and more particularly to a semiconductor relay including a double diffusion MOSFET as a switching element for turning on and off the semiconductor relay.

従来の電磁リレーに代わるリレーとして、電気信号を発光素子で光信号に変換し、発光素子と光結合された光起電力素子でその光信号を出力電圧に変換し、この出力電圧によってスイッチング素子としてのMOSFETを駆動させるようにした半導体リレーが知られている。   As a relay that replaces the conventional electromagnetic relay, an electrical signal is converted into an optical signal by a light emitting element, and the optical signal is converted into an output voltage by a photovoltaic element optically coupled to the light emitting element, and this output voltage is used as a switching element. 2. Description of the Related Art A semiconductor relay that drives a MOSFET is known.

従来の半導体リレーの一例を回路図として示す図6を用いて説明する。   An example of a conventional semiconductor relay will be described with reference to FIG. 6 showing a circuit diagram.

図6において、10はノーマリオフ型の半導体リレー、17は発光素子としてのLED、16a,16bはLED17の電源端子、18は光起電力素子としてのフォトダイオードアレイ、20は放電回路、20a,20bはダイオード、20cはサイリスタ、21a,21bは放電回路20の出力端子、22,23はスイッチング素子としての二重拡散型のエンハンスメント型nチャネルMOSFET(以降、出力段MOSFETと呼ぶ)、24a,24bは半導体リレー10の出力端子である。   In FIG. 6, 10 is a normally-off type semiconductor relay, 17 is an LED as a light emitting element, 16a and 16b are power terminals of the LED 17, 18 is a photodiode array as a photovoltaic element, 20 is a discharge circuit, and 20a and 20b are Diodes, 20c are thyristors, 21a and 21b are output terminals of the discharge circuit 20, 22 and 23 are double diffusion type enhancement type n-channel MOSFETs (hereinafter referred to as output stage MOSFETs) as switching elements, and 24a and 24b are semiconductors. This is an output terminal of the relay 10.

LED17に光結合してフォトダイオードアレイ18が配置されている。フォトダイオードアレイ18は、k個のフォトダイオードが直列接続されて構成されている。   A photodiode array 18 is disposed so as to be optically coupled to the LED 17. The photodiode array 18 is composed of k photodiodes connected in series.

このフォトダイオードアレイ18の出力電圧は、個々のフォトダイオードの起電圧A[V]のk倍の出力電圧(直流電圧;A×k[V])を発生する。   The output voltage of the photodiode array 18 generates an output voltage (DC voltage; A × k [V]) k times the electromotive voltage A [V] of each photodiode.

また、フォトダイオードアレイ18のアノード/カソードは、それぞれ放電回路20に接続されている。   The anode / cathode of the photodiode array 18 is connected to the discharge circuit 20.

放電回路20の一方の出力端子21aは、2個の出力段MOSFET22,23の共通接続されたゲートに接続され、他方の出力端子21bは、2個の出力段MOSFET22,23の共通接続されたソースに接続されている。   One output terminal 21a of the discharge circuit 20 is connected to a commonly connected gate of the two output stage MOSFETs 22 and 23, and the other output terminal 21b is a commonly connected source of the two output stage MOSFETs 22 and 23. It is connected to the.

また、2個の出力段MOSFET22,23のドレインは、それぞれ半導体リレー10の出力端子24a,24bに接続されている。   The drains of the two output stage MOSFETs 22 and 23 are connected to the output terminals 24a and 24b of the semiconductor relay 10, respectively.

放電回路20は、ダイオード20a,20bとサイリスタ20cとで構成されている。   The discharge circuit 20 includes diodes 20a and 20b and a thyristor 20c.

ダイオード20aのアノードはフォトダイオードアレイ18のアノードに接続され、ダイオード20aのカソードは出力段MOSFET22,23の共通接続されたゲートに接続されている。   The anode of the diode 20 a is connected to the anode of the photodiode array 18, and the cathode of the diode 20 a is connected to the commonly connected gates of the output stage MOSFETs 22 and 23.

ダイオード20bのカソードはフォトダイオードアレイ18のカソードに接続され、ダイオード20bのアノードは出力段MOSFET22,23の共通接続されたソースに接続されている。   The cathode of the diode 20 b is connected to the cathode of the photodiode array 18, and the anode of the diode 20 b is connected to the commonly connected sources of the output stage MOSFETs 22 and 23.

サイリスタ20cのアノードはダイオード20aのカソードに接続され、サイリスタ20cのカソードはダイオード20bのアノードに接続され、N極ゲートはダイオード20aのアノードに接続され、P極ゲートはダイオード20bのカソードに接続されている。   The anode of the thyristor 20c is connected to the cathode of the diode 20a, the cathode of the thyristor 20c is connected to the anode of the diode 20b, the N-pole gate is connected to the anode of the diode 20a, and the P-pole gate is connected to the cathode of the diode 20b. Yes.

このように構成された放電回路20は、フォトダイオードアレイ18が出力電圧発生時には、サイリスタ20cはオフ状態であり、電荷はダイオード20a,20bを通って出力段MOSFET22,23のゲートに印加される。   In the discharge circuit 20 configured as described above, when the photodiode array 18 generates an output voltage, the thyristor 20c is in an off state, and the charge is applied to the gates of the output stage MOSFETs 22 and 23 through the diodes 20a and 20b.

そして、フォトダイオードアレイ18の出力電圧がなくなると、ダイオード20a,20bおよびサイリスタ20Cにより出力段MOSFET22,23のゲート電圧はそのまま保持されるが、フォトダイオードアレイ18では自己放電により電圧が低下する。   When the output voltage of the photodiode array 18 disappears, the gate voltages of the output stage MOSFETs 22 and 23 are held as they are by the diodes 20a and 20b and the thyristor 20C, but the voltage in the photodiode array 18 decreases due to self-discharge.

この電圧低下により、ダイオード20a,20bのアノード/カソード間の電圧差が大きくなりN極ゲートあるいはP極ゲートが順方向にバイアスされ、サイリスタ20cがオンする。   Due to this voltage drop, the voltage difference between the anode / cathode of the diodes 20a, 20b becomes large, the N-pole gate or the P-pole gate is biased in the forward direction, and the thyristor 20c is turned on.

サイリスタ20cの自己保持特性により、アノード/カソード間の電位が1V程度に下がるまでオン状態が保たれる。このため、ゲートに蓄積された電荷は、サイリスタ20Cを通って速やかに放電される。但し、放電回路はこれに限定するものではない。   Due to the self-holding characteristics of the thyristor 20c, the ON state is maintained until the potential between the anode and the cathode drops to about 1V. For this reason, the electric charge accumulated in the gate is quickly discharged through the thyristor 20C. However, the discharge circuit is not limited to this.

ここで、図7に示すように、通常、各出力段MOSFET22,23のベース・ソース間は短絡させる。これは、ドレイン・ソース間に高電圧が印加されたときにドレイン(n)・ベース(p)・ソース(n)で成る寄生トランジスタが動作してオフ時の耐圧が低下することを防止するためである。尚、図7は、出力段MOSFET22,23の模式的な断面図を示す。   Here, as shown in FIG. 7, the bases and sources of the output stage MOSFETs 22 and 23 are normally short-circuited. This is to prevent a parasitic transistor composed of drain (n), base (p), and source (n) from operating when a high voltage is applied between the drain and the source, thereby reducing the breakdown voltage when turned off. It is. FIG. 7 is a schematic cross-sectional view of the output stage MOSFETs 22 and 23.

尚、二重拡散型のMOSFETのベース・ドレイン間には寄生ダイオード(図示せず)が生じるため、双方向通電用は、相補的なスイッチング動作が可能なように2個のMOSFETが逆接続されている。   In addition, since a parasitic diode (not shown) is generated between the base and drain of the double diffusion type MOSFET, the two MOSFETs are reversely connected so that a complementary switching operation is possible for bidirectional energization. ing.

上記では、半導体リレー10として、2個の出力段MOSFET22,23を逆接続(ソース・ソース接続,ゲート・ゲート接続,各ドレインが出力となる接続形態)した双方向通電用の例で説明したが、図8に示すように、1個の出力段MOSFET22で構成された単方向通電用の半導体リレー30もある。   In the above description, the semiconductor relay 10 is described as an example for bidirectional energization in which the two output stage MOSFETs 22 and 23 are reversely connected (source / source connection, gate / gate connection, connection form in which each drain is an output). As shown in FIG. 8, there is also a unidirectional energization semiconductor relay 30 constituted by one output stage MOSFET 22.

また、出力段MOSFET22,23は横型MOSFETであってもよく、縦型MOSFETであってもよい。   Further, the output stage MOSFETs 22 and 23 may be horizontal MOSFETs or vertical MOSFETs.

また、上記では、半導体リレーをノーマリオフ型の例で説明したが、ノーマリオン型の半導体リレーであってもよい。但し、出力段MOSFETはディプレッション型nチャネルMOSとし、第1のフォトダイオードアレイ17の接続を反転させて、ゲート・ソース間の電圧印加方向をゲート側を負、ソース側を正とする。   In the above description, the semiconductor relay is described as an example of a normally-off type, but a normally-on type semiconductor relay may be used. However, the output stage MOSFET is a depletion type n-channel MOS, and the connection of the first photodiode array 17 is inverted so that the gate-source voltage application direction is negative on the gate side and positive on the source side.

次に、双方向通電用の半導体リレー10の動作について図6を参照して説明する。尚、単方向通電用の半導体リレー30は、出力段MOSFETが1個であること以外は双方向通電用の半導体リレー10と同様であるため省略する。   Next, the operation of the semiconductor relay 10 for bidirectional energization will be described with reference to FIG. Note that the semiconductor relay 30 for unidirectional energization is the same as the semiconductor relay 10 for bidirectional energization except that there is only one output stage MOSFET, and is omitted.

先ず、電源端子16a,16b間に電気信号が印加されるとLED17が発光する。   First, when an electric signal is applied between the power supply terminals 16a and 16b, the LED 17 emits light.

そして、この光信号はフォトダイオードアレイ18により受光され、その両端に出力電圧(直流電圧;A×k[V])を発生する。   This optical signal is received by the photodiode array 18 and an output voltage (DC voltage; A × k [V]) is generated at both ends thereof.

この出力電圧は、出力端子21a,21bを介して、2個の出力段MOSFET22,23のそれぞれ共通接続されたゲート・ソース間に供給される。   This output voltage is supplied between the gate and source of the two output stage MOSFETs 22 and 23 that are commonly connected via the output terminals 21a and 21b.

これによって、2個の出力段MOSFET22,23は導通状態になる。   As a result, the two output stage MOSFETs 22 and 23 become conductive.

2個の出力段MOSFET22,23がともに導通状態になると、半導体リレー10の出力端子24a,24b間は導通状態になり、即ち、これが半導体リレー10のオン状態である。   When the two output stage MOSFETs 22 and 23 are both in a conductive state, the output terminals 24a and 24b of the semiconductor relay 10 are in a conductive state, that is, the semiconductor relay 10 is in an on state.

次に、入力端子16a,16b間に電気信号が印加されなくなると、LED17が発光を停止する。   Next, when an electric signal is no longer applied between the input terminals 16a and 16b, the LED 17 stops emitting light.

これによって、フォトダイオードアレイ18は、受光しなくなるため、その両端に発生していた出力電圧(直流電圧;A×k[V])はなくなる。   As a result, the photodiode array 18 does not receive light, and the output voltage (DC voltage; A × k [V]) generated at both ends thereof is eliminated.

このため、出力端子21a,21b間の電圧もなくなる。   For this reason, there is no voltage between the output terminals 21a and 21b.

そして、2個の出力段MOSFET22,23のそれぞれ共通接続されたゲート・ソース間の電圧もなくなる。   Also, the voltage between the gate and source connected in common to the two output stage MOSFETs 22 and 23 is eliminated.

これによって2個の出力段MOSFET22,23は非導通状態になる。   As a result, the two output stage MOSFETs 22 and 23 become non-conductive.

2個の出力段MOSFET22,23がともに非導通状態になると、半導体リレー10の出力端子24a,24b間は非導通状態になり、即ち、これが半導体リレー10のオフ状態である。   When the two output stage MOSFETs 22 and 23 are both in a non-conductive state, the output terminals 24a and 24b of the semiconductor relay 10 are in a non-conductive state, that is, the semiconductor relay 10 is in an off state.

尚、放電回路20は、半導体リレー10のオン状態において2個の出力段MOSFET22,23のそれぞれ共通接続されたゲート・ソース間に蓄積された電荷を迅速に放電する。これによって、半導体リレー10はオン状態からオフ状態へ迅速に切り替えられる。(例えば、特許文献1参照)。
特開2004−6778号公報 図15
The discharge circuit 20 quickly discharges the electric charge accumulated between the gate and the source of the two output stage MOSFETs 22 and 23 that are commonly connected in the ON state of the semiconductor relay 10. Thereby, the semiconductor relay 10 is quickly switched from the on state to the off state. (For example, refer to Patent Document 1).
Japanese Patent Laid-Open No. 2004-6778 FIG.

従来の半導体リレー10では、スイッチング素子としての出力段MOSFET22,23のドレイン・ソース間のリーク電流が主にそのまま半導体リレー10の出力端子24a,24b間のリーク電流となるため、半導体リレー10を数千個、並列接続して使用する半導体テスタ(図示せず)等の用途においては、リーク電流が数千倍に増大し半導体テスタ(図示せず)の測定精度に悪影響を及ぼすという問題があった。   In the conventional semiconductor relay 10, the leakage current between the drain and source of the output stage MOSFETs 22 and 23 as switching elements mainly becomes the leakage current between the output terminals 24 a and 24 b of the semiconductor relay 10. In applications such as thousands of semiconductor testers (not shown) connected in parallel, there was a problem that the leakage current increased several thousand times and adversely affected the measurement accuracy of the semiconductor tester (not shown). .

通常、このようなMOSFETのドレイン・ソース間のリーク電流を低減させるためには、出力段MOSFETのベースの不純物濃度を高くしたり、チャネル長を長くしたり、チャネル幅を狭くするなどの方法が周知である。   Usually, in order to reduce the leakage current between the drain and source of such a MOSFET, there are methods such as increasing the impurity concentration of the base of the output stage MOSFET, increasing the channel length, and narrowing the channel width. It is well known.

しかしながら、ベースの不純物濃度を高くしたり、チャネル長を長くしたり、チャネル幅を狭くすると、出力段MOSFETのゲート閾値電圧Vtが増加し、それに伴って半導体リレー10のスイッチング時間が増加したり、出力段MOSFETのオン抵抗Ronが増加し、それに伴って半導体リレー10のオン抵抗が増加したりした。尚、ゲート閾値電圧Vtは、ドレイン・ソース間に所定の電流値が流れるときのゲートに印加する電圧である。   However, if the impurity concentration of the base is increased, the channel length is increased, or the channel width is decreased, the gate threshold voltage Vt of the output stage MOSFET increases, and accordingly, the switching time of the semiconductor relay 10 increases, The on-resistance Ron of the output stage MOSFET increased, and the on-resistance of the semiconductor relay 10 increased accordingly. The gate threshold voltage Vt is a voltage applied to the gate when a predetermined current value flows between the drain and the source.

本発明の課題は、出力段MOSFETのドレイン・ソース間のリーク電流を低減するためベースの不純物濃度を高くしても、ゲート閾値電圧Vtやオン抵抗Ronが増加せず、その結果、スイッチング時間が増加したりオン抵抗が増加したりすることがない半導体リレーを提供することである。   The problem of the present invention is that the gate threshold voltage Vt and the on-resistance Ron do not increase even if the impurity concentration of the base is increased in order to reduce the leakage current between the drain and source of the output stage MOSFET. It is an object of the present invention to provide a semiconductor relay that does not increase or increase on-resistance.

本発明の半導体リレーは、電気信号を光信号に変換する発光素子と、光信号に応じた第一の出力電圧を発生する第一の光起電力素子と、第一の出力電圧がゲート・ソース間に印加されてドレイン・ソース間が導通/非導通状態に切り替えられる二重拡散型のMOSFETを備えた半導体リレーであって、MOSFETのゲート閾値電圧を導通/非導通状態で切替える切替手段を備えたことを特徴とする半導体リレーである。   The semiconductor relay of the present invention includes a light emitting element that converts an electrical signal into an optical signal, a first photovoltaic element that generates a first output voltage corresponding to the optical signal, and a first output voltage that is a gate / source. A semiconductor relay including a double diffusion type MOSFET that is applied between and switched between a drain and a source in a conductive / non-conductive state, and includes a switching means for switching the gate threshold voltage of the MOSFET in a conductive / non-conductive state This is a semiconductor relay characterized by that.

本発明の半導体リレーによれば、出力段MOSFETのドレイン・ソース間のリーク電流を低減するためベースの不純物濃度を高くしても、ゲート閾値電圧Vtやオン抵抗Ronが増加せず、その結果、スイッチング時間が増加したりオン抵抗が増加したりすることがない半導体リレーを提供することができる。   According to the semiconductor relay of the present invention, the gate threshold voltage Vt and the on-resistance Ron do not increase even if the base impurity concentration is increased in order to reduce the drain-source leakage current of the output stage MOSFET. It is possible to provide a semiconductor relay in which switching time does not increase and on-resistance does not increase.

本発明は、出力段MOSFETのドレイン・ソース間のリーク電流を低減するためベースの不純物濃度を高くしても、スイッチング時間が増加したりオン抵抗が増加したりすることがない半導体リレーを提供するという目的を、MOSFETのゲート閾値電圧を導通/非導通状態で切替える切替手段を備えることで実現した。   The present invention provides a semiconductor relay that does not increase switching time or increase on-resistance even if the impurity concentration of the base is increased to reduce the leakage current between the drain and source of the output stage MOSFET. This object has been realized by providing switching means for switching the gate threshold voltage of the MOSFET between a conductive state and a non-conductive state.

本発明の半導体リレーの一例を回路図として示す図1を用いて説明する。尚、図6と同一部分には同一符号を用いる。   An example of the semiconductor relay of the present invention will be described with reference to FIG. The same parts as those in FIG.

図1において、101は本発明のノーマリオフ型の半導体リレー、17は発光素子としてのLED、16a,16bはLED17の電源端子、18は第1の光起電力素子としての第1のフォトダイオードアレイ、20は放電回路、20a,20bはダイオード、20cはサイリスタ、21a,21bは放電回路20の出力端子、102,103は第1のスイッチング素子としての二重拡散型のエンハンスメント型nチャネルMOSFET(以降、出力段MOSFETと呼ぶ)、24a,24bは半導体リレー101の出力端子、104は本発明の特徴である切替手段、105は第2の光起電力素子としての第2のフォトダイオードアレイ、106は第2のスイッチング素子としてのデプレッション型MOSFET、である。   In FIG. 1, 101 is a normally-off type semiconductor relay of the present invention, 17 is an LED as a light emitting element, 16a and 16b are power terminals of the LED 17, 18 is a first photodiode array as a first photovoltaic element, 20 is a discharge circuit, 20a and 20b are diodes, 20c are thyristors, 21a and 21b are output terminals of the discharge circuit 20, and 102 and 103 are double diffusion type enhancement type n-channel MOSFETs (hereinafter referred to as the first switching elements). 24a and 24b are output terminals of the semiconductor relay 101, 104 is a switching means that is a feature of the present invention, 105 is a second photodiode array as a second photovoltaic element, and 106 is a first output element. 2 is a depletion type MOSFET as a switching element.

LED17に光結合して第1のフォトダイオードアレイ18が配置されている。第1のフォトダイオードアレイ18は、k個のフォトダイオードが直列接続されて構成されている。   A first photodiode array 18 is arranged in optical coupling with the LED 17. The first photodiode array 18 is configured by k photodiodes connected in series.

この第1のフォトダイオードアレイ18の出力電圧は、個々のフォトダイオードの起電圧A[V]のk倍の第1の出力電圧(直流電圧;A×k[V])を発生する。   The output voltage of the first photodiode array 18 generates a first output voltage (DC voltage; A × k [V]) that is k times the electromotive voltage A [V] of each photodiode.

また、第1のフォトダイオードアレイ18のアノード/カソードは、それぞれ放電回路20に接続されている。   The anode / cathode of the first photodiode array 18 is connected to the discharge circuit 20.

放電回路20の一方の出力端子21aは、2個の出力段MOSFET102,103の共通接続されたゲートに接続され、他方の出力端子21bは、2個の出力段MOSFET102,103の共通接続されたソースに接続されている。   One output terminal 21 a of the discharge circuit 20 is connected to a commonly connected gate of the two output stage MOSFETs 102 and 103, and the other output terminal 21 b is a commonly connected source of the two output stage MOSFETs 102 and 103. It is connected to the.

また、2個の出力段MOSFET102,103のドレインは、それぞれ半導体リレー101の出力端子24a,24bに接続されている。   The drains of the two output stage MOSFETs 102 and 103 are connected to the output terminals 24a and 24b of the semiconductor relay 101, respectively.

放電回路20は、ダイオード20a,20bとサイリスタ20cとで構成されている。   The discharge circuit 20 includes diodes 20a and 20b and a thyristor 20c.

ダイオード20aのアノードは第1のフォトダイオードアレイ18のアノードに接続され、ダイオード20aのカソードは出力段MOSFET102,103の共通接続されたゲートに接続されている。   The anode of the diode 20a is connected to the anode of the first photodiode array 18, and the cathode of the diode 20a is connected to the commonly connected gates of the output stage MOSFETs 102 and 103.

ダイオード20bのカソードは第1のフォトダイオードアレイ18のカソードに接続され、ダイオード20bのアノードは出力段MOSFET102,103の共通接続されたソースに接続されている。   The cathode of the diode 20 b is connected to the cathode of the first photodiode array 18, and the anode of the diode 20 b is connected to the commonly connected sources of the output stage MOSFETs 102 and 103.

サイリスタ20cのアノードはダイオード20aのカソードに接続され、サイリスタ20cのカソードはダイオード20bのアノードに接続され、N極ゲートはダイオード20aのアノードに接続され、P極ゲートはダイオード20bのカソードに接続されている。   The anode of the thyristor 20c is connected to the cathode of the diode 20a, the cathode of the thyristor 20c is connected to the anode of the diode 20b, the N-pole gate is connected to the anode of the diode 20a, and the P-pole gate is connected to the cathode of the diode 20b. Yes.

このように構成された放電回路20は、フォトダイオードアレイ18が出力電圧発生時には、電荷を出力段MOSFET102,103のそれぞれのゲートに印加し、出力電圧がなくなると、ゲートに蓄積された電荷をサイリスタ20Cを通して速やかに放電する。但し、放電回路はこれに限定するものではない。   The discharge circuit 20 configured as described above applies charges to the gates of the output stage MOSFETs 102 and 103 when the photodiode array 18 generates an output voltage. When the output voltage is lost, the charge accumulated in the gates is transferred to the thyristor. Discharge quickly through 20C. However, the discharge circuit is not limited to this.

また、本発明の特徴である切替手段104が放電回路20の後段に接続されている。   Further, the switching means 104 which is a feature of the present invention is connected to the subsequent stage of the discharge circuit 20.

切替手段104は、第2の光起電力素子としての第2のフォトダイオードアレイ105と第2のスイッチング素子としてのデプレッション型MOSFET106とで構成されている。   The switching means 104 includes a second photodiode array 105 as a second photovoltaic element and a depletion type MOSFET 106 as a second switching element.

第2のフォトダイオードアレイ105は、直列接続されたm個のフォトダイオードでなり、個々のフォトダイオードの起電圧A[V]のm倍の第2の出力電圧(直流電圧;A×m[V])を発生する。   The second photodiode array 105 includes m photodiodes connected in series, and a second output voltage (DC voltage; A × m [V] that is m times the electromotive voltage A [V] of each photodiode. ]).

尚、第1のフォトダイオードアレイ17と第2のフォトダイオードアレイ105とを、応答速度が同じフォトダイオードアレイとしておくと良好な同期が得られてよい。   If the first photodiode array 17 and the second photodiode array 105 are photodiode arrays having the same response speed, good synchronization may be obtained.

また、第2の出力電圧(A×m[V])は、出力段MOSFETのドレイン・ソース間のリーク電流を低減させるために、ベースの不純物濃度を高くするなどしたために生じるゲート閾値電圧Vtの増加を相殺するように設定する。   Further, the second output voltage (A × m [V]) is a gate threshold voltage Vt generated by increasing the impurity concentration of the base in order to reduce the drain-source leakage current of the output stage MOSFET. Set to offset the increase.

また、第2のフォトダイオードアレイ105のカソードは2個の出力段MOSFET102,103の共通接続されたベースに、アノードは2個の出力段MOSFET102,103の共通接続されたソースにそれぞれ接続されている。   The cathode of the second photodiode array 105 is connected to the commonly connected base of the two output stage MOSFETs 102 and 103, and the anode is connected to the commonly connected source of the two output stage MOSFETs 102 and 103, respectively. .

また、デプレッション型MOSFET106は、そのゲートが出力端子21aに接続されるとともに、2個の出力段MOSFET102,103の共通接続されたゲートに接続されている。   The depletion type MOSFET 106 has its gate connected to the output terminal 21 a and is connected to the commonly connected gates of the two output stage MOSFETs 102 and 103.

また、そのソース(あるいはドレイン)は第2のフォトダイオードアレイ105のカソードに接続されるとともに、2個の出力段MOSFET102,103の共通接続されたベースに接続されている。   The source (or drain) is connected to the cathode of the second photodiode array 105 and is connected to the commonly connected bases of the two output stage MOSFETs 102 and 103.

また、そのドレイン(あるいはソース)は第2のフォトダイオードアレイ105のアノードに接続されるとともに、2個の出力段MOSFET102,103の共通接続されたソースに接続されている。   Further, the drain (or source) is connected to the anode of the second photodiode array 105 and is connected to the commonly connected sources of the two output stage MOSFETs 102 and 103.

このように接続されたデプレッション型MOSFET106は、ゲート入力信号があるときはオフ状態となり、第2のフォトダイオードアレイ105が発生した出力電圧を2個の出力段MOSFET102,103のそれぞれ共通接続されたベース・ソース間に印加し、ゲート入力信号がないときはオン状態となり、2個の出力段MOSFET102,103のそれぞれ共通接続されたベース・ソース間を短絡させるようになっている。   The depletion type MOSFET 106 connected in this way is turned off when there is a gate input signal, and the output voltage generated by the second photodiode array 105 is connected to the bases of the two output stage MOSFETs 102 and 103 connected in common. When it is applied between the sources and there is no gate input signal, it is turned on to short-circuit between the base and the source connected in common to the two output stage MOSFETs 102 and 103, respectively.

上記では、半導体リレー101として、2個の出力段MOSFET102,103を逆接続(ソース・ソース接続,ゲート・ゲート接続,各ドレインが出力となる接続形態)した双方向通電用の例で説明したが、図2に示すように、単方向通電用の半導体リレー201として、1個の出力段MOSFET102で構成してもよい。   In the above description, the semiconductor relay 101 is described as an example for bidirectional energization in which the two output stage MOSFETs 102 and 103 are reversely connected (source / source connection, gate / gate connection, connection form in which each drain is an output). As shown in FIG. 2, the semiconductor relay 201 for unidirectional energization may be composed of a single output stage MOSFET 102.

また、出力段MOSFET102,103は横型MOSFETであってもよく、縦型MOSFETであってもよい。   The output stage MOSFETs 102 and 103 may be horizontal MOSFETs or vertical MOSFETs.

また、上記では、半導体リレーをノーマリオフ型の例で説明したが、ノーマリオン型の半導体リレーであってもよい。   In the above description, the semiconductor relay is described as an example of a normally-off type, but a normally-on type semiconductor relay may be used.

但し、出力段MOSFETはディプレッション型nチャネルMOSとし、第1のフォトダイオードアレイ17の接続を反転させてゲート・ソース間の電圧印加方向をゲート側を負、ソース側を正とすると共に、第2のフォトダイオードアレイ105の接続を反転させてベース・ソース間の電圧印加方向をソース側を負、ベース側を正とする。   However, the output stage MOSFET is a depletion type n-channel MOS, and the connection of the first photodiode array 17 is reversed so that the gate-source voltage application direction is negative on the gate side and positive on the source side. The connection of the photodiode array 105 is inverted so that the voltage application direction between the base and source is negative on the source side and positive on the base side.

次に、双方向通電用の半導体リレー101の動作について図3,4を参照して説明する。尚、単方向通電用の半導体リレー201は、出力段MOSFETが1個であること以外は双方向通電用の半導体リレー101と同様であるため省略する。   Next, the operation of the semiconductor relay 101 for bidirectional energization will be described with reference to FIGS. The semiconductor relay 201 for unidirectional energization is the same as the semiconductor relay 101 for bidirectional energization except that there is only one output stage MOSFET, and is omitted.

先ず、図3を用いて、半導体リレー101のオン状態を説明する。   First, the on state of the semiconductor relay 101 will be described with reference to FIG.

電源端子16a,16b間に電気信号が印加されるとLED17が発光する。   When an electric signal is applied between the power supply terminals 16a and 16b, the LED 17 emits light.

そして、この光信号は第1のフォトダイオードアレイ18により受光され、その両端に第1の出力電圧(直流電圧;A×k[V])を発生する。   This optical signal is received by the first photodiode array 18 and a first output voltage (DC voltage; A × k [V]) is generated at both ends thereof.

この出力電圧は、出力端子21a,21bを介して、2個の出力段MOSFET102,103のそれぞれ共通接続されたゲート・ソース間に供給される。   This output voltage is supplied between the gate and the source of the two output stage MOSFETs 102 and 103 that are commonly connected via the output terminals 21a and 21b.

これによって、2個の出力段MOSFET102,103は導通状態になる。   As a result, the two output stage MOSFETs 102 and 103 become conductive.

2個の出力段MOSFET102,103がともに導通状態になると、半導体リレー101の出力端子24a,24b間は導通状態になり、即ち、これが半導体リレー101のオン状態である。   When the two output stage MOSFETs 102 and 103 are both in a conductive state, the output terminals 24a and 24b of the semiconductor relay 101 are in a conductive state, that is, the semiconductor relay 101 is in an on state.

このとき、切替手段104のデプレッション型MOSFET106のゲートにも第1のフォトダイオード18に発生する入力信号(直流電圧)が印加されるためデプレッション型MOSFET106は非導通状態(オフ状態)になる。   At this time, since the input signal (DC voltage) generated in the first photodiode 18 is also applied to the gate of the depletion type MOSFET 106 of the switching means 104, the depletion type MOSFET 106 is turned off.

また、切替手段104の第2のフォトダイオードアレイ105も、第1のフォトダイオードアレイ18と同時に受光することにより第2の出力電圧(直流電圧;A×m[V])を発生する。   The second photodiode array 105 of the switching unit 104 also receives the light simultaneously with the first photodiode array 18 to generate a second output voltage (DC voltage; A × m [V]).

このときの出力段MOSFET102,103の電圧印加状態を図5(a)に示す模式的な断面図を用いて説明する。即ち、第2の出力電圧(直流電圧;A×m〔V〕)は、デプレッション型MOSFET106が非導通状態(オフ状態)であるため、2個の出力段MOSFET102,103のそれぞれ共通接続されたベース・ソース間に印加される。電圧印加方向はソース側が正、ベース側が負であり、ゲート閾値電圧Vtを低減させる方向の電圧が印加される。   The voltage application state of the output stage MOSFETs 102 and 103 at this time will be described with reference to a schematic cross-sectional view shown in FIG. That is, the second output voltage (DC voltage; A × m [V]) is the base connected to each of the two output stage MOSFETs 102 and 103 in common because the depletion type MOSFET 106 is in a non-conductive state (off state). • Applied between sources. The voltage application direction is positive on the source side and negative on the base side, and a voltage in a direction to reduce the gate threshold voltage Vt is applied.

次に、図4を用いて、半導体リレー101のオフ状態を説明する。   Next, the off state of the semiconductor relay 101 will be described with reference to FIG.

入力端子16a,16b間に電気信号が印加されなくなると、LED17が発光を停止する。   When the electric signal is no longer applied between the input terminals 16a and 16b, the LED 17 stops emitting light.

これによって、第1のフォトダイオードアレイ18は、受光しなくなるため、その両端に発生していた第1の出力電圧(直流電圧;A×k[V])はなくなる。   As a result, the first photodiode array 18 does not receive light, and the first output voltage (DC voltage; A × k [V]) generated at both ends thereof is eliminated.

このため、出力端子21a,21b間の電圧もなくなる。   For this reason, there is no voltage between the output terminals 21a and 21b.

そして、2個の出力段MOSFET102,103のそれぞれ共通接続されたゲート・ソース間の電圧もなくなる。   Further, the voltage between the gate and the source connected in common to each of the two output stage MOSFETs 102 and 103 is also eliminated.

これによって2個の出力段MOSFET102,103は非導通状態になる。   As a result, the two output stage MOSFETs 102 and 103 are turned off.

2個の出力段MOSFET102,103がともに非導通状態になると、半導体リレー101の出力端子24a,24b間は非導通状態になり、即ち、これが半導体リレー101のオフ状態である。   When the two output stage MOSFETs 102 and 103 are both in a non-conducting state, the output terminals 24a and 24b of the semiconductor relay 101 are in a non-conducting state, that is, the semiconductor relay 101 is in an off state.

尚、放電回路20は、半導体リレー101のオン状態において2個の出力段MOSFET102,103のそれぞれ共通接続されたゲート・ソース間に蓄積された電荷を迅速に放電する。これによって、半導体リレー101はオン状態からオフ状態へ迅速に切り替えられる。   The discharge circuit 20 quickly discharges the electric charge accumulated between the gate and the source connected in common to the two output stage MOSFETs 102 and 103 when the semiconductor relay 101 is on. Thereby, the semiconductor relay 101 is quickly switched from the on state to the off state.

このとき、切替手段104のデプレッション型MOSFET106のゲートにも第1のフォトダイオード18に発生する入力信号(直流電圧)が印加されなくなり、デプレッション型MOSFET106は導通状態になる。   At this time, the input signal (DC voltage) generated in the first photodiode 18 is not applied to the gate of the depletion type MOSFET 106 of the switching means 104, and the depletion type MOSFET 106 becomes conductive.

このときの出力段MOSFET102,103の電圧印加状態を図5(b)に示す模式的な断面図を用いて説明する。即ち、デプレッション型MOSFET106が導通状態になると、2個の出力段MOSFET102,103のそれぞれ共通接続されたベース・ソース間は短絡される。   The voltage application state of the output stage MOSFETs 102 and 103 at this time will be described with reference to a schematic cross-sectional view shown in FIG. That is, when the depletion type MOSFET 106 becomes conductive, the base and source connected in common to the two output stage MOSFETs 102 and 103 are short-circuited.

このように、半導体リレー101のオフ状態においては、各出力段MOSFET102,103のベース・ソース間は短絡させて、ドレイン・ソース間に高電圧が印加されたときにドレイン(n)・ベース(p)・ソース(n)で成る寄生トランジスタが動作してオフ時の耐圧が低下することを防止する。   As described above, when the semiconductor relay 101 is in the OFF state, the base and source of each of the output stage MOSFETs 102 and 103 are short-circuited, and when a high voltage is applied between the drain and source, the drain (n) and base (p ). A parasitic transistor composed of the source (n) operates to prevent the breakdown voltage at the time of OFF from being lowered.

本発明は、スイッチング時間を増加させたり、オン抵抗を増加させたりすることなく、出力端子間のリーク電流を低減させることができる半導体リレーに適用できる。   The present invention can be applied to a semiconductor relay that can reduce the leakage current between output terminals without increasing the switching time or increasing the on-resistance.

本発明の半導体リレーの一例の回路図Circuit diagram of an example of the semiconductor relay of the present invention 本発明の半導体リレーの他の例の回路図Circuit diagram of another example of semiconductor relay of the present invention 本発明の半導体リレーのオン状態を示す回路図The circuit diagram which shows the ON state of the semiconductor relay of this invention 本発明の半導体リレーのオフ状態を示す回路図The circuit diagram which shows the OFF state of the semiconductor relay of this invention 本発明の半導体リレーの出力段MOSFETの模式的な断面図Schematic sectional view of an output stage MOSFET of a semiconductor relay of the present invention 従来の半導体リレーの一例の回路図Circuit diagram of an example of a conventional semiconductor relay 従来の半導体リレーの出力段MOSFETの模式的な断面図Schematic cross-sectional view of a conventional semiconductor relay output stage MOSFET 従来の半導体リレーの他の例の回路図Circuit diagram of another example of conventional semiconductor relay

符号の説明Explanation of symbols

10 従来の半導体リレー
16a,16b 発光素子の電源端子
17 LED
18 (第1の)フォトダイオードアレイ
20 放電回路
20a,20b ダイオード
20c サイリスタ
21a,21b 放電回路の出力端子
22,23,102,103 出力段MOSFET
24a,24b 半導体リレーの出力端子
30 従来の単方向通電用の半導体リレー
101 本発明の半導体リレー
104 切替手段
105 第2のフォトダイオードアレイ
106 デプレッション型MOSFET
201 本発明の単方向通電用の半導体リレー
A 個々のフォトダイオードの起電圧
k 第2のフォトダイオードアレイの個数
m 第1のフォトダイオードアレイの個数
Ron オン抵抗
Vt ゲート閾値電圧
DESCRIPTION OF SYMBOLS 10 Conventional semiconductor relay 16a, 16b Power supply terminal of light emitting element 17 LED
18 (first) photodiode array 20 discharge circuit 20a, 20b diode 20c thyristor 21a, 21b output terminal of discharge circuit 22, 23, 102, 103 output stage MOSFET
24a, 24b Semiconductor relay output terminal 30 Conventional semiconductor relay for unidirectional energization 101 Semiconductor relay 104 of the present invention 104 Switching means 105 Second photodiode array 106 Depletion type MOSFET
201 Semiconductor relay for unidirectional energization of the present invention A Electromotive voltage of individual photodiodes k Number of second photodiode arrays m Number of first photodiode arrays Ron On resistance Vt Gate threshold voltage

Claims (8)

電気信号を光信号に変換する発光素子と、前記光信号に応じた第一の出力電圧を発生する第一の光起電力素子と、前記第一の出力電圧がゲート・ソース間に印加されてドレイン・ソース間が導通/非導通状態に切り替えられる二重拡散型のMOSFETを備えた半導体リレーであって、前記MOSFETのゲート閾値電圧を前記導通/非導通状態で切替える切替手段を備えたことを特徴とする半導体リレー。   A light emitting element that converts an electrical signal into an optical signal, a first photovoltaic element that generates a first output voltage corresponding to the optical signal, and the first output voltage applied between a gate and a source A semiconductor relay including a double diffusion type MOSFET in which a drain and a source are switched to a conductive / non-conductive state, and includes a switching means for switching a gate threshold voltage of the MOSFET in the conductive / non-conductive state. A featured semiconductor relay. 前記切替手段は、ドレイン・ソース間が導通時には、ベース・ソース間にゲート閾値電圧を低減させる方向の電圧を印加し、ドレイン・ソース間が非導通時には、ベース・ソース間を短絡させることを特徴とする請求項1に記載の半導体リレー。   The switching means applies a voltage in a direction to reduce the gate threshold voltage between the base and the source when the drain and the source are conductive, and shorts the base and the source when the drain and the source are not conductive. The semiconductor relay according to claim 1. 前記切替手段は、ベース・ソース間に接続された第2の光起電力素子と、前記第2の光起電力素子が発生した第2の出力電圧をベース・ソース間に印加/非印加を切り換える第2のスイッチング素子とを備えたことを特徴とする請求項1または2に記載の半導体リレー。   The switching means switches between application / non-application of the second photovoltaic element connected between the base and the source and the second output voltage generated by the second photovoltaic element between the base and the source. The semiconductor relay according to claim 1, further comprising a second switching element. 前記第1および第2の光起電力素子は、応答速度が同じ光起電力素子であることを特徴とする請求項3に記載の半導体リレー。   The semiconductor relay according to claim 3, wherein the first and second photovoltaic elements are photovoltaic elements having the same response speed. 前記第1および第2の光起電力素子は、共にフォトダイオードアレイであることを特徴とする請求項3または4に記載の半導体リレー。   The semiconductor relay according to claim 3 or 4, wherein the first and second photovoltaic elements are both photodiode arrays. 前記第2のスイッチング素子は、ノーマリオン型のFETであることを特徴とする請求項3から5のいずれかに記載の半導体リレー。   The semiconductor relay according to claim 3, wherein the second switching element is a normally-on type FET. ノーマリオフ型の半導体リレーであって、前記MOSFETがエンハンスメント型nチャネルMOSの場合、ゲート閾値電圧を低減させる電圧印加方向は、ソース側が正、ベース側が負であることを特徴とする請求項2から6のいずれかに記載の半導体リレー。   7. A normally-off type semiconductor relay, wherein when the MOSFET is an enhancement-type n-channel MOS, the voltage application direction for reducing the gate threshold voltage is positive on the source side and negative on the base side. The semiconductor relay in any one of. ノーマリオン型の半導体リレーであって、前記MOSFETがディプレッション型nチャネルMOSの場合、ゲート閾値電圧を低減させる電圧印加方向は、ソース側が負、ベース側が正であることを特徴とする請求項2から6のいずれかに記載の半導体リレー。   3. A normally-on type semiconductor relay, wherein when the MOSFET is a depletion type n-channel MOS, the voltage application direction for reducing the gate threshold voltage is negative on the source side and positive on the base side. The semiconductor relay according to any one of 6.
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