JP2007281570A - シリアル通信回路 - Google Patents

Abstract

【課題】１組の送受信回路毎に、１本の伝送線を介して、高速に全二重通信を行うことができるシリアル通信回路を提供する。
【解決手段】本発明のシリアル通信回路は、１本の伝送線を介して接続された２つの送受信回路を備え、２つの送受信回路の間で全二重通信を行うものである。ここで、各々の送受信回路は、送信信号を伝送線上に出力するドライバと、ドライバが送信信号を伝送線上に出力するタイミングと一致するように、送信信号を遅延した遅延信号を出力するバッファと、２つの送受信回路の各々から送信信号が伝送線上に出力され、２つの送受信回路から出力された送信信号が合成された合成信号から、バッファから出力された遅延信号を減算した信号を受信信号として出力するサブトラクタとを備えている。
【選択図】図１

Description

本発明は、全二重通信を行うシリアル通信回路に関するものである。

図５は、従来の全二重通信を行うシリアル通信回路の構成を表す概略図である。同図に示すシリアル通信回路４０は、２本の伝送線４４ａ、４４ｂを介して接続された２つの送受信回路４２ａ、４２ｂによって構成されている。また、送受信回路４２ａは、ドライバ４６ａと、レシーバ４８ａとによって構成され、送受信回路４２ｂは、ドライバ４６ｂと、レシーバ４８ｂとによって構成されている。

シリアル通信回路４０において、送受信回路４２ａから送受信回路４２ｂへ送信信号を送信する場合、送信信号は、ドライバ４６ａから伝送線４４ａを介してレシーバ４８ｂに送信され、レシーバ４８ｂで受信されて受信信号として出力される。一方、送受信回路４２ｂから送受信回路４２ａへ送信信号を送信する場合、送信信号は、伝送線４４ｂを介して、上記と同様にして伝送される。

上記のように、従来の全二重通信を行うシリアル通信回路４０では、１組２つの送受信回路４２ａ、４２ｂ（１チャネル）毎に、送信用と受信用の、２本の伝送線４４ａ、４４ｂが独立に必要となる。このため、２本の伝送線４４ａ、４４ｂでデータの送受信を同時に行い、高速にデータの伝送が可能であるが、多チャネルで全二重通信を行う場合、伝送線の本数が多くなり、ボード設計が複雑になるという問題がある。

また、図６は、従来の半二重通信を行うシリアル通信回路の構成を表す概略図である。同図に示すシリアル通信回路５０は、１本の伝送線５４を介して接続された２つの送受信回路５２ａ、５２ｂによって構成されている。また、送受信回路５２ａは、ドライバ５６ａと、レシーバ５８ａと、スイッチ６０ａとによって構成され、送受信回路５２ｂは、ドライバ５６ｂと、レシーバ５８ｂと、スイッチ６０ｂとによって構成されている。

シリアル通信回路５０において、送受信回路５２ａから送受信回路５２ｂへ送信信号を送信する場合、スイッチ６０ａ、６０ｂによって、ドライバ５６ａとレシーバ５８ｂとが伝送線５４を介して接続され、送信信号は、同様にして伝送される。一方、送受信回路５２ｂから送受信回路５２ａへ送信信号を送信する場合、ドライバ５６ｂとレシーバ５８ａが伝送線５４介して接続され、送信信号は、同様にして伝送される。

上記のように、従来の半二重通信を行うシリアル通信回路５０では、１組２つの送受信回路５２ａ、５２ｂ（１チャネル）毎に、１本の伝送線５４でデータの送受信が行われる。このため、多チャネルで全二重通信を行う場合でも伝送線５４の本数を少なくすることができ、前述のボード設計は比較的容易であるが、データの送信時と受信時に伝送線５４を時分割で使用する必要があるため、伝送効率が悪いという問題がある。

これに対し、上記問題点の解決策の１つとして、例えば特許文献１に開示のベースバンド双方向同時伝送回路が提案されている。

特許文献１の伝送回路は、各々の通信装置において、レシーバを構成するコンパレータで、ドライバの出力電圧と一定電圧からなる或る基準電圧Ｖｒｅｆとの和を抵抗分割して得られる第１の電圧と、抵抗による電圧降下を受けたドライバの出力電圧と、を比較することによって、２つの通信装置の間で、１本の伝送路を介して、双方向同時に送受信を行うことが可能なものである。

しかし、特許文献１の伝送回路では、基準電圧Ｖｒｅｆを発生する基準電源を設け、基準電圧Ｖｒｅｆとドライバの出力電圧との和を抵抗分割して中間電位を生成する回路の諸定数を適宜定める必要があるという問題があった。

特開昭５６−９８０５２号公報

本発明の目的は、前記従来技術に基づく問題点を解消し、１組の送受信回路毎に、１本の伝送線を介して、高速に全二重通信を行うことができるシリアル通信回路を提供することにある。

上記目的を達成するために、本発明は、１本の伝送線を介して接続された２つの送受信回路を備え、該２つの送受信回路の間で全二重通信を行うシリアル通信回路であって、
各々の前記送受信回路は、送信信号を前記伝送線上に出力するドライバと、該ドライバが前記送信信号を前記伝送線上に出力するタイミングと一致するように、前記送信信号を遅延した遅延信号を出力するバッファと、前記２つの送受信回路の各々から前記送信信号が前記伝送線上に出力され、前記２つの送受信回路から出力された送信信号が合成された合成信号から、前記バッファから出力された遅延信号を減算した信号を受信信号として出力するサブトラクタとを備えていることを特徴とするシリアル通信回路を提供するものである。

ここで、各々の前記送受信回路が差動回路で構成され、前記１本の伝送線が、前記伝送線上に出力された送信信号に相当する正転信号とその反転信号とが出力される１対の伝送線で構成されていることが好ましい。

本発明のシリアル通信回路では、１本の伝送線上に出力された合成信号から、一方の送受信回路の送信信号を減算することによって、他方の送受信回路の送信信号を検出し、これを受信信号として出力する。これにより、本発明によれば、１本の伝送線を介して、全二重の送受信を高速に行うことができる。従って、多チャネル化した場合でも、伝送線の本数を減らすことができ、ボード設計を容易にできる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のシリアル通信回路を詳細に説明する。

図１は、本発明のシリアル通信回路の構成を表す一実施形態の概略図である。同図に示すシリアル通信回路１０は、１本の伝送線１４を介して接続された２つの送受信回路１２ａ、１２ｂによって構成されている。シリアル通信回路１０は、２つの送受信回路１２ａ、１２ｂの間で、１本の伝送線１４を介して、同時に互いの送信信号ＩＮ＿Ａ，ＩＮ＿Ｂをシリアルに送受信する（全二重通信を行う）。

図１中左側の送受信回路１２ａは、ドライバ１６ａと、バッファ１８ａと、サブトラクタ（減算器）２０ａとによって構成され、同右側の送受信回路１２ｂは、ドライバ１６ｂと、バッファ１８ｂと、サブトラクタ２０ｂとによって構成されている。

ここで、送受信回路１２ａの送信信号ＩＮ＿Ａは、ドライバ１６ａと、バッファ１８ａに入力される。ドライバ１６ａの出力信号は、伝送線１４上に信号ＯＵＴとして出力されるとともに、サブトラクタ２０ａの入力端子＋に入力される。サブトラクタ２０ａの入力端子−にはバッファ１８ａの出力（遅延信号）が入力され、サブトラクタ２０ａからは、送受信回路１２ｂからの受信信号ＲＸ＿Ａが出力される。

送受信回路１２ｂは、送受信回路１２ａと同様の構成である。従って、本実施形態では、両者で対応する構成要素に同一の番号を付し、送受信回路１２ａの各構成要素の番号の後ろにａ、送受信回路１２ｂの対応する各構成要素の番号後ろにｂを付けてある。

以下、代表的に、送受信回路１２ａについて説明する。

ドライバ１６ａは、送信信号ＩＮ＿Ａを伝送線１４上に出力する。伝送線１４上に出力された合成信号ＯＵＴは、送受信回路１２ａのサブトラクタ２０ａの入力端子＋および送受信回路１２ｂのサブトラクタ２０ｂの入力端子＋に入力される。

ここで、図１に示すように、送受信回路１２ａのドライバ１６ａの出力と、送受信回路１２ｂのドライバ１６ｂの出力とは伝送線１４を介して接続されている。従って、送信信号ＩＮ＿Ａがドライバ１６ａから伝送線１４上に出力されるのと同時に、送信信号ＩＮ＿Ｂがドライバ１６ｂから伝送線１４上に出力されると、両者の送信信号ＩＮ＿Ａ，ＩＮ＿Ｂは伝送線１４上で衝突して合成され、上記の合成信号ＯＵＴとなる。

バッファ１８ａは、ドライバ１６ａが送信信号ＩＮ＿Ａを伝送線１４上に出力するタイミングと一致するように、送信信号ＩＮ＿Ａを遅延した遅延信号を出力する。すなわち、バッファ１８ａは、ドライバ１６ａから伝送線１４上に出力される信号ＯＵＴの出力タイミングと、バッファ１８ａから出力される遅延信号の出力タイミングとを一致させるためのタイミング調整回路として使用されている。

サブトラクタ２０ａは、伝送線１４上で合成された合成信号ＯＵＴから、送受信回路１２ａのバッファ１８ａから出力された遅延信号を減算した信号を、送受信回路１２ｂからの受信信号ＲＸ＿Ａとして出力する。

前述の通り、２つの送受信回路１２ａ、１２ｂから伝送線１４上に同時に送信信号ＩＮ＿Ａ，ＩＮ＿Ｂが出力されると、両者の送信信号ＩＮ＿Ａ，ＩＮ＿Ｂは伝送線１４上で衝突して合成され、合成信号ＯＵＴの電流値（電流量）が変化する。

この場合、合成信号ＯＵＴの電流値は、送受信回路１２ａ、１２ｂからともに‘１’の電流が出力されると、両者の出力する電流が合成されて、その電流値は２倍の‘２’となる。また、一方から‘１’の電流が出力され、他方から‘−１’の電流が出力されると、その電流値は‘１’＋‘−１’＝‘０’となる。また、両者からともに‘−１’の電流が出力されると、その電流値は２倍の‘−２’となる。

なお、本実施形態では、合成信号ＯＵＴの電流値の変化について説明しているが、例えば抵抗素子などの電流／電圧変換回路を用いて、電流を電圧に変換することもできる。この場合も、上記記載と同様のことが成立する。

次に、図２および図３に示すタイミングチャートを参照して、シリアル通信回路１０の動作を説明する。

図２は、図１に示すシリアル通信回路において、２つの送受信回路の送信信号の出力タイミングが同じ場合の動作を表し、図３は、２つの送受信回路の送信信号の出力タイミングが異なる場合の動作を表すタイミングチャートである。これらのタイミングチャートにおいて、信号ＯＵＴの数値‘２’、‘０’、‘−２’、それ以外の各信号の数値‘１’、‘−１’は、上記の通り、各々の信号の電流値を表す。

以下、基本的に、送受信回路１２ａについて説明するが、送受信回路１２ｂについても同様である。

（１）送信信号ＩＮ＿Ａ，ＩＮ＿Ｂがともに‘Ｈ（ハイレベル）’の場合

送受信回路１２ａのドライバ１６ａからは‘１’の電流が出力され、伝送線１４がチャージアップされる。送受信回路１２ｂのドライバ１６ｂも同様である。その結果、信号ＯＵＴの電流値は、２倍の‘２’となる。

バッファ１８ａでは、ドライバ１６ａの場合と同様に、その遅延信号の電流値は‘１’となる（遅延信号の反転信号である−ＩＮ＿Ａの電流値は‘−１’となる）。

また、サブトラクタ２０ａでは、伝送線１４上で合成された信号ＯＵＴの電流値‘２’から、バッファ１８ａから出力された遅延信号の電流値‘１’が減算され、受信信号ＲＸ＿Ａの電流値は、‘２’−‘１’＝‘１’となる。

従って、受信信号ＲＸ＿Ａの電流値‘１’に基づいて、送受信回路１２ｂから送受信回路１２ａに送信された信号は‘Ｈ’であることが検出される。

（２）送信信号ＩＮ＿Ａが‘Ｌ（ローレベル）’で、ＩＮ＿Ｂが‘Ｈ’の場合

送受信回路１２ａのドライバ１６ａからは‘−１’の電流が出力され、伝送線１４がディスチャージされる。一方、送受信回路１２ｂのドライバ１６ｂからは‘１’の電流が出力され、伝送線１４はチャージアップされる。その結果、信号ＯＵＴの電流値は‘０’となる。

バッファ１８ａでは、ドライバ１６ａの場合と同様に、その遅延信号の電流値が‘−１’となる（遅延信号の反転信号である−ＩＮ＿Ａの電流値は‘１’となる）。

また、サブトラクタ２０ａでは、伝送線１４上で合成された信号ＯＵＴの電流値‘０’から、バッファ１８ａから出力された遅延信号の電流値‘−１’が減算され、受信信号ＲＸ＿Ａの電流値は、‘０’−‘−１’＝‘１’となる。

従って、受信信号ＲＸ＿Ａの電流値‘１’に基づいて、送受信回路１２ｂから送受信回路１２ａに送信された信号は‘Ｈ’であることが検出される。

（３）送信信号ＩＮ＿Ａ，ＩＮ＿Ｂがともに‘Ｌ’の場合

送受信回路１２ａのドライバ１６ａからは‘−１’の電流が出力され、伝送線１４がディスチャージされる。送受信回路１２ｂのドライバ１６ｂも同様である。その結果、信号ＯＵＴの電流値は２倍の‘−２’となる。

バッファ１８ａでは、ドライバ１６ａの場合と同様に、その遅延信号の電流値が‘−１’となる（遅延信号の反転信号である−ＩＮ＿Ａの電流値は‘１’となる）。

また、サブトラクタ２０ａでは、伝送線１４上で合成された信号ＯＵＴの電流値‘−２’から、バッファ１８ａから出力された遅延信号の電流値‘−１’が減算され、受信信号ＲＸ＿Ａの電流値は、‘−２’−‘−１’＝‘−１’となる。

従って、受信信号ＲＸ＿Ａの電流値‘−１’に基づいて、送受信回路１２ｂから送受信回路１２ａに送信された信号は‘Ｌ’であることが検出される。

（４）送信信号ＩＮ＿Ａが‘Ｈ’で、ＩＮ＿Ｂが‘Ｌ’の場合

送受信回路１２ａのドライバ１６ａからは‘１’の電流が出力され、伝送線１４がチャージアップされる。一方、送受信回路１２ｂのドライバ１６ｂからは‘−１’の電流が出力され、伝送線１４はディスチャージされる。その結果、信号ＯＵＴの電流値は‘０’となる。

バッファ１８ａでは、ドライバ１６ａの場合と同様に、その遅延信号の電流値が‘１’となる（遅延信号の反転信号である−ＩＮ＿Ａの電流値は‘−１’となる）。

また、サブトラクタ２０ａでは、伝送線１４上で合成された信号ＯＵＴの電流値‘０’から、バッファ１８ａから出力された遅延信号の電流値‘１’が減算され、受信信号ＲＸ＿Ａの電流値は、‘０’−‘１’＝‘−１’となる。

従って、受信信号ＲＸ＿Ａの電流値‘−１’に基づいて、送受信回路１２ｂから送受信回路１２ａに送信された信号は‘Ｌ’であることが検出される。

なお、上記動作は、図２に示すように、２つの送受信回路１２ａ、１２ｂの送信信号ＩＮ＿Ａ，ＩＮ＿Ｂの出力タイミングが同じ場合に限らず、図３に示すように、２つの送受信回路１２ａ、１２ｂの送信信号ＩＮ＿Ａ，ＩＮ＿Ｂの出力タイミングが異なる場合も同様である。

次に、送受信回路１２ａ、１２ｂについて、代表的に、送受信回路１２ａの具体例を挙げて説明する。

図４は、図１に示す送受信回路の構成を表す回路図である。同図は、図１に示す送受信回路１２ａを、送信信号ＩＮ＿Ａに相当する正転信号ＩＮ＿ＡＰとその反転信号ＩＮ＿ＡＮに応じて動作する差動回路によって構成したものである。この場合、図１に示す１本の伝送線１４は、信号ＯＵＴに相当する正転信号ＯＵＴＰとその反転信号ＯＵＴＮとが出力される１対の伝送線１４ａ、１４ｂによって構成される。

なお、例えば図５に示す従来の全二重通信を行うシリアル通信回路４０を差動回路によって構成した場合、２つの送受信回路４２ａ、４２ｂの間を接続する伝送線４４ａ、４４ｂは、それぞれその正転信号と反転信号とからなる２対の伝送線によって構成される。

図４に示す送受信回路１２ａにおいて、ドライバ１６ａは、２つの抵抗素子２２ａ、２２ｂと、２つのＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）２４ａ、２４ｂと、ＮＭＯＳ２６とによって構成されている。

２つの抵抗素子２２ａ、２２ｂは、それぞれ電源と伝送線１４ｂ、１４ａとの間に接続されている。２つのＮＭＯＳ２４ａ、２４ｂは、それぞれ伝送線１４ｂ、１４ａとＮＭＯＳ２６のドレインとの間に接続され、そのゲートには、それぞれ信号ＩＮ＿ＡＰ，ＩＮ＿ＡＮが入力されている。ＮＭＯＳ２６は、定電流源であって、ＮＭＯＳ２４ａ、２４ｂのソースとグランドとの間に接続されている。

ドライバ１６ａでは、信号ＩＮ＿ＡＰ，ＩＮ＿ＡＮの状態（‘Ｈ’または‘Ｌ’）に応じて、２つのＮＭＯＳ２４ａ、２４ｂのうちの一方がオン状態となり、他方がオフ状態となる。例えば、信号ＩＮ＿ＡＰが‘Ｈ’、すなわち、信号ＩＮ＿ＡＮが‘Ｌ’である場合、ＮＭＯＳ２４ａ、２４ｂのうち、ＮＭＯＳ２４ａがオン状態となり、ＮＭＯＳ２４ｂはオフ状態となる。

この場合、オン状態のＮＭＯＳ２４ａ側では、定電流源であるＮＭＯＳ２６によって決定される一定電流が、電源から、抵抗素子２２ａ、ＮＭＯＳ２４ａ、２６を介してグランドに‘−１’の電流が流れ、伝送線ＯＵＴＮがディスチャージされる。一方、オフ状態のＮＭＯＳ２４ｂ側では、電源から、抵抗素子２２ｂを介して伝送線１４ａ上に‘１’の電流が流れ、伝送線１４ａがチャージアップされる。

続いて、バッファ１８ａは、信号ＯＵＴＰ，ＯＵＴＮが、信号ＩＮ２＿ＡＰ，ＩＮ２＿ＡＮとなる点を除いて、その構成も動作もドライバ１６ａと全く同じものである。すなわち、バッファ１８ａから出力される信号ＩＮ２＿ＡＰ，ＩＮ２＿ＡＮは、ドライバ１６ａから信号線１４ａ、１４ｂ上に出力される信号ＯＵＴＰ，ＯＵＴＮと同一の信号であり、同一のタイミングで出力される。

なお、伝送線１４ａ、１４ｂ上の信号ＯＵＴＰ，ＯＵＴＮは、前述の通り、送受信回路１２ａのドライバ１６ａの出力信号と、送受信回路１２ｂのドライバ１６ｂの出力信号との合成信号である。従って、バッファ１８ａの出力信号ＩＮ２＿ＡＰ，ＩＮ２＿ＡＮは、正確には、ドライバ１６ｂからの出力信号がないと仮定した場合のドライバ１６ａだけの出力信号と同一の信号である。

バッファ１８ａは、基本的に、ドライバ１６ａと全く同じ構成、同じサイズのものを使用する。しかし、現実には、出力負荷等の違いによって、両者の出力信号の出力タイミングが完全に同一とはならない場合もある。その場合、両者の出力タイミングを合わせるために、バッファ１８ａを構成する抵抗素子２２ａ、２２ｂの抵抗値、ＮＭＯＳ２４ａ、２４ｂおよびＮＭＯＳ２６のトランジスタサイズ等を適宜変更しても良い。

続いて、サブトラクタ２０ａは、第１の減算回路２８ａと、第２の減算回路２８ｂとによって構成されている。

第１の減算回路２８ａは、２つの抵抗素子３０ａ、３０ｂと、２つのＮＭＯＳ３２ａ、３２ｂと、ＮＭＯＳ３４とによって構成されている。第１の減算回路２８ａは、信号ＩＮ＿ＡＰ，ＩＮ＿ＡＮの代わりに、信号ＯＵＴＰ，ＯＵＴＮが使用され、信号ＯＵＴＰ，ＯＵＴＮの代わりに、受信信号ＲＸ＿ＡＰ，ＲＸ＿ＡＮが使用されている点を除いて、その構成も動作もドライバ１６ａと同じものである。

第２の減算回路２８ｂは、２つの抵抗素子３０ａ、３０ｂと、２つのＮＭＯＳ３６ａ、３６ｂと、ＮＭＯＳ３８とによって構成されている。同様に、第２の減算回路２８ｂの構成は、送信信号ＩＮ＿ＡＰ，ＩＮ＿ＡＮの代わりに、信号ＩＮ２＿ＡＮ，ＩＮ２＿ＡＰが使用され、信号ＯＵＴＰ，ＯＵＴＮの代わりに、受信信号ＲＸ＿ＡＰ，ＲＸ＿ＡＮが使用されている点を除いて、その構成も動作もドライバ１６ａと全く同じものである。

ここで、２つの抵抗素子３０ａ、３０ｂは、電流／電圧変換回路であって、第１の減算回路２８ａと第２の減算回路２８ｂとで共用されている。また、定電流源のＮＭＯＳ３４，３８は、１：２の割合で一定電流を流すものを使用する。

第１の減算回路２８ａでは、信号ＯＵＴＰ，ＯＵＴＮの状態（電流／電圧変換後の‘Ｈ’または‘Ｌ’）に応じて、２つのＮＭＯＳ３２ａ、３２ｂのうちの一方がオン状態となり、他方がオフ状態となる。例えば、信号ＯＵＴＰが‘Ｈ’で、信号ＯＵＴＮが‘Ｌ’の場合、ＮＭＯＳ３２ａ、２３ｂのうち、ＮＭＯＳ３２ａはオン状態、ＮＭＯＳ３２ｂはオフ状態となる。

この場合、オン状態のＮＭＯＳ３２ａ側では、定電流源のＮＭＯＳ３４によって決定される一定電流Ｉが、電源から、抵抗素子３０ａ、ＮＭＯＳ３２ａ、３４を介してグランドに流れ、出力線ＲＸ＿ＡＮがディスチャージされる。一方、オフ状態のＮＭＯＳ３２ｂ側では、電源から、抵抗素子３０ｂを介して出力線ＲＸ＿ＡＰ上に電流が流れ、出力線ＲＸ＿ＡＰがチャージアップされる。

同様に、第２の減算回路２８ｂでは、信号ＩＮ２＿ＡＰ，ＩＮ２＿ＡＮの状態（電流／電圧変換後の‘Ｈ’または‘Ｌ’）に応じて、２つのＮＭＯＳ３６ａ、３６ｂのうちの一方がオン状態となり、他方がオフ状態となる。例えば、信号ＩＮ２＿ＡＰが‘Ｈ’で、信号ＩＮ２＿ＡＮが‘Ｌ’の場合、ＮＭＯＳ３６ａ、３６ｂのうち、ＮＭＯＳ３６ｂはオン状態、ＮＭＯＳ３６ａはオフ状態となる。

この場合、オン状態のＮＭＯＳ３６ｂ側では、定電流源のＮＭＯＳ３８によって決定される一定電流０．５＊Ｉが、電源から、抵抗素子３０ｂ、ＮＭＯＳ３６ｂ、３８を介してグランドに流れ、出力線ＲＸ＿ＡＰがディスチャージされる。一方、オフ状態のＮＭＯＳ３６ａ側では、電源から、抵抗素子３０ａを介して出力線ＲＸ＿ＡＮ上に電流が流れ、出力線ＲＸ＿ＡＮがチャージアップされる。

なお、送受信回路１２ｂについても、送受信回路１２ａと同様である。

次に、図２および図３のタイミングチャートを参照して、図４に示す送受信回路１２ａ、１２ｂを用いるシリアル通信回路１０の動作を説明する。以下、代表的に、送受信回路１２ａについて説明するが、送受信回路１２ｂについても同様である。

（１）送信信号ＩＮ＿Ａ，ＩＮ＿Ｂがともに‘Ｈ’の場合

ドライバ１６ａでは、信号ＩＮ＿ＡＰが‘Ｈ’、信号ＩＮ＿ＡＮが‘Ｌ’となり、ＮＭＯＳ２４ａがオン状態、ＮＭＯＳ２４ｂがオフ状態となる。従って、伝送線１４ａが、抵抗素子２２ｂを介してチャージアップされ、伝送線１４ｂが、ＮＭＯＳ２４ａ、２６を介してディスチャージされる。ドライバ１６ｂも同様に動作する。その結果、信号ＯＵＴＰは‘Ｈ’となり、信号ＯＵＴＮは‘Ｌ’となる。

バッファ１８ａでは、ドライバ１６ａの場合と同様に、信号ＩＮ２＿ＡＰの出力線がチャージアップされ、信号ＩＮ２＿ＡＮの出力線がディスチャージされる。その結果、信号ＩＮ２＿ＡＰは‘Ｈ’となり、信号ＩＮ２＿ＡＮは‘Ｌ’となる。

従って、サブトラクタ２０ａの第１の減算回路２８ａでは、ＮＭＯＳ３２ａがオン状態、ＮＭＯＳ３２ｂがオフ状態となる。第２の減算回路２８ｂでは、ＮＭＯＳ３６ａがオフ状態、ＮＭＯＳ３６ｂがオン状態となる。

その結果、受信信号ＲＸ＿ＡＰの出力線には、電源から、抵抗素子３０ｂ、ＮＭＯＳ３６ｂ、３８を介してグランドに一定電流０．５＊Ｉが流れ、受信信号ＲＸ＿ＡＮの出力線には、電源から、抵抗素子３０ａ、ＮＭＯＳ３２ａ、３４を介してグランドに一定電流Ｉが流れる。これらの一定電流は、抵抗素子３０ａ、３０ｂによって電圧に変換され、受信信号ＲＸ＿ＡＰが‘Ｈ’、受信信号ＲＸ＿ＡＮは‘Ｌ’となる。

従って、受信信号ＲＸ＿ＡＰ，ＲＸ＿ＡＮの状態に基づいて、送受信回路１２ｂから送受信回路１２ａに送信された信号は‘Ｈ’であることが検出される。

（２）送信信号ＩＮ＿Ａが‘Ｌ’で、送信信号ＩＮ＿Ｂが‘Ｈ’の場合

同様にして、ドライバ１６ａでは、ＮＭＯＳ２４ａがオフ状態、ＮＭＯＳ２４ｂがオン状態となり、伝送線１４ａはディスチャージされ、伝送線１４ｂはチャージアップされる。一方、ドライバ１６ｂでは、ＮＭＯＳ２４ａがオン状態、ＮＭＯＳ２４ｂがオフ状態となり、伝送線１４ａはチャージアップされ、伝送線１４ｂはディスチャージされる。その結果、信号ＯＵＴＰ，ＯＵＴＮは、ドライバ１６ａとドライバ１６ｂのチャージが釣り合うので、共に中間状態（同電位）となる。

バッファ１８ａでは、ドライバ１６ａの場合と同様に、信号ＩＮ２＿ＡＰの出力線がディスチャージされ、信号ＩＮ２＿ＡＮの出力線がチャージアップされる。その結果、信号ＩＮ２＿ＡＰは‘Ｌ’となり、信号ＩＮ２＿ＡＮは‘Ｈ’となる。

従って、サブトラクタ２０ａの第１の減算回路２８ａでは、ＮＭＯＳ３２ａ、３２ｂはともに０．５＊Ｉの電流が流れる。また、第２の減算回路２８ｂでは、ＮＭＯＳ３６ａがオン状態、ＮＭＯＳ３６ｂがオフ状態となる。

その結果、受信信号ＲＸ＿ＡＰの出力線は、電源から、抵抗素子３０ｂを介してチャージアップされ、受信信号ＲＸ＿ＡＰは‘Ｈ’となる。一方、受信信号ＲＸ＿ＡＮの出力線には、電源から、抵抗素子３０ａ、ＮＭＯＳ３６ａ、３８を介してグランドに一定電流０．５＊Ｉが流れ、受信信号ＲＸ＿ＡＮの出力線は、ＮＭＯＳ３６ａ、３８を介してディスチャージされ、受信信号ＲＸ＿ＡＮは、‘Ｌ’となる。

従って、受信信号ＲＸ＿ＡＰ，ＲＸ＿ＡＮの状態に基づいて、送受信回路１２ｂから送受信回路１２ａに送信された信号は‘Ｈ’であることが検出される。

（３）送信信号ＩＮ＿Ａ，ＩＮ＿Ｂがともに‘Ｌ’の場合

ドライバ１６ａでは、ＮＭＯＳ２４ａがオフ状態、ＮＭＯＳ２４ｂがオン状態となる。従って、伝送線１４ａがディスチャージされ、伝送線１４ｂがチャージアップされる。送受信回路１２ｂのドライバ１６ｂも同様である。その結果、信号ＯＵＴＰは‘Ｌ’となり、信号ＯＵＴＮは‘Ｈ’となる。

バッファ１８ａでは、ドライバ１６ａの場合と同様に、信号ＩＮ２＿ＡＰの出力線がディスチャージされ、信号ＩＮ２＿ＡＮの出力線がチャージアップされる。その結果、信号ＩＮ２＿ＡＰは‘Ｌ’となり、信号ＩＮ２＿ＡＮは‘Ｈ’となる。

また、サブトラクタ２０ａの第１の減算回路２８ａでは、ＮＭＯＳ３２ａがオフ状態、ＮＭＯＳ３２ｂがオン状態となる。第２の減算回路２８ｂでは、ＮＭＯＳ３６ａがオン状態、ＮＭＯＳ３６ｂがオフ状態となる。

その結果、受信信号ＲＸ＿ＡＰの出力線には、電源から、抵抗素子３０ｂ、ＮＭＯＳ３２ｂ、３４を介してグランドに一定電流Ｉが流れ、受信信号ＲＸ＿ＡＮの出力線には、電源から、抵抗素子３０ａ、ＮＭＯＳ３６ａ、３８を介してグランドに一定電流０．５＊Ｉが流れる。これらの一定電流は、抵抗素子３０ｂ、３０ａによって電圧に変換され、受信信号ＲＸ＿ＡＰが‘Ｌ’、受信信号ＲＸ＿ＡＮは‘Ｈ’となる。

従って、受信信号ＲＸ＿ＡＰ，ＲＸ＿ＡＮの状態に基づいて、送受信回路１２ｂから送受信回路１２ａに送信された信号は‘Ｌ’であることが検出される。

（４）送信信号ＩＮ＿Ａが‘Ｈ’で、送信信号ＩＮ＿Ｂが‘Ｌ’の場合

ドライバ１６ａでは、ＮＭＯＳ２４ａがオン状態、ＮＭＯＳ２４ｂがオフ状態となり、伝送線１４ａはチャージアップされ、伝送線１４ｂはディスチャージされる。一方、ドライバ１６ｂでは、ＮＭＯＳ２４ａがオフ状態、ＮＭＯＳ２４ｂがオン状態となり、伝送線１４ａはディスチャージされ、伝送線１４ｂはチャージアップされる。その結果、信号ＯＵＴＰ，ＯＵＴＮは、ドライバ１６ａとドライバ１６ｂのチャージが釣り合うので、共に中間電位となる。

バッファ１８ａでは、ドライバ１６ａの場合と同様に、信号ＩＮ２＿ＡＰの出力線がチャージアップされ、信号ＩＮ２＿ＡＮの出力線がディスチャージされる。その結果、信号ＩＮ２＿ＡＰは‘Ｈ’となり、信号ＩＮ２＿ＡＮは‘Ｌ’となる。

そして、サブトラクタ２０ａの第１の減算回路２８ａでは、ＮＭＯＳ３２ａ、３２ｂはとも０．５＊Ｉの電流が流れる。また、第２の減算回路２８ｂでは、ＮＭＯＳ３６ａがオフ状態、ＮＭＯＳ３６ｂがオン状態となる。

その結果、受信信号ＲＸ＿ＡＰの出力線には、電源から、抵抗素子３０ｂ、ＮＭＯＳ３６ｂ、３８を介してグランドに一定電流０．５＊Ｉが流れ、受信信号ＲＸ＿ＡＰの出力線は、ＮＭＯＳ３６ｂ、３８を介してディスチャージされ、受信信号ＲＸ＿ＡＰは‘Ｌ’となる。一方、受信信号ＲＸ＿ＡＮの出力線は、電源から、抵抗素子３０ａを介してチャージアップされ、受信信号ＲＸ＿ＡＮは、‘Ｈ’となる。

従って、受信信号ＲＸ＿ＡＰ，ＲＸ＿ＡＮの状態に基づいて、送受信回路１２ｂから送受信回路１２ａに送信された信号は‘Ｌ’であることが検出される。

上記のように、シリアル通信回路１０では、２つの送受信回路１２ａ、１２ｂの送信信号ＩＮ＿Ａ，ＩＮ＿Ｂの出力タイミングに関わらず、伝送線１４上の信号ＯＵＴから、２つの送受信回路１２ａ、１２ｂのうちの一方の送信信号ＩＮ＿ＡもしくはＩＮ＿Ｂを減算することによって、他方の送受信回路１２ｂ、１２ａの送信信号ＩＮ＿Ｂ，ＩＮ＿Ａを検出し、これを受信信号ＲＸ＿Ａ，ＲＸ＿Ｂとして出力する。

これにより、シリアル通信回路１０では、１本の伝送線１４を介して、全二重の送受信を高速に行うことができる。従って、多チャネル化した場合でも、伝送線１４の本数を減らすことができ、ボード設計が容易になるという利点がある。

なお、本発明は、図示例の送受信回路に限定されず、同様の機能を果たす各種構成の送受信回路を使用することが可能である。また、送受信回路を構成するドライバ、バッファ、サブトラクタの具体的な構成も何ら限定されず、同じく同様の機能を果たす各種構成の回路を使用することができる。また、送受信回路を差動回路で構成することも必須ではなく、シングルエンド回路で構成しても良い。

また、本発明は、例えばバッファの代わりにインバータを使用し、送信信号を遅延して遅延信号を反転出力し、サブトラクタの代わりにアダー（加算器）を使用し、合成信号ＯＵＴと反転出力された遅延信号とを加算する構成としても良い。本発明では、便宜上、バッファとサブトラクタという表現を使用しているが、インバータとアダーの組合せは、実質的に、バッファとサブトラクタの組合せの中に含まれるものとする。

本発明は、基本的に以上のようなものである。
以上、本発明のシリアル通信回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のシリアル通信回路の構成を表す一実施形態の概略図である。 図１に示すシリアル通信回路において、２つの送受信回路の送信信号の出力タイミングが同じ場合の動作を表すタイミングチャートである。 図１に示すシリアル通信回路において、２つの送受信回路の送信信号の出力タイミングが異なる場合の動作を表すタイミングチャートである。 図１に示す送受信回路の構成を表す回路図である。 従来の全二重通信を行うシリアル通信回路の構成を表す概略図である。 従来の半二重通信を行うシリアル通信回路の構成を表す概略図である。

符号の説明

１０、４０、５０ シリアル通信回路
１４、４４ａ、４４ｂ、５４ 伝送線
１２ａ、１２ｂ、４２ａ、４２ｂ、５２ａ、５２ｂ 送受信回路
１６ａ、１６ｂ、４６ａ、４６ｂ、５６ａ、５６ｂ ドライバ
１８ａ、１８ｂ バッファ
２０ａ、２０ｂ サブトラクタ
２２ａ、２２ｂ、３０ａ、３０ｂ 抵抗素子
２４ａ、２４ｂ、２６、３２ａ、３２ｂ、３４、３６ａ、３６ｂ、３８ ＮＭＯＳ
２８ａ 第１の減算回路
２８ｂ 第２の減算回路
４８ａ、４８ｂ、５８ａ、５８ｂ レシーバ
６０ａ、６０ｂ スイッチ

Claims (2)

1. １本の伝送線を介して接続された２つの送受信回路を備え、該２つの送受信回路の間で全二重通信を行うシリアル通信回路であって、
   各々の前記送受信回路は、送信信号を前記伝送線上に出力するドライバと、該ドライバが前記送信信号を前記伝送線上に出力するタイミングと一致するように、前記送信信号を遅延した遅延信号を出力するバッファと、前記２つの送受信回路の各々から前記送信信号が前記伝送線上に出力され、前記２つの送受信回路から出力された送信信号が合成された合成信号から、前記バッファから出力された遅延信号を減算した信号を受信信号として出力するサブトラクタとを備えていることを特徴とするシリアル通信回路。
2. 各々の前記送受信回路が差動回路で構成され、前記１本の伝送線が、前記伝送線上に出力された送信信号に相当する正転信号とその反転信号とが出力される１対の伝送線で構成されていることを特徴とする請求項１に記載のシリアル通信回路。

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