JP2007267257A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、ヒューズを有する半導体装置に関する。 The present invention relates to a semiconductor device having a fuse.
近年、LSI等の半導体装置は、回路規模の増大に伴って搭載されるヒューズ本数が増加しており、ヒューズ本数が1000本を越える場合もある。通常、ウエハでのテスタ試験を行った後、ヒューズ切断装置を用いて半導体装置に搭載されたヒューズを切断する。半導体装置に搭載されるヒューズ本数の増加により、1チップあたりのヒューズ切断に要する時間が増加し膨大となっている。 In recent years, the number of fuses mounted in a semiconductor device such as an LSI has increased with an increase in circuit scale, and the number of fuses sometimes exceeds 1000. Usually, after performing a tester test on a wafer, a fuse mounted on a semiconductor device is cut using a fuse cutting device. Due to an increase in the number of fuses mounted on a semiconductor device, the time required for cutting a fuse per chip increases and becomes enormous.
この問題を回避する方法として、特許文献1に示されるように、メモリの冗長論理回路において、正論理ブロック及び負論理ブロックを別々に用意し、ヒューズも正論理ブロック内及び負論理ブロック内にそれぞれ別に用意したものが提案されている。書き込み対象のアドレスに応じてヒューズを切断する際、切断対象のアドレスに値“0”が多い場合には正論理ブロックのヒューズを正論理で切断し、切断対象のアドレスに値“1”が多い場合には負論理ブロックのヒューズを負論理で切断することで、切断するヒューズの数を低減している。
As a method for avoiding this problem, as disclosed in
しかしながら、特許文献1に記載の方法では、それぞれの論理のブロック(正論理ブロック及び負論理ブロック)を設ける必要があり、回路面積は、通常の回路方式と比較して約2倍となる。回路面積が増大してチップサイズが大きくなると、歩留まりの低下や価格の上昇を招くため、このような回路面積増加は許容しにくい。
However, in the method described in
本発明は、このような事情に鑑みてなされたものであり、回路面積の増大を抑制し、かつ切断するヒューズの数を低減することを目的とする。 The present invention has been made in view of such circumstances, and an object thereof is to suppress an increase in circuit area and to reduce the number of fuses to be cut.
本発明の半導体装置は、複数の第1のヒューズと、N個(Nは2以上の自然数)の第1のヒューズに対して1つ設けられる論理情報ヒューズとを有する。第1のヒューズは2値情報を記憶し、論理情報ヒューズは対応するN個の第1のヒューズの切断に係る論理情報を示す。第1のヒューズ及び論理情報ヒューズによる出力の論理をとることで第1のヒューズにより記憶された情報が生成される。 The semiconductor device of the present invention includes a plurality of first fuses and a logic information fuse provided one for N (N is a natural number of 2 or more) first fuses. The first fuse stores binary information, and the logic information fuse indicates logic information related to the cutting of the corresponding N first fuses. The information stored by the first fuse is generated by taking the logic of the output from the first fuse and the logic information fuse.
本発明によれば、論理情報ヒューズに対応する第1のヒューズにおいて、例えば切断されるヒューズの数が過半数を超えるなど多数のヒューズが切断される場合には、論理情報ヒューズを切断し、反転した論理で第1のヒューズを切断する。論理情報ヒューズを切断し第1のヒューズの切断に係る論理を反転させることで、回路面積をほとんど変えることなく、切断するヒューズの数を低減することができる。 According to the present invention, in the first fuse corresponding to the logic information fuse, when a large number of fuses are cut, for example, the number of fuses to be cut exceeds a majority, the logic information fuse is cut and inverted. The first fuse is cut by logic. By cutting the logic information fuse and inverting the logic related to the cutting of the first fuse, the number of fuses to be cut can be reduced with almost no change in circuit area.
本発明によれば、複数のヒューズに対して、その切断に係る論理情報を示す1つの論理情報ヒューズを設けて、論理情報ヒューズの切断の有無により対応するヒューズの切断に係る論理を制御することで、回路面積の増大を抑制しながらも切断するヒューズの数を低減することができる。 According to the present invention, for a plurality of fuses, one logic information fuse indicating logic information related to the cutting is provided, and the logic related to the cutting of the corresponding fuse is controlled depending on whether the logic information fuse is cut or not. Thus, the number of fuses to be cut can be reduced while suppressing an increase in circuit area.
以下、本発明の実施形態を図面に基づいて説明する。
なお、以下に説明では、ヒューズの切断の有無に応じて当該ヒューズから出力される値は、ヒューズが切断されていない場合には値“0”(信号レベルはロウレベル)が出力され、切断されている場合には値“1”(信号レベルはハイレベル)が出力されるものとする。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
In the following description, the value output from the fuse depending on whether the fuse is cut or not is output with the value “0” (the signal level is low) when the fuse is not cut. If it is, the value “1” (the signal level is high) is output.
図1(A)〜(C)は、本発明の一実施形態による半導体装置の原理説明図である。図1(A)は、本実施形態における半導体装置が有するヒューズの階層構造を示している。 1A to 1C are explanatory views of the principle of a semiconductor device according to an embodiment of the present invention. FIG. 1A shows a hierarchical structure of fuses included in the semiconductor device of this embodiment.
本実施形態おける半導体装置は、複数の通常ヒューズを有し、さらにN個(Nは2以上の自然数)の通常ヒューズに対して1個の論理情報ヒューズを設ける。図1(A)に示した例では、8つの通常ヒューズF1〜F8に対して1つの論理情報ヒューズFA1を設けた場合を示している。 The semiconductor device in the present embodiment has a plurality of normal fuses, and further provides one logical information fuse for N (N is a natural number of 2 or more) normal fuses. In the example shown in FIG. 1A, a case where one logical information fuse FA1 is provided for eight normal fuses F1 to F8 is shown.
通常ヒューズは、2値情報を記憶可能であり、例えば歩留まり向上やSRAM等においてチップ救済を図るための冗長切換情報や、チップを識別するためのチップIDを記憶するために用いられる。また、論理情報ヒューズは、対応する通常ヒューズの切断に係る論理情報を示すために用いられる。論理情報ヒューズは、通常ヒューズが記憶すべき2値情報に応じて正論理で切断されたか、負論理で切断されたかの情報を示している。 Normally, the fuse can store binary information, and is used for storing redundancy switching information for improving yield, chip relief in an SRAM or the like, and a chip ID for identifying a chip. The logic information fuse is used to indicate logic information related to the cutting of the corresponding normal fuse. The logical information fuse indicates information on whether the fuse is cut with positive logic or negative logic according to binary information to be stored in the normal fuse.
具体的には、論理情報ヒューズが切断されない場合には、通常ヒューズは正論理で切断され、論理情報ヒューズが切断される場合には、通常ヒューズは負論理で切断される。すなわち、本実施形態においては、論理情報ヒューズの切断の有無により対応するヒューズの切断に係る論理を制御し、論理情報ヒューズを切断することに応じて、それに対応するヒューズの切断に係る論理を反転させる。 Specifically, when the logic information fuse is not cut, the normal fuse is cut with positive logic, and when the logic information fuse is cut, the normal fuse is cut with negative logic. That is, in this embodiment, the logic related to the cutting of the corresponding fuse is controlled by the presence or absence of the cutting of the logic information fuse, and the logic related to the cutting of the corresponding fuse is inverted according to the cutting of the logic information fuse. Let
それを利用して、例えば切断するヒューズの数が半数を超える場合には、論理情報ヒューズを切断して論理を反転させ、元の論理では切断されないヒューズを切断する。これにより、切断するヒューズの数は半数以下になり、切断するヒューズの数を低減することができる。また、複数のヒューズに対して1つの論理情報ヒューズを設ければ良いので、回路面積をほとんど変えることなく上記機能が実現でき、回路面積の増大を抑制しつつ、切断するヒューズの数を低減できる。 For example, when the number of fuses to be cut exceeds half, the logic information fuse is cut to invert the logic, and the fuse that is not cut by the original logic is cut. As a result, the number of fuses to be cut becomes half or less, and the number of fuses to be cut can be reduced. Further, since only one logical information fuse is provided for a plurality of fuses, the above function can be realized with almost no change in circuit area, and the number of fuses to be cut can be reduced while suppressing an increase in circuit area. .
例えば、図1(A)に示した例では、切断する通常ヒューズの数が4つ以下である場合には、論理情報ヒューズFA1は切断せずに、そのままの論理(正論理)で通常ヒューズを切断する。一方、切断する通常ヒューズの数が4つを超える(5つ以上)である場合には、論理情報ヒューズFA1を切断するとともに、反転させた論理(負論理)で通常ヒューズを切断する。したがって、切断するヒューズの数は、常に半数以下となる。 For example, in the example shown in FIG. 1A, when the number of normal fuses to be cut is four or less, the logical information fuse FA1 is not cut and the normal fuses are replaced with the same logic (positive logic). Disconnect. On the other hand, when the number of normal fuses to be cut exceeds four (five or more), the logic information fuse FA1 is cut and the normal fuses are cut with inverted logic (negative logic). Therefore, the number of fuses to be cut is always less than half.
なお、図1(A)においては、通常ヒューズF1〜F8に対して1個の論理情報ヒューズFA1を設けた場合を一例として示しているが、後述するようにM個(Mは2以上の自然数)の論理情報ヒューズに対して、それら論理情報ヒューズの切断に係る論理情報を示す1個の論理情報ヒューズを設けるようにして、論理情報ヒューズを階層化するようにしても良い。その場合には、通常ヒューズ及び論理情報ヒューズにおける切断するヒューズの総数が最小となるように、階層化された論理情報ヒューズを適宜切断し適切な論理を選択すれば良い。 In FIG. 1A, a case where one logical information fuse FA1 is provided for the normal fuses F1 to F8 is shown as an example. However, as will be described later, M pieces (M is a natural number of 2 or more). The logic information fuses may be hierarchized by providing one logic information fuse indicating logic information related to the cutting of the logic information fuses. In that case, the appropriate logic may be selected by appropriately cutting the hierarchical logic information fuses so that the total number of fuses to be cut in the normal fuse and the logic information fuse is minimized.
本実施形態の半導体装置におけるヒューズ出力に係る論理構成を図1(B)に示し、ヒューズ出力の真理値表を図1(C)に示す。 FIG. 1B shows a logical configuration related to the fuse output in the semiconductor device of this embodiment, and FIG. 1C shows a truth table of the fuse output.
図1(B)において、FOUT1、FOUT2、FOUT3、…は各通常ヒューズに基づく出力値であり、FOUTA1はその通常ヒューズに対応する論理情報ヒューズに基づく出力値である。OP1、OP2、OP3、…は、出力値FOUT1、FOUT2、FOUT3…のそれぞれと、出力値FOUTA1との論理演算を行う演算回路であり、その演算結果を出力値OUT1、OUT2、OUT3、…として出力する。演算回路OP1、OP2、OP3、…には、2つの入力を用いて排他的論理和(EX−OR)演算を行って、その演算結果を出力するEX−OR演算回路が用いられる。 In FIG. 1B, FOUT1, FOUT2, FOUT3,... Are output values based on the respective normal fuses, and FOUTA1 is an output value based on the logical information fuse corresponding to the normal fuses. OP1, OP2, OP3,... Are arithmetic circuits that perform logical operations on the output values FOUT1, FOUT2, FOUT3,... And the output value FOUTA1, and output the calculation results as output values OUT1, OUT2, OUT3,. To do. For the arithmetic circuits OP1, OP2, OP3,..., An EX-OR arithmetic circuit that performs an exclusive OR (EX-OR) operation using two inputs and outputs the operation result is used.
つまり、本実施形態におけるヒューズ出力に係る論理構成は、通常ヒューズによる各ビットの値FOUT1、FOUT2、FOUT3、…と、論理情報ヒューズによる値FOUTA1との論理(排他的論理和)をとることで、論理情報ヒューズにより示される論理情報が反映されたヒューズ出力OUT1、OUT2、OUT3、…を生成する。 That is, the logic configuration related to the fuse output in the present embodiment takes the logic (exclusive OR) of the values FOUT1, FOUT2, FOUT3,... Of each bit by the normal fuse and the value FOUTA1 by the logic information fuse, Fuse outputs OUT1, OUT2, OUT3,... Reflecting the logic information indicated by the logic information fuse are generated.
具体的には、図1(C)に真理値表を示すように、論理情報ヒューズに基づく出力値が“0”、すなわち論理情報ヒューズが切断されていない場合には、通常ヒューズに基づく出力値がそのままヒューズ出力として出力される。一方、論理情報ヒューズに基づく出力値が“1”、すなわち論理情報ヒューズが切断されている場合には、通常ヒューズに基づく出力値が反転されてヒューズ出力として出力される。 Specifically, as shown in the truth table in FIG. 1C, when the output value based on the logical information fuse is “0”, that is, when the logical information fuse is not cut, the output value based on the normal fuse. Is output as a fuse output. On the other hand, when the output value based on the logical information fuse is “1”, that is, when the logical information fuse is cut, the output value based on the normal fuse is inverted and output as a fuse output.
図2(A)〜(C)は、本実施形態における半導体装置が有するヒューズの具体的な構成例を示す図である。 2A to 2C are diagrams illustrating specific configuration examples of fuses included in the semiconductor device according to the present embodiment.
図2(A)は、複数の通常ヒューズに対して、1個の論理情報ヒューズを設けた場合を示しており、一例として32個の通常ヒューズF01〜F32に対して、1個の論理情報ヒューズFA1を設けた場合を示している。半数以下のヒューズを切断する場合には、論理情報ヒューズは切断せずに、かつ通常ヒューズはそのままの論理(正論理)で切断する。一方、過半数のヒューズを切断するとなった場合には、論理情報ヒューズを切断し、通常ヒューズは反転させた論理(負論理)で切断する。 FIG. 2A shows a case where one logical information fuse is provided for a plurality of normal fuses. As an example, one logical information fuse is provided for 32 normal fuses F01 to F32. The case where FA1 is provided is shown. When cutting less than half of the fuses, the logic information fuse is not cut and the normal fuse is cut with the same logic (positive logic). On the other hand, when a majority of the fuses are to be cut, the logic information fuse is cut, and the normal fuse is cut with inverted logic (negative logic).
例えば、32個の通常ヒューズF01〜F32を有する場合には、論理情報ヒューズFA1がなければ切断するヒューズの数は最大で32となる。それに対して、本実施形態のように論理情報ヒューズFA1を設けることで、切断するヒューズの数は最大でも(32/2)=16となり、論理情報ヒューズFA1を設けることにより回路面積がる僅かに増加するだけで、回路面積をほとんど変えることなく、切断するヒューズの数を低減することができる。 For example, when there are 32 normal fuses F01 to F32, the number of fuses to be cut is 32 at maximum if there is no logical information fuse FA1. On the other hand, by providing the logic information fuse FA1 as in this embodiment, the number of fuses to be cut is (32/2) = 16 at the maximum, and the circuit area is slightly increased by providing the logic information fuse FA1. Only by increasing, the number of fuses to be cut can be reduced with almost no change in circuit area.
図2(B)は、論理情報ヒューズを階層化した場合を示している。例えば、32個の通常ヒューズF01〜F32に対して、8個単位で1個ずつ第1階層の論理情報ヒューズFA1、FA2、FA3、FA4を設ける。8個の通常ヒューズF01〜F08に対して、論理情報ヒューズFA1を設け、8個の通常ヒューズF09〜F16に対して、論理情報ヒューズFA2を設ける。同様に、8個の通常ヒューズF17〜F24に対して、論理情報ヒューズFA3を設け、8個の通常ヒューズF25〜F32に対して、論理情報ヒューズFA4を設ける。さらに、4個の第1階層の論理情報ヒューズFA1〜FA4に対して、1個の第2階層の論理情報ヒューズFB1を設ける。 FIG. 2B shows the case where the logical information fuses are hierarchized. For example, the first-layer logic information fuses FA1, FA2, FA3, and FA4 are provided for each of the 32 normal fuses F01 to F32 in units of eight. The logic information fuse FA1 is provided for the eight normal fuses F01 to F08, and the logic information fuse FA2 is provided for the eight normal fuses F09 to F16. Similarly, the logic information fuse FA3 is provided for the eight normal fuses F17 to F24, and the logic information fuse FA4 is provided for the eight normal fuses F25 to F32. Further, one second-level logic information fuse FB1 is provided for the four first-level logic information fuses FA1 to FA4.
図2(B)に示したように、32個の通常ヒューズF01〜F32に対して、階層化した論理情報ヒューズFA1〜FA4及びFB1を設けた場合には、切断するヒューズの数は最大で(8/2)×4+(4/2)=18となり、切断するヒューズの数を低減することができる。 As shown in FIG. 2B, when hierarchical logic information fuses FA1 to FA4 and FB1 are provided for the 32 normal fuses F01 to F32, the number of fuses to be cut is maximum ( 8/2) × 4 + (4/2) = 18, and the number of fuses to be cut can be reduced.
図2(C)は、複数の通常ヒューズのうち、切断頻度が高い通常ヒューズに対してのみ、論理情報ヒューズを設けた場合を示している。図2(C)に示す例では、32個の通常ヒューズF01〜F32のうち、切断頻度が高い通常ヒューズF17〜F24に対して、1個の論理情報ヒューズFA1’を設けた場合を示している。なお、切断頻度が高いヒューズは、チップの論理等によって変化するが、SRAMの冗長部など切断頻度が高いヒューズをチップ設計者が把握していることが多い。そこで、切断頻度が高いヒューズに対してのみ論理情報ヒューズを設けることで、切断するヒューズの数を効率良く低減することができるとともに、回路面積の増加もさらに抑制することができる。 FIG. 2C shows a case where a logical information fuse is provided only for a normal fuse having a high cutting frequency among a plurality of normal fuses. The example shown in FIG. 2C shows a case where one logical information fuse FA1 ′ is provided for the normal fuses F17 to F24 having a high cutting frequency among the 32 normal fuses F01 to F32. . The fuse with a high cutting frequency varies depending on the logic of the chip, but the chip designer often knows a fuse with a high cutting frequency such as a redundant portion of the SRAM. Therefore, by providing the logic information fuse only for the fuse having a high cutting frequency, the number of fuses to be cut can be efficiently reduced, and an increase in circuit area can be further suppressed.
図3は、本実施形態におけるヒューズに記憶された値に基づいて、論理情報ヒューズで示される論理情報を反映したヒューズ出力を生成するヒューズ出力生成部の構成例を示す図である。本実施形態におけるヒューズ出力生成部は、ヒューズが搭載されるチップと同一のチップ上に構成され、読み取り回路31及び論理合成回路32を有する。
FIG. 3 is a diagram illustrating a configuration example of a fuse output generation unit that generates a fuse output reflecting the logic information indicated by the logic information fuse based on the value stored in the fuse in the present embodiment. The fuse output generation unit in the present embodiment is configured on the same chip as the chip on which the fuse is mounted, and includes a
読み取り回路31は、ヒューズチェック信号FCHK及びクロック信号CLKが入力され、出力値FOUTを出力する。読み取り回路31は、ヒューズにより記憶された値をヒューズチェック信号FCHKに基づいて読み取り、読み取った値をクロック信号CLKに基づいて出力値FOUTとして出力する。
The
図4(A)は、読み取り回路31の構成例を示す図である。
読み取り回路31において、Pチャネル型トランジスタTR1は、ソースが電源に対して接続され、ドレインがNチャネル型トランジスタTR2のドレインに接続されている。また、Nチャネル型トランジスタTR2は、ソースがグランドレベルに対して接続されている。トランジスタTR1及びTR2のゲートには、ヒューズチェック信号FCHKが供給される。ここで、Pチャネル型トランジスタTR1は、駆動力が小さい、いわゆるウィークなトランジスタである。
FIG. 4A is a diagram illustrating a configuration example of the
In the
トランジスタTR1及びTR2のドレインの相互接続点には、他端がグランドレベルに対して接続されたヒューズFUSE、及び他端がグランドレベルに対して接続された容量C1がそれぞれ接続されている。
フリップフロップFF1は、クロック信号CLKがクロック入力端を介して供給され、データ入力端がトランジスタTR1及びTR2のドレインの相互接続点に接続されている。また、フリップフロップFF1は、データ出力端より出力値FOUTを出力する。
The fuse FUSE having the other end connected to the ground level and the capacitor C1 having the other end connected to the ground level are connected to the interconnection point of the drains of the transistors TR1 and TR2.
The flip-flop FF1 is supplied with a clock signal CLK via a clock input terminal, and a data input terminal is connected to an interconnection point between the drains of the transistors TR1 and TR2. The flip-flop FF1 outputs an output value FOUT from the data output terminal.
読み取り回路31は、図4(B)に示すように、正パルスのヒューズチェック信号FCHKが入力されることでリセットされ、その後ヒューズチェック信号FCHKが不活性化されるとヒューズFUSEにより記憶された値をフリップフロップFF1に取り込む。次に、正パルスのクロック信号CLKが入力されると、フリップフロップFF1に取り込んだ値を出力値FOUTとして出力する。
As shown in FIG. 4B, the
ここで、読み取り回路31は、ヒューズFUSEが切断されている場合には出力値FOUTとしてハイレベル(“1”)の信号を出力し、ヒューズFUSEが切断されていない場合には出力値FOUTとしてロウレベル(“0”)の信号を出力する。
Here, the
図3に戻り、論理合成回路32は、例えば組合せ回路で構成され、読み取り回路31からの出力値FOUTが入力され、論理情報ヒューズが示す論理情報を反映したヒューズ出力OUT、すなわち通常ヒューズに記憶されている情報を出力する。具体的には、論理合成回路32は、読み取り回路31から出力値FOUTとして供給される通常ヒューズの値と論理情報ヒューズの値との論理演算(排他的論理和演算)を行い、その演算結果をヒューズ出力OUTとして出力する。
Returning to FIG. 3, the
図5は、論理合成回路32の構成例を示す図である。
図5(A)に示すように8個の通常ヒューズF1〜F8に対して1つの論理情報ヒューズFA1が設けられている場合に対応する論理合成回路32の構成例を図5(B)に示している。
FIG. 5 is a diagram illustrating a configuration example of the
FIG. 5B shows a configuration example of the
図5(B)において、演算回路OPi(iは添え字であり、i=1〜8の整数)は、読み取り回路31から供給される出力値FOUTi及び出力値FOUTA1が入力される。各演算回路OPiは、これら2つの入力を用いて排他的論理和演算を行い、その演算結果をヒューズ出力OUTiとして出力する。ここで、出力値FOUTiは、通常ヒューズFiより読み取った出力値であり、出力値FOUTA1は、論理情報ヒューズFA1より読み取った出力値である。
In FIG. 5B, the output value FOUTi and the output value FOUTA1 supplied from the
図6は、論理合成回路32の他の構成例を示す図である。
図6(A)に示すように8個の通常ヒューズF1〜F8に対して1つの第1階層の論理情報ヒューズFA1が設けられ、同様にして設けられた複数の第1階層の論理情報ヒューズFA1、FA2、…に対して1つの第2階層の論理情報ヒューズが設けられている、すなわち論理情報ヒューズが階層化されている場合に対応する論理合成回路32の構成例を図6(B)に示している。
FIG. 6 is a diagram illustrating another configuration example of the
As shown in FIG. 6A, one first-tier logic information fuse FA1 is provided for eight normal fuses F1 to F8, and a plurality of first-tier logic information fuses FA1 provided similarly. , FA2,..., One second hierarchy logic information fuse is provided, that is, a configuration example of the
図6(B)において、演算回路OPAj(jは添え字であり、jは自然数)は、読み取り回路31から供給される出力値FOUTAj及び出力値FOUTB1が入力される。各演算回路OPAjは、これら2つの入力を用いて排他的論理和演算を行い、その演算結果を出力する。また、演算回路OPi(iは添え字であり、i=1〜8の整数)は、演算回路OPA1の出力及び読み取り回路31から供給される出力値FOUTiが入力される。各演算回路OPiは、これら2つの入力を用いて排他的論理和演算を行い、その演算結果をヒューズ出力OUTiとして出力する。ここで、出力値FOUTiは、通常ヒューズFiより読み取った出力値であり、出力値FOUTAjは、論理情報ヒューズFAjより読み取った出力値であり、出力値FOUTB1は、論理情報ヒューズFB1より読み取った出力値である。
In FIG. 6B, the output value FOUTAj and the output value FOUTB1 supplied from the
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
Various aspects of the present invention will be described below as supplementary notes.
(付記1)2値情報を記憶する複数の第1のヒューズと、
上記第1のヒューズによる出力と論理をとることで当該第1のヒューズにより記憶された情報を生成させるためのヒューズであって、N個(Nは2以上の自然数)の上記第1のヒューズに対して1つ設けられ、対応する上記N個の第1のヒューズの切断に係る論理情報を示す論理情報ヒューズとを有することを特徴とする半導体装置。
(付記2)M個(Mは2以上の自然数)の論理情報ヒューズに対して1つ設け、対応する上記M個の論理情報ヒューズの切断に係る論理情報を示す論理情報ヒューズをさらに有することを特徴とする付記1記載の半導体装置。
(付記3)上記論理情報ヒューズを切断することに応じて、当該論理情報ヒューズに対応したヒューズの切断に係る論理を反転させることを特徴とする付記1又は2記載の半導体装置。
(付記4)上記論理情報ヒューズを切断しない場合には、当該論理情報ヒューズに対応するヒューズを正論理で切断し、上記論理情報ヒューズを切断する場合には、当該論理情報ヒューズに対応するヒューズを負論理で切断することを特徴とする付記1又は2記載の半導体装置。
(付記5)上記論理情報ヒューズに対応するp個のヒューズのうち、切断するヒューズの個数がq個(qはq>(p/2)を満たす最小の自然数)以上の場合には、上記論理情報ヒューズを切断し、当該論理情報ヒューズに対応するヒューズの切断に係る論理を反転させることを特徴とする付記1〜4の何れか1項に記載の半導体装置。
(付記6)切断する上記第1のヒューズ及び上記論理情報ヒューズの総数が最小となるように、上記論理情報ヒューズを切断しヒューズの切断に係る論理を選択可能であることを特徴とする付記1〜4の何れか1項に記載の半導体装置。
(付記7)切断頻度の高い上記第1のヒューズに対してのみ、上記論理情報ヒューズを設けることを特徴とする付記1〜6の何れか1項に記載の半導体装置。
(付記8)上記第1のヒューズ及び上記論理情報ヒューズから、記憶された値を読み取る読み取り回路と、
上記読み取り回路により読み取った上記第1のヒューズの値と上記論理情報ヒューズの値との論理演算を行い、当該第1のヒューズにより記憶された情報を生成する論理合成回路とを有することを特徴とする付記1〜7の何れか1項に記載の半導体装置。
(付記9)上記論理合成回路は、上記第1のヒューズの値と上記論理情報ヒューズの値との排他的論理和演算を行うことを特徴とする付記8記載の半導体装置。
(付記10)付記1〜7の何れか1項に記載の半導体装置が有する上記第1のヒューズ及び上記論理情報ヒューズに記憶された値を読み取る読み取り回路と、
上記読み取り回路により読み取った上記第1のヒューズの値と上記論理情報ヒューズの値との論理演算を行い、当該第1のヒューズにより記憶された情報を生成する論理合成回路とを有することを特徴とする半導体装置。
(Supplementary Note 1) A plurality of first fuses that store binary information;
A fuse for generating information stored by the first fuse by taking the logic of the output from the first fuse, and N (N is a natural number of 2 or more) first fuses. A semiconductor device comprising: a logic information fuse that is provided for each of the N first fuses and indicates logic information related to the cutting of the corresponding N first fuses.
(Supplementary note 2) One M information (M is a natural number of 2 or more) logic information fuses are provided, and the logic information fuses further indicate logic information related to the cutting of the corresponding M logic information fuses. The semiconductor device according to
(Supplementary note 3) The semiconductor device according to
(Supplementary note 4) When the logical information fuse is not cut, the fuse corresponding to the logical information fuse is cut with positive logic. When the logical information fuse is cut, the fuse corresponding to the logical information fuse is 3. The semiconductor device according to
(Supplementary Note 5) Among the p fuses corresponding to the logic information fuse, when the number of fuses to be cut is equal to or greater than q (q is the minimum natural number satisfying q> (p / 2)), the logic 5. The semiconductor device according to any one of
(Supplementary note 6) The
(Supplementary note 7) The semiconductor device according to any one of
(Supplementary note 8) a reading circuit for reading stored values from the first fuse and the logical information fuse;
A logic synthesis circuit that performs a logical operation on the value of the first fuse read by the reading circuit and the value of the logic information fuse, and generates information stored by the first fuse. The semiconductor device according to any one of
(Supplementary note 9) The semiconductor device according to supplementary note 8, wherein the logic synthesis circuit performs an exclusive OR operation between the value of the first fuse and the value of the logic information fuse.
(Additional remark 10) The reading circuit which reads the value memorize | stored in the said 1st fuse and the said logic information fuse which the semiconductor device of any one of Additional remark 1-7 has,
A logic synthesis circuit that performs a logical operation on the value of the first fuse read by the reading circuit and the value of the logic information fuse, and generates information stored by the first fuse. Semiconductor device.
F1〜F32 通常ヒューズ
FA1〜FA4、FB1 論理情報ヒューズ
OP1〜OP8、OPA 演算回路(排他的論理和演算回路)
31 読み取り回路
32 論理合成回路
FOUT 通常ヒューズ出力
FOUTA、FOUTB 論理情報ヒューズ出力
OUT ヒューズ出力
F1-F32 Normal fuse FA1-FA4, FB1 Logic information fuse OP1-OP8, OPA arithmetic circuit (exclusive OR circuit)
31
Claims (5)
上記第1のヒューズによる出力と論理をとることで当該第1のヒューズにより記憶された情報を生成させるためのヒューズであって、N個(Nは2以上の自然数)の上記第1のヒューズに対して1つ設けられ、対応する上記N個の第1のヒューズの切断に係る論理情報を示す論理情報ヒューズとを有することを特徴とする半導体装置。 A plurality of first fuses for storing binary information;
A fuse for generating information stored by the first fuse by taking the logic of the output from the first fuse, and N (N is a natural number of 2 or more) first fuses. A semiconductor device comprising: a logic information fuse that is provided for each of the N first fuses and indicates logic information related to the cutting of the corresponding N first fuses.
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