JP2007264465A - 映像信号処理回路 - Google Patents

Abstract

【課題】インターレースからプログレッシブ信号に変換する際に動き適応ＩＰ変換などを用いると理論的には非常に高画質にできるが、フレーム単位のメモリが必要となり、コスト高になる。また、簡易的な２次元のデジタルフィルタでは、フィールド内で補間を行うため、補間された映像の鮮鋭感が損なわれてしまう問題があった。
【解決手段】インターレース信号をプログレッシブ信号に変換する際に、インターレース信号が奇数フィールドのとき、情報のない偶数フィールドに黒の補間データを出力し、逆にインターレース信号が偶数フィールドのとき、情報のない奇数フィールドに黒の補間データを出力することを特徴とする。
【選択図】図１

Description

本発明は、インターレース信号をプログレッシブ信号に変換する映像信号処理回路に関し、表示されるタイミングはプログレッシブ信号であるが、表示される映像はインターレース信号ライクな処理を行う映像信号処理回路。

インターレース信号とは、テレビやディスプレイなどで1回の画面表示を奇数段目と偶数段目の2回の走査に分けて行なう方式のことを言い、それとは別に、プログレッシブ信号は1回の走査で画面表示を行なう方式のことを言う。したがって、インターレース信号の画像では飛び越し走査があるが、プログレッシブ信号では飛び越し走査が無く、順次走査となる。映像データとしては、インターレース信号と同じ半分のデータしか無くても、飛び越し走査がなく順次走査で表示されるのであれば、プログレッシブ信号とする。

ＬＣＤ−ＴＶ、プラズマ−ＴＶなどに、ブラウン管を使ったテレビジョン映像であるインターレース信号を表示するには、プログレッシブ信号に変換するＩＰ変換の技術が必要となる。

従来、奇数フィールドと偶数フィールドを持ち、飛び越し走査があるインターレース信号から、飛び越し走査のないプログレッシブ信号を作るＩＰ変換の基本は、インターレース信号において、奇数フィールドでは奇数行にしか映像信号が無く、空いている偶数行には隣接する上下どちらかの奇数行の映像信号を入れ、同様に偶数フィールドでは偶数行にしか映像信号が無く、空いている奇数行には隣接する上下どちらかの偶数行の映像信号を入れることで、プログレッシブ信号を作成する。つまり、単純にインターレース信号の縦方向を２倍にスケーリングすることで、インターレース信号からプログレッシブ信号の作成が可能となる。インターレース信号では、奇数行、偶数行のどちらが空いているので、縦方向を２倍スケーリングしても、空いている奇数行、偶数行のどちらを埋める動作を行うため、表示する画面のサイズ自体大きくなることは無い。

ここで、具体的なスケーリングの手法として、３つのラインメモリを用いた画像信号処理回路の構成例を図１３に示す。図１３では、映像信号処理回路の内部に３つのラインメモリ１０ａ、１０ｂ、１０ｃを備えている。外部から入力されたデジタルの映像信号である入力データは、３つのラインメモリ１０ａ、１０ｂ、１０ｃのいずれかに入力される。ここで、入力データは複数ビットのデータであるが、単線で示している。３つのラインメモリ１０ａ、１０ｂ、１０ｃには、メモリライト制御回路１１からライトイネーブル信号が供給される。ライトイネーブルとなったラインメモリ１０ａ、１０ｂ、１０ｃのいずれか１つに入力データが書き込まれる。

メモリライト制御回路１１には、入力データについての水平同期信号ＨＳ１、水平方向のデータクロックであるＣＫ１、１フレームの始まりを示すＶＳＴＡＲＴ１が供給されている。そして、メモリライト制御回路１１が、これら信号に基づいて入力データのラインメモリ１０ａ、１０ｂ、１０ｃへの書き込みを制御する。

また、ラインメモリ１０ａ、１０ｂ、１０ｃには、メモリリード・ラインセレクト制御回路１２が接続されており、ラインメモリ１０ａ、１０ｂ、１０ｃのいずれから読み出すかを制御すると共に、選択されたラインメモリ１０ａ、１０ｂ、１０ｃからの読み出しを制御する。メモリリード・ラインセレクト制御回路１２には、出力データについての水平同期信号ＨＳ２、水平方向のデータクロックであるＣＫ２及び、拡大・縮小の倍率を示す倍率設定値が供給されているとともに、メモリライト制御回路１１からメモリリード・ラインセレクト制御回路１２における読み出しの開始を示すＶＳＴＡＲＴ２が供給されている。ラインメモリ１０ａ、１０ｂ、１０ｃから読み出された映像データは、マルチプレクサ（ＭＵＸ）１６ａ、１６ｂを介し、補間演算部１８に供給される。補間演算部１８では、係数係数部１５の係数を受け、出力側の映像信号の要求する映像信号が出力される。

３つのラインメモリを用いることで、１水平ライン分のデータが書き込まれたラインメモリを出力する際に、１水平ライン分出力した後、同じデータをもう１水平ライン分出力することで、縦方向を２倍にスケーリングすることが出来る。同じデータをもう１水平ライン分出力するとき、別の２つのラインメモリを用いて、入力データを記憶しているので、入力データが欠落することは無い。縦方向にスケーリングするには、出力用のラインメモリと入力用のラインメモリを共用することが出来ないので、複数のラインメモリが必要となる。上記のようなスケーリングする構成を利用して、プログレッシブ信号から見て半分の映像信号しかないインターレース信号を縦方向に２倍にスケーリングすることで、プログレッシブ信号を作成することが出来る。
特願２００３−２７１１４３ 特願平１１−２８１３９１

インターレース信号からプログレッシブ信号の映像を作成する場合、1フィールド遅延された過去の映像信号と現在のフィールドの映像信号の２つを用いて、画像処理する場合がある。このとき、映像が静止している場合には、現在と過去の２つの映像信号を単に組み合わせて１枚の映像信号を作成しても問題にならない。しかし、動いている映像の場合には、２つの映像信号に間に動きがあるため、動き判別回路を用いたＩＰ変換を行うことが多い。単純に２枚のフィールドを重ねると、動きのある場面では、インターレースコムといって、横縞が発生すしたり、ジャギーとして認識されたり、画像の鮮鋭感が損なわれたりする問題点があった。上記のような障害の発生を抑えるため、複雑な動き検出処理を用いると、システム全体が高機能化し、例えばフレーム単位のメモリが必要となり、メモリの増加によっても、更なるコスト高になる。コストを抑えた２次元のデジタルフィルタでは、コストは比較的に安価に抑えることが出来るが、２次元フィールド内で補間を行うために、補間された画像は鮮鋭感が損なわれてしまうと言った問題点があった。

本発明に係る主たる発明は、奇数フィールドと偶数フィールドの２つフィールドを交替に写すことで表示されるインターレース信号をプログレッシブ信号に変換する映像信号処理回路であって、入力される前記インターレース信号を記憶するラインメモリと、前記ラインメモリへのデータの書き込み及び前記ラインメモリからのデータの読み出しを制御する書き込み読み出し回路と、一定のレベルを出力するレベル発生回路と、前記ラインメモリと前記レベル発生回路からの入力を選択して出力するセレクタと、前記セレクタの選択を切り換える制御信号を出力する制御回路と、を備え、前記制御回路は、前記インターレース信号がないライン間に前記レベル発生回路からの同一の色を出力する様に、前記セレクタを制御することを特徴とすることを特徴とする。

また、本発明の他の特徴は、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、インターレースからプログレッシブに変換した際にフィルタ処理が入らないので、変換後の画像に鮮鋭感が損なわれない。動きの激しい映像ソースにおいても、動きのあるラインの信号はフレーム周期毎に変化するので、動画特性の早くないＬＣＤパネルにおいても、動きボケが目立たないといったことが可能となる。

また、本発明によれば、インターレースからプログレッシブに変換する際に、従来、複数個必要であったラインメモリを削減することが出来る。回路規模の縮小することが出来、コスト削減することが可能となる
更に、本発明によれば、インターレース信号からプログレッシブ信号に変換する際に、画面にあった輝度レベルを実現することが出来る。好適な輝度レベルにより、視聴者に見易いディスプレイを提供することが可能となる。

本発明の詳細を図面に従って具体的に説明する。図１は本発明の映像信号処理回路を示すブロック図である。デジタルの映像信号である入力映像信号データは、ラインメモリ１に入力される。メモリライト制御回路２から、ラインメモリ１に対して、書き込み用クロックであるＷＣＫが供給される。メモリライト制御回路２には、入力映像信号データについての水平同期信号ＨＳ１、水平方向のデータクロックであるＣＫ１、１フレームの始まりを示すＶＳＴＡＲＴ１が供給されている。そして、メモリライト制御回路２が、これら信号に基づいて入力映像信号データのラインメモリ１への書き込みを制御する。

また、ラインメモリ１には、メモリリード・ラインセレクト制御回路３が接続されており、ラインメモリ１からの読み出しを制御する。メモリリード・ラインセレクト制御回路３からは、ラインメモリ１に対して、読み出し用クロックであるＲＣＫが供給される。メモリリード・ラインセレクト制御回路３には、出力映像信号データについての水平同期信号ＨＳ２、水平方向のデータクロックであるＣＫ２及び、拡大・縮小の倍率を示す倍率設定値が供給されているとともに、メモリライト制御回路２からメモリリード・ラインセレクト制御回路３における読み出しの開始を示すＶＳＴＡＲＴ２が供給されている。そして、メモリリード・ラインセレクト制御回路３が、これら信号に基づいてラインメモリ１からの映像信号データの読み出しを制御する。

ラインメモリ１から読み出された映像信号はＭＵＸ６に供給される。このＭＵＸ６には、ラインメモリ１からの映像信号の他に、電源電圧レベル発生部４から電源レベル値、ＧＮＤレベル発生部５からＧＮＤレベル値が供給されている。ＭＵＸ６では、供給される映像信号データと、電源電圧レベル値、ＧＮＤレベル値の３つの信号から、ディスプレイ８に出力する信号を選択している。

なお、ＭＵＸ６を制御するのは、ＭＵＸ制御回路７であり、ＭＵＸ制御回路７には、ＶＳＴＡＲＴ１、ＶＳＴＡＲＴ２、ＲＣＫが供給されており、ＭＵＸ制御回路７では、奇数フィールド及び偶数フィールドの判定、行が変わるタイミングの判定を行い、ＲＣＫに同期して、ＭＵＸ６で、入力のうち、どの信号を選択するかの制御を行っている。必要な制御信号をＭＵＸ６に出力している。

例えば、インターレース信号をプログレッシブ信号に変換する場合は、メモリリード・ラインセレクト制御回路３に供給される倍率設定値は２となっている。この倍率設定値は、垂直方向の倍率を示している。上記の場合では、入力データに対して、出力データを２倍にするので、１ライン毎に、映像信号が無いラインが発生する。映像信号が無い場合は、電源電圧レベル発生部４又は、ＧＮＤレベル発生部５のいずれか信号を選択し、出力することになる。

このようにして、出力側のディスプレイ８の要求する走査線数、水平データ数の映像信号に合う様に、ＭＵＸ６から映像データを出力する。

次に、ＭＵＸ６から出力される映像信号データについて、図２のタイミングチャートに基づいて説明する。図２ではインターレース信号をプログレッシブ信号に変換する動作を示しており、垂直方向は走査線を２倍し、水平方向の画像データはそのままとする処理である。映像データとしては２倍になるが、インターレース信号で空欄であった部分に、映像データを乗せるため、見た目には、拡大処理とはなっていない。

図２はＯＤＤフィールドと言って、奇数ラインのみに映像データが配置され、偶数ラインには映像データがない場合を示している。まず、入力映像信号についての水平同期信号ＨＳ１、垂直同期信号に対応するＶＳＴＡＲＴ１がメモリライト制御回路２に入力される。なお、水平同期信号、垂直同期信号は入力映像信号から分離して得られる。入力映像信号の１つのフレームの第１水平ラインが始まるときにＶＳＴＡＲＴ１がＨとなり、このＶＳＴＡＲＴ１はそのフレームの有効ラインの終了までＨに維持される。また、ＨＳ１は、各水平ラインの最初にＬのパルスを有する。メモリライト制御回路２は、ＶＳＴＡＲＴ１がＨとなった時のＨＳ１のＬに伴い、ラインメモリ１に、ＷＣＫを供給して、入力データ（映像信号）をラインメモリ１に書き込む。さらに、次のフレームについても同様の書き込みを行う。

そして、メモリライト制御回路２は、１ラインの書き込みが終わった時点で、ＶＳＴＡＲＴ２をＨにする。これは、読み出し開始を示す信号であり、１ラインの書き込みが終わった時点で、ＶＳＴＡＲＴ２をＨにする。メモリリード・ラインセレクト制御回路３は、ＶＳＴＡＲＴ２のＨを受けて、次のＨＳ２のＬに応じてリード動作を開始する。そして、ラインメモリ１をリードイネーブル状態とする。そこで、ラインメモリ１からの読み出しが行われる。なお、この読み出しは、クロックＲＣＫに基づいて行われる。このクロックＲＣＫは、クロックＷＣＫの２倍の早さのクロック周波数である。ＨＳ１の１／２の期間、すなわちＨＳ２の１水平期間で、１ライン分の映像信号データを読み出し、これを２度繰り返す。Ｈｓ１と同じ時間で、垂直方向２ライン分を出力する。

その後、ラインメモリ１からの出力は、ＭＵＸ６に供給され、ＭＵＸ６では、映像信号データ、電源電圧レベル値、ＧＮＤレベル値から出力する信号の選択を行う。例えば、最初のＨＳ２の１水平期間では、ラインメモリ１からの映像信号データを1行目の映像データ（図中の（１））として出力し、次の水平期間では、ＧＮＤレベル値を２行目の映像データ（図中の（２）として出力する。これによって、ＨＳ１の１水平期間にＨＳ２に同期した２ラインの映像信号データ（（１）、（２））が出力される。

１行目、２行目のＨＳ２の２水平期間が終了した後、同様に３行目の映像データをメモリリード・ラインセレクト制御回路３がラインメモリ１を選択して、同様に映像信号データを出力する。４行目には、ＧＮＤレベル値を選択して、同様に映像データとして出力する。このようにして、１画面全体の垂直方向の操作線の数を２倍にするインターレースプログレッシブ変換処理を達成することが出来る。

上述のインターレースからプログレッシブへ切り換えにより、画面での状況を図３に示す。図３のインターレース映像ではＮ番目のフィールドが奇数フィールドの場合、奇数ラインのみ映像データがある。また、Ｎ＋１番目のフィールドが偶数フィールドとなり、偶数ラインのみ映像データがある。インターレースプログレッシブ変換（ＩＰ変換）では、通常連続する２枚の奇数フィールドと偶数フィールドの映像を重ねて１枚のプログレッシブ映像を作成するのとは異なる。

本願では、Ｎ番目の奇数フィールドでは、奇数ラインのみ映像データを入力し、偶数ラインにはＧＮＤレベル値である黒を入力する。また、Ｎ＋１番目の偶数フィールドでは、先ほどとは逆に、偶数ラインのみ映像データを入力し、奇数ラインにはＧＮＤレベルである黒い映像データを入力する。従来のＩＰ変換と違い、ＩＰ変換の際のフィルタ処理等が入らないため、作成されたプログレッシブ映像の鮮鋭感が損なわれることが無い。激しい動きがある映像においても、映像データのあるラインの信号は、フィールド周期ではなく、フレーム周期で変化するので、動画特性の早くないＬＣＤパネルでも動きにボケが目立たなくなる。

上述の記載では、空いているラインに、黒に映像データを入力したが、画面を明るい印象にしたい場合には、図４に示す様に、電源電圧レベル値である白い映像データを入力しても良い。例えば、昼間の周囲が明るい時は、黒い映像データを入れるより白い映像データを入れ、ディスプレイ８に写し出される映像を明るくした方が好適となる場合がある。

また、空いているラインに、すべてに黒い映像データを入れると、ディスプレイ９に写し出される映像は、原信号のインターレース信号より、かなり暗い印象となる。映画鑑賞などには好適と考えられる。しかし、状況によっては見難い映像となることもある。そう言った場合には、図５に示す様に、空いているラインに、黒と白を交互に入れても良い。

また、図５では1画素毎に、黒い映像と白い映像を交互にしたが、ここで図示しないが、１水平ライン毎に、黒い映像データと、白い映像データを切り換えても同様の効果を得る。

また、上述の記載では、黒い映像データと白い映像データであったが、黒い映像データと白い映像データの中間色として、灰色などを入れても良い。灰色を入れた場合は、黒い映像データと白い映像データを交互に入れたのと同様の効果を得ることが出来る。中間色により、ちょうど明るさと暗さの中間を実現することが出来る。黒い映像データと白い映像データの中間色を実現するためには、図６に示すＤＣ発生回路１００が必要となる。ＤＣ発生回路１００は、ＣＰＵ２０３からの命令によって、任意のレベル値を出力することが出来る。

図６では、マイコン２０３からの命令によって設定された任意のレベル値を出力し、空いているラインに、黒い映像データと白い映像データの間の中間色を入力する。

ここで図示しないが、黒と白の中間色である灰色以外の茶色や紺色や深緑色などのカラー成分を入れて、ディスプレイ８の平均輝度の低下、上昇を調節しても良い。

図７に示す様に、空いているラインに入れる色をルックアップテーブル（ＬＵＴ：Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）を用いても決めても良い。ＬＵＴ１０１は、デジタル化された輝度階調のデータを任意の階調に補正するために使用される入力と出力の対照表のことである。入力されたインターレース信号に応じて、入れる色を決める。図１では、空いているラインにすべて同じ色を入れたが、同じラインでも、明るい場所、暗い場所、色の違いが大きいこともある。一律で、同じ色を入れた場合には、原画像イメージを損なう可能性がある。

図７に図示する様に、映像によって、最適な色を決める。ＬＵＴ１０１により、１画素毎に入れる色を決定し、決定された色はラインメモリ１０２に記憶される。空いているラインに入れる色を決定するため、出力するディスプレイにあわせて、１ライン分の色の情報を保持する補間用ラインメモリ１０２が必要となる。インターレース信号の１水平ライン毎に、空いているラインに入れる画像データの１水平ラインが補間用ラインメモリ１０２に用意され、１画素毎に異なった画像データが出力される。すべて同じ画像データを入れた場合に比べ、違和感を抑えることが可能となる。

図８に示す様に、空いているラインに入れる色をエーピーエル（ＡＰＬ：ａｖｅｒａｇｅ ｐｉｃｔｕｒｅ ｌｅｖｅｌ）を用いても良い。ＡＰＬ１０３は、１水平ラインにある映像データの平均の色レベルを算出する。ＡＰＬ１０３では出力される１画素をすべて足し、平均値を求めているので、特に大きなサイズのメモリを必要とせず、回路規模を抑えることが可能となる。ＡＰＬ１０３からの出力される値に応じて、ＤＣ発生回路１００から任意のレベル値を決定する共に映像データの無いラインに入力する。１水平ライン毎に色の平均値を取ることで、１水平ライン毎に、好適な入れる色を決定することが出来る。

上述の記載ではＡＰＬ１０３は１水平ラインのすべて平均値を求めたが、例えば、１０画素毎、２０画素毎、３０画素毎に、平均値を求めて、入れる色を決めても良い。例えば、図９では、１水平ラインを４分割し、それぞれの４分割した４つの平均値をレジスタ１０４、レジスタ１０５、レジスタ１０６、レジスタ１０７に保持する。レジスタ１０４、レジスタ１０５、レジスタ１０６、レジスタ１０７に保持された平均値を基に、入れる色を決定する。

上述に記載では、ＩＰ変換する際に空いているラインに入れる色を工夫していたが、映像信号の輝度レベルを変更して調整しても良い。例えば、輝度レベルを上げる場合には、ＹＣｂＣｒ形式のＹ成分（輝度レベル）を調整することになる。ＹＣｂＣｒ形式は、色分解の方法の一つであり、ＤＣＴ変換（離散コサイン変換）は、効率よくデータを削減できる。ＹＣｂＣｒ形式はデジカメなどに良く用いられるＪＰＥＧや、ＤＶＤの映像ソフトに用いられるＭＰＥＧに用いられている。ＹＣｂＣｒ形式では、Ｙはカラーの輝度成分、Ｃｂ（Ｂｌｕｅ色差）、Ｃｒ（Ｒｅｄ色差）であり、カラーの彩度成分をそれぞれ表している。ＲＧＢ色の空間で組み合わせが可能なすべてのカラーをＹＣｂＣｒ形式で示すことが出来る。ＲＧＢ形式からＹＣｂＣｒ形式の変換は次の数１から数３を用いる。

図１０に示す様に、ラインメモリ１の後段に、ゲイン回路２００を入れる。ゲイン回路２００では、ゲイン率設定レジスタ２０８に設定されたゲイン率に応じて、輝度レベルを上げるためには、Ｙ成分の数値を更に大きな値にする。Ｙ成分が上がることで、色の輝度が増すことになる。映像のあるラインは、このゲイン調整回路２００により、輝度レベルを上昇させることが出来る。ＤＣ発生回路１００からＧＮＤレベル値を受け、空いているラインには黒い映像を入力する。これにより、映像のあるラインの輝度レベルが上がり、空いているラインに入力された黒い映像により輝度レベルが下がることで、ディスプレイ８に映し出される映像全体では丁度良い明るさとなる。

また、ディスプレイ８の種類のよっては、ＹＣｂＣｒ形式の出力は受け付けない場合があり、その場合にはＲＧＢ変換回路２０１により、ＲＧＢ形式に変換し、出力する必要がある。特にＲＧＢ変換する必要がなければ、ＹＣｂＣｒ形式の映像データのまま出力することになる。

ＹＣｂＣｒ形式のＹの成分を単に一定の数値、上昇させてもいいが、その際、単に同じ値を足す処理を行うと、ＹＣｂＣｒ形式の色空間ではカラーの輝度成分と彩度成分とが区分されており、各輝度によっては彩度成分の分布が一定でないため、単純な調節を行うと、そのカラーを表現できる範囲を超える場合が発生する恐れがある。換言すると、ＹＣｂＣｒ色空間において、それぞれの色成分は独立的に存在せず、他の色成分といずれかの関係を有しつつ存在するので、カラーの調節によって、調節後のカラーが実際と大きく異なる可能性がある。そこで、原信号がＲＧＢ形式の場合、ＲＧＢ形式からＹＣｂＣｒ形式に変換の際に、数４に示す様に、α１、α２、α３の特定係数を用いて変換すると良い。

また、人間の目には、特に肌色を敏感に見分ける能力がある。これは、人の顔色を見て、微妙な色の違いによって調子が悪いか、判断することから、自然と身に付いていたものである。ディスプレイに映される映像でも、肌色を敏感に見分ける共通のことが言える。肌色の変換を間違えると、見難い映像となる。そこで、輝度成分を決定する際に、次式に示す様に補正を行うと、肌色についても、くすんだ色とならず、好適な変換となる。ＲＧＢ形式からＹＣｂＣｒ形式に変換の際に、数４を数５に示す様に変換すると良い。

上述で記載したＩＰ変換では、垂直方向の操作線の数は、基本的に増加していないが、ラインメモリを複数個備えることで、スケーラ機能を容易に備えることが出来る。例えば、図１１に示すように、例えば、ラインメモリ２０２は内部にラインメモリを３段持つことで、垂直方向の倍率を上げることが出来る。デジタルの映像信号である入力映像信号データは、３つのラインメモリのいずれかに入力される。入力される映像データは３つのラインメモリにすべて接続されており、ライトイネーブルとなったラインメモリのいずれか１つの映像信号データが書き込まれる。この時、１つのラインメモリには、新しい映像データが書き込まれているが、それ以外の２つは、前回の書き込まれた映像データを保持している状態となっている。ここで、保持されているラインメモリのうち、前回、ディスプレイに出力された同じラインメモリの映像データをもう一度出力することで、垂直方向に関しては、２倍にスケーリングすることが可能となる。水平方向に関しては、ＷＣＫに対して、ＲＣＫのクロックの周波数を上げ、ＷＣＫにより１個のデータ書かれるのに対して、ＲＣＫにより、２回、３回読み出せば、垂直方向は２倍、３倍とスケーリングされることになる。水平方向は、垂直方向と比較して、ラインメモリと複数個持つ必要がなく、ＲＣＫのクロックの周波数速度を上げるだけで、倍率を容易に変更することが出来る。出力されるディスプレイ８の水平方向の解像度などを合わせるため、係数発生部７では同じ入力データを何回出力するかの係数を発生する。画面のサイズが変わらない通常のＩＰ変換では、水平方向は拡大されていないので、係数は「１．００」を出力している。例えば、４：３の標準サイズのテレビを、１６：９のワイドサイズに変換する場合では、４：３（＝１２：９）であり、垂直方向に対して、水平方向は１２を１６に拡大することになる。その場合の係数は、１６を１２で割った「１．３３」となる。倍率は、整数でなくも良い。変換するディスプレイによっては、入力されるインターレース信号の整数倍にならない場合もある。標準サイズの４：３からワイドサイズ１６：９に変換する場合には、３回に１回、同じデータを読み、３回に２回はそのまま出力することで水平方向の拡大を実現することが出来る。

上記の様に、複数個のラインメモリとＲＣＫを変則的に処理することで、縦（垂直方向）と横（水平方向）に関して任意の倍率に対応することが出来る。

図１２は、スケーラの技術を融合した例を示す。図１２のＭＵＸ６にはＣＰＵ２０３を接続されている。ＣＰＵ２０３の設定に応じて、ＭＵＸ６では、ユーザの好みに応じて、適宜、設定を変更することが可能である。これにより、見易いディスプレイを実現することが出来、使い勝手が良くなる。ディスプレイ８の画面の明るさに応じて、それを見ているユーザがリモコン２０７を用いて、設定を変更する。ユーザの設定は、リモコン２０７から赤外線として出力される。赤外線センサー２０６によって、受信する。受信した信号は、赤外線判別回路２０５により判定され、判定された信号はＣＰＵ２０３に入力される。ＣＰＵ２０３では、プルグラムＲＯＭ２０４に格納されたプログラムを基に動作している。赤外線判別回路２０５で判定された信号とプログラムに応じて、その都度、輝度レベルの調整、手法を変更しても良い。

以上、本発明の実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本願の一実施例に係る映像信号処理回路を示すブロック図である。 本願の一実施例に係る映像信号処理回路の動作を示すタイミングチャートである。 本願の一実施例に係る映像信号処理回路を用いた映像を示す図。 本願の一実施例に係る映像信号処理回路を用いた映像を示す図。 本願の一実施例に係る映像信号処理回路を用いた映像を示す図。 本願の他の実施例に係る映像信号処理回路を示すブロック図である。 本願の他の実施例に係る映像信号処理回路を示すブロック図である。 本願の他の実施例に係る映像信号処理回路を示すブロック図である。 本願の他の実施例に係る映像信号処理回路を示すブロック図である。 本願の他の実施例に係る映像信号処理回路を示すブロック図である。 本願の他の実施例に係る映像信号処理回路を示すブロック図である。 本願の他の実施例に係る映像信号処理回路を示すブロック図である。 従来の映像信号処理回路を示すブロック図である。

符号の説明

１ ラインメモリ、２ メモリライト制御回路、３ メモリリード・ラインセレクト制御回路、４ 電源電圧レベル発生部、５ ＧＮＤレベル発生部、６ 制御回路、７ 係数発生部、８ディスプレイ。

Claims (9)

1. 奇数フィールドと偶数フィールドの２つフィールドを交替に写すことで表示されるインターレース信号をプログレッシブ信号に変換する映像信号処理回路であって、
   インターレース信号を記憶するラインメモリと、
   前記ラインメモリへの信号の書き込み及び前記ラインメモリからの信号の読み出しを行う書き込み読み出し回路と、
   所望の信号を発生する信号発生回路と、
   前記ラインメモリと前記信号発生回路からの信号を選択して出力するセレクタと、
   前記セレクタの選択を切り換える制御信号を出力する制御回路と、を備え、
   前記制御回路は、奇数フィールドのインターレース信号を読み出して１つの画面上に表示するときには当該１つの画面上の偶数の水平ラインに前記信号発生回路からの所望の信号を出力し、偶数フィールドのインターレース信号を読み出して１つの画面上に表示するときには当該１つの画面上の奇数の水平ラインに前記信号発生回路からの所望の信号を出力する様に、前記セレクタを制御することを特徴とする映像信号処理回路。
2. 奇数フィールドと偶数フィールドの２つフィールドを交替に写すことで表示されるインターレース信号をプログレッシブ信号に変換する映像信号処理回路であって、
   インターレース信号を記憶するラインメモリと、
   前記ラインメモリへの信号の書き込み及び前記ラインメモリからの信号の読み出しを行う書き込み読み出し回路と、
   所望の信号を発生する信号発生回路と、
   前記ラインメモリと前記信号発生回路からの信号を選択して出力するセレクタと、
   前記セレクタの選択を切り換える制御信号を出力する制御回路と、を備え、
   前記制御回路は、インターレース信号の奇数フィールドが読み出されているとき、プログレッシブ信号の奇数行には前記インターレース信号を出力すると共に前記プログレッシブ信号の偶数行には前記信号発生回路からの所望の信号を出力し、インターレース信号の偶数フィールドが読み出されているとき、プログレッシブ信号の偶数行には前記インターレース信号を出力すると共に前記プログレッシブ信号の奇数行には前記信号発生回路からの所望の信号を出力する様に、前記セレクタを制御することを特徴とする映像信号処理回路。
3. 請求項１記載の映像信号回路において、前記所望の信号は黒色、もしくは黒色に近い色とすることを特徴とする映像信号処理回路。
4. 請求項１記載の映像信号回路において、前記所望の信号は白色、もしくは白色に近い色とすることを特徴とする映像信号処理回路。
5. 請求項１記載の映像信号回路において、ＣＰＵを備え、
   前記ＣＰＵの設定により前記信号発生回路から発生する前記所望の信号を設定することを特徴とする映像信号処理回路。
6. 請求項１記載の映像信号回路において、インターレース信号に応じて、前記所望の信号を変更することを特徴とする映像信号処理回路。
7. 奇数フィールドと偶数フィールドの２つフィールドを交替に写すことで表示されるインターレース信号をプログレッシブ信号に変換する映像信号処理回路であって、
   入力される前記インターレース信号を記憶するラインメモリと、
   前記ラインメモリへの信号の書き込み及び前記ラインメモリからの信号の読み出しを制御する書き込み読み出し回路と、
   ある第１の所望の信号を出力する第１信号発生回路と、
   ある第２の所望の信号を出力する第２信号発生回路と、
   前記ラインメモリと前記第１信号発生回路と前記第２信号発生回路とからの信号を選択して出力するセレクタと、
   前記セレクタの選択を切り換える制御信号を出力する制御回路と、を備え、
   前記制御回路は、インターレース信号の奇数フィールドが読み出されているとき、変換するプログレッシブ信号の奇数行には前記インターレース信号を出力すると共に変換するプログレッシブ信号の偶数行には前記第１信号発生回路からの第１の同一の色と前記第２信号発生回路からの第２の同一の色の何れかを出力して出力し、前記インターレース信号が前記偶数フィールドのとき、変換するプログレッシブ信号の偶数行には前記インターレース信号を出力すると共に変換するプログレッシブ信号の奇数行には前記第１の同一の色と前記第２の同一の色の何れかを出力する様に、前記セレクタを制御することを特徴とする映像信号処理回路。
8. 請求項６記載の映像信号回路において、前記第１の所望の信号と前記第２の所望の信号を画素毎に交互に出力する様に、前記セレクタを制御することを特徴とする映像信号処理回路。
9. 請求項６記載の映像信号回路において、前記第１の所望の信号と前記第２の所望の信号を１水平ライン毎に交互に出力する様に、前記セレクタを制御することを特徴とする映像信号処理回路。