JP2007257560A - 複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法、および、複数の処理装置を備えたシステム - Google Patents
複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法、および、複数の処理装置を備えたシステム Download PDFInfo
- Publication number
- JP2007257560A JP2007257560A JP2006084407A JP2006084407A JP2007257560A JP 2007257560 A JP2007257560 A JP 2007257560A JP 2006084407 A JP2006084407 A JP 2006084407A JP 2006084407 A JP2006084407 A JP 2006084407A JP 2007257560 A JP2007257560 A JP 2007257560A
- Authority
- JP
- Japan
- Prior art keywords
- tracer
- destination
- trace information
- program
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3636—Software debugging by tracing the execution of the program
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
【課題】オペレーティング・システムや、プログラムの動作をＮＵＭＡシステムにおいてトレースする場合に、ノード間のバスへの負荷を軽減させることを可能とした、ＮＵＭＡシステム上で実行されるプログラムのトレース方法を提供することである。
【解決手段】本発明のトレース方法は、一次記憶領域上のトレーサの格納先とトレース情報の出力先を処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を基に、前記プログラムを実行する処理装置が、そのプログラムに対応するタスク制御ブロックを生成するステップと、前記プログラムを実行する処理装置が、トレース処理の実行時に、そのタスク制御ブロックに指定されるトレース情報出力先領域にトレース情報を出力するように指定して、そのタスク制御ブロックに指定されるトレーサを実行するステップを備える。
【選択図】図１０
【解決手段】本発明のトレース方法は、一次記憶領域上のトレーサの格納先とトレース情報の出力先を処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を基に、前記プログラムを実行する処理装置が、そのプログラムに対応するタスク制御ブロックを生成するステップと、前記プログラムを実行する処理装置が、トレース処理の実行時に、そのタスク制御ブロックに指定されるトレース情報出力先領域にトレース情報を出力するように指定して、そのタスク制御ブロックに指定されるトレーサを実行するステップを備える。
【選択図】図１０
Description
本発明は、複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法、および、複数の処理装置を備えたシステムに関する。
オペレーティング・システム（ＯＳ）自身の動作や、そのＯＳ上でのプログラムの動作をトレースする技術が知られている。例えば、Ｌｉｎｕｘの場合、Ｌｉｎｕｘカーネル内のイベントのトレーサとして、非特許文献１のＬＫＳＴ（Linux Kernel State Tracer）や、非特許文献２のＬＴＴ（Linux Trace Toolkit）がよく知られている。
また、一方で、ＳＭＰ（Symmetric Multiple Processor）システムや、ＮＵＭＡ（Non Uniform Memory Access）システムのような、複数のＣＰＵ（Central Processing Unit）を備えるシステムが知られている。
ＮＵＭＡシステムの場合、各ノード（ＣＰＵボード）上に、１以上のＣＰＵとメモリモジュールが配置されている。
従来のＮＵＭＡシステムでは、特定のノードのメモリモジュール内に、トレース情報を格納する領域が確保される。例えば、図１２に示すように、トレース処理を実行しているＣＰＵのノードが、トレース情報を格納する領域が確保されたメモリモジュールのノードと異なっている場合、ノード間でのメモリアクセスを行う必要があり、アクセスのオーバーヘッドが大きくなる。このため、そのノード間でのメモリアクセスが始まってから、ノード間のバスを使用する優先度の高い他の処理による割り込みが発生しても、その優先度の高い他の処理を待たせなければならない。
従来のＮＵＭＡシステムでは、特定のノードのメモリモジュール内に、トレース情報を格納する領域が確保される。例えば、図１２に示すように、トレース処理を実行しているＣＰＵのノードが、トレース情報を格納する領域が確保されたメモリモジュールのノードと異なっている場合、ノード間でのメモリアクセスを行う必要があり、アクセスのオーバーヘッドが大きくなる。このため、そのノード間でのメモリアクセスが始まってから、ノード間のバスを使用する優先度の高い他の処理による割り込みが発生しても、その優先度の高い他の処理を待たせなければならない。
また、特許文献１には、複数のノードを持つＮＵＭＡシステムにおいて、コヒーレンスを検証する技術が開示されている。
http://sourceforge.jp/projects/lkst/ http://www.opersys.com/LTT/ 特開２００２−３３４０６７号公報 「複数ノード・システム内のコヒーレンスの検証方法、そのプログラムおよびデータ処理システム」
http://sourceforge.jp/projects/lkst/ http://www.opersys.com/LTT/
本発明の課題は、オペレーティング・システムや、プログラムの動作をＮＵＭＡシステムにおいてトレースする場合に、ノード間のバスへの負荷を軽減させることを可能とした、ＮＵＭＡシステム上で実行されるプログラムのトレース方法、および、ＮＵＭＡシステムを提供することである。
本発明の別の課題は、オペレーティング・システムや、プログラムの動作をＮＵＭＡシステムにおいてトレースする場合に、そのタスクが移送された場合にも、ノード間のバスへの負荷を軽減させることを維持することを可能とした、ＮＵＭＡシステム上で実行されるプログラムのトレース方法、および、ＮＵＭＡシステムを提供することである。
本発明の第１態様のトレース方法は、複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、一次記憶領域上のトレーサの格納先とトレース情報の出力先を処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を基に、前記プログラムを実行する処理装置が、そのプログラムに対応するタスク制御ブロックを生成するステップと、前記プログラムを実行する処理装置が、トレース処理の実行時に、そのタスク制御ブロックに指定されるトレース情報出力先領域にトレース情報を出力するように指定して、そのタスク制御ブロックに指定されるトレーサを実行するステップを備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法である。
ここで、一次記憶領域上のトレーサの格納先とトレース情報の出力先をトレース処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を基に、タスク制御ブロックが生成される。よって、そのトレーサの格納先と、トレース情報の出力先を自身のノードのメモリモジュール上にそれぞれの処理装置が設定するようにするとともに、自身によるトレース処理の実行時には、そのタスク制御ブロックに指定されるトレース情報出力先領域にトレース情報を出力するように指定して、そのタスク制御ブロックに指定されるトレーサを実行するようにすれば、トレースの実行に伴うノード間でのアクセスが発生しなくなり、ノード間のバスへの負荷を軽減させることができる。
本発明の第２態様のトレース方法は、複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、一次記憶領域上のトレーサの格納先とトレース情報の出力先を処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を基に、前記プログラムを実行する処理装置が、そのプログラムに対応するタスク制御ブロックを生成するステップと、前記プログラムに対応するタスクの移送が決定した場合に、前記タスクを担当していた移送元処理装置が、対応するタスク制御ブロックについて、担当の処理装置を移送先処理装置に書き換えるとともに、トレーサの格納先およびトレース情報の出力先についても、その移送先処理装置に対応するものに書き換えるステップ、を備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法である。
ここで、一次記憶領域上のトレーサの格納先とトレース情報の出力先をトレース処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を基に、タスク制御ブロックが生成される。よって、そのトレーサの格納先と、トレース情報の出力先を自身のノードのメモリモジュール上にそれぞれの処理装置が設定するようにするとともに、そのプログラムに対応するタスクの移送が決定した場合に、そのタスクを担当していた移送元処理装置が、対応するタスク制御ブロックについて、担当の処理装置を移送先処理装置に書き換えるとともに、トレーサの格納先およびトレース情報の出力先についても、その移送先処理装置に対応するものに書き換えるようにすれば、そのタスクの移送後においても、トレースの実行に伴うノード間でのアクセスが発生しなくなり、ノード間のバスへの負荷を軽減させることを維持することが可能となる。
本発明の第３態様のＮＵＭＡシステムは、複数のトレース処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムにおいて、前記各ノードが備える一次記憶領域上には、トレース情報を出力する領域と、トレースを実行するトレーサを格納する領域が設けられ、前記複数のノードのうちの、予め定められたノードの一次記憶領域には、トレース処理装置毎に対応する一次記憶領域上のトレーサの格納先とトレース情報の出力先を対応付けたトレーサ格納先トレース情報出力先記憶領域がさらに設けられ、トレース対象とするプログラムのタスク制御ブロックの生成時に、前記トレーサ格納先トレース情報出力先記憶領域を基に、そのタスクを担当する処理装置によって、自身の処理装置を識別する情報と、その自身の処理装置に対応する、前記トレーサの格納先および前記トレース情報の出力先が該タスク制御ブロックに書き込まれ、トレース対象とするプログラムの実行時に、前記担当する処理装置によって、そのプログラムのタスク制御ブロックから、前記トレーサの格納先および前記トレース情報の出力先が取得され、前記担当する処理装置によって、前記取得されたトレーサの格納先からトレーサをフェッチされて実行されるとともに、前記取得された出力先にトレース情報が出力されることを特徴とする複数のトレース処理装置を備えたシステムである。
本発明の第４態様のＮＵＭＡシステムは、複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムにおいて、前記各ノードが備える一次記憶領域上には、トレース情報を出力する領域と、トレースを実行するトレーサを格納する領域が設けられ、前記複数のノードのうちの、予め定められたノードの一次記憶領域には、処理装置毎に対応する一次記憶領域上のトレーサの格納先とトレース情報の出力先を対応付けたトレーサ格納先トレース情報出力先記憶領域がさらに設けられ、トレース対象とするプログラムのタスク制御ブロックの生成時に、前記トレーサ格納先トレース情報出力先記憶領域を基に、そのタスクを担当する処理装置によって、自身の処理装置を識別する情報と、その自身の処理装置に対応する、前記トレーサの格納先および前記トレース情報の出力先が該タスク制御ブロックに書き込まれ、タスクの移送が決定した場合に、前記タスクを担当していた移送元処理装置によって、対応するタスク制御ブロックについて、担当の処理装置を移送先処理装置に書き換えられるとともに、トレーサの格納先およびトレース情報の出力先についても、その移送先処理装置に対応するものに書き換えられることを特徴とする複数の処理装置を備えたシステムである。
本発明によれば、オペレーティング・システムや、プログラムの動作をＮＵＭＡシステムにおいてトレースする場合に、ノード間のバスへの負荷を軽減させることができる。
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
ＮＵＭＡシステムは、複数のノードを備えることができるシステムである。すなわち、ＮＵＭＡシステムは、１以上のノードによって構成される。それぞれのノードは、１以上のＣＰＵがメモリモジュールとともにボード上に搭載されて構成される。
ＮＵＭＡシステムは、複数のノードを備えることができるシステムである。すなわち、ＮＵＭＡシステムは、１以上のノードによって構成される。それぞれのノードは、１以上のＣＰＵがメモリモジュールとともにボード上に搭載されて構成される。
図１は、本発明の一実施形態のＮＵＭＡシステムの構成を示す図である。
図１では、２つのＣＰＵがメモリモジュールとともにボード上に搭載されたノード１１及びノード１５がバス１９を介して接続されている。
図１では、２つのＣＰＵがメモリモジュールとともにボード上に搭載されたノード１１及びノード１５がバス１９を介して接続されている。
すなわち、ノード１１は、ＣＰＵ１２、１３と、メモリモジュール１４により構成され、ノード１５は、ＣＰＵ１６、１７と、メモリモジュール１８により構成される。
ＮＵＭＡシステム上のいずれかのノード、例えば、ノード１１が後述のＢＯＯＴ ＣＰＵが存在するノードとなる。このノード１１のメモリモジュール１４上には、例えば、タスク管理機構、そのタスク管理機構が生成したタスク制御ブロックのリスト、トレースを実行するプログラムであるトレーサ（コピー元のオリジナル）が存在する。
ＮＵＭＡシステム上のいずれかのノード、例えば、ノード１１が後述のＢＯＯＴ ＣＰＵが存在するノードとなる。このノード１１のメモリモジュール１４上には、例えば、タスク管理機構、そのタスク管理機構が生成したタスク制御ブロックのリスト、トレースを実行するプログラムであるトレーサ（コピー元のオリジナル）が存在する。
図２は、ＮＵＭＡシステムの初期化処理のフローチャートである。
図２において、まず、システムの電源がＯＮになったときに、ファームウェアによって、ＮＵＭＡシステムを構成する複数のＣＰＵのうちの１つがブート処理を行うＣＰＵとして決定される。このＣＰＵを以下ではブートＣＰＵ（ＢＯＯＴ ＣＰＵ）と呼ぶ。
図２において、まず、システムの電源がＯＮになったときに、ファームウェアによって、ＮＵＭＡシステムを構成する複数のＣＰＵのうちの１つがブート処理を行うＣＰＵとして決定される。このＣＰＵを以下ではブートＣＰＵ（ＢＯＯＴ ＣＰＵ）と呼ぶ。
ＢＯＯＴ ＣＰＵによって、ステップＳ１０１で、アーキテクチャに依存する部分の初期化が行われる。このステップでは、システムのメモリ容量、システムの各ＣＰＵのメーカ名、バージョン番号を基に、使用可能な機能が獲得される。また、ＢＯＯＴ ＣＰＵがファームウェアに問い合わせることによって、メモリレイアウトが調べられる。
続く、ステップＳ１０２では、ＢＯＯＴ ＣＰＵによって、獲得した機能を使用するための情報が設定される。
そして、ステップＳ１０３で、ＣＰＵをプロセス（ジョブ、タスクともいう）に割り当てる（プロセスを管理する）スケジューラがＢＯＯＴ ＣＰＵによって初期化される。すなわち、プロセスを管理するのに必要なデータ構造が初期化される。
そして、ステップＳ１０３で、ＣＰＵをプロセス（ジョブ、タスクともいう）に割り当てる（プロセスを管理する）スケジューラがＢＯＯＴ ＣＰＵによって初期化される。すなわち、プロセスを管理するのに必要なデータ構造が初期化される。
ステップＳ１０４では、例外（トラップ等）に対応するメモリの位置がＢＯＯＴ ＣＰＵによって設定される。
ステップＳ１０５では、デバイスが発行する割り込みに対するメモリ上の位置を管理するテーブルの初期化がＢＯＯＴ ＣＰＵによって実行される。
ステップＳ１０５では、デバイスが発行する割り込みに対するメモリ上の位置を管理するテーブルの初期化がＢＯＯＴ ＣＰＵによって実行される。
ステップＳ１０６では、ＢＯＯＴ ＣＰＵによって、プロセスにメモリをページ単位で割り当てるページ管理情報が初期化される。
ステップＳ１０７では、ＮＵＭＡ用管理テーブルの初期化が行われる。このステップでは、ＢＯＯＴ ＣＰＵによって、ＮＵＭＡ用管理テーブルの領域が自身の属するノードのメモリ上に確保されるとともに、ＢＯＯＴ ＣＰＵ、および、システムが備える他のＣＰＵによって、自身の情報がそのＮＵＭＡ用管理テーブルに書き込まれる。
ステップＳ１０７では、ＮＵＭＡ用管理テーブルの初期化が行われる。このステップでは、ＢＯＯＴ ＣＰＵによって、ＮＵＭＡ用管理テーブルの領域が自身の属するノードのメモリ上に確保されるとともに、ＢＯＯＴ ＣＰＵ、および、システムが備える他のＣＰＵによって、自身の情報がそのＮＵＭＡ用管理テーブルに書き込まれる。
なお、図３に示すように、ＮＵＭＡ用管理テーブルでは、ノードＩＤ、そのノードＩＤを持つノードに含まれるＣＰＵのＩＤ（ＣＰＵ＿ＩＤ）、そのノードＩＤを持つノードのメモリの開始アドレスと終了アドレスの各項目が、ノード毎に一定の順番（例えば、ノードＩＤの昇順）に並んでいる。
ステップＳ１０８では、システムのそれぞれのノードのメモリ上での、トレースを実行するプログラム（トレーサ）の記憶領域と、そのトレーサが出力するトレース情報の出力先領域（トレース情報記憶領域）をＣＰＵ毎に対応付けて記憶する記憶領域（トレーサ格納先トレース情報出力先記憶領域）が、ＢＯＯＴ ＣＰＵによって、そのＢＯＯＴ ＣＰＵが存在するノードのメモリモジュール上に確保される。
そして、ステップＳ１０９において、システムのそれぞれのＣＰＵ（ＢＯＯＴ ＣＰＵも含む）によって、トレーサ用の領域の初期化が行なわれる。
図４は、図２のステップＳ１０９の処理をより詳細に示すフローチャートである。
図４は、図２のステップＳ１０９の処理をより詳細に示すフローチャートである。
図４において、まず、ステップＳ２０１で、それぞれのノード中の１以上のＣＰＵのうちの予め定められたＣＰＵによって、まず、自身のノードの一次記憶領域上に、トレース情報を出力する領域が確保される。
続く、ステップＳ２０２では、上記それぞれのノード中の予め定められたＣＰＵによって、自身のＣＰＵ＿ＩＤが取得される。そして、ステップＳ２０３で、その予め定められたＣＰＵによって、図３のＮＵＭＡ用管理テーブルからＢＯＯＴ ＣＰＵがあるノードについての情報が取得される。例えば、ＢＯＯＴ ＣＰＵがあるノードのノードＩＤが「０」であることは（その予め定められたＣＰＵを含む）すべてのＣＰＵに既知であり、その予め定められたＣＰＵは、ノードＩＤが「０」であるノードの情報をＮＵＭＡ用管理テーブルから取得する。
ステップＳ２０４では、その予め定められたＣＰＵによって、ステップＳ２０３で取得したノードの情報中のＣＰＵ＿ＩＤのリスト（そのノードに含まれるＣＰＵのリスト）が取得される。
そして、ステップＳ２０５で、その予め定められたＣＰＵによって、ステップＳ２０４で取得したＣＰＵ＿ＩＤのリスト中に、ステップＳ２０２で取得した自身のＣＰＵ＿ＩＤがあるかが判定される。
なお、本実施形態では、ＢＯＯＴ ＣＰＵのあるノードのメモリモジュール内にトレーサ・プログラムのオリジナルが存在している。したがって、ステップＳ２０５において、ステップＳ２０４で取得したＣＰＵ＿ＩＤのリスト中に、ステップＳ２０２で取得した自身のＣＰＵ＿ＩＤがないと判定された場合は、ＢＯＯＴ ＣＰＵのあるノードから自身のノードにトレーサ・プログラムをコピーする必要がある。すなわち、この場合、ステップＳ２０７において、ＢＯＯＴ ＣＰＵのあるノード以外のノード存在する、１以上のＣＰＵのうちの予め定められたＣＰＵによって、自身のノードのメモリモジュール内に、トレーサ・プログラムを格納するための領域が確保される。
そして、ステップＳ２０８で、ＢＯＯＴ ＣＰＵのあるノード以外のノードに存在する、１以上のＣＰＵのうちの予め定められたＣＰＵによって、そのＢＯＯＴ ＣＰＵのあるノードのメモリモジュールからトレーサ・プログラムがコピーされる。
ステップＳ２０９では、ＢＯＯＴ ＣＰＵのあるノード以外のノードに存在する、それぞれのＣＰＵによって、ステップＳ２０７で取得した領域、すなわち、トレーサ・プログラムを格納する領域の先頭アドレスが上述のトレーサ格納先トレース情報出力先記憶領域に書き込まれ、ステップＳ２１０に進む。
一方、ステップＳ２０５において、ステップＳ２０４で取得したＣＰＵ＿ＩＤのリスト中に、ステップＳ２０２で取得した自身のＣＰＵ＿ＩＤがあると判定された場合は、自身のノードのメモリモジュール内にトレーサ・プログラムがすでに格納済みであるので、ステップＳ２０６において、ＢＯＯＴ ＣＰＵのあるノードに存在する、（それぞれの）ＣＰＵによって、自身のノード上のトレーサ・プログラムを格納した領域の先頭アドレスがトレーサ格納先トレース情報出力先記憶領域に書き込まれ、ステップＳ２１０に進む。
ステップＳ２１０では、それぞれのＣＰＵによって、ステップＳ２０１で確保した、自身の属するノードのメモリモジュール内のトレース情報の出力先領域の先頭アドレスが、トレーサ格納先トレース情報出力先記憶領域に書き込まれる。
図５は、トレーサ格納先トレース情報出力先記憶領域のデータ構造を示す図である。
図５に示すように、トレーサ格納先トレース情報出力先記憶領域では、ＣＰＵ＿ＩＤ（ＣＰＵ番号）、そのＣＰＵ＿ＩＤのＣＰＵが属するノードのノードＩＤ（ノード番号）、そのノードＩＤを持つノードのメモリモジュール上に確保されたトレース情報を格納する領域へのポインタ、そのノードＩＤを持つノードのメモリモジュール上に確保されたトレース処理を実行するトレーサを格納する領域へのポインタの各項目が、ＣＰＵ＿ＩＤ毎に一定の順番（例えば、ＣＰＵ＿ＩＤの昇順）に並んでいる。
図５に示すように、トレーサ格納先トレース情報出力先記憶領域では、ＣＰＵ＿ＩＤ（ＣＰＵ番号）、そのＣＰＵ＿ＩＤのＣＰＵが属するノードのノードＩＤ（ノード番号）、そのノードＩＤを持つノードのメモリモジュール上に確保されたトレース情報を格納する領域へのポインタ、そのノードＩＤを持つノードのメモリモジュール上に確保されたトレース処理を実行するトレーサを格納する領域へのポインタの各項目が、ＣＰＵ＿ＩＤ毎に一定の順番（例えば、ＣＰＵ＿ＩＤの昇順）に並んでいる。
以上で、図２のステップＳ１０９まで説明したことになる。
再び図２の処理化処理の説明に戻る。
図２のステップＳ１１０では、ＢＯＯＴ ＣＰＵによって、各種デバイスドライバの初期化が行われる。続く、ステップＳ１１１では、ＢＯＯＴ ＣＰＵによって、アイドルタスクが生成され、ステップＳ１１２では、ＢＯＯＴ ＣＰＵによって、デフォルトで動作するプロセスが生成され、ステップＳ１１３では、ＢＯＯＴ ＣＰＵによって、タスクスイッチ、すなわち、スケジューラが実行される。
再び図２の処理化処理の説明に戻る。
図２のステップＳ１１０では、ＢＯＯＴ ＣＰＵによって、各種デバイスドライバの初期化が行われる。続く、ステップＳ１１１では、ＢＯＯＴ ＣＰＵによって、アイドルタスクが生成され、ステップＳ１１２では、ＢＯＯＴ ＣＰＵによって、デフォルトで動作するプロセスが生成され、ステップＳ１１３では、ＢＯＯＴ ＣＰＵによって、タスクスイッチ、すなわち、スケジューラが実行される。
続いて、上記のようにして、初期化されたＮＵＭＡシステムについて、そのシステム自身（ＯＳ自身）または、そのＯＳ上で動作するプログラムに対して、トレース処理を実行する場合を説明する。
図６は、本実施形態のタスク管理機構（タスク管理部）の構成を示した図である。
図６に示すように、タスク管理部２１は、トレーサ格納先トレース情報出力先記憶領域を基に、タスク（プロセス、ジョブともいう）を管理するための情報であるタスク制御ブロックを生成するタスク制御ブロック生成部２２、タスク制御ブロックの情報を、例えば、そのタスクを担当するＣＰＵの移送時等に変更するタスク制御ブロック情報変更部２３、ＣＰＵをタスクに割り当てるスケジューラ２４を備える。
図６に示すように、タスク管理部２１は、トレーサ格納先トレース情報出力先記憶領域を基に、タスク（プロセス、ジョブともいう）を管理するための情報であるタスク制御ブロックを生成するタスク制御ブロック生成部２２、タスク制御ブロックの情報を、例えば、そのタスクを担当するＣＰＵの移送時等に変更するタスク制御ブロック情報変更部２３、ＣＰＵをタスクに割り当てるスケジューラ２４を備える。
図７は、タスク制御ブロックのデータ構造を示す図である。
図７に示すように、タスク制御ブロックには、そのタスクを担当するＣＰＵのＣＰＵ＿ＩＤ（ＣＰＵ番号）、そのＣＰＵ＿ＩＤのＣＰＵが属するノードのノードＩＤ（ノード番号）、そのノードＩＤを持つノードのメモリモジュール上に確保されたトレース情報を格納する領域へのポインタ、そのノードＩＤを持つノードのメモリモジュール上に確保されたトレース処理を実行するトレーサを格納する領域へのポインタの各項目が、ＣＰＵ＿ＩＤ毎に一定の順番（例えば、ＣＰＵ＿ＩＤの昇順）に並んでいる。
図７に示すように、タスク制御ブロックには、そのタスクを担当するＣＰＵのＣＰＵ＿ＩＤ（ＣＰＵ番号）、そのＣＰＵ＿ＩＤのＣＰＵが属するノードのノードＩＤ（ノード番号）、そのノードＩＤを持つノードのメモリモジュール上に確保されたトレース情報を格納する領域へのポインタ、そのノードＩＤを持つノードのメモリモジュール上に確保されたトレース処理を実行するトレーサを格納する領域へのポインタの各項目が、ＣＰＵ＿ＩＤ毎に一定の順番（例えば、ＣＰＵ＿ＩＤの昇順）に並んでいる。
図８は、タスク制御ブロック生成処理のフローチャートである。このフローチャートは、図６のスケジューラ２４によってタスク制御ブロック生成処理の実行を割り当てられたＣＰＵ（このＣＰＵは、通常、プログラムの実行を担当するＣＰＵと一致する）が、そのタスク制御ブロック生成処理を行うプログラムが存在するノード（通常、ＢＯＯＴ ＣＰＵが存在するノード）のメモリモジュールからそのプログラムをフェッチしデコードすることで実行される。
すなわち、このＣＰＵによって、図６のステップＳ３０１で、例えば、ＢＯＯＴ ＣＰＵが存在するノードのメモリモジュール上に、そのＣＰＵが実行するプログラムのタスク制御ブロック用の領域が確保される。
そして、ステップＳ３０２において、このＣＰＵによって、確保されたタスク制御ブロックのＣＰＵ＿ＩＤの項目に、トレース対象のプログラムを実行するＣＰＵが指定される。
ステップＳ３０３では、このＣＰＵによって、確保されたタスク制御ブロックのトレーサ・プログラムの格納先の項目に、プログラムを実行しているＣＰＵが存在するノードのメモリモジュール上のトレーサ・プログラムの先頭アドレスが指定される。
ステップＳ３０４では、このＣＰＵによって、確保されたタスク制御ブロックのトレース情報の出力先の項目に、プログラムを実行しているＣＰＵが存在するノードのメモリモジュール上のトレース情報記憶領域の先頭アドレスが指定される。
図９は、ＯＳ上で動作するアプリケーション・プログラムに対して行われるトレース処理を説明する図である。
図９では、例えば、アプリケーション・プログラムのそれぞれのサブルーチンに入った場合と、出た場合に、そのことを示すマークをトレース情報として出力する場合が想定されている。すなわち、図に示すように、アプリケーション・プログラムが実行中にサブルーチン「Ｓｕｂ１」に入った場合、“Ｓｕｂ１”という情報をトレース情報として出力する指示が、（１）で、アプリケーション・プログラムからＯＳになされる。
図９では、例えば、アプリケーション・プログラムのそれぞれのサブルーチンに入った場合と、出た場合に、そのことを示すマークをトレース情報として出力する場合が想定されている。すなわち、図に示すように、アプリケーション・プログラムが実行中にサブルーチン「Ｓｕｂ１」に入った場合、“Ｓｕｂ１”という情報をトレース情報として出力する指示が、（１）で、アプリケーション・プログラムからＯＳになされる。
ＯＳは、その指示を受けて、（２）で、トレーサαに対して、トレース情報を書き込む領域のポインタＡと、その書き込み先に書き込む情報“Ｓｕｂ１”を渡す。トレーサは、（３）で、渡された情報“Ｓｕｂ１”を、指定されたポインタＡの位置に書き込む。
図１０は、ＯＳ自身に対して、または、ＯＳ上で動作するプログラムに対して行われるトレース処理のフローチャートである。この処理は、プログラムの実行およびそのプログラムのトレースを担当するＣＰＵによって実行される。
図１０において、まず、その担当のＣＰＵによって、ステップＳ４０１で、その実行しているプログラムのタスク制御ブロックから、トレーサ・プログラムのアドレスが取得される。なお、図６のタスク制御ブロック生成部２２がタスク制御ブロックを生成する方法には、様々な方法がある。例えば、タスク制御ブロック生成部２２が、タスク制御ブロックをＢＯＯＴ ＣＰＵがあるノードのメモリモジュール内に生成する場合、そのメモリモジュール内には、タスク制御ブロックのリストが生成されることになる。このリストを検索することで、自身が実行しているプログラムに対するタスク制御ブロックを取得できる。
続く、ステップＳ４０２では、担当のＣＰＵによって、その実行しているプログラムのタスク制御ブロックから、トレース情報記憶領域のアドレスが取得される。
そして、ステップＳ４０３において、担当のＣＰＵによって、ステップＳ４０２で取得したトレース情報記憶領域にトレース情報を出力するように指定して、ステップＳ４０１で取得したアドレス上のトレーサ・プログラムを実行させる。
そして、ステップＳ４０３において、担当のＣＰＵによって、ステップＳ４０２で取得したトレース情報記憶領域にトレース情報を出力するように指定して、ステップＳ４０１で取得したアドレス上のトレーサ・プログラムを実行させる。
次に、例えば、あるタスクが、ＩＯ待ち、時間待ち、メモリの空き待ち等から復帰した場合などに、スケジューラの判断によって、そのタスクの移送が決定された場合の処理について説明する。
図１１は、スケジューラによってタスクの移送が決定された場合に行われる処理のフローチャートである。このフローチャートは、移送の決定前にそのタスクを担当していたＣＰＵ（移送元ＣＰＵ）および移送先ＣＰＵによって実行される。
図１１において、まず、ステップＳ５０１で、ＯＳのスケジューラから移送元ＣＰＵに対して移送先ＣＰＵが通知される。
この通知を受けて、移送元ＣＰＵによって、ステップＳ５０２で、移送されるタスクに対応するタスク制御ブロックの、そのタスクを担当するＣＰＵの項目が、移送先ＣＰＵのＣＰＵ＿ＩＤで上書きされる。
この通知を受けて、移送元ＣＰＵによって、ステップＳ５０２で、移送されるタスクに対応するタスク制御ブロックの、そのタスクを担当するＣＰＵの項目が、移送先ＣＰＵのＣＰＵ＿ＩＤで上書きされる。
そして、ステップＳ５０３において、移送元ＣＰＵによって、ＢＯＯＴ ＣＰＵが存在するノードのメモリモジュール上に存在する、トレーサ格納先トレース情報出力先記憶領域から、移送先ＣＰＵのトレーサ・プログラム記憶領域のアドレスが取得される。
ステップＳ５０４では、移送元ＣＰＵによって、ステップＳ５０３で取得されたトレーサ・プログラム記憶領域のアドレスが、移送されるタスクに対応するタスク制御ブロックの、トレーサを格納する領域へのポインタの項目に上書きされる。
そして、ステップＳ５０５において、移送元ＣＰＵによって、上記トレーサ格納先トレース情報出力先記憶領域から、移送先ＣＰＵのトレース情報記憶領域のアドレスが取得される。
ステップＳ５０６では、移送元ＣＰＵによって、ステップＳ５０５で取得されたトレース情報記憶領域のアドレスが、移送されるタスクに対応するタスク制御ブロックの、トレース情報を格納する領域へのポインタの項目に上書きされる。
そして、ステップＳ５０６の処理を完了した移送元ＣＰＵが、移送先でタスクを再開するための準備が済んだことを示すトラップを移送先ＣＰＵに発行する。
移送先ＣＰＵは、このトラップを受け取って、ステップＳ５０７で、そのタスクを再開する。
移送先ＣＰＵは、このトラップを受け取って、ステップＳ５０７で、そのタスクを再開する。
本発明は下記構成でもよい。
（付記１） 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、
一次記憶領域上のトレーサの格納先とトレース情報の出力先を処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を基に、前記プログラムを実行する処理装置が、そのプログラムに対応するタスク制御ブロックを生成するステップと、
前記プログラムを実行する処理装置が、トレース処理の実行時に、そのタスク制御ブロックに指定されるトレース情報出力先領域にトレース情報を出力するように指定して、そのタスク制御ブロックに指定されるトレーサを実行するステップを備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記２） 前記各処理装置は、前記トレーサ格納先トレース情報出力先記憶領域に、自身のトレーサの格納先とトレース情報の出力先を書き込むに際して、自身が属するノードの一次記憶領域上に存在する、トレーサの格納先およびトレース情報の出力先を指定することを特徴とする付記１記載の複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記３） 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、
前記複数の処理装置のうちで、予め定められた処理装置が、一次記憶領域上のトレーサの格納先とトレース情報の出力先をトレース処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を、自身のノードの一次記憶領域上に確保するステップと、
前記複数の処理装置が、自身のノードの一次記憶領域上に、トレース情報を出力する領域を確保するステップと、
前記複数の処理装置のうちで、トレースを実行するトレーサの格納元領域があるノードの処理装置を除く処理装置が、前記トレーサを格納する領域を自身のノードの一次記憶上に確保するステップと、
その確保した領域に、トレーサの格納元領域からトレーサをコピーするステップと、
前記複数の処理装置が、前記トレーサ格納先トレース情報出力先記憶領域に、自身の、トレース情報の出力先領域と、トレーサの格納先領域についての情報を書き込むステップと、
トレース対象とするプログラムのタスク制御ブロックの生成時に、前記トレーサ格納先トレース情報出力先記憶領域を基に、そのタスクを担当する処理装置が、自身の処理装置を識別する情報と、その自身の処理装置に対応する、前記トレーサの格納先および前記トレース情報の出力先を該タスク制御ブロックに書き込むステップと、
トレース対象とするプログラムの実行時に、前記担当する処理装置が、そのプログラムのタスク制御ブロックから、前記トレーサの格納先および前記トレース情報の出力先を取得するステップと、
前記担当する処理装置が、前記取得したトレーサの格納先のトレーサを実行するとともに、前記取得した出力先にトレース情報を出力するステップ、を備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記４） 前記複数の処理装置のうちで、予め定められた処理装置によって、ノードとそのノードが備える処理装置を対応付けたシステム構成情報記憶領域を自身のノードの一次記憶領域上に確保するステップと、
前記複数の処理装置によって、それぞれ自身の情報を前記システム構成情報記憶領域に書き込むステップをさらに備え、
前記トレースを実行するトレーサを格納する領域を自身のノードの一次記憶上に確保するステップを実行するに際して、自身が、トレーサの格納元領域があるノードに存在するかどうかを前記システム構成情報記憶領域確認を基に、確認することを特徴とする付記３記載の複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記５） 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、
一次記憶領域上のトレーサの格納先とトレース情報の出力先を処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を基に、前記プログラムを実行する処理装置が、そのプログラムに対応するタスク制御ブロックを生成するステップと、
前記タスクの移送が決定した場合に、前記タスクを担当していた移送元処理装置が、対応するタスク制御ブロックについて、担当の処理装置を移送先処理装置に書き換えるとともに、トレーサの格納先およびトレース情報の出力先についても、その移送先処理装置に対応するものに書き換えるステップ、を備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記６） 前記各処理装置は、前記トレーサ格納先トレース情報出力先記憶領域に、自身のトレーサの格納先とトレース情報の出力先を書き込むに際して、自身が属するノードの一次記憶領域上に存在する、トレーサの格納先およびトレース情報の出力先を指定することを特徴とする付記５記載の複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記７） 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、
前記複数の処理装置のうちで、予め定められた処理装置が、一次記憶領域上のトレーサの格納先とトレース情報の出力先を処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を、自身のノードの一次記憶領域上に確保するステップと、
前記複数の処理装置が、自身のノードの一次記憶領域上に、トレース情報を出力する領域を確保するステップと、
前記複数の処理装置のうちで、トレースを実行するトレーサの格納元領域があるノードの処理装置を除く処理装置が、前記トレーサを格納する領域を自身のノードの一次記憶上に確保するステップと、
その確保した領域に、トレーサの格納元領域からトレーサをコピーするステップと、
前記複数の処理装置が、前記トレーサ格納先トレース情報出力先記憶領域に、自身の、トレース情報の出力先領域と、トレーサの格納先領域についての情報を書き込むステップと、
トレース対象とするプログラムのタスク制御ブロックの生成時に、前記トレーサ格納先トレース情報出力先記憶領域を基に、そのタスクを担当する処理装置が、自身の処理装置を識別する情報と、その自身の処理装置に対応する、前記トレーサの格納先および前記トレース情報の出力先を該タスク制御ブロックに書き込むステップと、
前記タスクの移送が決定した場合に、前記タスクを担当していた移送元処理装置が、対応するタスク制御ブロックについて、担当の処理装置を移送先処理装置に書き換えるとともに、トレーサの格納先およびトレース情報の出力先についても、その移送先処理装置に対応するものに書き換えるステップ、を備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記８） 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムにおいて、
前記各ノードが備える一次記憶領域上には、トレース情報を出力する領域と、トレースを実行するトレーサを格納する領域が設けられ、
前記複数のノードのうちの、予め定められたノードの一次記憶領域には、処理装置毎に対応する一次記憶領域上のトレーサの格納先とトレース情報の出力先を対応付けたトレーサ格納先トレース情報出力先記憶領域がさらに設けられ、
トレース対象とするプログラムのタスク制御ブロックの生成時に、前記トレーサ格納先トレース情報出力先記憶領域を基に、そのタスクを担当する処理装置によって、自身の処理装置を識別する情報と、その自身の処理装置に対応する、前記トレーサの格納先および前記トレース情報の出力先が該タスク制御ブロックに書き込まれ、
トレース対象とするプログラムの実行時に、前記担当する処理装置によって、そのプログラムのタスク制御ブロックから、前記トレーサの格納先および前記トレース情報の出力先が取得され、
前記担当する処理装置によって、前記取得されたトレーサの格納先からトレーサをフェッチされて実行されるとともに、前記取得された出力先にトレース情報が出力されることを特徴とする複数の処理装置を備えたシステム。
（付記９） 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムにおいて、
前記各ノードが備える一次記憶領域上には、トレース情報を出力する領域と、トレースを実行するトレーサを格納する領域が設けられ、
前記複数のノードのうちの、予め定められたノードの一次記憶領域には、処理装置毎に対応する一次記憶領域上のトレーサの格納先とトレース情報の出力先を対応付けたトレーサ格納先トレース情報出力先記憶領域がさらに設けられ、
トレース対象とするプログラムのタスク制御ブロックの生成時に、前記トレーサ格納先トレース情報出力先記憶領域を基に、そのタスクを担当する処理装置によって、自身の処理装置を識別する情報と、その自身の処理装置に対応する、前記トレーサの格納先および前記トレース情報の出力先が該タスク制御ブロックに書き込まれ、
タスクの移送が決定した場合に、前記タスクを担当していた移送元処理装置によって、対応するタスク制御ブロックについて、担当の処理装置を移送先処理装置に書き換えられるとともに、トレーサの格納先およびトレース情報の出力先についても、その移送先処理装置に対応するものに書き換えられることを特徴とする複数の処理装置を備えたシステム。
（付記１） 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、
一次記憶領域上のトレーサの格納先とトレース情報の出力先を処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を基に、前記プログラムを実行する処理装置が、そのプログラムに対応するタスク制御ブロックを生成するステップと、
前記プログラムを実行する処理装置が、トレース処理の実行時に、そのタスク制御ブロックに指定されるトレース情報出力先領域にトレース情報を出力するように指定して、そのタスク制御ブロックに指定されるトレーサを実行するステップを備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記２） 前記各処理装置は、前記トレーサ格納先トレース情報出力先記憶領域に、自身のトレーサの格納先とトレース情報の出力先を書き込むに際して、自身が属するノードの一次記憶領域上に存在する、トレーサの格納先およびトレース情報の出力先を指定することを特徴とする付記１記載の複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記３） 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、
前記複数の処理装置のうちで、予め定められた処理装置が、一次記憶領域上のトレーサの格納先とトレース情報の出力先をトレース処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を、自身のノードの一次記憶領域上に確保するステップと、
前記複数の処理装置が、自身のノードの一次記憶領域上に、トレース情報を出力する領域を確保するステップと、
前記複数の処理装置のうちで、トレースを実行するトレーサの格納元領域があるノードの処理装置を除く処理装置が、前記トレーサを格納する領域を自身のノードの一次記憶上に確保するステップと、
その確保した領域に、トレーサの格納元領域からトレーサをコピーするステップと、
前記複数の処理装置が、前記トレーサ格納先トレース情報出力先記憶領域に、自身の、トレース情報の出力先領域と、トレーサの格納先領域についての情報を書き込むステップと、
トレース対象とするプログラムのタスク制御ブロックの生成時に、前記トレーサ格納先トレース情報出力先記憶領域を基に、そのタスクを担当する処理装置が、自身の処理装置を識別する情報と、その自身の処理装置に対応する、前記トレーサの格納先および前記トレース情報の出力先を該タスク制御ブロックに書き込むステップと、
トレース対象とするプログラムの実行時に、前記担当する処理装置が、そのプログラムのタスク制御ブロックから、前記トレーサの格納先および前記トレース情報の出力先を取得するステップと、
前記担当する処理装置が、前記取得したトレーサの格納先のトレーサを実行するとともに、前記取得した出力先にトレース情報を出力するステップ、を備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記４） 前記複数の処理装置のうちで、予め定められた処理装置によって、ノードとそのノードが備える処理装置を対応付けたシステム構成情報記憶領域を自身のノードの一次記憶領域上に確保するステップと、
前記複数の処理装置によって、それぞれ自身の情報を前記システム構成情報記憶領域に書き込むステップをさらに備え、
前記トレースを実行するトレーサを格納する領域を自身のノードの一次記憶上に確保するステップを実行するに際して、自身が、トレーサの格納元領域があるノードに存在するかどうかを前記システム構成情報記憶領域確認を基に、確認することを特徴とする付記３記載の複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記５） 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、
一次記憶領域上のトレーサの格納先とトレース情報の出力先を処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を基に、前記プログラムを実行する処理装置が、そのプログラムに対応するタスク制御ブロックを生成するステップと、
前記タスクの移送が決定した場合に、前記タスクを担当していた移送元処理装置が、対応するタスク制御ブロックについて、担当の処理装置を移送先処理装置に書き換えるとともに、トレーサの格納先およびトレース情報の出力先についても、その移送先処理装置に対応するものに書き換えるステップ、を備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記６） 前記各処理装置は、前記トレーサ格納先トレース情報出力先記憶領域に、自身のトレーサの格納先とトレース情報の出力先を書き込むに際して、自身が属するノードの一次記憶領域上に存在する、トレーサの格納先およびトレース情報の出力先を指定することを特徴とする付記５記載の複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記７） 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、
前記複数の処理装置のうちで、予め定められた処理装置が、一次記憶領域上のトレーサの格納先とトレース情報の出力先を処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を、自身のノードの一次記憶領域上に確保するステップと、
前記複数の処理装置が、自身のノードの一次記憶領域上に、トレース情報を出力する領域を確保するステップと、
前記複数の処理装置のうちで、トレースを実行するトレーサの格納元領域があるノードの処理装置を除く処理装置が、前記トレーサを格納する領域を自身のノードの一次記憶上に確保するステップと、
その確保した領域に、トレーサの格納元領域からトレーサをコピーするステップと、
前記複数の処理装置が、前記トレーサ格納先トレース情報出力先記憶領域に、自身の、トレース情報の出力先領域と、トレーサの格納先領域についての情報を書き込むステップと、
トレース対象とするプログラムのタスク制御ブロックの生成時に、前記トレーサ格納先トレース情報出力先記憶領域を基に、そのタスクを担当する処理装置が、自身の処理装置を識別する情報と、その自身の処理装置に対応する、前記トレーサの格納先および前記トレース情報の出力先を該タスク制御ブロックに書き込むステップと、
前記タスクの移送が決定した場合に、前記タスクを担当していた移送元処理装置が、対応するタスク制御ブロックについて、担当の処理装置を移送先処理装置に書き換えるとともに、トレーサの格納先およびトレース情報の出力先についても、その移送先処理装置に対応するものに書き換えるステップ、を備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
（付記８） 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムにおいて、
前記各ノードが備える一次記憶領域上には、トレース情報を出力する領域と、トレースを実行するトレーサを格納する領域が設けられ、
前記複数のノードのうちの、予め定められたノードの一次記憶領域には、処理装置毎に対応する一次記憶領域上のトレーサの格納先とトレース情報の出力先を対応付けたトレーサ格納先トレース情報出力先記憶領域がさらに設けられ、
トレース対象とするプログラムのタスク制御ブロックの生成時に、前記トレーサ格納先トレース情報出力先記憶領域を基に、そのタスクを担当する処理装置によって、自身の処理装置を識別する情報と、その自身の処理装置に対応する、前記トレーサの格納先および前記トレース情報の出力先が該タスク制御ブロックに書き込まれ、
トレース対象とするプログラムの実行時に、前記担当する処理装置によって、そのプログラムのタスク制御ブロックから、前記トレーサの格納先および前記トレース情報の出力先が取得され、
前記担当する処理装置によって、前記取得されたトレーサの格納先からトレーサをフェッチされて実行されるとともに、前記取得された出力先にトレース情報が出力されることを特徴とする複数の処理装置を備えたシステム。
（付記９） 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムにおいて、
前記各ノードが備える一次記憶領域上には、トレース情報を出力する領域と、トレースを実行するトレーサを格納する領域が設けられ、
前記複数のノードのうちの、予め定められたノードの一次記憶領域には、処理装置毎に対応する一次記憶領域上のトレーサの格納先とトレース情報の出力先を対応付けたトレーサ格納先トレース情報出力先記憶領域がさらに設けられ、
トレース対象とするプログラムのタスク制御ブロックの生成時に、前記トレーサ格納先トレース情報出力先記憶領域を基に、そのタスクを担当する処理装置によって、自身の処理装置を識別する情報と、その自身の処理装置に対応する、前記トレーサの格納先および前記トレース情報の出力先が該タスク制御ブロックに書き込まれ、
タスクの移送が決定した場合に、前記タスクを担当していた移送元処理装置によって、対応するタスク制御ブロックについて、担当の処理装置を移送先処理装置に書き換えられるとともに、トレーサの格納先およびトレース情報の出力先についても、その移送先処理装置に対応するものに書き換えられることを特徴とする複数の処理装置を備えたシステム。
１１、１５ ノード
１２、１３、１６、１７ ＣＰＵ
１４、１８ メモリモジュール
１９ バス
２１ タスク管理機構（タスク管理部）
２２ タスク制御ブロック生成部
２３ タスク制御ブロック情報変更部
２４ スケジューラ
１２、１３、１６、１７ ＣＰＵ
１４、１８ メモリモジュール
１９ バス
２１ タスク管理機構（タスク管理部）
２２ タスク制御ブロック生成部
２３ タスク制御ブロック情報変更部
２４ スケジューラ
Claims (5)
- 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、
一次記憶領域上のトレーサの格納先とトレース情報の出力先を処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を基に、前記プログラムを実行する処理装置が、そのプログラムに対応するタスク制御ブロックを生成するステップと、
前記プログラムを実行する処理装置が、トレース処理の実行時に、そのタスク制御ブロックに指定されるトレース情報出力先領域にトレース情報を出力するように指定して、そのタスク制御ブロックに指定されるトレーサを実行するステップを備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。 - 前記各処理装置は、前記トレーサ格納先トレース情報出力先記憶領域に、自身のトレーサの格納先とトレース情報の出力先を書き込むに際して、自身が属するノードの一次記憶領域上に存在する、トレーサの格納先およびトレース情報の出力先を指定することを特徴とする請求項１記載の複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
- 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、
前記複数の処理装置のうちで、予め定められた処理装置が、一次記憶領域上のトレーサの格納先とトレース情報の出力先をトレース処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を、自身のノードの一次記憶領域上に確保するステップと、
前記複数の処理装置が、自身のノードの一次記憶領域上に、トレース情報を出力する領域を確保するステップと、
前記複数の処理装置のうちで、トレースを実行するトレーサの格納元領域があるノードの処理装置を除く処理装置が、前記トレーサを格納する領域を自身のノードの一次記憶上に確保するステップと、
その確保した領域に、トレーサの格納元領域からトレーサをコピーするステップと、
前記複数の処理装置が、前記トレーサ格納先トレース情報出力先記憶領域に、自身の、トレース情報の出力先領域と、トレーサの格納先領域についての情報を書き込むステップと、
トレース対象とするプログラムのタスク制御ブロックの生成時に、前記トレーサ格納先トレース情報出力先記憶領域を基に、そのタスクを担当する処理装置が、自身の処理装置を識別する情報と、その自身の処理装置に対応する、前記トレーサの格納先および前記トレース情報の出力先を該タスク制御ブロックに書き込むステップと、
トレース対象とするプログラムの実行時に、前記担当する処理装置が、そのプログラムのタスク制御ブロックから、前記トレーサの格納先および前記トレース情報の出力先を取得するステップと、
前記担当する処理装置が、前記取得したトレーサの格納先のトレーサを実行するとともに、前記取得した出力先にトレース情報を出力するステップ、を備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。 - 前記複数の処理装置のうちで、予め定められた処理装置によって、ノードとそのノードが備える処理装置を対応付けたシステム構成情報記憶領域を自身のノードの一次記憶領域上に確保するステップと、
前記複数の処理装置によって、それぞれ自身の情報を前記システム構成情報記憶領域に書き込むステップをさらに備え、
前記トレースを実行するトレーサを格納する領域を自身のノードの一次記憶上に確保するステップを実行するに際して、自身が、トレーサの格納元領域があるノードに存在するかどうかを前記システム構成情報記憶領域確認を基に、確認することを特徴とする請求項３記載の複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。 - 複数の処理装置と、それら処理装置がトレース処理の実行時にアクセスする一次記憶領域から構成されるノードを複数備え、それらノードがバスを介して接続されたシステムがそのシステム上で実行されるプログラムをトレースする方法において、
一次記憶領域上のトレーサの格納先とトレース情報の出力先を処理装置毎に対応付けたトレーサ格納先トレース情報出力先記憶領域を基に、前記プログラムを実行する処理装置が、そのプログラムに対応するタスク制御ブロックを生成するステップと、
前記タスクの移送が決定した場合に、前記タスクを担当していた移送元処理装置が、対応するタスク制御ブロックについて、担当の処理装置を移送先処理装置に書き換えるとともに、トレーサの格納先およびトレース情報の出力先についても、その移送先処理装置に対応するものに書き換えるステップ、を備えることを特徴とする複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006084407A JP4594889B2 (ja) | 2006-03-27 | 2006-03-27 | 複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法、および、複数の処理装置を備えたシステム |
| US11/483,831 US7831963B2 (en) | 2006-03-27 | 2006-07-10 | Method for tracing a program executed on a system comprising a plurality of processing units, and a system comprising a plurality of processing units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006084407A JP4594889B2 (ja) | 2006-03-27 | 2006-03-27 | 複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法、および、複数の処理装置を備えたシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007257560A true JP2007257560A (ja) | 2007-10-04 |
| JP4594889B2 JP4594889B2 (ja) | 2010-12-08 |
Family
ID=38535123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006084407A Expired - Fee Related JP4594889B2 (ja) | 2006-03-27 | 2006-03-27 | 複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法、および、複数の処理装置を備えたシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7831963B2 (ja) |
| JP (1) | JP4594889B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9703595B2 (en) * | 2008-10-02 | 2017-07-11 | Mindspeed Technologies, Llc | Multi-core system with central transaction control |
| US10120716B2 (en) * | 2014-10-02 | 2018-11-06 | International Business Machines Corporation | Task pooling and work affinity in data processing |
| US10237169B2 (en) | 2016-04-01 | 2019-03-19 | Intel Corporation | Technologies for quality of service based throttling in fabric architectures |
| US11314623B2 (en) * | 2019-01-23 | 2022-04-26 | Red Hat, Inc. | Software tracing in a multitenant environment |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174142A (ja) * | 1987-01-14 | 1988-07-18 | Fujitsu Ltd | タスクトレ−ス方式 |
| JPH04286035A (ja) * | 1991-03-15 | 1992-10-12 | Nec Corp | プロセストレース方式 |
| JPH0588935A (ja) * | 1991-03-19 | 1993-04-09 | Fujitsu Ltd | タスクトレース方法 |
| JPH08286951A (ja) * | 1995-04-11 | 1996-11-01 | Fuji Xerox Co Ltd | 情報処理装置及びトレース情報格納方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785773B2 (en) * | 2001-03-29 | 2004-08-31 | International Business Machines Corporation | Verification of global coherence in a multi-node NUMA system |
-
2006
- 2006-03-27 JP JP2006084407A patent/JP4594889B2/ja not_active Expired - Fee Related
- 2006-07-10 US US11/483,831 patent/US7831963B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174142A (ja) * | 1987-01-14 | 1988-07-18 | Fujitsu Ltd | タスクトレ−ス方式 |
| JPH04286035A (ja) * | 1991-03-15 | 1992-10-12 | Nec Corp | プロセストレース方式 |
| JPH0588935A (ja) * | 1991-03-19 | 1993-04-09 | Fujitsu Ltd | タスクトレース方法 |
| JPH08286951A (ja) * | 1995-04-11 | 1996-11-01 | Fuji Xerox Co Ltd | 情報処理装置及びトレース情報格納方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7831963B2 (en) | 2010-11-09 |
| US20070226699A1 (en) | 2007-09-27 |
| JP4594889B2 (ja) | 2010-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9442851B2 (en) | Multi-core processor system, control program, and control method | |
| US9122465B2 (en) | Programmable microcode unit for mapping plural instances of an instruction in plural concurrently executed instruction streams to plural microcode sequences in plural memory partitions | |
| US9367311B2 (en) | Multi-core processor system, synchronization control system, synchronization control apparatus, information generating method, and computer product | |
| JP2012220990A (ja) | ハイパーバイザ置き換え方法および情報処理装置 | |
| JP2009265963A (ja) | 情報処理システム及びタスクの実行制御方法 | |
| JP2007188398A (ja) | マルチプロセッサシステム、マルチプロセッサシステムの制御方法をコンピュータに実行させるためのプログラム。 | |
| JP2008009647A (ja) | 情報処理装置 | |
| JP2012252576A (ja) | 情報処理装置、起動方法およびプログラム | |
| KR20150129816A (ko) | 다수의 하이퍼바이저들을 실행하는 시스템들 및 방법들 | |
| JP2017037370A (ja) | 計算機、プロセス制御方法およびプロセス制御プログラム | |
| CN100594481C (zh) | 允许运行在逻辑分区上的程序访问资源的方法与系统 | |
| JP2008102850A (ja) | 情報処理装置及び情報処理方法 | |
| JP4594889B2 (ja) | 複数の処理装置を備えたシステム上で実行されるプログラムのトレース方法、および、複数の処理装置を備えたシステム | |
| TW200925871A (en) | Dynamic logical data channel assignment using time-grouped allocations | |
| JP2007206933A (ja) | 情報処理装置、情報処理装置におけるブートローダ生成方法およびプログラム転送方法 | |
| JPWO2013035246A1 (ja) | 仮想計算機制御装置、仮想計算機制御方法、仮想計算機制御プログラム、及び集積回路 | |
| JP5578811B2 (ja) | 情報処理装置、情報処理装置の制御方法及びプログラム | |
| JP2006085428A (ja) | 並列処理システム、インタコネクションネットワーク、ノード及びネットワーク制御プログラム | |
| JP2009175960A (ja) | 仮想マルチプロセッサシステム | |
| JPWO2008114415A1 (ja) | マルチプロセッシングシステム | |
| KR101332839B1 (ko) | 병렬 컴퓨팅 프레임워크 기반 클러스터 시스템의 호스트 노드 및 메모리 관리 방법 | |
| JP6740719B2 (ja) | 情報処理装置、情報処理方法、およびプログラム | |
| US20150363227A1 (en) | Data processing unit and method for operating a data processing unit | |
| CN108572926B (zh) | 一种用于同步中央处理器所属缓存的方法和装置 | |
| JP4965974B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080806 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100611 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100706 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100827 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100914 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100917 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |