JP2007249247A - 表示装置 - Google Patents

Abstract

【課題】表示する画像のピーク輝度を大きくして、良好な画像を得る。
【解決手段】表示装置が、複数の表示素子と、該複数の表示素子をマトリクス状に接続する走査配線及び変調配線と、を有する表示器と、前記走査配線に走査信号を印加する走査回路と、入力される輝度データに加算する補正データを求める補正回路と、前記輝度データに前記補正データを加算したデータに対応し、少なくともパルス幅を変調した変調信号を、前記変調配線に印加する変調回路と、前記走査配線に走査信号を印加する期間が該走査配線に接続された複数の表示素子に印加する変調信号のうち最大のパルス幅以上の期間となるように、前記走査信号を印加する期間を走査配線毎に制御する制御回路と、を有する。
【選択図】図２７

Description

本発明は、電子放出素子、エレクトロルミネッセンス（ＥＬ）素子、ＬＥＤ素子、プラズマ発光素子、液晶素子などを用いた表示素子に画像を表示する表示装置及びその駆動方法に関するものである。

特に、自発光型の複数の表示素子をマトリクス状に配したマトリクス型表示器のマルチプレキシング駆動方法に関するものである。

上述した複数の表示素子は、複数の行配線（走査配線）と複数の列配線（変調配線）とからなるマトリクス配線に供給する信号を制御して、表示を行う。

以下、蛍光体を発光させて画像を形成する自発光型の表示器を例に挙げて説明する。

この種の表示器では、電子放出素子などから放出された粒子のエネルギーを利用して蛍光体を励起するが、この蛍光体を励起する励起強度および／又は励起時間によって明るさが変わる。

このような表示装置は、例えば、特開平７−２３５２５６号公報（米国特許第６，３１３，５７１号）、特開平８−４５４１５号公報、特開２０００−２９４２５号公報（ヨーロッパ公開特許第９３６，５９６号）、特開平８−２４８９２０号公報等に開示されている。

図７６は、従来の表示器を駆動するための駆動信号の一例を示し、図７７はその駆動信号により駆動される３行３列のマトリクスの表示器の表示状態を示している。

ここでは、１フレームの画像を表示するための１垂直走査期間は、３つの水平走査期間からなり、Ｓｙ１，Ｓｙ２，Ｓｙ３は、それぞれ走査配線に供給される走査信号を示している。ここでは、各走査配線において、負の電圧が印加される選択期間が水平走査期間となっており、全ての走査配線において、各選択期間は一定の値になっている。

Ｓｘ１，Ｓｘ２，Ｓｘ３は、それぞれ変調配線に供給される変調信号（データ信号）を示している。ここでは、画素の輝度レベル（階調レベル）に応じてパルス幅を変調するパルス幅変調方式による変調信号の例を示しており、変調信号Ｓｘ１は表示すべき輝度レベルが１、１、３の信号であり、これが変調配線に時系列的に供給される。同様に、変調信号Ｓｘ２は表示すべき輝度レベルが１、２、２の信号であり、変調信号Ｓｘ３は表示すべき輝度レベルが１、１、１の信号である。

こうして、走査配線を順次選択しながら、各水平走査期間において、選択された行上にある３つの画素の輝度を定める。ここでは、輝度レベル３の点灯を行う３行目１列上の画素が最も明るく点灯することになる。

一般的に、表示装置は明るい画面が好まれる傾向がある。特に、暗い画像の中に部分的に明るい個所が含まれる場合、画像の暗い部分の詳細を十分な画質で表示するために明るい部分の輝度（ピーク輝度）は相対してより明るく表示できることが望ましい。
特開平７−２３５２５６号公報 特開平８−４５４１５号公報 特開２０００−２９４２５号公報 特開平８−２４８９２０号公報

しかしながら、上述したように、時分割で走査配線を順次選択する、所謂、線順次走査を行う表示装置の場合、一般的に各画素の点灯時間の最大値は水平走査期間内の選択期間に制限されるので表示装置の表示輝度もこれに対応して制限される。

また、走査選択信号が印加されてはいても変調信号が印加されない期間は、他の処理に必要なブランキング期間を除くと、画素の点灯には寄与しないが走査配線には電圧が印加される無駄な期間となっている。

本発明の目的は、表示する画像のピーク輝度を大きくして、良好な画像を得ることができる表示器の駆動方法及びそれを利用した表示装置を提供することにある。

本発明の目的は、無駄な期間の発生を抑制して、良好な画像を得ることができる表示器の駆動方法及びそれを利用した表示装置を提供することにある。

本発明の骨子は、
複数の表示素子と、該複数の表示素子をマトリクス状に接続する走査配線及び変調配線と、を有する表示器と、
前記走査配線に走査信号を印加する走査回路と、
入力される輝度データに加算する補正データを求める補正回路と、
前記輝度データに前記補正データを加算したデータに対応し、少なくともパルス幅を変調した変調信号を、前記変調配線に印加する変調回路と、
前記走査配線に走査信号を印加する期間が該走査配線に接続された複数の表示素子に印加する変調信号のうち最大のパルス幅以上の期間となるように、前記走査信号を印加する期間を走査配線毎に制御する制御回路と、
を有することを特徴とする表示装置である。

前記制御回路は、前記走査配線に走査信号を印加する期間の総和が所定の期間を超えないように、前記走査信号を印加する期間を前記走査配線毎に制御することが好ましい。

前記制御回路は、前記走査配線に走査信号を印加する期間に対してゲイン調整を行うことで、前記走査配線に走査信号を印加する期間の総和が所定の期間を超えないように、前記走査信号を印加する期間を前記走査配線毎に制御することが好ましい。

前記制御回路は、走査配線に接続された複数の表示素子に印加する変調信号のうち最大のパルス幅が、該走査配線に走査信号を印加する期間を超えないように該変調信号を制御することが好ましい。

本発明によれば、表示する画像のピーク輝度を大きくして、良好な画像を得ることができる。また、無駄な期間の発生を抑制して、良好な画像を得ることができる。

図１（ａ）〜図１（ｆ）は、表示装置に用いられる駆動信号の形態を示しており、それぞれ図７７と同様に表示状態を呈するための駆動信号を示している。

図２は、本発明の表示装置を示しており、１は表示器、２は走査信号Ｓｙ１，Ｓｙ２，Ｓｙ３を表示器１に供給するための走査駆動回路、３は変調信号Ｓｘ１，Ｓｘ２，Ｓｘ３を表示器１に供給するための変調駆動回路であり、これらの回路は水平走査期間１Ｈの選択期間を制御する１Ｈ制御回路を有する駆動制御回路４により制御される。

要するに、図２に示す表示装置は、複数の走査配線と複数の変調配線とを有する表示器１と、水平走査期間１Ｈ毎に、複数の走査配線から選択された走査配線に走査選択信号を供給する走査駆動回路２と、水平走査期間毎に、前記複数の変調配線に画像データに基づいて変調された変調信号を供給する変調駆動回路３と、を有し、少なくとも２つの水平走査期間における前記走査選択信号の選択期間が、垂直走査期間１Ｖ内において、互いに異なるように前記走査駆動回路を制御する駆動制御回路４を備えたことを特徴とする。

図１（ａ）の形態においては、走査信号Ｓｙ１，Ｓｙ２，Ｓｙ３は、水平走査期間１Ｈにおける対応する走査配線が選択される選択期間の長さ（ここでは、ローレベルになっている期間）が異なっており、何れかの変調配線にハイレベルの変調信号が印加されている期間のみに、ローレベルの走査選択信号が印加されるようになっている。ここでは、画素の輝度レベルに応じてパルス幅を変調するパルス幅変調方式による変調信号の例を示しており、変調信号Ｓｘ１は輝度レベルが１、１、３の信号であり、変調信号Ｓｘ２は輝度レベルが１、２、２の信号であり、変調信号Ｓｘ３は輝度レベルが１、１、１の信号である。水平走査期間１Ｈ内において走査選択信号が印加されていない期間はブランキング期間となっている。

各水平走査期間１Ｈにおいては、３本の変調配線に供給される変調信号のうち、そのパルス幅（継続時間）が最大となる変調信号に合わせて、走査選択信号の選択期間が互いに相違していることがわかる。ここでは、入力映像信号に依存して決まる画素の輝度レベルに応じて、水平走査期間１Ｈを異ならしめることが好ましいものである。

図１（ｂ）の形態においては、走査信号Ｓｙ１，Ｓｙ２，Ｓｙ３の、走査選択信号が供給されるローレベルの選択期間が水平走査期間１Ｈとなっている。３つの水平走査期間１Ｈの長さはそれぞれ異なっており、図１（ａ）の水平走査期間と比べると、順に１／３，２／３，３／３の長さとなっている。そして、何れかの変調配線に変調信号Ｓｘ１，Ｓｘ２，Ｓｘ３が印加されている期間のみに、走査選択信号が印加されるようになっている。

このように、図１（ｂ）の形態では、走査選択信号が印加されない期間を短縮し、１垂直走査期間、即ち１フレーム期間を短くすることにより、フレーム周波数を上げて、輝度をより一層向上させている。更には、各水平走査期間を任意の倍率で伸ばして、元の１フレーム期間と等しくなるように調整することも好ましいものである。

図１（ｃ）の形態は、走査信号Ｓｙ１，Ｓｙ２，Ｓｙ３として、図１（ａ）と同様の信号を採用し、変調信号Ｓｘ１，Ｓｘ２，Ｓｘ３としては、画素の輝度レベルに応じて電圧振幅を変調する振幅変調方式による変調信号の例を示している。変調信号Ｓｘ１は輝度レベルが１、１、３の信号であり、変調信号Ｓｘ２は輝度レベルが１、２、２の信号であり、変調信号Ｓｘ３は輝度レベルが１、１、１の信号ではあるが、選択期間の長さが異なっているので、輝度の差はより大きくなっている。各選択期間に同期している変調信号Ｓｘ１，Ｓｘ２，Ｓｘ３のハイレベルの電圧振幅は、輝度レベルに応じて３つの電圧値の中から選択される。

図１（ｄ）の形態は、走査信号Ｓｙ１，Ｓｙ２，Ｓｙ３として、図１（ｃ）と同様の信号を採用し、変調信号Ｓｘ１，Ｓｘ２，Ｓｘ３としては、画素の輝度レベルに応じてパル
ス幅を変調するパルス幅変調方式による変調信号の例を示している。変調信号Ｓｘ１は輝度レベルが１、１、３の信号であり、変調信号Ｓｘ２は輝度レベルが１、２、２の信号であり、変調信号Ｓｘ３は輝度レベルが１、１、１の信号ではあるが、選択期間の長さが異なっているので、輝度の差はより大きくなっている。

図１（ｃ）、図１（ｄ）の形態においては、同じ輝度データを表示する場合であったとしても、ユーザーの要求や予め設定した仕様に応じて、所定の行上の画素の表示輝度を他の行上の画素の表示輝度より高める場合などに、より好ましく用いられる。

図１（ｅ）の形態は、変調信号Ｓｘ１，Ｓｘ２，Ｓｘ３として、画素の輝度レベルに応じてパルス幅及び電圧振幅の両方を変調する変調方式による変調信号の例を示している。変調信号Ｓｘ１は輝度レベルが１、１、３の信号であり、変調信号Ｓｘ２は輝度レベルが１、２、２の信号であり、変調信号Ｓｘ３は輝度レベルが１、１、１の信号であり、図７７と同じ表示状態を呈するための信号となっている。輝度レベルの上昇に伴い、その電圧振幅をスロット単位で増大させる。それが所定の振幅値となってからは、パルス幅をスロット単位で長くし、そのパルス幅を所定数スロットにする。一方、走査信号Ｓｙ１，Ｓｙ２，Ｓｙ３は、水平走査期間１Ｈ内の変調信号のパルス幅に合わせて、選択期間を定めている。

また、必要に応じて図１（ｃ）〜図１（ｅ）の形態を変更し、図１（ｂ）と同様に走査選択電圧が印加されていないブランキング期間を短縮することで水平走査期間を短縮し、１フレーム期間を短くすることも好ましく、更には、各水平走査期間が一定のブランキング期間を持つようにすることも好ましいものである。或いは、ブランキング期間を無くすか短くした後、元の１フレーム期間と同じになるように各水平走査期間にゲインをかけるか、基準クロック信号の周波数を変更して各水平走査期間を延ばすことも好ましいものである。この方法により図１（ｂ）を変形した波形を図１（ｆ）に示す。図１（ｆ）の形態の１フレーム期間は、図１（ａ）と同じであり、図１（ｂ）より長い。

以上のように、本発明においては、複数の走査配線と複数の変調配線とを有する表示器１を駆動するための表示器の駆動方法において、水平走査期間１Ｈ毎に、前記複数の走査配線から選択された走査配線に走査選択信号を供給する工程、水平走査期間１Ｈ毎に、前記複数の変調配線に画像データに基づいて変調された変調信号を供給する工程、とを含み、少なくとも２つの水平走査期間における前記走査選択信号の選択期間を、垂直走査期間１Ｖ内で、互いに異ならしめたことを特徴とする。

図１（ａ）〜図１（ｆ）の形態はいずれも、各画素にて点灯すべき輝度レベルに応じて水平走査期間を決め、それに応じて、走査選択信号の選択期間と変調信号の最大継続期間としてのパルス幅とを定めるものである。特に、図１（ａ）〜図１（ｆ）の形態は水平走査期間に変調配線に供給される変調信号の最大継続期間（パルス幅）に合うように、当該水平走査期間に走査配線に供給される走査選択信号の選択期間を定める場合に好ましく用いられる。

また、図１（ｃ）〜図１（ｅ）の形態は、走査配線に供給される走査選択信号の選択期間を予め設定し、設定された選択期間に合うように、水平走査期間に変調配線に供給される変調信号の最大継続期間を定める場合により好ましく用いることができる。

本発明の表示器に用いられる表示素子としては、表面伝導型の電子放出素子や電界放出型の電子放出素子と、蛍光体と、を組み合わせた表示素子が好ましく用いられるが、それ以外のプラズマ表示素子、無機ＥＬ表示素子、有機ＥＬ表示素子、ＬＥＤ表示素子、液晶表示素子、プラズマアドレス型液晶表示素子、マイクロミラー素子などを用いることがで
きる。

本発明に用いられる電子放出素子としては、米国特許第５，０６６，８８３号公報、特開平２−２５７５５１号公報、特開平４−２８１３７号公報などに開示されている表面伝導型の電子放出素子、或いは、ＢＳＤ型、Ｓｐｉｎｄｔ型、ＭＩＳ型、ＭＩＭ型、ダイヤモンド粒子型、カーボンナノチューブやグラファイトナノファイバー他の炭素繊維型などの電子放出素子が挙げられる。

本発明に用いられる走査信号としては、変調信号と協働して、駆動すべき表示素子に応じた走査選択電圧と走査非選択電圧とを印加できる信号であればよく、図１（ａ）〜図１（ｆ）に図示した波形、或いは後述する実施形態の波形に限定されるものではない。

本発明に用いられる変調信号としては、表示すべき画素の輝度が大きいほど表示のための電圧レベルが印加される継続期間（パルス幅）を長くするパルス幅変調信号、又は、表示すべき画素の輝度が大きいほど電圧振幅（波高値）を大きくする振幅変調信号が挙げられ、或いは、パルス幅変調信号と振幅変調信号とを組み合わせた変調信号を用いることも好ましいものである。パルス幅変調信号と振幅変調信号とを組み合わせた変調方式は、例えば、特開平１０−３９８２５号公報などに開示されている。

更には、表示すべき画素の輝度が大きいほど表示素子に流す電流を大きくする電流変調信号を用いることもできる。

本発明においては、水平走査期間における走査選択信号が供給される選択期間の長さは、入力される映像信号に応じて定めることができる。或いは、入力される映像信号とは別に、表示特性に応じて定めることもできる。つまり、前者の場合には、画像が変われば、その変化に対応した走査配線における選択期間、更には必要に応じて、水平走査期間が変更される。後者の場合には、走査配線毎に選択期間、更には必要に応じて水平走査期間が予め決められているので、変調信号は、その決められた選択期間内で適宜変調されることになる。

更に、各走査配線における水平走査期間の選択期間の長さを入力される映像信号に応じて定める場合、走査配線毎に最適化を行って定めてもよし、全画素の輝度を考慮して最適化を行っても良い。これらの場合、選択期間或いは水平走査期間は、選択された走査配線上の画素に供給されるべき変調信号のパルス幅が最大となるところの変調信号に合わせて、決められるが、各輝度レベル（階調レベル）に一対一に対応させる必要はなく、連続する複数の輝度レベルに対して一つ値の水平走査期間を割り当てても良い。

また、選択期間或いは水平走査期間に上限値又は下限値の少なくとも何れか一方の値を決めておき、その値をそれぞれ超過しない範囲内において、選択期間或いは水平走査期間を変更することも好ましいものである。

１垂直走査期間を一定にする場合には、各走査配線における選択期間を所定の倍率で伸縮させるゲイン調整を行うことも好ましいものである。また、画素を消灯状態とするブランキング期間の長さを伸縮することにより水平走査期間を調整して、１垂直走査期間を調整することも好ましいものである。

実際の信号処理においては、入力映像信号から直接、或いは、入力映像信号を変換して、表示器の各画素において点灯すべき輝度データを抽出し、その輝度データを基に変調信号を生成する。

本発明に用いられる変調信号は、画像データ即ち輝度データのみに基づいて変調された信号に限定されるものではなく、補正データなどを加味した画像データ（補正画像データ）を基にして変調されたものであってもよい。

画素の表示輝度が本来表示したい所望の輝度からズレて、差が生じてしまう場合には、その差を補償するように変調信号を補正することも好ましいものである。例えば、走査配線及び／又は変調配線の抵抗とそこに流れる電流による電圧降下によって、画素を構成する素子へ印加される実効駆動電圧が減少してしまう場合には、その減少分を補償するように、予め変調信号を補正しておくことが好ましい。この減少量は同一走査配線上の画素の表示状態にも依存する。変調信号のパルス幅を長くすることで補償を行う場合には、補正後の変調信号に応じて、水平走査期間の選択期間を定めることが好ましいものである。具体的には、変調前に画像データを補正しておいて、その補正された画像データに基づいて変調を行えばよい。

以下、より具体的な実施形態について説明する。

（第１の実施形態）
行方向にＮ個、列方向にＭ個の合計Ｎ×Ｍ個の冷陰極素子（表示素子）を２次元的にマトリクス状に配列し、それらを行方向に設けられたＭ本の行配線（走査配線）と列方向に設けられたＮ本の列配線（変調配線）により単純マトリクス配線してなるマルチ電子源を備えた構成のものが知られている。

マトリクス配線された多数の冷陰極素子をマルチプレキシング駆動する方法としては、マトリクスの１行分の素子群（１行分の素子群は１本の行配線に接続されている）を同時に駆動する。

すなわち、１本の行配線に所定の選択電圧を印加すると共に、その行配線に接続されたＮ個の冷陰極素子のうち駆動対象となるものに接続している列配線のみに所定の変調電圧を印加し、行配線電位と列配線電位との電位差によって１行分の複数の素子を同時に駆動する。そして、選択行配線を次々と切り替えて全ての行を走査していき、視覚の残像現象を利用して２次元的な画像を形成するのである。

この方法によれば、１素子ずつ選択していく方法と比較して、各素子に割り当てられる駆動時間がＮ倍長く確保されるため、画像表示装置の輝度を高くすることができるという利点がある。

ところで、上記構成にあっては、１行分のＮ個の冷陰極素子は１本の行配線に接続されており、各素子ごとにその接続位置が異なっている。したがって、１行分の素子群を同時に駆動する場合には、配線抵抗による電圧降下の影響を受けて、各素子の輝度にバラツキが生じてしまう。具体的にいえば、行配線の両端側から選択電圧を印加する構成の場合、行配線の中央付近ほど電圧降下が大きく、両端に向かうほど電圧降下が小さくなるので、Ｎ本の列配線に同じ電位の変調電圧を印加したとしても、中央付近の輝度が両端付近の輝度に比べて暗くなってしまうのである。

このため、例えば特開平８−２４８９２０号公報には、行配線の配線抵抗による電圧降下に起因する輝度低下を補償するために、統計演算により補正データを算出し、入力画像データと補正データとを合成する構成が開示されている。同公報では、図３に示すように、メモリ手段２０７から出力された補正データを、各列配線毎に設けられた乗算器２０８にて画像データに乗算し、その補正後の画像データを変調回路２０９に転送する構成となっている。

ここで、２０１は表示器、２０２は走査駆動回路、２０３は制御回路、２０４は合算器、２０５はシフトレジスタ、２０６はラッチ回路である。

行配線の電圧降下に起因する輝度低下分を補償するために行う補正では、上記公報のように入力画像データに対して補正データを乗算するか、あるいは補正データを加算することが特開平８−２４８９２０号公報で開示されているが、このとき、ディジタル回路に特有のオーバーフローの問題が生ずることがある。

すなわち、画像データに対して補正データを乗算または加算して得た補正後の画像データをそのまま従来の変調信号発生器に入力すると、変調信号発生器で取り扱うことのできるデータ幅を超えてしまった場合に、ビットの折り返しなどが起こり、表示画像の反転などが生じてしまうのである。

具体的な例で説明すると、１水平走査期間内をたとえば８ｂｉｔのデータ幅で回路が設計してある場合、取り扱うことのできるデータの最大値は「２５５（十進数）」である。ここで画像データとして「２５０」が入力され、それに加算すべき補正データが「３３」であったとすると、補正画像データは「２８３」となるが、変調信号発生器で出力するパルス幅は「２８３」とはならず、ビットの折り返しが起こり「２７」となってしまう。このように、補正画像データを変調信号発生器に入力すると、本来高輝度であるはずの部分が暗く表示されてしまい画像に乱れが生ずる場合がある。

この場合には、画像データの最大値を制限するリミッタを設けたり、画像データに一律にゲインをかけたりルックアップテーブル（ＬＵＴ）を用いた補正を行うなどしてデータ値を予め小さくしておくことにより、オーバーフローを未然に防止したり、補正された画像データに対して、オーバフローしないように一律にゲインをかけたりするとよい。

ビットの折り返しなどが起こり、表示画像の反転などの画像の乱れが生ずるという基本的な問題は、本発明者らによる検討の結果、防ぐことが可能となり、電圧降下による補正をかけ良好な画質で表示が可能になった。しかしながら厳密に表示画像を観察すると、リミッタによる方法やＬＵＴ補正による方法では、最大値を超える画像データが全て同じ輝度で表示される等、画像によっては階調性が失われ不自然な画像再現となってしまうことがある。また、ゲインをかける方法では、画像によっては輝度が損なわれたりすることがあった。

つまり、走査配線に生じる電圧降下を補正するということは、電圧降下による輝度の低下を駆動時間を増やすことによって補正していることに他ならない。しかしながら、駆動時間を延ばさなくてはならない補正に対して、現実的に決まっている水平走査時間により制限される駆動時間の最大時間に抑えることは、即ち輝度を低下させることに他ならないのである。

本実施の形態は上述した問題を解決するに適した表示装置として、水平走査期間を制御する駆動方法を採用したものである。即ち、本形態の表示装置は、複数の表示素子を複数の走査配線と複数の変調配線によってマトリクス状に結線してなる表示器と、入力された画像データに対し、前記走査配線の抵抗分によって発生する電圧降下の影響を補正した補正画像データを算出する補正画像データ算出手段と、前記補正画像データの最大値を各走査配線毎に検出するライン最大値検出手段と、該ライン最大値検出手段によって検出された補正画像データの最大値に応じて各走査配線の選択期間を決定する選択期間制御手段と、該選択期間制御手段によって決定された各走査配線の選択期間に従って各走査配線の走査を行う走査駆動回路と、前記補正画像データに応じてパルス幅変調した変調信号を各変
調配線に印加する変調駆動回路と、を備えたものである。

また、本実施形態による表示装置の駆動方法は、複数の表示素子を複数の走査配線と複数の変調配線によってマトリクス状に結線してなる表示器を備えた表示装置の駆動方法であって、入力された画像データに対し、前記走査配線の抵抗分によって発生する電圧降下の影響を補正した補正画像データを算出するステップと、前記補正画像データの最大値を各走査配線毎に検出するステップと、検出された補正画像データの最大値に応じて各走査配線の選択時間を決定するステップと、決定された各走査配線の選択時間に従って各走査配線の走査を行い、前記補正画像データに応じてパルス幅変調した変調信号を各変調配線に印加するステップと、を含む。

本実施形態の補正回路において、入力画像データに応じて電圧降下のために生じる表示画像の品質低下を計算し、それを補償するための補正データを求め、画像データに補正を施す。

さらに、この補正回路は、補正を施した画像データ（補正画像データ）の水平走査ライン毎の最大値を検出し、その最大値に応じて各走査配線の選択時間の割り当てを行う。

以下、本実施の形態に係る画像表示装置の表示パネルの概観、表示パネルの電気的接続、表面伝導型放出素子の特性、表示パネルの駆動方法、及び、このような表示パネルによって画像を表示する際の走査配線の電気抵抗に起因する駆動電圧の低下の機構について説明した後に、本実施形態の特徴である電圧降下の影響に対する補正方法及び装置について詳しく説明する。

（画像表示装置の概観）
図４は、本実施の形態に用いられる表示パネルの斜視図であり、内部構造を示すためにパネルの一部を切り欠いて示している。図中、１００５はリアプレート、１００６は側壁、１００７はフェースプレートであり、１００５〜１００７により表示パネルの内部を真空に維持するための気密容器を形成している。

リアプレート１００５には、基板１００１が固定されているが、該基板上には冷陰極素子１００２がＮ×Ｍ個形成されている。行配線（走査配線）１００３、列配線（変調配線）１００４及び冷陰極素子は図５のように接続されている。

また、フェースプレート１００７の下面には、蛍光膜１００８が形成されている。本実施の形態に係る画像表示装置はカラー表示装置であるため、蛍光膜１００８の部分にはＣＲＴの分野で用いられる赤、緑、青、の３原色の蛍光体が塗り分けられている。蛍光体は、リアプレートの各画素（絵素）に対応してマトリクス状に形成された、冷陰極素子からの放出電子（放出電流）の照射される位置に対して、画素を形成するように構成されている。

蛍光膜１００８の下面にはメタルバック１００９が形成されている。

Ｈｖは高圧端子でありメタルバックに電気的に接続されている。Ｈｖ端子に高電圧を印加することによりリアプレートとフェースプレートの間に高電圧が印加される。

本実施の形態では、画素に冷陰極素子としての表面伝導型放出素子を有する構成を採用する。

（表面伝導型放出素子の特性）
表面伝導型放出素子は、図６のような放出電流Ｉｅ対素子印加電圧Ｖｆ特性、および素子電流Ｉｆ対素子印加電圧Ｖｆ特性を有する。なお、放出電流Ｉｅは素子電流Ｉｆに比べて著しく小さく、同一尺度で図示するのが困難であるため、２本のグラフは各々異なる尺度で図示した。

すなわち、放出電流Ｉｅに関して以下に述べる３つの特性を有している。

第一に、ある電圧（これを閾値電圧Ｖｔｈと呼ぶ）以上の電圧を素子に印加すると急激に放出電流Ｉｅが増加するが、一方、閾値電圧Ｖｔｈ未満の電圧では放出電流Ｉｅはほとんど検出されない。すなわち、放出電流Ｉｅに関して、明確な閾値電圧Ｖｔｈを持った非線形素子である。

また第二に、放出電流Ｉｅは素子に印加する電圧Ｖｆに依存して変化するため、電圧Ｖｆを可変することにより、放出電流Ｉｅの大きさを制御できる。

また第三に、冷陰極素子は高速な応答性を有しているため、電圧Ｖｆの印加時間により放出電流Ｉｅの放出時間を制御できる。

図４に示した表示パネルを用いた表示装置において、第一の特性を利用すれば、表示画面を順次走査して表示を行うことが可能である。すなわち、駆動中の素子には所望の発光輝度に応じて閾値電圧Ｖｔｈ以上の電圧を適宜印加し、非選択状態の素子には閾値電圧Ｖｔｈ未満の電圧を印加する。駆動する素子を順次切り替えることにより、表示画面を順次走査して表示を行うことが可能である。

また、第二の特性を利用することにより、素子に印加する電圧Ｖｆにより、蛍光体の発光輝度を制御することができ、画像表示を行うことが可能である。

また、第三の特性を利用することにより、素子に電圧Ｖｆを印加する時間により、蛍光体の発光時間を制御することができ、画像の表示を行うことができる。

本実施形態の表示装置では表示パネルの電子ビームの量を上記第三の特性を用いて変調を行った。

（表示パネルの駆動方法）
図７を用いて本実施形態の表示パネルの駆動方法を具体的に説明する。

図７は本実施形態の表示パネルを駆動するための駆動信号のタイミングチャートである。

Ｊ、Ｊ＋１、Ｊ＋２、Ｊ＋３は、表示装置に外部から入力される入力映像信号の水平走査期間を示している。一方、表示水平走査期間Ｉは、表示装置のｉ行目の画素を発光させるための選択期間である。

詳しくは後述するが、各々の表示水平走査期間は対応する走査配線上の変調配線の最大のパルス幅の時間より長くなるように割り当てられている。

ｉ行目の画素を発光させるためには、ｉ行目の走査配線の電圧供給端子Ｄｘｉに走査選択電圧Ｖｓのパルスを印加して選択状態とする。また、それ以外の走査配線の電圧供給端子Ｄｘｋ（ｋ＝１，２，．．．Ｍ、但しｋ≠ｉ）は、非選択電圧Ｖｎｓのパルスを印加して非選択状態とする。

本例では、選択電圧Ｖｓを図６の電圧ＶＳＥＬの半分の−０．５ＶＳＥＬに設定し、非選択電圧Ｖｎｓの電位は接地電位ＧＮＤとする。

また変調配線の電圧供給端子には、電圧振幅Ｖｐｗｍのパルス幅変調信号を供給した。ｊ番目の変調配線に供給するパルス幅変調信号のパルス幅は、表示する画像の第ｉ行第ｊ列の画素の画像データの大きさ（輝度レベル）に応じて決定し、すべての変調配線に各々の画素の画像データの大きさに応じたパルス幅変調信号を供給する。

本実施の形態では、電圧Ｖｐｗｍの電圧は＋０．５ＶＳＥＬに設定する。

表面伝導型放出素子は、図６に示したように素子の両端に電圧ＶＳＥＬが印加されると電子を放出させるが、印加電圧が放出閾値Ｖｔｈよりも小さい電圧ではまったく電子を放出しない。

また、電圧Ｖｔｈは図６に示すように、０．５ＶＳＥＬよりも大きいという特徴がある。

このため、非選択電圧Ｖｎｓが印加されている走査配線に接続された表面伝導型放出素子からは電子は放出されない。

また同じように、パルス幅変調手段の出力が接地電位である期間（以降、出力が“Ｌ”の期間と呼ぶ）は、選択された走査配線上の表面伝導型放出素子の両端に印加される電圧パルスの電圧はＶｓであるため、電子は放出されない。

選択電圧Ｖｓが印加された走査配線上の表面伝導型放出素子からは、パルス幅変調手段の出力がＶｐｗｍである期間（以降、出力が“Ｈ”の期間と呼ぶ）に応じて電子が放出される。電子が放出されれば放出された電子ビームの量に応じて前述の蛍光体が発光するため、放出された時間に応じた輝度で画素を発光させることができる。

このような表示パネルの行を順次選択する線順次走査を行い、パルス幅変調することによって画像を表示する。

表示水平走査期間のうち、選択電圧Ｖｓが印加される選択期間は、変調信号に応じてその長さが異なっており、選択電圧Ｖｓが印加されない期間は、必要に応じて設けられる一定のブランキング期間となっている。

こうして、表示水平走査期間Ｉは、その期間において、端子Ｄｙ１〜ＤｙＮに供給される変調信号のパルス幅の最大値に応じた期間となっており、表示水平走査期間Ｉ＋１は、端子Ｄｙ１〜ＤｙＮに供給される変調信号のパルス幅の最大値に応じた短い期間となっており、表示水平走査期間Ｉ＋２は、端子Ｄｙ１〜ＤｙＮに供給される変調信号のパルス幅の最大値に応じて長い期間となっている。

よって、表示水平走査期間Ｉ＋２の輝度が向上している。

（走査配線での電圧降下について）
上述したように、表示パネルの走査配線における電圧降下によって、走査配線上の電位が上昇することにより、表面伝導型放出素子に印加される電圧が減少するため、表面伝導型放出素子からの放出電流が低減してしまうことがある。

表面伝導型放出素子の設計仕様や製法によっても異なるが、表面伝導型放出素子の１素子分の素子電流は電圧ＶＳＥＬを印加した場合に数１００μＡ程度である。

このため、ある水平走査期間において選択された走査配線上の１画素のみを発光させ、それ以外の画素は発光させない場合には、変調配線から選択行の走査配線に流入する素子電流は１画素分の電流（すなわち上述の数１００μＡ）だけであるため、電圧降下はほとんど生じることはなく、発光輝度が低下することはない。

しかし、ある水平走査期間において、選択された行の全画素を発光させる場合には、全変調配線から選択状態としている走査配線に対し、全画素分の電流が流入するため、電流の総和は数１００ｍＡ〜数Ａとなり、走査配線の配線抵抗によって走査配線上に大きな電圧降下が発生する。

走査配線上に電圧降下が発生すれば、表面伝導型放出素子の両端に印加される電圧が低下する。このため表面伝導型放出素子から発光される放出電流が低下してしまい、結果として発光輝度が低下してしまう。

具体的に、表示画像として、図８（ａ）に示すような黒の背景に白い十字状のパターンを表示する場合、行Ｌを選択する際には、点灯させる画素の数が少ないため、その行の走査配線上にはほとんど電圧降下が生じない。その結果各画素の表面伝導型放出素子からは所望の量の放出電流が放出され、所望の輝度で発光させることができる。

一方、行Ｌ′を駆動する際には、その行Ｌ′上の全ての画素が点灯するため、走査配線上に電圧降下が発生し、各ピクセルの表面伝導型放出素子からの放出電流が減少する。その結果、行Ｌ′上の画素は輝度が低下することとなる。

このように、１走査配線毎にそのラインの画像データの違いにより、電圧降下によって受ける影響が変化するため、図８（ａ）のような十字パターンを表示する際には図８（ｂ）のような画像が表示されてしまっていた。

なおこの現象は十字パターンに限るものではなく、たとえばウインドウパターンや、自然画像を表示した際にも発生するものである。

また、さらに複雑なことに、電圧降下の大きさはパルス幅変調によって変調を行うことにより１水平走査期間の中でも変化する性質を持っている。

各列に供給するパルス幅変調信号が、図７に示したように入力されるデータに対し、そのデータの大きさに対応したパルス幅の、立ち上がりが同期したパルス幅変調信号を出力する場合には、入力画像データにもよるが一般的には、１水平走査期間のなかでは、パルスの立ち上がり直後ほど点灯している画素の数が多く、その後輝度の低い箇所から順に消灯していくため、点灯する画素の数は一水平走査期間の中では、時間を追って減少する。

したがって走査配線上に発生する電圧降下の大きさも、１水平走査期間の初めほど大きく次第に減少する傾向がある。

パルス幅変調信号は変調の１階調に相当する時間ごとに出力が変化するため、電圧降下の時間的な変化もパルス幅変調信号の１階調に相当する単位時間毎に変化する。

（電圧降下の計算方法）
電圧降下については以下のような特徴がある。

ｉ） 一水平走査期間のある時点においては、走査配線上に発生する電圧降下は走査配線上で空間的に連続的な量であり非常に滑らかなカーブである。

ｉｉ） 電圧降下の大きさは表示画像によっても異なるが、パルス幅変調の１階調に相当する時間毎に変化するが、概略的には、パルスの立ち上がり部分ほど大きく、時間的には次第に小さくなるか、もしくはその大きさを維持するかのどちらかである。すなわち、図７のような駆動方法では、各変調配線に供給される変調信号が同時に立ち上がるため、１水平走査期間の中で電圧降下の大きさが増加することはない。

そこで以下のような近似モデルにより簡略化して計算を行うことによって、計算量の低減を試みた。

まず、ｉ）の特徴から、ある時点の電圧降下の大きさを計算するのに際して、数千本もの変調配線を数本〜数十本の変調配線に集中化した縮退モデルによって近似的に簡略化して計算することを試みた。

また、ｉｉ）の特徴から、１水平走査期間のなかに複数の基準時刻を設け、各基準時刻に対し電圧降下を計算することで電圧降下の時間変化を概略的に予測した。

具体的には以下で説明する縮退モデルによる電圧降下の計算を複数の基準時刻に対して計算することによって、電圧降下の時間変化を概略的に予測した。

（縮退モデルによる電圧降下の計算）
図９（ａ）は、本発明の縮退を行う際のブロック及びノードを説明するための図である。

図９では簡略化するため、選択された走査配線と各変調配線およびその交差部に接続される表面伝導型放出素子のみを記載した。

いま一水平走査期間の中のある時刻であって、選択された走査配線上の各画素の点灯状態（すなわち変調手段の出力が“Ｈ”であるか、“Ｌ”であるか）がわかっているものとする。

この点灯状態において、各変調配線から選択された走査配線へ流れ込む素子電流をＩｆｉ （ｉ＝１，２，．．．Ｎ；ｉは列番号）と定義する。

また、同図に示すように、ｎ本の変調配線と選択された走査配線のそれと交差する部分及び、その交点に配置される表面伝導型放出素子を１つのグループとしてブロックを定義する。本例では、ブロック分けを行うことで４つのブロックに分割された。

また、各々のブロックの境界位置においてノードという位置を設定した。ノードとは、縮退モデルにおいて走査配線上に発生する電圧降下量を離散的に計算するための水平位置（基準点）である。

本例ではブロックの境界位置に、ノード０〜ノード４の５つのノードを設定した。

図９（ｂ）は縮退モデルを説明するための図である。

縮退モデルでは図９（ａ）の１ブロックに含まれるｎ本の変調配線を１本に縮退化し、
縮退化された１本の変調配線が、走査配線のブロックの中央に位置するように接続した。

また、縮退化された各々のブロックの変調配線には電流源が接続されており、各電流源から各々のブロック内の電流の総和ＩＦ０〜ＩＦ３が流れ込むものとした。

即ち、ＩＦｊ（ｊ＝０，１，…３）は、数１の（式１）のように表される電流である。

また、走査配線の両端の電位が図９（ａ）の例では、行駆動回路の出力電圧Ｖｓと同じであるのに対し、図９（ｂ）ではＧＮＤ電位としているのは、縮退モデルでは、変調配線から選択した走査配線に流れ込む電流を上記電流源によりモデリングしたことにより、走査配線上の各部の電圧降下量は、その給電部を基準電位（ＧＮＤ）として各部の電圧（電位差）を算出することにより計算できるためである。つまり、電圧降下を算出する上での基準電位として規定した。

また、表面伝導型放出素子を省略しているのは、選択された走査配線から見た場合に、変調配線から同等の電流が流れ込めば、表面伝導型放出素子の有無によらず、発生する電圧降下自体は変わらないためである。従って、ここでは、各ブロックの電流源から流れ込む電流値を各ブロック内の素子電流の総和の電流値（式１）に設定することで表面伝導型放出素子を無視した。

また、各ブロックの走査配線の配線抵抗は一区間の走査配線の配線抵抗ｒのｎ倍とした。ここで一区間とは走査配線の、ある変調配線との交差部とその隣の変調配線との交差部の間のことを指している。また本例では、一区間の走査配線の配線抵抗は均一であるものとした。

このような縮退モデルにおいて、走査配線上の各ノードにおいて発生する電圧降下量ＤＶ０〜ＤＶ４は数２に示すような積和形式の式により、簡単に計算することができる。

数２の式は、すなわち数３の（式２）のように示すことができる。

ただし、（式２）において、ａｉｊは縮退モデルにおいてｊ番目のブロックだけに単位電流を注入したときに、ｉ番目のノードに発生する電圧である。（以下、これをａｉｊの定義とする。）ａｉｊはキルヒホフの法則により以下のように簡単に導出できる。

即ち、図９（ｂ）において、ブロックｉの電流源からみた走査配線の左側の供給端子までの配線抵抗をｒｌｉ（ｉ＝０，１，２，３，４），右側の供給端子までの配線抵抗をｒｒｉ（ｉ＝０，１，２，３，４），ブロック０と左の供給端子との間の配線抵抗及びブロック４と右の供給端子との間の配線抵抗をいずれもｒｔと定義すれば、数４のようになる。

さらに、数５のようにおくと、ａｉｊは、数６に示す（式３）のように簡単に導出できる。ただし、数５において、Ａ／／Ｂは、抵抗Ａと抵抗Ｂの並列の抵抗値を表す記号であって、Ａ／／Ｂ＝Ａ×Ｂ／（Ａ＋Ｂ）である。

（式２）はブロック数が４でない場合においても、ａｉｊの定義を顧みれば、キルヒホフの法則によって簡単に算出することができる。また本例のように走査配線の両側に給電端子を備えず片側のみに備える場合においても、ａｉｊの定義に従って計算することにより簡単に算出できる。

なお、（式３）によって定義されるパラメータａｉｊは計算を行うたびに計算し直す必要はなく、一度計算してテーブルとして記憶しておけばよい。

さらに、（式１）で定めた各ブロックの総和電流ＩＦ０〜ＩＦ３に対し、数７に示す（式４）のような近似を行った。

ただし、（式４）においてＣｏｕｎｔ ｉは選択された走査線上のｉ番目のピクセルが点灯状態である場合には１をとり、消灯状態である場合には０をとる変数である。ＩＦＳは表面伝導型放出素子１素子の両端に電圧ＶＳＥＬを印加したときに流れる素子電流ＩＦに対し、０〜１の間の値をとる係数αをかけた量である。

すなわち、数８に示す（式５）のように定義した。

（式４）は選択された走査配線に対し各ブロックの変調配線から該ブロック内の点灯数に比例した素子電流が流れ込むものとしている。この際１素子の素子電流ＩＦに係数αをかけたものを１素子の素子電流ＩＦＳとしたのは、電圧降下により走査配線の電圧が上昇することにより、素子電流の量が減少することを考慮した。

図９（ｃ）は、ある点灯状態において、縮退モデルにより各ノードの電圧降下量ＤＶ０〜ＤＶ４を計算した結果の一例である。

電圧降下は非常に滑らかなカーブとなるため、ノードとノードの間の電圧降下は近似的には図の点線に示したような値をとると想定される。

このように、本縮退モデルを用いれば、入力された画像データに対し所望の時点でのノードの位置での電圧降下を計算することが可能である。

以上、ある点灯状態における電圧降下量を、縮退モデルを用いて簡単に計算した。

選択された走査配線上に発生する電圧降下は一水平走査期間内で時間的に変化するが、これについては前述したように一水平走査期間中のいくつかの時刻に対して、その時の点灯状態を求め、その点灯状態に対し縮退モデルを用いて電圧降下を計算することにより予測した。

なお、一水平走査期間のある時点での各ブロック内の点灯数は各ブロックの画像データを参照すれば簡単に求めることができる。

いま、１つの例としてパルス幅変調回路への入力データのビット数が８ビットであるものとし、パルス幅変調回路は、入力データの大きさに対してリニアなパルス幅を出力するものとする。

すなわち入力データが０のときは、出力は“Ｌ”となり、入力データが２５５のとき一水平走査期間の間は“Ｈ”を出力し、入力データが１２８のときには一水平走査期間のうち初めの半分の期間は“Ｈ”を出力し、後の半分の期間は“Ｌ”を出力するものとする。

このような場合、パルス幅変調信号の開始時刻（本例の変調信号の例では立ち上がりの時刻）の点灯数は、パルス幅変調回路への入力データが０よりも大きいものの数をカウントすれば簡単に検出できる。

同様に一水平走査期間の中央の時刻の点灯数は、パルス幅変調回路への入力データが１２８よりも大きいものの数をカウントすれば簡単に検出できる。

このように画像データをある閾値に対してコンパレートし、コンパレータの出力が真である数をカウントすれば、任意の時間における点灯数が簡単に計算することができる。

ここで以降の説明を簡単化するため、タイムスロットという時間量を定義する。

すなわち、タイムスロットとは、一水平走査期間のなかのパルス幅変調信号の開始時刻（上述の例ではパルスの立ち上がり）からの時間を表しており、「タイムスロット＝０」とは、パルス幅変調信号の開始時刻直後の時刻を表すものと定義する。

「タイムスロット＝６４」とは、パルス幅変調信号の開始時刻から、６４階調分の時間が経過した時刻を表すものと定義する。

同様に「タイムスロット＝１２８」とは、パルス幅変調信号の開始時刻から、１２８階調分の時間が経過した時刻を表すものと定義する。

なお、本例ではパルス幅変調は立ち上がり時刻を基準として、そこからのパルス幅を変調した例を示したが、同様に、パルスの立ち下がり時刻を基準として、パルス幅を変調する場合でも、時間軸の進む方向とタイムスロットの進む方向が逆となるが、同様に適用することができることはいうまでもない。

（電圧降下量から補正データの計算）
上述したように、縮退モデルを用いて繰り返し計算を行うことで一水平走査期間中の電圧降下の時間変化を近似的かつ離散的に計算することができた。

図１０は、ある画像データに対して、電圧降下を繰り返し計算し、走査配線での電圧降下の時間変化を計算した例である（ここに示されている電圧降下及びその時間変化は、ある画像データに対する一例であって、別の画像データに対する電圧降下は、また別の変化をすることは当然である。）。

同図ではタイムスロット＝０，６４，１２８，１９２の４つの時点に対して、各々縮退モデルを適用して計算を行うことに、それぞれの時刻の電圧降下を離散的に計算した。

図１０では各ノードにおける電圧降下量を点線で結んでいるが、点線は図を見やすくするために記載したものであって、本縮退モデルにより計算された電圧降下は□、○、△で示した各ノードの位置において離散的に計算した。

発明者らは、電圧降下の大きさとその時間変化を計算可能となった次の段階として、電圧降下量から画像データを補正する補正データを算出する方法を試みた。

図１１は、選択した走査配線上に図１０に示した電圧降下が発生した際に、点灯状態にある表面伝導型放出素子から放出される放出電流を見積もったグラフである。

縦軸は電圧降下がないときに放出される放出電流の大きさを１００％として、各時間、各位置の放出電流の量を百分率で表しており、横軸は水平位置を表している。

図１１に示すように、ノード２の水平位置（基準点）において、
タイムスロット＝０の時の放出電流をＩｅ０、
タイムスロット＝６４の時の放出電流をＩｅ１、
タイムスロット＝１２８の時の放出電流をＩｅ２、
タイムスロット＝１９２の時の放出電流をＩｅ３とする。

同図は図１０の電圧降下量と図６の“駆動電圧対放出電流”のグラフから計算した。具体的には電圧ＶＳＥＬから電圧降下量を引いた電圧が印加された際の放出電流の値を単に機械的にプロットしたものである。

したがって、同図はあくまで点灯状態にある表面伝導型放出素子から放出される電流を意味しており、消灯状態にある表面伝導型放出素子が電流を放出することはない。

以下に、電圧降下量から画像データを補正する補正データを算出する方法として、二つの方法について説明する。

ア）第１の補正データ算出方法
図１２（ａ），（ｂ），（ｃ）は、図１１の放出電流の時間変化から、電圧降下の補正データを計算する第１の方法を説明するための図である。

図１２（ａ）は、ノード２の位置における、大きさが６４の画像データに対する補正データの算出方法を説明するための図である。同図はパルス幅変調された放出電流のパルス波形を模式的に表しており、パルス波形の波高は放出電流の量を、パルス波形のパルス幅は放出電流の放出される時間を表しており、パルス波形のパルス幅は６４階調に相当する時間となっている。なお、説明を簡略化するために、たとえば、パルス幅変調信号の６４階調に相当する長さであることを簡略化して、パルス幅が６４と記載することがある。

ここで、ノード２位置において、パルス幅が６４のパルス幅変調信号を出力する場合に、電圧降下に起因する放出電流の低下分Ｌｏｓｓは、近似的に同図（ａ）のＬｏｓｓ１で示した台形の面積として計算することとした。この計算式（式６）を数９に示す。

そこで、この放出電流の損失の総和を補うように、変調信号のパルス幅を伸ばすために変調信号に追加すべきパルス幅、すなわち画像データに加算すべき補正データＣＤａｔａを近似的に数１０の（式７）のように計算した。

（式７）で損失ＬｏｓｓをＩｅ１で除算しているのは、タイムスロットが６４の時点の放出電流がＩｅ１であるからであり、補正によりパルス幅が拡張される期間における放出電流の量がＩｅ１に等しいと近似をした。

同じように、ノード２の位置においてパルス幅が１２８のパルス幅変調信号を出力する場合、電圧降下に起因する放出電流量の低下分Ｌｏｓｓは、近似的に同図（ｂ）のＬｏｓｓ１とＬｏｓｓ２で示した２つの台形の和として計算した。すなわち、数１１の（式８）のように計算した。

そこで、追加すべきパルス幅、すなわち大きさ１２８の画像データに加算すべき補正データＣＤａｔａを近似的に数１２の（式９）のように計算した。

同じように、ノード２の位置においてパルス幅が１９２のパルス幅変調信号を出力する場合、電圧降下に起因する放出電流量の低下分Ｌｏｓｓは、近似的に同図（ｃ）のＬｏｓｓ１とＬｏｓｓ２とＬｏｓｓ３で示した３つの台形の和として計算した。すなわち、数１３の（式１０）のように計算した。

そこで、大きさ１９２の画像データに対する補正データＣＤａｔａは近似的に数１４の式１１のように計算できる。

また、変調信号のパルス幅が０の時には、当然ながら放出電流に対する電圧降下の影響はないため、補正データは０とし画像データに加算する補正データも０とした。

このような作業を繰り返し行うことにより、すべてのノードにおける、パルス幅が０，６４，１２８，１９２の変調信号に対する補正データを離散的に計算した。

本例ではタイムスロット０，６４，１２８，１９２の４点に対して縮退モデルを適用して、各時刻の電圧降下量を計算したことにより、補正データもパルス幅が０，６４，１２８，１９２の４点に対して求めることができた。

しかし、好ましくは縮退モデルにより電圧降下を計算する時間の間隔を細かくすることで、電圧降下の時間変化をより精密に扱うことができ、近似計算の誤差を低減することができる。

なおその際には同様な考え方に立って、（式６）〜（式１１）を変形して計算を行えばよい。

図１３（ａ）は、上述の方法により、ある入力データに対し、各々のノードの位置における、画像データ＝０，６４，１２８，１９２に対する補正データを離散的に計算した結果の一例である。

なお、同図では同一の画像データに対する離散補正データを、図を見やすくするために、点線の曲線で結んで記載した。

イ）第２の補正データ算出方法
図１４（ａ），（ｂ），（ｃ）は図１１の放出電流の時間変化から、電圧降下量の補正データを計算する第２の方法を説明するための図である。同図は大きさが６４の画像データに対する補正データを算出した例である。

輝度の発光量は、放出電流パルスによる放出電流を時間的に積分した、放出電荷量に他ならない。したがって以降では、電圧降下による輝度の変動を考えるのにあたって、放出電荷量をもとに説明を行う。

いま、電圧降下の影響がない場合の放出電流をＩＥ、パルス幅変調の１階調に相当する時間をΔｔとするならば、画像データが６４のときの、放出電流パルスによって放出されるべき放出電荷量Ｑ０は放出電流パルスの振幅ＩＥにパルス幅（６４×Δｔ）をかけて、数１５の（式１２）のようにあわらすことができる。

しかし、実際には、走査配線上の電圧降下によって放出電流が低下する現象が発生する。

電圧降下の影響を考慮した放出電流パルスによる放出電荷量は、近似的には次のように計算できる。すなわち、ノード２のタイムスロット＝０，６４の放出電流をそれぞれＩｅ０、Ｉｅ１とし、０〜６４の間の放出電流はＩｅ０とＩｅ１の間を直線的に変化するものと近似すれば、この間の放出電荷量Ｑ１は図１４（ｂ）の台形の面積、すなわち、数１６の（式１３）のように計算できる。

次に、図１４（ｃ）に示すように、電圧降下による放出電流の低下分を補正するために、パルス幅をＤＣ１だけ伸ばしたとき、電圧降下の影響を除去できたとする。

また、電圧降下の補正を行い、パルス幅を伸ばした場合には、各タイムスロットにおける放出電流量は変化すると考えられるが、ここでは簡単化のため、図１４（ｃ）のように、タイムスロット＝０では、放出電流がＩｅ０、タイムスロット＝（６４＋ＤＣ１）にお
ける放出電流がＩｅ１になるものとする。

また、タイムスロット０とタイムスロット（６４＋ＤＣ１）の間の放出電流は、２点の放出電流を直線で結んだ線上の値をとるものと近似する。すると、補正後の放出電流パルスによる放出電荷量Ｑ２は、数１７の（式１４）のように計算できる。

これが前述のＱ０と等しいとすれば、数１８の式のようになり、この式をＤＣ１について解けば、数１９の（式１５）となる。

このようにして、画像データが６４の場合の補正データを算出した。

すなわち、ノード２の位置の大きさが６４の画像データに対しては（式１５）に記載のように、ＣＤａｔａ＝ＤＣ１だけ補正量ＣＤａｔａを加算すればよい。

図１５は計算された電圧降下量から、大きさが１２８の画像データに対する補正データを算出した例である。

いま、電圧降下の影響がない場合、画像データが１２８のときに放出電流パルスによって放出されるべき放出電荷量Ｑ３は、数２０の（式１６）のように計算できる。

一方、電圧降下の影響を受けた、実際の放出電流パルスによる投入電荷量は、近似的には次のように計算することができる。

すなわち、ノード２のタイムスロット＝０，６４，１２８の放出電流量をそれぞれＩｅ０，Ｉｅ１，Ｉｅ２とする。また、０〜６４の間の放出電流はＩｅ０とＩｅ１の間を直線的に変化し、６４〜１２８の間はＩｅ１とＩｅ２の間を直線で結んだ線上を変化するものと近似すれば、０〜１２８までのタイムスロットの間の放出電荷量Ｑ４は図１５（ｂ）の２つの台形の面積の和、すなわち、数２１の（式１７）のように計算できる。

一方、電圧降下の補正量を以下のように計算した。

タイムスロット０〜６４に相当する期間を期間１、６４〜１２８に相当する期間を期間２と定義する。

補正を施した際に、期間１の部分がＤＣ１だけ伸びて期間１′に伸長され、期間２の部分がＤＣ２だけ伸びて、期間２′に伸長されるものと考える。

この際におのおのの期間は補正を施されることにより、放出電荷量が前述のＱ０と同じになるものとする。

また、各期間の初めと終わりの放出電流は、補正を行うことで変化することは言うまでもないが、ここでは計算を簡単化するため、変化しないものと仮定した。

すなわち、期間１′の初めの放出電流はＩｅ０、期間１′の終わりの放出電流はＩｅ１、期間２′の初めの放出電流はＩｅ１、期間２′の終わりの放出電流はＩｅ２であるものとする。

すると、ＤＣ１は（式１５）と同様にして計算することができる。

また、ＤＣ２は、同様な考え方により、数２２の（式１８）のように計算することができる。

結果としてノード２の位置の大きさが１２８の画像データに対しては、数２３の（式１９）により求まる補正量ＣＤａｔａを加算すればよい。

図１６は計算された電圧降下量から、大きさが１９２の画像データに対する補正データを算出した例である。

いま、画像データが１９２のときに期待される放出電流パルスによる放出電荷量Ｑ５は、数２４のようになる。

一方、電圧降下の影響を受けた、実際の放出電流パルスによる放出電荷量は、近似的には次のように計算することができる。

すなわち、ノード２のタイムスロット＝０の時の放出電流をＩｅ０、タイムスロット＝６４のときの放出電流をＩｅ１、タイムスロット＝１２８の時の放出電流をＩｅ２、タイムスロット＝１９２の時の放出電流をＩｅ３とし、０〜６４の間の放出電流はＩｅ０とＩｅ１の間を直線的に変化し、６４〜１２８の間はＩｅ１とＩｅ２の間を直線で結んだ線上
を変化し、１２８〜１９２の間はＩｅ２とＩｅ３の間を直線で結んだ線上を変化するものと近似すれば、０〜１９２までのタイムスロットの間の投入電荷量Ｑ６は図１６（ｃ）の３つの台形の面積、すなわち、数２５の（式２０）のように計算できる。

一方、電圧降下の補正量を以下のように計算した。

タイムスロット０〜６４に相当する期間を期間１、６４〜１２８に相当する期間を期間２、１２８〜１９２に相当する期間を期間３と定義する。

先ほどと同様に、補正を施した後には、期間１の部分がＤＣ１だけ伸びて期間１′に伸長され、期間２の部分がＤＣ２だけ伸びて、期間２′に伸長され、期間３の部分がＤＣ３だけ伸びて期間３′に伸張されるものと考える。

この際、おのおのの期間は補正を施されることにより、放出電荷量が前述のＱ０と同じになるものとする。

また、各期間の初めと終わりの放出電流は、補正の前後で変わらないものと仮定した。

すなわち、期間１′の初めの放出電流はＩｅ０、期間１′の終わりの放出電流はＩｅ１、期間２′の初めの放出電流はＩｅ１、期間２′の終わりの放出電流はＩｅ２、期間３′の初めの放出電流はＩｅ３、期間３′の終わりの放出電流はＩｅ４であるものとする。

すると、ＤＣ１，ＤＣ２はそれぞれ（式１５），〈式１８）と同様に計算することができる。

また、ＤＣ３については、数２６の（式２１）のように計算することができる。

結果としてノード２の位置の大きさが１９２の画像データに加算する補正データＣＤａｔａとしては、数２７の（式２２）により求まる値を加算すればよい。

以上のようにしてノード２の位置に対する画像データ６４，１２８，１９２の補正データＣＤａｔａを算出した。

また、パルス幅が０の時には、当然ながら放出電流に対する電圧降下の影響はないため、補正データは０とし画像データに加算する補正データＣＤａｔａも０とした。

以上、離散的な水平位置（ノード）における、離散的な画像データの大きさに対する補正データの算出法について２つの方法を説明した。

なお、いずれの方法においても、このように０，６４，１２８，１９２というように、とびとびの画像データに対して補正データを計算しているのは、計算量を減らすことを狙ったものである。

すなわち任意のすべての画像データに対して同様の計算を行っては、非常に計算量が大きくなり、計算を行うためのハードウエア量が非常に大きくなってしまう。

一方、あるノードの位置においては、画像データが大きいほど、補正データも大きくなる傾向がある。これにより、任意の画像データに対する補正データを算出する際には、その画像データの近傍のすでに補正データが算出されている点と点を直線近似により補間すれば、計算量を大幅に減少させることができるためである。なお、この補間については離散補正データ補間手段を説明する際に詳しく説明する。

また、同様な考え方をすべてのノードの位置において適用すれば、すべてのノードの位置における、画像データ＝０，６４，１２８，１９２の補正データを算出できる。

なお、このように補正データを算出されている離散的な画像データのことを画像データ基準値と呼ぶ。

本例ではタイムスロットを０，６４，１２８，１９２の４点に対して縮退モデルを適用して、各時刻の電圧降下量を計算したことにより、補正データも画像データが０，６４，１２８，１９２の４つの画像データ基準値に対する補正データを求めることができた。

しかし、好ましくは縮退モデルにより電圧降下を計算する時間の間隔を細かくすることで、電圧降下の時間変化をより精密に扱うことができ、離散的な画像データ基準値の個数が増加する一方、近似計算の誤差を低減することができる。

具体的には、図１４〜図１６では、図を簡略化するためにタイムスロット０，６４，１２８，１９２の４点のみにおいて計算を行ったが、実際には、タイムスロット０〜２５５のうち１６タイムスロットおきに計算を行ったところ（すなわち画像データの基準値を画像データの大きさで１６ごとに設定した）、好ましかった。

なお、その際には同様な考え方に立って、（式６）〜（式１１）もしくは、（式１２）〜（式２２）を変形して計算を行えばよい。

上述の方法により、ある入力データに対し、各々のノードの位置における、画像データ＝０，６４，１２８，１９２に対する補正データを離散的に計算すると、図１３（ａ）と同様の結果が得られた。

（離散補正データの補間方法）
離散的に算出された補正データは、各ノードの位置に対する離散的なものであって、任意の水平位置（列配線番号）における補正データを与えるものではない。またそれと同時に、各ノード位置においていくつかの予め定められた画像データの基準値の大きさをもつ画像データに対する補正データであって実際の画像データの大きさに応じたに対する補正データをあたえるものではない。

ここでは各列配線における入力画像データの大きさに適合した補正データを、離散的に
算出した補正データを補間することにより算出した。

図１３（ｂ）はノードｎとノードｎ＋１の間に位置するｘという位置における、画像データＤａｔａに相当する補正データを算出する方法を示した図である。

なお前提として、補正データはすでにノードｎ及びノードｎ＋１の位置Ｘｎ及びＸｎ＋１において離散的に計算されているものとする。

また、画像データＤａｔａはすでに離散的に補正データが算出されている画像データである、画像データ基準値のＤｋとＤｋ＋１の間の値をとるものとする。

いま、ノードｎのｋ番目の画像データの基準値に対する離散的補正データをＣＤａｔａ［ｋ］［ｎ］と表記するならば、位置ｘにおけるパルス幅Ｄｋの補正データＣＡは、ＣＤａｔａ［ｋ］［ｎ］とＣＤａｔａ［ｋ］［ｎ＋１］の値を用いて、直線近似により、数２８の（式２３）のように計算できる。

ただし、Ｘｎ、Ｘｎ＋１はそれぞれノードｎ、（ｎ＋１）の水平表示位置であって、前述したブロックを決定するときに定められる定数である。

また位置ｘにおける画像データＤｋ＋１の補正データＣＢは、数２９の（式２４）のように計算できる。

ＣＡとＣＢの補正データを直線近似することにより、位置ｘにおける画像データＤａｔａに対する補正データＣＤは、数３０の（式２５）のように計算できる。

以上のように、離散的補正データから実際の位置や画像データの大きさに適合した補正データを算出するためには、式２３〜式２５に記載した方法により簡単に計算できる。

このようにして算出した補正データを画像データに加算して画像データを補正し、補正後の画像データ（補正画像データ）に応じてパルス幅変調を行えば、従来からの課題であった表示画像における電圧降下による影響を低減することができ、画質を向上させることができる。

また予てからの課題であった補正のためのハードウエアについても、これまで説明して
きたような縮退化などの近似を導入することにより、計算量を低減化することができるため非常に小規模なハードウエアで構成することができるというすぐれたメリットがある。

ところで、上記補正手法によって走査配線の電圧降下に起因する輝度低下の問題を解決できることが明らかとなったわけであるが、かかる機能を実現する回路を作製するにあたり、留意しなければならない点がある。

ディジタル回路においては、その回路で取り扱うことのできるデータ幅（ビット数）に制限がある。このデータ幅は一般的にハードウエアのコスト等との兼ね合いから決定される。

補正データを加算することによる補正画像データの増大により、いわゆるオーバーフローの問題が生ずることがある。すなわち、画像データに対して補正データを単純に加算したときに、その演算結果がパルス幅変調器（変調回路８）で取り扱うことのできるデータ幅を超えてしまうと、ビットの折り返しなどが起こり、表示画像の反転などの画像の乱れが生ずるのである。

このため、本実施の形態では、あらかじめ補正画像データの最大値を計算し、その最大値に対応するビット幅を持ったパルス幅変調器を設ける。

しかしながら、駆動時間を延ばさなくてはならない補正に対して、現実的に決まっている水平走査時間（入力される画像信号により決まっている水平走査時間）により制限される駆動時間の最大時間に抑えることにより輝度が低下することによって、表示画像全体の輝度が低下してしまう。

そこで、本実施の形態では、前述したように、水平走査ライン（走査配線）毎の補正画像データの最大値に応じて各走査配線の走査時間（選択時間）をフレーム単位で適宜に割り当てる。

（システム全体と各部分の機能説明）
次に、補正データ算出手段を内蔵した画像表示装置のハードウエアについて説明する。

図１７，図１８，図１９はその回路構成の概略を示すブロック図である。図１７は、映像信号の入力と、入力された映像信号の補正に係る信号処理回路を、図１８は、走査配線の選択期間、すなわち水平走査期間の決定に係る駆動制御回路を、図１９は、表示パネル、走査駆動回路および変調駆動回路に係る部分をそれぞれ示している。図１７に示す回路の出力Ｄｏｕｔは、図１８に示す回路に入力される。また、図１８に示す回路の出力ＳＤ１〜ＳＤ８は、図１９に示す回路に入力される。

図１７において、１３は入力映像信号を映像信号と同期信号とに分離する同期信号分離回路、１１は同期信号分離回路１３で分離された同期信号に基づき各部のタイミング信号を発生するタイミング発生回路、７は同期信号分離回路１３により分離された輝度及び色差信号（ＹＰｂＰｒ）を３原色信号（ＲＧＢ）に変換するＲＧＢ変換手段を示す。

コンピュータの映像出力などはパラレル３原色信号（ＲＧＢ）として入力されるので、この場合には、ＲＧＢ変換手段７を介する必要はない。

また、１７はＲＧＢ信号に逆γ変換を施す逆γ処理部、９はＲＧＢのパラレル信号をシリアル信号にするデータ配列変換部、１４は入力画像データに基づいて走査配線の電圧降下を補正するため補正データを算出する補正データ算出手段、１９は遅延回路、１２は補
正データ算出手段１４によって算出された補正データを用いて画像データを補正する加算器を示す。

また、同図においてＲ，Ｇ，ＢはＲＧＢパラレルの入力映像データ、Ｒａ，Ｇａ，Ｂａは逆γ変換処理を施したＲＧＢパラレルの映像データ、ＳＤａｔａはデータ配列変換部９によりパラレル・シリアル変換されたシリアル画像データ、Ｄａｔａは遅延されたシリアル画像データ、ＣＤは補正データ算出手段１４により算出された補正データ、Ｄｏｕｔは加算器１２によりシリアル画像データＤａｔａに補正データＣＤを加算することにより、補正された画像データ（補正画像データ）である。

図１８において、２６，２７はそれぞれ補正画像データを一時的に記憶しておくフレームメモリたるメモリＡ，メモリＢ、２１はメモリＡ，Ｂの書き込み用アドレス信号を発生するＷアドレス発生部、２８はメモリＡ，Ｂからの読み出し用アドレス信号を発生するＲアドレス発生部、２３，２４，２５，２９はそれぞれメモリＡ，Ｂの入出力を適宜切り替えるスイッチを示す。

また、同図において、２２は補正画像データの最大値を各水平走査ライン（走査配線）毎に検出するライン最大値検出器、３４はライン最大値検出器２２によって検出された補正画像データの最大値に応じて各水平走査ライン（走査配線）の走査時間を演算処理するマイコン、３３はマイコン３４の演算結果を受けて表示タイミング信号を発生する表示タイミング発生部を示す。

図１９において、１は図４に示したような表示パネル、Ｄｘ１〜ＤｘＭ及びＤｘ１′〜ＤｘＭ′は表示パネルの走査配線の電圧供給端子、Ｄｙ１〜ＤｙＮは表示パネルの変調配線の電圧供給端子、Ｈｖはフェースプレートとリアプレートの間に加速電圧を印加するための高圧供給端子、Ｖａは高圧電源を示す。また、２Ａ、２Ｂは各走査配線に走査信号を供給する走査駆動回路である。５は、メモリＡ２６又はメモリＢ２７からの出力ＳＤ１〜ＳＤ８がそれぞれ入力される８個のシフトレジスタ、６は画像データ１ライン分のラッチ回路、８は補正画像データに応じてパルス幅変調した変調信号（電圧パルス）を表示パネル１の各変調配線に出力するパルス幅変調回路を示し、シフトレジスタ５、ラッチ回路６、変調回路８により、変調駆動回路が構成されている。

（同期信号分離回路、タイミング発生回路）
本実施の形態の画像表示装置は、ＮＴＳＣや、ＰＡＬ、ＳＥＣＡＭ、ＨＤＴＶなどのテレビジョン信号や、コンピュータの出力であるＶＧＡなどの何れをに表示することができる。

図１７では、７２０ｐのＨＤＴＶ方式が入力された一例について記載している。

入力画像信号７２０ｐのフレーム周波数は６０Ｈｚ、水平周波数は４５ｋＨｚである。すなわち、全走査線数は７５０ラインであり、そのうちの７２０ラインは有効走査線数である。

入力された７２０ｐの映像信号からは、まず同期信号分離回路１３により同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃを分離される。同期分離された垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃはタイミング発生回路１１に供給され、同期分離された映像信号はＲＧＢ変換手段７に供給される。ＲＧＢ変換手段７の内部には、輝度及び色差信号ＹＰｂＰｒから３原色信号ＲＧＢへの変換回路の他に、不図示のローパスフィルタやＡ／Ｄ変換器などが設けられており、信号ＹＰｂＰｒをディジタルＲＧＢ信号へと変換し、逆γ処理部１７へと供給する。

タイミング発生回路１１は、ＰＬＬ回路を内蔵しており、様々な映像ソースの同期信号に同期したタイミング信号を発生し、各部の動作タイミング信号を発生する回路である。

タイミング発生回路１１が発生するタイミング信号としては、所定のサンプリング周波数のサンプリングクロックＭＣＬＫ、水平走査用のタイミング信号ＨＤ、垂直走査用のタイミング信号ＶＤなどがある。

本実施の形態では、１水平走査期間（１Ｈ）のサンプルクロック数を１６４８個に設計し、その中の１２８０個を有効画素数とする。したがって、サンプリング周波数ＭＣＬＫは、ＰＬＬ回路により水平同期信号に分周比１：１６４８で分周して発生させ、７４．１６ＭＨｚのサンプリング周波数のサンプリングクロックＭＣＬＫを得る。

（逆γ処理部）
ＣＲＴは入力に対しほぼ２．２乗の発光特性（以降逆γ特性とよぶ）を備えている。

そのため、入力映像信号はＣＲＴのこのような特性が既に考慮されており、ＣＲＴに表示した際にリニアな発光特性となるように一般に０．４５乗のγ特性にしたがって変換される。

一方、本実施形態の表示パネルは駆動電圧の印加時間により変調を施す場合、印加時間の長さに対しほぼリニアな発光特性を有しているため、入力映像信号を逆γ特性にもとづいて変換（以降逆γ変換とよぶ）する必要がある。

図２０は、入力映像信号を逆γ変換するための逆γ処理部１７の構成を示すブロック図である。

本実施の形態の逆γ処理部１７は、上記逆γ変換処理をメモリによって構成した。

逆γ処理部１７は、図１７、図２０に示すように、映像信号Ｒ，Ｇ，Ｂのビット数を８ビットとし、逆γ処理部１７の出力である映像信号Ｒａ，Ｇａ，Ｂａのビット数を同じく８ビットとして、アドレス８ビット、データ８ビットのメモリを各色ごと用いることにより構成している。

各メモリには、Ｒ用テーブル１７Ｒ，Ｇ用テーブル１７Ｇ，Ｂ用テーブル１７Ｂとして、図２１に記載した逆γ特性を記憶させている。なお同図２１（ａ）は本変換テーブルの入力映像信号が０〜２５５の範囲の該テーブル１７Ｒ、１７Ｇ、１７Ｂに記載したデータである。また、同図２１（ｂ）は入力画像データが０〜４８の範囲を拡大して表示したものである。

なお、本実施の形態では、逆γ処理部１７を８ビット入力、８ビット出力のメモリとして構成したが、逆γ処理の変換精度を上げるために例えば８ビット入力、１０ビット出力のメモリで逆γ処理部を構成することもできる。このとき同メモリには、図２１に示した８ビット入力、１０ビット出力の入出力特性のテーブルを記憶させるとよい。なお図２１では８ビットのテーブルと、１０ビットのテーブルを比較しやすいように、８ビットテーブルのグラフの縦軸の左側のスケール、１０ビットテーブルのグラフの縦軸を図２１の右側のスケールにして表示している。

（データ配列変換部）
データ配列変換部９は、ＲＧＢパラレル映像信号Ｒａ，Ｇａ，Ｂａを表示パネル１の画
素配列に合わせてパラレル・シリアル変換する回路である。データ配列変換部９の構成は図２２に示したようにＲＧＢ各色ごとのＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ２０２１Ｒ，２０２１Ｇ，２０２１Ｂとセレクタ２０２２から構成される。

図２２では図示していないが、ＦＩＦＯメモリは水平画素数ワードのメモリを奇数ライン用と偶数ライン用の２本備えている。奇数行目の映像データが入力された際には、奇数ライン用のＦＩＦＯにデータが書き込まれる一方、偶数ライン用のＦＩＦＯメモリから一つ前の水平走査期間に蓄積された画像データが読み出される。偶数行目の映像データが入力された際には偶数ライン用のＦＩＦＯにデータが書き込まれる一方、奇数ライン用ＦＩＦＯメモリから一つ前の水平走査期間に蓄積された画像データが読み出される。

ＦＩＦＯメモリから読み出されたデータは、セレクタ２０２２により表示パネルの画素配列にしたがって、パラレル・シリアル変換され、ＲＧＢのシリアル画像データＳＤａｔａとして出力される。詳細については記載しないが、タイミング発生回路１１からのタイミング制御信号に基づいて動作する。

（補正データ算出手段）
補正データ算出手段１４は前述した補正データ算出方法により、電圧降下の補正データを算出する回路である。補正データ算出手段は図２３に示すように離散補正データ算出部１４１と補正データ補間部１４２の２つのブロックから構成される。

離散補正データ算出部１４１は、入力された画像信号から電圧降下量を算出し、電圧降下量から補正データを離散的に計算する手段である。同手段は計算量やハードウエア量を減少させるために、前述の縮退モデルの概念を導入して、補正データを離散的に算出する。

離散的に算出された補正データは補正データ補間部１４２により補間され、画像データの大きさやその水平表示位置ｘに適合した補正データＣＤが算出される。

（離散補正データ算出部）
図２４は本実施の形態の離散補正データを算出するための離散補正データ算出部１４１の回路構成の概略を示すブロック図である。

離散補正データ算出部１４１は、以下に述べるように、画像データをブロックわけし、ブロックごとの統計量（点灯数）を算出するとともに、統計量から各ノードの位置における、電圧降下量の時間変化を計算する電圧降下量算出部としての機能と、各時間ごとの電圧降下量を発光輝度量に変換する機能、および発光輝度量を時間方向に積分して、発光輝度総量を算出する機能、およびそれらから離散的な基準点における、画像データの基準値に対する補正データを算出する手段である。

図２４（ａ）において１００ａ〜１００ｃは点灯数カウント手段、１０１ａ〜１０１ｃは各ブロックごとの各時刻における点灯数を格納するレジスタ群、１０２はＣＰＵ、１０３は（式２）及び（式３）で記載したパラメータａｉｊを記憶するためのテーブルメモリ、１０４は計算結果を一時記憶するためのテンポラリレジスタ、１０５はＣＰＵのプログラムが格納されているプログラムメモリ、１１０は、電圧降下量を放出電流量に変換する変換データが記載されたテーブルメモリ、１０６は、前述した離散補正データの計算結果を格納するためのレジスタ群である。

点灯数カウント手段１００ａ〜１００ｃは、図２４（ｂ）に記載したようなコンパレータと加算器などから構成されている。パラレル映像信号Ｒａ，Ｇａ，Ｂａはそれぞれコン
パレータ１０７ａ〜１０７ｃに入力され、逐次Ｃｖａｌの値と比較される。なお、Ｃｖａｌは前述してきた画像データに対して設定した、画像データ基準値に相当する。

コンパレータ１０７ａ〜１０７ｃはＣｖａｌと画像データの比較を行い画像データの方が大きければＨｉｇｈを出力し小さければＬｏｗを出力する。

コンパレータ１０７ａ〜１０７ｃの出力は加算器１０８及び１０９により互いに加算され、さらに加算器１１０によりブロックごとに加算をおこない、ブロックごとの加算結果を各々のブロックごとの点灯数としてレジスタ群１０１ａ〜１０１ｃへと格納する。

点灯数カウント手段１００ａ〜１００ｃにはコンパレータの比較値Ｃｖａｌとして、それぞれ０，６４，１２８，１９２が入力されている。結果として、点灯数カウント手段１００ａは画像データのうち、０より大きい画像データの個数をカウントしそのブロックごとの総計をレジスタ１０１ａに格納する。

同様に、点灯数カウント手段１００ｂは画像データのうち、６４より大きい画像データの個数をカウントし、そのブロックごとの総計をレジスタ１０１ｂに格納する。

同様に、点灯数カウント手段１００ｃは画像データのうち、１２８より大きい画像データの個数をカウントし、そのブロックごとの総計をレジスタ１０１ｃに格納する。

同様に、点灯数カウント手段１００ｄは画像データのうち、１９２より大きい画像データの個数をカウントし、そのブロックごとの総計をレジスタ１０１ｄ格納する。

ブロックごと、時間ごとの点灯数がカウントされると、ＣＰＵ１０２はテーブルメモリ１０３に格納されたパラメータテーブルａｉｊを随時読み出して、（式２）〜（式５）に従い、電圧降下量を計算し、計算結果をテンポラリレジスタ１０４に格納する。

本例ではＣＰＵ１０２に（式２）の計算を円滑におこなうための積和演算機能を設けた。

（式２）に挙げた演算を実現する手段としては、ＣＰＵ１０２で積和演算を行うのではなく、例えば、その積和演算の計算結果を予め格納したメモリを用いて実現しても構わない。この場合は、各ブロックの点灯数を入力とし、考えられるすべての入力パターンに対し、各ノード位置の電圧降下量をメモリに記憶させておくのである。

電圧降下量の計算が完了するとともに、ＣＰＵ１０２はテンポラリレジスタ１０４から、各時間、各ブロックごとの電圧降下量をよみだし、テーブルメモリ２（１１０）を参照して、電圧降下量を放出電流量に変換し、（式６）〜（式１１）（もしくは（式１２）〜（式２２））に従って、離散補正データを算出した。

計算した離散補正データは、レジスタ群１０６に格納した。

（補正データ補間部）
図２５は、図２３に示した補正データ補間部１４２の詳細な構成を説明するための図である。

補正データ補間部１４２は、画像データの表示される位置（水平位置）及び、画像データの大きさに適合した補正データを算出するための手段である。同手段は離散的に算出された補正データを補間することにより、画像データの表示位置（水平位置）及び、画像デ
ータの大きさに応じた補正データを算出する。

同図において、１２３は画像データの表示位置（水平位置）ｘから、補間に用いる離散補正データのノード番号ｎ及びｎ＋１を決定するためのデコーダであり、１２４は画像データの大きさから、（式２３）〜（式２５）のｋおよびｋ＋１を決定するためのデコーダである。

また、セレクタ１２５〜１２８は、離散補正データを選択して、直線近似手段に供給するためのセレクタである。

また、１２１〜１２３は、それぞれ（式２３）〜（式２５）の直線近似を行うための直線近似手段である。

図２６に直線近似手段１２０の構成例を示す。一般に直線近似手段は（式２３）〜（式２５）の演算子にあらわされるように、減算器、積算器、加算器、割り算器などによって構成可能である。直線近似手段１２１、１２２も、直線近似手段１２０と同様の構成である。

しかし、望ましくは離散補正データを算出するノードとノードの間の列配線本数や、離散補正データを算出する画像データ基準値の間隔（すなわち電圧降下を算出する時間間隔）が２のべき乗になるように構成するとハードウエアを非常に簡単に構成できる。それらを２のべき乗に設定すれば、図２６に示した割り算器において、Ｘｎ＋１−Ｘｎは２のべき乗の値となるので、ビットシフトにより割り算を実現できるからである。

また、Ｘｎ＋１−Ｘｎの値がいつも一定の値であって、２のべき乗で表される値であるならば、加算器の加算結果をべき乗の乗数分だけシフトして出力すればよく、あえて割り算器を作製する必要がない。

またこれ以外の箇所でも離散補正データを算出するノードの間隔や、画像データの間隔を２のべき乗とすることにより、たとえばデコーダ１２３〜１２４を簡単に作製することが可能となるとともに、図２６の減算器で行っている演算を簡単なビット演算に置き換えることができる。

（遅延回路１９）
図１７に示したようにデータ配列変換部９により並び替えが行われた画像データＳＤａｔａは補正データ算出手段１４と遅延回路１９に入力される。補正データ算出手段１４の補正データ補間部は、タイミング制御回路からの水平位置情報ｘと画像データＳＤａｔａの値を参照して、それらにあった補正データＣＤを算出する。

遅延回路１９は、補正データ算出にかかる時間を吸収するために設けられており、加算器１２で画像データに補正データが加算される際に、画像データにそれに対応した補正データが正しく加算されるよう遅延を行う手段である。同手段はフリップフロップを用いることにより構成できる。

（加算器１２）
加算器１２は補正データ算出手段１４からの補正データＣＤと画像データＤａｔａを加算する手段である。加算を行うことにより画像データＤａｔａは補正が施され、補正画像データＤｏｕｔとしてメモリＡ２６又はメモリＢ２７へ出力される（図１７、図１８参照）。

（水平走査期間の制御について）
従来の表示装置では、入力映像信号に含まれる水平同期信号により定まる１水平走査期間に基づいて、全ての走査配線に一律に同一の表示水平走査時間を割り当てていた。

これに対して、本実施形態では、補正画像データの最大値に応じて各走査配線の走査時間を適応的に割り当てることによって、走査配線の電圧降下を高精度に補正し、かつ輝度低下を抑えて画像を表示するという、相反する要求を解決することができる。

現実には、全ての走査配線を同一の表示走査時間で走査しなくても、表示される画像にほとんど違和感を感じることがない。

また、ＴＶ信号等の自然画の画像信号などにおいては、補正によるオーバーフローが懸念されるような大きな値のデータが現れることはさほど多くなく、水平走査ライン毎に見ればそれぞれの補正画像データの最大値にはかなりのバラツキがあるので、従来のように全ての走査配線を同じ水平走査時間で走査することは、効率的でない。

従って、本実施形態の駆動方法を適用しても、表示上の問題は無い。そして、各走査配線に対応する変調信号のパルス幅の最大値により決定した表示水平走査期間で走査することによって輝度の低下を抑えることができる。

図２７は、本実施形態に用いられる水平走査期間を説明するための模式図である。同図のグラフの縦軸は各水平走査配線に対応している。同図では、説明を簡略化するために水平走査配線が１２本の例を挙げる。また、同グラフの横軸は時間（パルス幅）を表している。説明をわかりやすくするため、画像データ幅は８ｂｉｔとし輝度データに補正データが加算されている様子をわかりやすく示した。

同グラフにおいて、各水平走査配線に対応している棒グラフは対応する水平走査配線上の画素における最大の変調信号のパルス幅、即ち最大の補正画像データを図示してある。白抜き矩形部分は、その水平走査配線に係る１ライン分の入力画像データ（輝度データ）を示し、ハッチング矩形部分は、その入力画像データに対する補正データを示している。

同図に示すように、各水平走査配線ごとに補正画像データの最大値にはバラツキがあるので、全ての水平走査配線に一律に走査時間を割り当てるのではなく、各水平走査配線ごとにその補正画像データの最大値が収まるように個別に表示走査時間を割り当てればよいことがわかる。個別に水平走査配線毎に割り当てた表示水平走査時間の総和が表示の１フレーム時間以下であれば、１フレーム時間内に１フレームの画像が表示できる。言い換えれば表示水平走査時間の平均が従来の水平走査期間（図２７においては２５５＋ブランキング期間）であれば、１フレーム時間内に１フレームの画像が表示できる。そして、表示１フレームの時間が、入力された画像の１フレームの時間と大きく変わらないので動画表示もスムースである。

もちろん、表示フレーム時間は入力映像の１フレーム時間と必ずしも同一でなくてもよいので、表示フレーム時間を若干伸縮することもできる。その場合、個別に水平走査配線毎に割り当てた表示水平走査時間のＮフレームの総和が、入力された映像データのＮフレーム時間以下であればよい（ここでＮは２以上の自然数）。

このようにして割り当てた表示水平走査時間を、同グラフ中、太線にて示す。なお、走査配線の切り替えと変調配線の駆動を同時に行うと表示パネル内の駆動波形が乱れ、素子に過大な電圧がかかる可能性があるため、補正画像データの最大値よりも所定の時間的余裕（変調配線の非駆動時間）を持たせて表示水平走査時間を設定することが望ましい。ま
た、変調駆動回路への補正画像データのデータ転送に要する時間（シフトレジスタ５へのデータシフト時間）等を確保するために、図２７のように、表示水平走査時間の下限値も定めるとよい。

走査配線抵抗が５Ω程度、表面伝導型放出素子の素子電流を０．１ｍＡ程度、素子数７２０×１２８０×３（ＲＧＢ）において、８ｂｉｔ幅の画像データ（最大：２５５）を補正した補正画像データの最大値は３５０程度となる。そのためパルス幅変調器のｂｉｔ幅を９ｂｉｔに設計する。

（ライン最大値検出器、マイコンにおける走査時間演算処理）
加算器１２から出力された補正画像データＤｏｕｔは、ライン最大値検出器２２に入力される（図１８）。ライン最大値検出器２２は、１ライン分の補正画像データのうちから最大値を検出する処理を、各水平走査配線上の画素のデータごとに行う。

そして、マイコン３４は、ライン最大値検出器２２によって検出された補正画像データの最大値を用いて、図２８のフローチャートにしたがい、各走査配線の走査時間を算出する。

マイコン３４は、垂直同期信号ＶＤが現れるまでループを行い待機する（ステップＳ１１）。垂直同期信号ＶＤを受け取ると、水平同期信号ＨＤが現れるまでループを行い待機する（ステップＳ１２）。水平同期信号ＨＤを受け取ると１ライン分の処理を開始する。

まず、ライン最大値検出器２２から当該水平走査配線の補正画像データの最大値ｍａｘＤｉ（ｉ：ライン番号）を取得する（ステップＳ１３）。なお、ｍａｘＤｉは、補正画像データの値をパルス幅変調のためのクロック数（Ｐｗｍｃｌｋ数）に換算した値となっている。

ステップＳ１３で取得した補正画像データの当該水平走査配線の最大値ｍａｘＤｉとＤｍｉｎとを比較し（ステップＳ１４）、ｍａｘＤｉがＤｍｉｎより小さければ、ｍａｘＤｉ＝Ｄｍｉｎとし（ステップＳ１５）、それ以外の場合、ｍａｘＤｉは変更しない。

ここで、Ｄｍｉｎとは、上述した変調駆動回路へのデータの転送時間や非駆動時間を考慮して最低限割り当てなければならない表示走査時間（ＫＨＤｍｉｎ）を考えたときに、その最低限の表示走査時間（ＫＨＤｍｉｎ）で表示可能な画像データの値（Ｐｗｍｃｌｋ数）のことである。

本実施の形態では、シフトレジスタ５のシフトクロックＳＣＬＫはＭＣＬＫを１／２分周したものであり（詳しくは後述する）、またメモリＡ２６，メモリＢ２７の出力を８層に分けてシフトレジスタ５に転送する。したがって、１ライン分のデータを転送するためのシフト時間は、１２８０個×３（ＲＧＢ）／８層＝４８０クロック（ＳＣＬＫ数）となる。そして、シフト時間に加えて、その他の処理のために４０クロックは使用すると見越し、最低限の表示走査時間（ＫＨＤｍｉｎ）として５２０クロック（ＳＣＬＫ数）を確保する（以降最小表示水平走査期間と記すこともある）。

この、５２０クロックは入力画像の水平走査時間の０．６３倍（＝５２０／（１６４８／２））である。

なお、本実施の形態では、パルス幅変調のためのクロックＰｗｍｃｌｋは、入力映像信号（７２０Ｐ）の水平同期信号に位相ロックをかけ以下のように作成した。

本実施の形態では、パルス幅変調のためのクロックＰｗｍｃｌｋの１水平走査期間（１Ｈ）のクロック数を２８０個に設計した。従来の駆動方法ではこのうち２５６クロック数で決まる時間でパルス幅変調し、残りの２４クロックは走査回路内の駆動時間等の時間（非駆動時間：１．９μＳｅｃ）として割り当てている。

したがって、Ｐｗｍｃｌｋの周波数は、水平同期信号に分周比１：２８０でＰＬＬ回路により位相ロックをかけて発生させ、１２．６ＭＨｚの周波数を得る。

さらに、この表示水平走査時間内に非駆動時間を考慮しなければならない。変調配線の非駆動時間としては２μＳｅｃ程度設けることが望ましい。本実施の形態では、Ｐｗｍｃｌｋの周期は約７９ｎＳｅｃであるので、非駆動時間として２４クロック（Ｐｗｍｃｌｋ数）を確保する（非駆動時間は１．９μＳｅｃ）。したがって、最低限の表示水平走査時間（ＫＨＤｍｉｎ）で表示可能な画像データの値Ｄｍｉｎは、都合、２８０×０．６３−２４＝１５３クロック（Ｐｗｍｃｌｋ数）となる。

すなわち、１ラインの補正画像データの最大値ｍａｘＤｉが１５３（Ｄｍｉｎ）より小さかったとしても、表示走査時間としては最低限１７７（＝２８０×０．６３）クロック（Ｐｗｍｃｌｋ数）分の時間（ＫＨＤｍｉｎ）を割り当てなければならない。

Ｓ１４，Ｓ１５のステップは、この最小表示水平走査時間（ＫＨＤｍｉｎ）を確保するためのものである。つまり、当該水平走査ラインの補正画像データの最大値ｍａｘＤｉとＤｍｉｎを比較し、ｍａｘＤｉがＤｍｉｎより小さい場合は、ｍａｘＤｉにＤｍｉｎを代入し、表示水平走査期間の下限値となる最小表示水平走査時間（ＫＨＤｍｉｎ）を確保する。

Ｓ１６のステップは、表示水平走査時間（ＫＨＤｉ）の計算をする。

すなわち、Ｐｗｍｃｌｋ単位で計算されているｍａｘＤｉから、ＭＣＬＫ単位で表示水平走査時間（ＫＨＤｉ）を計算する。具体的には入力映像信号の水平同期信号の周波数から決まる水平走査期間のクロック数が、Ｐｗｍｃｌｋ：２８０、ＭＣＬＫ：１６４８の比から、Ｐｗｍｃｌｋ単位のｍａｘＤｉに５．８９（＝１６４８／２８０）倍して求める。

なお、参考までに、入力される映像信号７２０ｐに基づく１水平走査期間の時間は、１６４８／２＝８２４クロック（ＳＣＬＫ数）である。

このようにしてｉ番目のラインの補正画像データの最大値ｍａｘＤｉに基づきステップＳ１６までの処理がすんだら、当該ラインが画像データの最終ラインか否か、すなわち全走査配線分のｍａｘＤｉを入力してｕｐＤｉを算出したか否かを判定する（ステップＳ１７）。ここで最終ラインまで達していないと判定されると再びステップＳ１２〜Ｓ１６の処理を繰り返し、全走査配線について最小表示水平走査時間（ＫＨＤｍｉｎ）が確保された表示水平走査時間（ＫＨＤｉ）が計算される。

ステップＳ１８では、全走査配線の総水平走査時間が所定の時間に収まるように各走査配線の水平走査時間を調整する処理を行う。この所定の時間とは入力映像信号７２０ｐのフレーム周波数（６０Ｈｚ）に相当する時間のことである。

つまり、ライン最大値検出器２２で検出した補正画像データの最大値ｍａｘＤｉを含むように各走査配線の水平走査時間を単純に割り当てた場合、その総走査時間が入力映像信号の１フレーム期間に足りない場合もあり得る。

このように算出された表示水平走査時間（ＫＨＤｉ）はステップＳ１８で、総和を求められ、入力映像信号の１フレームの時間と比較される。そして、入力画像信号の１フレームの時間に満たない分、表示ブランキング期間として、例えば最小表示水平走査時間（ＫＨＤｍｉｎ）を追加して（ＫＨＤ７２１，ＫＨＤ７２２．．．の追加）入力画像のフレーム時間と、表示フレーム時間を合わせる。

このようにして各走査ラインの表示水平走査時間ＫＨＤｉの計算を終えたら、垂直同期信号ＶＤが現れるまでループを行う（ステップＳ１９）。

垂直同期信号ＶＤを受け取り１フレームの終了を確認したら、次フレームの開始前に、各走査ラインの表示水平走査時間ＫＨＤｉを表示タイミング発生部３３にロードする（ステップＳ２０）。

以上の処理により算出した各水平走査ラインの表示走査時間ＫＨＤｉの一例を図２９の表および図３０に示す。

本実施の形態では、マイコン３４で行う処理は、離散補正データ算出部のＣＰＵ１０２で実行しマイコン３４を省略することも可能である。

本実施の形態では１水平走査期間のサンプルクロック数（ＭＣＬＫ数）を１６４８個に設計したので、１フレームのＭＣＬＫ数は、７５０×１６４８＝１２３６０００クロックとなる。Ｐｗｍｃｌｋ数は、その（２８０／１６４８）倍の２１００００クロックである。

図２９の表に示すように、１ライン中の補正画像データの最大値ｍａｘＤｉに非駆動時間２４クロック（Ｐｗｍｃｌｋ数）を加算した値、またはシフト時間とその他の処理に要する時間（最小表示水平走査時間）８９クロック（Ｐｗｍｃｌｋ数）のいずれか長いほうが、１Ｈの時間（表示水平走査時間）となる。

たとえば、１ライン目については、ｍａｘＤｉに非駆動時間を加算した値１２０が最小表示水平走査時間（ＫＨＤｍｉｎ）：８９を上回るので、表示水平走査時間は１４４クロック（Ｐｗｍｃｌｋ数）となり、２ライン目については、ｍａｘＤｉに非駆動時間を加算した値６０が最小表示水平走査時間（ＫＨＤｍｉｎ）：８９を下回るので、表示水平走査時間は８９クロック（Ｐｗｍｃｌｋ数）となる。

また、図３０は図２９の表をグラフ化したものである。補正画像データの最大値が大きいラインほど長い表示水平走査時間が割り当てられていること、補正画像データの最大値が小さいラインについても最小表示水平走査時間（ＫＨＤｍｉｎ）：８９クロックが確保されていることなどがわかる。

また、表示ブランキング期間を７２１〜７２８ラインに付加して最小表示水平走査時間（ＫＨＤｍｉｎ）を設けたが、補正画像データの各水平走査ラインの最大値（ｍａｘＤｉ）によっては表示ブランキング期間を変させることも好ましいものである。

なお、本実施の形態では、図１８に示すように、各々１フレーム分の補正画像データを記憶することができる２つのフレームメモリ（メモリＡ２６，メモリＢ２７）を設けており、上述した水平走査時間の演算処理を行っている間、１フレーム分の補正画像データを一時的に記憶させておく。

これら２つのフレームメモリは、一方のフレームメモリ（例えばメモリＡ２６）にデー
タを書き込んでいる際に、他方のフレームメモリ（メモリＢ２７）からデータを読み出すことができるように設けてある。具体的には、奇数フレームでは、スイッチ２３，２４，２５，２９の接点をそれぞれａ，ａ，ｂ，ｂに選択し、偶数フレームではその逆にする。

加算器１２から出力された補正画像データＤｏｕｔは、Ｗアドレス発生部２１が発生する書き込み用アドレス信号に従って、奇数フレームの場合はメモリＡ２６に、偶数フレームの場合はメモリＢ２７に書き込まれる。Ｗアドレス発生部２１は、水平同期信号ＨＤから書き込み用アドレスを決定し、ＭＣＬＫに同期して書き込み用アドレス信号を発生させる。

また、メモリＡ２６，メモリＢ２７に書き込まれた補正画像データは、Ｒアドレス発生部２８が発生する読み出し用アドレス信号に従って読み出される。Ｒアドレス発生部２８は、各水平走査ライン用のラインデータの読み出しタイミングを、入力映像信号に含まれる水平同期信号ＨＤではなく、上記で個別に算出した走査時間ＫＨＤｉ（ｉは水平ライン番号であって、ｉ＝０，１，２…）に従って決定する。

このデータ読み出しのタイミング信号、すなわち表示タイミング信号ＫＨＤは、次に述べる表示タイミング発生部３３にて作られる。

（表示タイミング発生部）
図３１は、表示タイミング発生部３３の回路構成を概略的に示すブロック図である。

同図に示すように、表示タイミング発生部３３は、Ｈカウンタ３３０と、メモリ３３１と、比較器３３２と、Ｖカウンタ３３３と、１／２分周器３３４とを有して構成される。

Ｈカウンタ３３０は、ＭＣＬＫをカウントし、そのカウンタ値を比較器３３２に出力する。Ｈカウンタ３３０のカウンタ値は、垂直同期信号ＶＤまたは比較器３３２の出力の入力を受けてリセットされる。

メモリ３３１は、マイコン３４から各水平走査ラインの水平走査時間ＫＨＤｉがロードされる記憶手段である。メモリ３３１は、アドレス０に１ライン目の水平走査ラインの表示水平走査時間ＫＨＤ１を、アドレス１に２ライン目の表示水平走査ラインの水平走査時間ＫＨＤ２を、以下順番にアドレス（ｉ−１）にｉライン目の水平走査ラインの表示水平走査時間ＫＨＤｉを格納する。そして、Ｖカウンタ３３３からアドレスｉを入力されると比較器３３２に表示水平走査時間ＫＨＤｉを出力する。

比較器３３２は、Ｈカウンタ３３０から入力された値（ＭＣＬＫのカウント値）とメモリ３３１から入力された値（表示水平走査時間ＫＨＤｉ）とを比較し、両者が一致した場合にのみ信号を出力する。また、この出力信号は、Ｈカウンタ３３０、Ｖカウンタ３３３および１／２分周器３３４に入力される。

Ｖカウンタ３３３は、比較器３３２の出力信号をカウントし、そのカウンタ値をメモリ３３１に出力する。Ｖカウンタ３３３のカウンタ値は、垂直同期信号ＶＤの入力を受けてリセットされる。

１／２分周器３３４は、ＭＣＬＫを１／２分周して、シフトレジスタ５の動作クロックＳＣＬＫを発生する。なお、１／２分周器３３４は、比較器３３２の出力信号でリセットされる。

このように構成された表示タイミング発生部３３は、次のように動作する。

まず、マイコン３４から各水平走査ラインの表示水平走査時間ＫＨＤｉが次フレームの開始前（垂直同期信号ＶＤが入力される前）にメモリ３３１にロードされる。そして、垂直同期信号ＶＤが入力されると、Ｈカウンタ３３０とＶカウンタ３３３のカウンタ値がリセットされ、１フレームの処理が開始される。

ＭＣＬＫに同期して、Ｖカウンタ３３３はカウンタ値０をメモリ３３１に出力し、それを受けてメモリ３３１が１ライン目の表示水平走査時間ＫＨＤ１を比較器３３２に出力する。一方、Ｈカウンタ３３０は、ＭＣＬＫをカウントし、そのカウンタ値Ｎを比較器３３２に出力する。

Ｈカウンタ３３０のカウンタ値Ｎが表示水平走査時間ＫＨＤ１に等しくなったときに、比較器３３２から信号が出力される。表示水平走査時間ＫＨＤ１はＭＣＬＫ数であり、ここでの比較処理はＭＣＬＫに同期して行われるので、この比較器３３２からの出力信号が１ライン目の終了（または２ライン目の開始）に相当する表示タイミング信号ＫＨＤとなる。

そして、表示タイミング信号ＫＨＤが出力されると、Ｈカウンタ３３０のカウンタ値がリセットされ、Ｖカウンタ３３３のカウンタ値がインクリメントされる。したがってここからは、Ｖカウンタ３３３はカウンタ値１をメモリ３３１に出力し、メモリ３３１は２ライン目の表示水平走査時間ＫＨＤ２を比較器３３２に出力することとなる。Ｈカウンタ３３０は再び０からＭＣＬＫのカウントを開始するので、上記と同様にしてそのカウント値がＫＨＤ２となったときに比較器３３２から表示タイミング信号ＫＨＤ（２ライン目の終了（または３ライン目の開始）に相当する）が出力される。

この処理を順次繰り返し、１フレームに含まれる全ラインについて、各々の表示水平走査時間ＫＨＤｉに従ったＭＣＬＫ数をもつ表示タイミング信号ＫＨＤを発生させるのである。

このように発生させた表示タイミング信号ＫＨＤは、Ｒアドレス発生部２８に入力される。Ｒアドレス発生部２８は、表示タイミング信号ＫＨＤにしたがって読み出し用アドレス信号を発生し、その信号をスイッチ２５を介して読み出し側のメモリに出力する。

なお、メモリＡ２６，メモリＢ２７からデータを読み出す際の総ライン数は、有効走査線数の７２０本以上であることが望ましく、より好適には、タイミング設計のマージンから７２５〜７５０本程度にするのがよい（読み出す際の総ライン数を少なくすれば、１ラインに割り当てられる表示水平走査時間が増え、輝度を上げることができることはいうまでもない。）。本実施の形態では、あるフレームの読み出しライン数は７２８本であった。また、１フレームの総Ｐｗｍｃｌｋ数が一定となるように（各フレームごとに変化しないように）、表示タイミング信号ＫＨＤを発生させることとした。

（シフトレジスタ、ラッチ回路）
メモリＡ２６，メモリＢ２７の出力は、１ライン分の補正画像データを８出力に層分けし、各層の補正画像データＳＤ１〜ＳＤ８を並列に出力する。また、シフトレジスタ５は８個のシフトレジスタから構成され、各層の補正画像データＳＤ１〜ＳＤ８をそれぞれ別々のシフトレジスタで受け取るようになっている（図１８、図１９参照）。

かかる構成により、メモリＡ２６，メモリＢ２７からシフトレジスタ５へのデータ転送時間（シフト時間）を短くすることができる。これにより、上記走査時間演算処理における「最小表示水平走査時間」（ＫＨＤｍｉｎ）を短くでき、各ラインに割り当てる表示水
平走査時間の自由度を高めることができる。なお、層分けを行わずに、フレームメモリの出力、シフトレジスタをともに１つにして、フレームメモリの読み出し時間を書き込み時間よりも短くするようにしても同様の効果を得ることができる。

シフトレジスタ５は、シリアルに入力された補正画像データＳＤ１〜ＳＤ８を各変調配線ごとのパラレルな画像データ（ＩＤ１〜ＩＤＮ）へとシリアル／パラレル変換し、ラッチ回路６へ出力する。ラッチ回路６では１水平走査期間が開始される直前にタイミング信号Ｄａｔａｌｏａｄにより、シフトレジスタ５からのデータをラッチする。ラッチ回路６の出力は、パラレルな画像データＤ１〜ＤＮとして変調回路８へと供給される。

なお本実施の形態では画像データＩＤ１〜ＩＤＮ、Ｄ１〜ＤＮはそれぞれ９ビットの画像データとした。

また、シフトレジスタ５の動作タイミングは上記表示タイミング発生部３３からのシフトクロックＳＣＬＫに基づく。

（変調回路の詳細）
ラッチ回路６の出力であるパラレル画像データＤ１〜ＤＮは変調回路８へと供給される。

変調回路８は、図３２に示すように、ＰＷＭカウンタ８０と、各変調配線ごとにコンパレータ８１とＦＥＴなどのスイッチ８２を備えたパルス幅変調回路（ＰＷＭ回路）であって、ラッチ回路６から供給された補正画像データＤ１〜ＤＮに応じてパルス幅変調した変調信号（電圧パルス）を各変調配線に印加するものである。

画像データＤ１〜ＤＮと変調回路８の出力パルス幅の関係は、図３３のようなリニアな関係にある。

図３４に変調回路８から出力される変調信号の出力波形の例を３つ示す。

同図において上側の波形は、変調回路８への入力データが０の時の波形、中央の波形は、変調回路８への入力データが２５５（これは、入力映像信号の水平走査時間から非駆動時間を引いた値であり、従来の駆動方法における水平走査時間では最大の値である）の時の波形、下側の波形は、変調回路８への入力データが３５０の時の波形である。

なお、変調回路８への入力データが３５０の時には、入力映像信号の水平走査時間より長くなっているのが図でよくわかる。

図３２において、Ｄ１〜ＤＮはラッチ回路６から供給された変調配線の各列１〜Ｎに対応する補正画像データ、ＰｗｍｓｔａｒｔはＰＷＭカウンタの同期クリア信号、ＰｗｍｃｌｋはＰＷＭカウンタのクロックである。また、ＸＤ１〜ＸＤＮは変調回路８の第１〜第Ｎ列（Ｎ＝１２８０×３）の出力を表している。

１水平走査期間が始まると、ラッチ回路６は画像データをラッチするとともに変調回路８へデータを転送する。

ＰＷＭカウンタ８０は、Ｐｗｍｓｔａｒｔ、Ｐｗｍｃｌｋに基づいてカウントを開始する。

各列毎に設けられているコンパレータ８１は、ＰＷＭカウンタのカウント値と各列の画
像データを比較し、ＰＷＭカウンタの値が画像データ以上のときＨｉｇｈを出力し、それ以外の期間はＬｏｗを出力する。

コンパレータ８１の出力は、各列のＣＭＯＳインバータからなるスイッチのゲートに接続されており、コンパレータの出力がＬｏｗの期間は同図の上側（ＶＰＷＭ側）のｐＭＯＳトランジスタがＯＮ、下側（ＧＮＤ側）のｎＭＯＳトランジスタがＯＦＦとなり、変調配線を電圧ＶＰＷＭを与える基準電圧源に接続する。

逆にコンパレータの出力がＨｉｇｈの期間は、同図の上側のｐＭＯＳトランジスタがＯＦＦし、下側のｎＭＯＳトランジスタがＯＮするとともに、変調配線をＧＮＤ電位を与える基準電圧源に接続する。各部が以上のように動作することで、変調回路８が出力するパルス幅変調信号は、図３４に示すような、パルスの立ち上がりが同期した波形となる。

なお、特に図示してはいないが、上記のＤａｔａｌｏａｄおよびＰｗｍｓｔａｒｔは、表示タイミング信号ＫＨＤに同期していることはいうまでもない。

（走査駆動回路）
走査駆動回路２Ａ及び２Ｂは、表示パネルを１水平走査期間に１行ずつ順次走査選択するために、接続端子Ｄｘ１〜ＤｘＭに対して基準電圧源２２２、２２３から供給された選択電圧Ｖｓまたは非選択電圧Ｖｎｓを選択的に出力する回路である（図３５参照）。

走査駆動回路２Ａ及び２Ｂは、走査制御信号Ｔｓｃａｎに同期して、１水平走査期間ごとに、選択している走査配線を順次切り替え、１フレーム期間、ここでは１垂直走査期間に全ての走査配線の走査選択駆動を行う。

なお、走査制御信号Ｔｓｃａｎは、表示タイミング発生部３３で生成された各走査配線の表示タイミング信号ＫＨＤに同期した信号である。走査制御信号Ｔｓｃａｎとして表示タイミング信号ＫＨＤそのものを用いることもできる。

走査駆動回路２Ａ及び２Ｂは、図３５に示すようにそれぞれＭ個のスイッチアレイ２２４とシフトレジスタ２２１などから構成される。これらのスイッチはバイポーラトランジスタやＦＥＴにより構成するのが好ましい。

なお、走査配線での電圧降下を低減するためには、走査駆動回路は図１９に示したように、表示パネル１の走査配線の両端に接続され、両端からドライブされることが好ましい。この場合には、１チップ集積回路が、いずれの端にも簡単に実装できるように、出力端子から出力される走査信号の出力順序を反転し得る回路構成を採用することが好ましい。このような回路構成は、双方向シフトレジスタを用いれば簡単に設計できる。

このような表示装置により画像の表示を行ったところ、従来からの課題であった走査配線における電圧降下量を補正することができ、それに起因する表示画像の劣化を改善することができる。

また、離散的に補正データを算出し、離散的に計算した点と点の間はそれを補間して求めることにより、補正データを非常に簡単に計算させることができ、さらに非常に簡単なハードウエアでそれを実現できるなど、非常に優れた効果がある。

そして走査配線に生じる電圧降下を補正し、かつ、走査配線の抵抗値が０Ωに対する輝度で画像を表示すること（走査配線抵抗により電圧降下している状態で駆動した場合より輝度が大きく表示すること）を両立できる。

（第２の実施の形態）
上記第１の実施の形態では、表示走査時間演算処理において、前述したように、ライン最大値検出器２２で検出した補正画像データの最大値ｍａｘＤｉを含むように各ラインの表示水平走査時間を割り当てた。そして、走査配線の電圧降下を補正し、かつ輝度低下の無い画像表示が可能となった。しかしながら、画像によっては、割り当てを行った表示水平走査時間の１フレーム分の和である総表示水平走査時間が入力映像の１フレーム時間を超過してしまうことが、生じることがあった。本実施の形態は、この点を改善するものである。

本実施の形態と、上記第１の実施の形態との違いは、各々の水平走査ラインの当該走査配線の補正画像データの最大値ｍａｘＤｉを含むように各走査ラインの表示走査時間を単純に割り当てた時、その総水平走査時間が入力映像信号の１フレーム期間を超過してしまうことが予想される場合に、１フレーム期間に収まるように、各表示水平走査時間、補正画像データを調整する点である。

本実施の形態に係る画像表示装置の表示パネルの概観、表示パネルの電気的接続、表面伝導型放出素子の特性、表示パネルの駆動方法等、重複する部分は、第１の実施形態と同じである。

なお、ここでは、表示装置の価格を下げるために、図３６に示すように、片側走査の構成とした場合を例に挙げて説明する。

ディジタル回路においては、その回路で取り扱うことのできるデータ幅（ビット数）に制限がある。このデータ幅は一般的にハードウエアのコスト等との兼ね合いから決定される。特に、本実施の形態のごとく補正画像データに応じてパルス幅変調を行う構成の場合、１水平走査期間に収まるようにパルス幅を変調する必要があることから、補正にともなうデータ幅の増加、すなわち階調数の増加により変調回路の動作クロックの高速化が要求されることがある。そのため、不要輻射や電力消費量が大きくなる可能性があるが、必要に応じてディザ法等の使用によってパルス幅変調器に入力するデータ幅を少なくすることによって動作クロックは下げることができる。

一方、補正画像データの増大により、いわゆるオーバーフローの問題が生ずることがある。すなわち、画像データに対して補正データを単純に加算したときに、その演算結果がパルス幅変調器で取り扱うことのできるデータ幅を超えてしまうと、ビットの折り返しなどが起こり、表示画像の反転などの画像の乱れが生ずるのである。

このため、本実施の形態では、あらかじめ補正画像データの最大値を計算して定め、最大値に対応するビット幅を持ったパルス幅変調器を設ける。

そして、総表示水平走査時間が入力映像信号の１フレーム期間を超過しないように、各表示水平走査時間、補正画像データを調整する。

（システム全体と各部分の機能説明）
補正データ算出手段を内蔵した本実施の形態の画像表示装置の信号処理回路ハードウエアについて説明する。

図３７はその回路構成の概略を示すブロック図である。図３７は、走査配線の走査時間決定に係る回路を示している。図３７に示す回路の入力（Ｉ）は図１７に示したものと同じ回路からの出力である。また、図３７に示す回路の出力（ＩＩ）は、図３６に示す回路
に入力（ＩＩ）される。基本構成は図１８と同じである。

そして、３１はマイコン３４の演算結果を受けて補正画像データの調整を行う画像データ調整手段たるゲインレジスタであり、この部分が図１８の構成と異なる点である。

以下に、図１７，図３７，図３６を参照しつつ、本実施形態の表示装置の構成について詳しく説明する。

（同期信号分離回路、タイミング発生回路、逆γ処理部）
第１の実施の形態と同じである。

（データ配列変換部）
第１の実施の形態と同じである。

（補正データ算出手段）
第１の実施の形態と同じである。

（離散補正データ算出部）
第１の実施の形態と同じである。

（補正データ補間部）
第１の実施の形態と同じである。

（遅延回路１９）
第１の実施の形態と同じである。

（加算器１２）
第１の実施の形態と同じである。

（水平走査期間の制御について）
図３６に示した実際に検討した構成において、走査配線抵抗が５Ω程度、表面伝導型放出素子の素子電流を０．５ｍＡ程度、素子数７２０×１２８０×３（ＲＧＢ）とし、８ｂｉｔ幅の画像データ（最大：２５５）を補正した補正画像データの最大値は１０００程度になる。そのためパルス幅変調器のｂｉｔ幅を１０ｂｉｔと設計する。ここで、パルス幅変調器のｂｉｔ幅を従来どおり８ｂｉｔとし下位２ｂｉｔをディザ法等を用い階調を表現してもよい。

（ライン最大値検出器、マイコンにおける走査時間演算処理）
加算器１２から出力された補正画像データＤｏｕｔは、ライン最大値検出器２２に入力される（図３７）。ライン最大値検出器２２は、１ライン分の補正画像データのうちから最大値を検出する処理を、各ラインデータごとに行う。

そして、マイコン３４は、ライン最大値検出器２２によって検出された補正画像データの最大値を用いて、図３８のフローチャートにしたがい、各走査配線の水平走査時間を算出する。

マイコン３４は、垂直同期信号ＶＤが現れるまでループを行い待機する（ステップＳ２１）。垂直同期信号ＶＤを受け取ると、水平同期信号ＨＤが現れるまでループを行い待機する（ステップＳ２２）。水平同期信号ＨＤを受け取ると１ライン分の処理を開始する。

まず、ライン最大値検出器２２から当該走査配線の補正画像データの最大値ｍａｘＤｉ（ｉ：ライン番号）を取得し（ステップＳ２３）、ｕｐＤｉを演算する（ステップＳ２４）。なお、ｍａｘＤｉは、補正画像データの値をパルス幅変調のためのクロック数（Ｐｗｍｃｌｋ数）に換算した値となっている。

ｕｐＤｉの計算は、図３９のフローチャートに従って行われる。ステップＳ２３で取得した補正画像データの当該走査配線の最大値ｍａｘＤｉとＤｍｉｎとを比較し（ステップＳ２４１）、ｍａｘＤｉがＤｍｉｎより大きければ、その差（ｍａｘＤｉ−Ｄｍｉｎ）をｕｐＤｉにセットし（ステップＳ２４２）、それ以外の場合はｕｐＤｉに０をセットする（ステップＳ２４３）。

ここで、Ｄｍｉｎとは、上述した変調手段へのデータの転送時間や非駆動時間を考慮して最低限割り当てなければならない表示水平走査時間（ＫＨＤｍｉｎ）を考えたときに、その最低限の表示水平走査時間（ＫＨＤｍｉｎ）で表示可能な画像データの値（Ｐｗｍｃｌｋ数）のことである。

本実施の形態では、シフトレジスタ５のシフトクロックＳＣＬＫはＭＣＬＫを１／２分周したものであり（詳しくは後述する）、またメモリＡ２６，メモリＢ２７の出力を８層に分けてシフトレジスタ５に転送する。したがって、１ライン分のデータを転送するためのシフト時間は、１２８０個×３（ＲＧＢ）／８層＝４８０クロック（ＳＣＬＫ数）となる。そして、シフト時間に加えて、その他の処理のために４０クロックは使用すると見越し、最低限の表示水平走査時間（ＫＨＤｍｉｎ）として５２０クロック（ＳＣＬＫ数）を確保する（以降最小表示水平走査期間と記すこともある）。なお、本実施の形態では、パルス幅変調のためのクロックＰｗｍｃｌｋはシフトクロックＳＣＬＫ同じ周波数のものを用いた。

さらに、この表示水平走査時間内に非駆動時間を考慮しなければならない。変調配線の非駆動時間としては２μＳｅｃ程度設けることが望ましい。本実施の形態では、Ｐｗｍｃｌｋの周期は約２７ｎＳｅｃであるので、非駆動時間として７４クロック（Ｐｗｍｃｌｋ数）を確保すればよい。したがって、最低限の表示水平走査時間（ＫＨＤｍｉｎ）で表示可能な画像データの値Ｄｍｉｎは、都合、５２０−７４＝４４６クロック（Ｐｗｍｃｌｋ数）となる。すなわち、１ラインの補正画像データの最大値ｍａｘＤｉが４４６（Ｄｍｉｎ）より小さかったとしても、表示水平走査時間としては最低限５２０クロック（Ｐｗｍｃｌｋ数）分の時間（ＫＨＤｍｉｎ）を割り当てなければならない。

図３９のフローチャートの演算は、この最小表示走査時間（ＫＨＤｍｉｎ）を確保するためのものである。そして、ここで求まるｕｐＤｉは、当該走査配線の補正画像データの最大値ｍａｘＤｉがＤｍｉｎを超過した分を表している（ｍａｘＤｉがＤｍｉｎよりも小さいときは、ｕｐＤｉには０が入る。）。

なお、参考までに、入力される映像信号７２０ｐに基づく１水平走査期間の時間は、１６４８／２＝８２４クロック（Ｐｗｍｃｌｋ数）である。

このようにしてｉ番目のラインの補正画像データの最大値ｍａｘＤｉに基づきｕｐＤｉを算出したら、当該ラインが画像データの最終ラインか否か、すなわち全走査ライン分のｍａｘＤｉを入力してｕｐＤｉを算出したか否かを判定する（ステップＳ２５）。ここで最終ラインまで達していないと判定されると再びステップＳ２２〜Ｓ２５の処理を繰り返し、全走査ラインについてのｕｐＤｉが算出されたところで次のステップに進む。

ステップＳ２６，Ｓ２７では、全走査ラインの総水平走査時間が所定の時間に収まるよ
うに各走査ラインの水平走査時間を調整する処理を行う。ここでいう所定の時間とは、入力映像信号の１フレーム期間であり、具体的には、入力映像信号７２０ｐのフレーム周波数（６０Ｈｚ）に相当する時間のことである。

つまり、ライン最大値検出器２２で検出した補正画像データの最大値ｍａｘＤｉを含むように各走査ラインの水平走査時間を単純に割り当てた場合、その総水平走査時間が入力画像信号の１フレーム期間を超過してしまうこともあり得るので、そのような場合には各走査ラインの水平走査時間に対してゲイン調整を行い、全体として１垂直走査期間内（１フレーム時間内）に収まるようにするのである。なお、上述のように各走査ラインにつき最小表示水平走査時間（ＫＨＤｍｉｎ）を確保する必要があるため、このゲイン調整はｕｐＤｉに対して施す。

そこでまず、ステップＳ２６において、全走査ライン（７２０ライン）分のｕｐＤｉの総和ＳｕｍＤを算出する。次に、ＳｕｍＤを用いて、ゲイン計算および各走査ラインの走査時間の計算を行う（ステップＳ２７）。

ゲイン計算および各走査ラインの走査時間の計算は、図４０のフローチャートに従って行われる。

同フローチャートにおいて、ステップＳ２７１〜Ｓ２７６では、各走査ラインのｕｐＤｉから、フレーム内の補正画像データに一律に乗算するゲインＹＧの決定処理を行っている。

まず、ステップＳ２７１にて、ＡＬＬＤをＳｕｍＤで除してＹＧを求める。このＡＬＬＤは、全走査配線を１フレーム期間内で時間配分して駆動する場合に、変調信号駆動時間を最大限割り振れる時間に相当するＰｗｍｃｌｋ数から、全走査配線分の最小表示時間（ＫＨＤｍｉｎ）を差し引いた値である。入力映像信号７２０ｐの有効走査線数は７２０本であるが、全走査線数は７５０本であるので、
ＡＬＬＤ＝７５０×（（１６４８／２）−ＫＨＤｍｉｎ）
＝２２８０００クロック（Ｐｗｍｃｌｋ数）
とする。

このようにして算出したＹＧが１より大きい場合には（ステップＳ２７２）、ＹＧを１にセットし直す（ステップＳ２７３）。ＡＬＬＤに比べてＳｕｍＤが小さいということは、ライン最大値検出器２２で検出した補正画像データの最大値ｍａｘＤｉを含むように各走査ラインの水平走査時間を単純に割り当てても、その総水平走査時間が入力映像信号の１フレーム期間を超過しないということであり、ゲイン調整する必要がないからである。

次にゲインＹＧが１より小さい場合は、ここで得たゲインＹＧを用いて各表示走査時間ＫＨＤｉ（ｉは水平走査ラインの番号であって、ｉ＝１，２，…）を調整し（ステップＳ２７４）、この調整後の各表示走査時間ＫＨＤｉ内になるように補正画像データの乗数（ＤＧＡＩＮ）を算出する。（ステップＳ２７５）。具体的には、表示走査時間（ＫＨＤｉ）は、
ＫＨＤｉ＝（ｕｐＤｉ×ＹＧ＋ＫＨＤｍｉｎ）×２−１
のように算出し、また、補正画像データに対するゲインＤＧＡＩＮは、以下のように算出する。
ＤＧＡＩＮ＝（ｕｐＤｍａｘ×ＹＧ＋Ｄｍｉｎ）／（ｕｐＤｍａｘ＋Ｄｍｉｎ）

ここでｕｐＤｍａｘはフレーム内のｕｐＤｉの最大値である。各水平走査時間を決めるＫＨＤｉはＭＣＬＫ数を単位とするので、２倍して求めている。ここでｕｐＤｉはＰｗｍ
ｃｌｋ数を単位としている。

このように算出された表示水平走査時間（ＫＨＤｉ）はステップＳ２７６で、総和を求められ、入力された映像信号の１フレームの時間と比較される。そして、入力された１フレームの時間に満たない分、表示ブランキング期間として、例えば最小表示走査時間（ＫＨＤｍｉｎ）を追加して（ＫＨＤ７２１，ＫＨＤ７２２．．．の追加）入力映像のフレーム時間と、表示フレーム時間を出来る限り一致させる。

このようにしてゲインＤＧＡＩＮと各走査ラインの表示走査時間ＫＨＤｉの計算を終えたら、（再び図３８のフローチャートに戻り、）垂直同期信号ＶＤが現れるまでループを行う（ステップＳ２８）。

垂直同期信号ＶＤを受け取り１フレームの終了を確認したら、次フレームの開始前に、各走査ラインの表示走査時間ＫＨＤｉを表示タイミング発生部３３にロードするとともに（ステップＳ２９）、ゲインＤＧＡＩＮをゲインレジスタ３１にロードする（ステップＳ３０）。

以上の処理により算出した各走査配線の表示水平走査時間ＫＨＤｉの一例を図４１および図４２に示す。

本実施形態ではマイコン３４で行う処理は、離散補正データ算出部のＣＰＵ１０２で実行しマイコン３４を省略することも可能である。

本実施の形態では１水平走査期間のサンプルクロック数（ＭＣＬＫ数）を１６４８個に設計したので、１フレームのＭＣＬＫ数は、７５０×１６４８＝１２３６０００クロックとなる（Ｐｗｍｃｌｋ数は、その半分の６１８０００クロック）。

図４１の表に示すように、１ライン中の補正画像データの最大値ｍａｘＤｉに非駆動時間７４クロック（Ｐｗｍｃｌｋ数）を加算した値、または画像データの転送時間（シフト時間）とその他の処理に要する時間（最小表示水平走査時間）５２０クロック（Ｐｗｍｃｌｋ数）のいずれか長いほうが、表示パネルの一水平走査時間）となる。

たとえば、１ライン目については、ｍａｘＤｉに非駆動時間を加算した値５５４が最小表示水平走査時間（ＫＨＤｍｉｎ）：５２０を上回るので、表示水平走査時間は５５４クロック（Ｐｗｍｃｌｋ数）となり、２ライン目については、ｍａｘＤｉに非駆動時間を加算した値３９４が最小表示水平走査時間（ＫＨＤｍｉｎ）：５２０を下回るので、表示水平走査時間は５２０クロック（Ｐｗｍｃｌｋ数）となる。

また、図４２は図４１の表をグラフ化したものである。補正画像データの最大値が大きいラインほど長い表示走査時間が割り当てられていること、補正画像データの最大値が小さいラインについても最小表示走査時間（ＫＨＤｍｉｎ）：５２０クロックが確保されていることなどがわかる。

また、表示ブランキング期間を付加して７２１〜７５０ラインに最小表示走査時間（ＫＨＤｍｉｎ）を設けたが、補正画像データの各走査配線の最大値（ｍａｘＤｉ）によっては表示ブランキング期間は変化する。

２つのフレームメモリ（メモリＡ２６，メモリＢ２７）の制御方法は前述した実施形態と同じである。ＹＧ＜１の場合には、前述したフローによって、ＫＨＤｉとＤＧＡＩＮの値が求められ、これによって表示水平走査期間が決定される。

（表示タイミング発生部）
本実施形態の表示タイミング発生部３３は、第１の実施の形態の表示タイミング発生部３３（図３１）と同じである。

第１の実施の形態と同様に、１フレームに含まれる全ラインについて、各々の表示走査時間ＫＨＤｉに従ったＭＣＬＫ数をもつ表示タイミング信号ＫＨＤを発生させるのである。

このように発生させた表示タイミング信号ＫＨＤは、Ｒアドレス発生部２８に入力される。Ｒアドレス発生部２８は、表示タイミング信号ＫＨＤにしたがって読み出し用アドレス信号を発生し、その信号をスイッチ２５を介して読み出し側のメモリに出力する。

なお、メモリＡ２６，メモリＢ２７からデータを読み出す際の総ライン数は、有効走査線数の７２０本以上であることが望ましく、より好適には、タイミング設計のマージンから７３０〜７５０本程度にするのがよい。読み出す際の総ライン数を少なくすれば、１ラインに割り当てられる表示走査時間が増え、輝度を上げることができることはいうまでもない。本実施の形態では、１フレームの読み出しライン数を７３０本に設定し、また、１フレームの総Ｐｗｍｃｌｋ数が一定となり、各フレームごとに変化しないように、表示タイミング信号ＫＨＤを発生させる。この場合、
ＡＬＬＤ＝７３０（１６４８／２−ＫＨＤｍｉｎ）＋２０（１６４８／２）
となる。

（ゲインレジスタ）
図３７に示したように、メモリＡ２６またはメモリＢ２７に一時的に格納された補正画像データＤｏｕｔは、Ｒアドレス発生部２８の読み出し用アドレス信号にしたがってシフトレジスタ５へと出力される。

このとき、ゲインレジスタ３１は、フレーム単位でマイコン３４からロードされたゲインＤＧＡＩＮにしたがって補正画像データＤｏｕｔにゲインをかける。

前述したように求めたゲインＤＧＡＩＮを補正画像データにかけて画像データの調整を行う。こうして、変調回路８で変調したときにパルス幅が所定の表示水平走査時間を超えないようにする。

（シフトレジスタ、ラッチ回路）
シフトレジスタ、ラッチ回路の構成や動作は、基本的に前述した実施形態と同じであるが、ここでは画像データＩＤ１〜ＩＤＮ、Ｄ１〜ＤＮはそれぞれ、９ビットではなく、１０ビットの画像データとした。

（変調手段の詳細）
ラッチ回路６の出力であるパラレル画像データＤ１〜ＤＮは図４３に示す変調回路８に供給される。変調回路８の基本構成は、前述した実施形態と同じである。

１０ビットの画像データＤ１〜ＤＮと変調回路８の出力パルス幅の関係は、図４４のようなリニアな関係にある。

図４５に変調回路の出力波形の例を３つ示す。同図において上側の波形は、変調回路８への入力データが０の時の波形、中央の波形は、変調回路への入力データが７５０（入力映像信号の水平走査時間から非駆動時間を引いた値、従来の水平走査時間では最大値）の
時の波形、下側の波形は、変調回路への入力データが１０２３の時の波形である。この場合、入力映像信号の水平走査時間より長い時間変調信号が出力されている。

（走査駆動回路）
本実施形態の走査駆動回路２の構成や動作は、第１の実施の形態と同じである。

なお、表示器のサイズが大きくなるとともに、長くなった走査配線での電圧降下を低減するためには、第１の実施の形態で示したように、２組の走査駆動回路を表示パネル１の走査配線の両端に接続し、両端からドライブすることも好ましいものである。

本実施形態によれば、走査配線における電圧降下量を補正することができ、それに起因する表示画像の劣化を改善することができる。

また、離散的に補正データを算出し、離散的に計算した点と点の間はそれを補間して求めることにより、補正データを非常に簡単に計算させることができ、さらに非常に簡単なハードウエアでそれを実現できる。

また第１の実施の形態と同様に、補正後の画像データの最大値に応じて各走査配線の表示水平走査時間を適宜に割り当てることによって、走査配線に生じる電圧降下を補正し、かつ、輝度を上げ画像を表示することを両立できる。

さらに、最小表示水平走査時間ＫＨＤｍｉｎを確保した上でゲインＹＧをかけて、水平走査期間を調整するとともに、補正画像データに対してゲインＤＧＡＩＮを乗じて補正画像データを調整することによって、１フレームの表示水平走査時間の総和が所定の時間を超過するような補正画像データであっても、画像品位を落すことなく表示できる。

（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。

本実施の形態と、上記第２の実施の形態との違いは、各々の走査配線上の画素の補正画像データの最大値ｍａｘＤｉを含むように各走査ラインの表示水平走査時間を単純に割り当てた時、その総水平走査時間が入力映像信号の１フレーム期間を超過してしまう場合の処理の方法が異なる点にある。その他の部分については上記第２の実施の形態と同様である。

第２の実施の形態では、ゲインＹＧにより調整した表示水平走査時間ＫＨＤｉ内に、当該表示水平走査期間ＫＨＤｉに対応する変調信号のパルス幅が最長のものが収まるように、補正画像データにゲインＤＧＡＩＮをかけてからパルス幅変調を行い、変調信号を生成した。

本実施の形態では、ゲインＹＧにより調整した表示走査時間ＫＨＤｉ内に対応する変調信号が収まるように、補正画像データをリミッタにより制限してから、パルス幅変調を施す。

（システム全体と各部分の機能説明）
補正データ算出手段を内蔵した本実施の形態の表示装置のハードウエアについて説明する。

図４６は、本実施の形態に係る回路構成の概略を示すブロック図である。映像信号の入力と、画像データの補正に係る回路については、上記第１及び２の実施の形態で示した図
１７と同様である。また、表示パネル、走査駆動回路および変調駆動回路については、上記第２の実施の形態と同様である。

（リミッタの動作について）
第３の実施の形態と異なる主たる部分は、図４６におけるリミッタ５１、リミットデータメモリ５２の部分である。

リミットデータメモリ５２は、後述するｉ番目の走査配線に対応するリミットデータ値（ＬｉｍＤｉ）を記憶している。そして選択された走査配線に対応して記憶されているリミットデータ値（ＬｉｍＤｉ）をリミッタ５１に出力する。リミッタ５１はリミットデータメモリ５２から出力されたリミットデータ値（ＬｉｍＤｉ）以上の値の補正画像データをリミットデータ値（ＬｉｍＤｉ）に置き換え出力する。

第２の実施の形態ではゲインＤＧＡＩＮを補正画像データに乗算することによって、補正画像データの値を表示走査時間ＫＨＤｉ内に収めた。本実施の形態では、同様の効果をリミッタ５１によって、リミットデータ値（ＬｉｍＤｉ）以上の値の補正画像データをリミットデータ値（ＬｉｍＤｉ）に置き換え出力することで実現している。

（走査時間の制御について）
第２の実施の形態同様に、補正画像データの最大値に応じて各走査配線の走査時間を適応的に割り当てるという構成をとる。

（ライン最大値検出器、マイコンにおける水平走査期間の演算処理）
図１７の加算器１２から出力された補正画像データＤｏｕｔは、ライン最大値検出器２２に入力される（図４６参照）。第２の実施の形態と同様にライン最大値検出器２２は、１ライン分の補正画像データのうちから最大値を検出する処理を、各ラインデータごとに行う。

そして、マイコン３４は、ライン最大値検出器２２によって検出された補正画像データの最大値を用いて、図４７のフローチャートにしたがい、各走査配線の水平走査時間を算出する。

図４７において、ステップＳ３１〜Ｓ３６は、第２の実施の形態のフローチャート（図３８）のステップＳ２１〜ステップＳ２６と同じ動作である。またステップＳ３４における動作も図３９のフローチャートに示した処理を行う。

ステップＳ３６までに計算されたｕｐＤｉ、ｕｐＤｉの総和ＳｕｍＤから、各表示水平走査駆動時間（ＫＨＤｉ）、補正画像データの最大値を規定する各走査配線単位のリミットデータ値（ＬｉｍＤｉ）の計算（ステップＳ３７）を、図４８のフローチャートに従って行う。

同フローチャートにおいて、ステップＳ３７１〜Ｓ３７３では、各走査ラインのｕｐＤｉに対してフレーム内で一律にかけるべきゲインＹＧの決定している。

まず、第２の実施形態と同様に、ステップＳ３７１にて、ＡＬＬＤをＳｕｍＤで除してＹＧを求める。入力映像信号が７２０ｐの場合は、
ＡＬＬＤ＝７５０×（（１６４８／２）−ＫＨＤｍｉｎ）
＝２２８０００クロック（Ｐｗｍｃｌｋ数）
となる。

このようにして算出したＹＧが１以上の場合には（ステップＳ３７２）、ＹＧを１にセットし直す（ステップＳ３７３）。

次にＹＧが１より小さい場合は、ここで得たゲインＹＧを用いて各表示水平走査時間ＫＨＤｉを調整し（ステップＳ３７４）、この調整後の各表示水平走査時間ＫＨＤｉ内になるように、補正画像データに対するリミットデータ値（ＬｉｍＤｉ）を算出する。（ステップＳ３７５）。具体的には、表示水平走査時間（ＫＨＤｉ）は、
ＫＨＤｉ＝（ｕｐＤｉ×ＹＧ＋ＫＨＤｍｉｎ）×２−１
のように算出し、また、補正画像データに対するリミットデータ値（ＬｉｍＤｉ）は、
ＬｉｍＤｉ＝ｕｐＤｉ×ＹＧ＋Ｄｍｉｎ
のように算出する。各走査時間を決めるＫＨＤｉはＭＣＬＫ数を単位とするので、２倍して求めている。これは、ｕｐＤｉがＰｗｍｃｌｋ数を単位とするためである。

このように算出された表示水平走査時間（ＫＨＤｉ）はステップＳ３７６で、総和を求められ、入力された映像の１フレームの時間と比較される。そして、入力された画像の１フレームの時間に満たない分、表示ブランキング期間として、例えば最小表示水平走査時間（ＫＨＤｍｉｎ）を追加して（ＫＨＤ７２１，ＫＨＤ７２２．．．の追加）入力画像のフレーム時間と、表示フレーム時間を合わせる。

このようにしてリミットデータ値ＬｉｍＤｉと各走査ラインの表示水平走査時間ＫＨＤｉの計算を終えたら、再び図４７のフローチャートに戻り、垂直同期信号ＶＤが現れるまでループを行う（ステップＳ３８）。

垂直同期信号ＶＤを受け取り１フレームの終了を確認したら、次フレームの開始前に、各走査ラインの走査時間ＫＨＤｉを表示タイミング発生部３３にロードするとともに（ステップＳ３９）、リミットデータ値ＬｉｍＤｉをリミットデータメモリ５２にロードする（ステップＳ４０）。

本実施形態では、マイコン３４で行う処理を、離散補正データ算出部のＣＰＵ１０２に実行させることによって、マイコン３４を省略することも可能である。

（リミットデータメモリ、リミッタ）
メモリＡ２６またはメモリＢ２７に一時的に格納された補正画像データＤｏｕｔは、Ｒアドレス発生部２８の読み出し用アドレス信号にしたがってシフトレジスタ５へと出力される（図４６参照）。

このとき、リミットデータメモリ５２は、マイコン３４からロードされたリミットデータ値ＬｉｍＤｉにしたがって補正画像データＤｏｕｔの値を制限する。

上記演算処理において、前述したように、ライン最大値検出器２２で検出した補正画像データの最大値ｍａｘＤｉを含むように各ラインの水平走査時間を割り当てた場合に、その総水平走査時間が１フレーム期間を超過してしまうときは、各ラインの走査時間をゲイン調整をおこなう。

したがって、１より小さいゲインＹＧをかけて表示走査時間ＫＨＤｉを調整した場合には制限すべき補正画像データが生じる。そのデータとは、ゲインＹＧによる水平走査時間の調整分に応じて、表示水平走査時間から非駆動時間を引いた値以上の時間に相当するパルス幅の変調信号を生成してしまうような補正画像データである。すなわち、リミットデータメモリ５２に記憶されている走査配線毎に計算されたリミットデータ値ＬｉｍＤｉ以上の補正画像データは、リミッタ５１により制限される。

すなわち、リミットデータメモリ５２は１番目の走査配線のデータに対してＬｉｍＤ１、２番目の走査配線のデータに対してＬｉｍＤ２、ｉ番目の走査配線のデータに対してＬｉｍＤｉを出力する。これは、例えばＫＨＤ信号で不図示のアドレスカウンタをカウントすることによって実現可能である。リミッタ５１はリミットデータメモリ５２から出力されたリミットデータ値（ＬｉｍＤｉ）以上の値の補正画像データをリミットデータ値（ＬｉｍＤｉ）に置き換え出力する。これは変調回路８で変調したときにパルス幅が水平走査期間の選択期間を超えないようにするためである。

本実施の形態ではこのような構成によって、走査配線に生じる電圧降下を補正し、かつ、輝度を上げ画像を表示することを両立できた。

さらに補正画像データに対するリミッタによって、１フレームを制御して高品位な画像を表示できる。

（第４の実施の形態）
次に本発明の第４の実施の形態について説明する。

本実施の形態と、第３の実施の形態との違いは、マイコンにおける走査時間演算処理である。当該走査配線の補正画像データの最大値ｍａｘＤｉを含むように各走査ラインの表示水平走査時間を単純に割り当てた時、その総水平走査時間が入力映像信号の１フレーム期間を超過してしまうことが予測される場合、マイコンにおける水平走査時間の演算処理を工夫して、表示フレーム期間を制御する。その他の部分については上記第３の実施の形態と同様である。

第３の実施の形態では、ゲインＹＧを表示水平走査時間に乗算し表示水平走査時間ＫＨＤｉを調整した。さらに、対応する走査配線のパルス幅変調された変調信号の最長の時間が、表示水平走査時間ＫＨＤｉ以下になるように補正画像データをリミッタにより制限した。

一方、本実施の形態は、当該走査配線の補正画像データの最大値ｍａｘＤｉを含むように各走査ラインの表示水平走査時間を単純に割り当てた時、その総走査時間が入力映像信号の１フレーム期間を超過しないように、所定の基準を超えた表示水平走査時間を制限する方法である。

（システム全体と各部分の機能説明）
補正データ算出手段を内蔵した本実施の形態に係る画像表示装置の回路構成については、上記第３の実施の形態で示したもの（図１７，図３６，図４６）と同様である。

本実施の形態と第３の実施の形態と異なる点は、以下に記す処理内容である。

（ライン最大値検出器、マイコンにおける演算処理）
図１７の加算器１２から出力された補正画像データＤｏｕｔは、ライン最大値検出器２２に入力される（図４６参照）。第２の実施の形態と同様にライン最大値検出器２２は、１ライン分の補正画像データのうちから最大値を検出する処理を、各ラインデータごとに行う。

そして、マイコン３４は、ライン最大値検出器２２によって検出された補正画像データの最大値を用いて、図４７と同様のフローチャートにしたがい、各走査配線の走査時間を算出する。

本実施形態の動作は、図４７において、ステップＳ３７を除き第３の実施の形態と同じ動作である。第３の実施の形態と異なる点は、ステップＳ３７の処理内容（図４９参照）のみである。

図４７のステップＳ３６までに計算されたｕｐＤｉ、ｕｐＤｉの総和ＳｕｍＤから、各表示水平走査駆動時間（ＫＨＤｉ）、補正画像データの最大値を規定する各走査配線単位のリミットデータ（ＬｉｍＤｉ）の計算（ステップＳ３７）は図４９のフローチャートに従って行われる。

同フローチャートにおいて、各走査ラインのｕｐＤｉに対してフレーム内で一律にリミッタをかけ、それに対応する補正画像データにリミッタをかける処理を行っている。

まず、ステップＳ４７１にて、ＬｉｍＤを設定する。この値として補正画像データとしてとりうる最大の値からＤｍｉｎを減じた値、即ち、走査配線の入力画像データがすべて最大値の場合の補正画像データの最大値から最小走査時間ＫＨＤｍｉｎに対応する補正画像データの値Ｄｍｉｎを減じた値、以上とすると良い。次にステップＳ４７２にて、第３の実施形態と同様にＡＬＬＤをＳｕｍＤで除してＹＧを求める。

このようにして算出したＹＧが１より大きい場合には（ステップＳ４７３）、次の処理（ステップＳ４７８）に移る。

次にＹＧが１より小さい場合は、次のように各表示水平走査時間ＫＨＤｉを調整する。

全走査配線に対応するＵｐＤｉとＬｉｍＤを比較し、ＵｐＤｉとＬｉｍＤを比較する（ステップＳ４７４）ＬｉｍＤより大きなＵｐＤｉの場合はステップＳ４７５に処理が移り、ＵｐＤｉにＬｉｍＤを代入する。そのため新たなＵｐＤｉはＬｉｍＤ以下の値に制限される。

ステップＳ４７６ではＬｉｍＤの値を１減算する。次にステップＳ４７７で新たにＳｕｍＤが計算される。

そしてＹＧを計算するステップＳ４７２に戻る。次にＳ４７３でＹＧが１と比較される。ＹＧが１より小さければステップＳ４７４〜Ｓ４７７を繰り返しＹＧが１より大きくなるまで繰り返す。

ＹＧが１より大きくなるまで、すなわち表示水平走査時間のその総和が入力映像信号の１フレーム期間を超過しないようになるまで、ＵｐＤｉにリミッタをかける。

ＹＧが１より大きくなると、ステップＳ４７８に処理は移る。ステップＳ４７８では、リミットされたｕｐＤｉから各表示水平走査時間ＫＨＤｉを決定する。

具体的には、表示水平走査時間（ＫＨＤｉ）は、
ＫＨＤｉ＝（ｕｐＤｉ＋ＫＨＤｍｉｎ）×２−１
のように算出する。すなわち最小表示水平走査時間（ＫＨＤｍｉｎ）に前述したフローで調整されたｕｐＤｉ（最小表示水平走査時間に対応する補正画像データを、補正画像データから減じた値にリミッタをかけた量）を加え計算する。

各表示水平走査時間を決めるＫＨＤｉはＭＣＬＫ数を単位とするので、２倍して求めている。

次にステップＳ４７９では、この調整後の各表示水平走査時間ＫＨＤｉ内に変調回路８のパルス幅変調された信号の開始から終了までの継続時間がおさまるように、補正画像データに対するリミットデータ値（ＬｉｍＤｉ）を、
ＬｉｍＤｉ＝ｕｐＤｉ＋Ｄｍｉｎ
のように算出する。

このように算出された表示水平走査時間（ＫＨＤｉ）はステップＳ４８０で、総和を求められ、入力された映像信号の１フレームの時間と比較される。そして、入力された映像信号の１フレームの時間に満たない分、表示ブランキング期間として、例えばＫＨＤ７２１，ＫＨＤ７２２．．．ＫＨＤ７３０のように、最小表示走査時間（ＫＨＤｍｉｎ）を追加して入力映像信号のフレーム時間と、表示フレーム時間を合わす。

このようにしてリミットデータ値ＬｉｍＤｉと各走査ラインの表示水平走査時間ＫＨＤｉの計算を終えたら、垂直同期信号ＶＤが現れるまでループを行う（図４７のステップＳ３８参照）。

垂直同期信号ＶＤを受け取り１フレームの終了を確認したら、次フレームの開始前に、各走査ラインの走査時間ＫＨＤｉを表示タイミング発生部３３にロードするとともに（ステップＳ３９）、リミットデータ値ＬｉｍＤｉをリミットデータメモリ５２にロードする（ステップＳ４０）。

本実施形態ではマイコン３４で行う処理を、離散補正データ算出部のＣＰＵ１０２で実行して、マイコン３４を省略することも可能である。

（リミットデータメモリ、リミッタ）
メモリＡ２６またはメモリＢ２７に一時的に格納された補正画像データＤｏｕｔは、Ｒアドレス発生部２８の読み出し用アドレス信号にしたがってシフトレジスタ５へと出力される。

このとき、リミットデータメモリ５２は、マイコン３４からロードされたリミットデータ値ＬｉｍＤｉにしたがって補正画像データＤｏｕｔの値を制限する。

すなわち、リミットデータメモリ５２は１番目の走査配線のデータに対してＬｉｍＤ１、２番目の走査配線のデータに対してＬｉｍＤ２、ｉ番目の走査配線のデータに対してＬｉｍＤｉを出力し、リミッタ５１はリミットデータメモリ５２から出力されたリミットデータ値（ＬｉｍＤｉ）以上の値の補正画像データをリミットデータ値（ＬｉｍＤｉ）に置き換え出力する。

本実施の形態ではこのような構成によって、走査配線に生じる電圧降下を補正し、かつ、輝度を上げ画像を表示することを両立できた。

さらに１フレームの表示水平走査時間の総和が所定の時間、例えば入力画像信号の１フレームの時間を超過することが予測される場合、表示水平走査時間の長いものから制限し１フレームの表示水平走査時間の総和が所定の時間に収まるようにした上で、定められた表示水平走査時間を超えないように補正画像データに対するリミッタをかける。これによって、高品位な画像を表示できる。

以上説明したように、本発明の第１〜第４の実施形態によれば、補正画像データの最大値に応じて各走査配線の水平走査時間を適宜に割り当てるようにしたので、表示画像全体
の輝度低下を招いたりすることもなく、走査配線の電圧降下を高精度に補正し、高輝度表示をおこなうことができる。

さらに、水平走査時間と補正画像データを調整することによって、１フレームにおける表示水平走査時間の総和が所定の時間を超過しないようにできる。

上記第１〜第４の実施形態では、走査配線に流れる電流が大きく、走査配線の電圧降下を補正する例を示した。走査配線の電圧降下がほとんど発生しないＦＥＤなどの場合は、第１〜第４の実施形態における図１７の電圧降下補正部４０を、単に逆ガンマ処理部１７とデータ配列変換部９と、データ配列変換部９の出力に１以上の係数を乗じ出力する乗算部から、構成してもよい。

第１〜第４の実施形態で示した電圧降下補正部４０で画像データより大きな補正画像データを生成したのと同様に、データ配列変換部９の出力に１以上の係数を乗じ出力する乗算部により入力される画像データより大きなデータを出力する。そして、変調信号のパルス幅に対し、走査時間を決定することによって、前記１以上の係数に対応して輝度を大きくすることができる。

以下に説明する実施形態は、１フレーム期間内において、少なくとも２つの走査配線における水平走査期間の選択期間が異なるように定めておき、それに応じて、変調信号及び走査選択信号を決定する形態である。

（第５の実施の形態）
図５０、図５１は本実施の形態による駆動制御装置の部分的なブロック図である。

図５０では、ゲインテーブル１０を設け、そこに格納されたゲイン値を逆γ処理部１７からのパラレル３原色信号Ｒａ、Ｒｂ、Ｒｃに乗算する。

また、図５１において、メモリＡ２６又はメモリＢ２７からの出力に所定のリミットをかけるリミッタ５３を設けている。

（ゲインテーブル）
図５０のゲインテーブル１０は、逆γ処理部１７から出力された映像信号Ｒａ，Ｇａ，Ｂａに対して乗算するゲインを格納する回路である。このときのゲインは一定値ではなく、走査配線のアドレスに基づいて異なる値に設定されている。詳しくは後述する。

（メモリＡ，メモリＢ）
メモリＡ２６，メモリＢ２７の動作は前述した各実施形態と同じである。

図５２は、本発明に用いられるメモリＡ２６の回路構成を概略的に示したブロック図である。なお、メモリＢ２７も同様の回路構成からなる。同図に示すように、メモリＡ２６は、アドレス制御部２６０と、第１メモリ２６１〜第８メモリ２６８からなる８つのバンクメモリと、を有して構成される。

アドレス制御部２６０は、Ｗアドレス発生部２１またはＲアドレス発生部２８が発生する書き込み用アドレス信号または読み出し用アドレス信号に基づき、第１メモリ２６１〜第８メモリ２６８のアドレス制御を行う。

第１メモリ２６１〜第８メモリ２６８はそれぞれ１フレーム分の補正画像データの１／８のデータを記憶可能な記憶容量を有している。入力映像信号として７２０ｐが入力され
た場合、水平方向の有効画素数は１２８０個であり、各画素につきＲ，Ｇ，Ｂの３個のデータがあるので、１ライン分のデータとしては、３×１２８０＝３８４０個のデータが存在する。したがって第１メモリ２６１〜第８メモリ２６８は、それぞれ水平方向のデータ数として、３８４０／８＝４８０個のデータを記憶可能である。垂直方向のデータ数としては、全走査線数７５０ライン分のデータを記憶可能である。

加算器１２から出力された補正画像データＤｏｕｔは、Ｗアドレス発生部２１が発生する書き込み用アドレス信号にしたがって、奇数フレームの場合はメモリＡ２６に、偶数フレームの場合はメモリＢ２７に書き込まれる。

このときアドレス制御部２６０は、書き込み用アドレス信号に含まれるＨｂａｎｋアドレス（Ｈｂａｎｋアドレスについては後述する）にしたがって、第１メモリ２６１〜第８メモリ２６８のうち書き込み対象となるバンクメモリをイネーブル状態にする（イネーブル線は不図示）。そして、Ｖアドレスを上位、Ｈアドレスを下位とするアドレス信号により、第１メモリ２６１〜第８メモリ２６８のアドレスを同時に制御する。

また、メモリＡ２６，メモリＢ２７に書き込まれた補正画像データは、Ｒアドレス発生部２８が発生する読み出し用アドレス信号に従って読み出される。

このときアドレス制御部２６０は、第１メモリ２６１〜第８メモリ２６８のすべてのバンクメモリをイネーブル状態にし、Ｖアドレスを上位、Ｈアドレスを下位とするアドレス信号により、第１メモリ２６１〜第８メモリ２６８のアドレスを同時に制御する。各バンクメモリからは、データＳＤ１〜ＳＤ８がパラレルに読み出される。

Ｒアドレス発生部２８は、各水平走査ライン用のラインデータの読み出しタイミングを、入力画像信号に含まれる水平同期信号ＨＤではなく、表示タイミング発生部３３にて生成された表示タイミング信号ＫＨＤにしたがって決定する。表示タイミング信号ＫＨＤの生成方法については後述する。

本実施の形態では、上述したようにメモリＡ２６，メモリＢ２７のそれぞれを複数のバンクメモリで構成して、１ライン分の補正画像データを８出力に層分けしたので、メモリＡ２６，メモリＢ２７からシフトレジスタ５へのデータ転送時間（シフト時間）を短くすることができる。なお、層分けを行わず、フレームメモリの出力、シフトレジスタをともに１つにして、フレームメモリの読み出し時間を書き込み時間よりも短くするようにしても同様の効果を得ることができる。

（Ｗアドレス発生部）
図５３は、Ｗアドレス発生部２１の回路構成を概略的に示すブロック図である。同図に示すように、Ｗアドレス発生部２１はＶカウンタ２１０とＨ上位カウンタ２１１と比較器２１２とＨカウンタ２１３とを有して構成される。

Ｖカウンタ２１０は、垂直方向のアドレス（走査配線番号）を指し示すアドレスＶｃｏｕｎｔを生成し出力するためのカウンタであり、垂直同期信号ＨＤでリセットされ、水平同期信号ＨＤをカウントしてそのカウント値を出力する。７２０ｐを入力信号とした場合、垂直方向の走査配線数は７５０本であるので、１０ｂｉｔ幅のカウンタを使用する。

Ｈカウンタ２１３は、水平方向のアドレス（１ライン中のデータ番号）を指し示すアドレスＨｃｏｕｎｔを出力するためのカウンタであり、水平同期信号ＨＤでリセットされ、ＭＣＬＫをカウントしてそのカウント値を出力する。上述したように、１つのバンクメモリに格納する水平方向のデータ数は４８０個であるので、９ｂｉｔ幅のカウンタを使用す
る。なお、Ｈカウンタ２１３の出力は比較器２１２にも入力される。

Ｈ上位カウンタ２１１は、補正画像データＤｏｕｔを書き込むバンクメモリを指し示すＨｂａｎｋを出力するためのカウンタである。Ｈ上位カウンタ２１１は、垂直同期信号ＨＤでリセットされ、ＥＮ端子に信号が入力された状態でＭＣＬＫが入力されるとカウントを行う。なお、メモリＡ２６，メモリＢ２７はそれぞれ８つのバンクを備えるので、Ｈ上位カウンタ２１１としては３ｂｉｔ幅のカウンタを使用する。

比較器２１２は、あらかじめ記憶している値とＨカウンタ２１３から入力されたカウント値とを比較して、両値が等しい場合に信号を出力する。比較器２１２の出力は、Ｈカウンタ２１３のリセット端子ＲＥＳ１と、Ｈ上位カウンタ２１１のＥＮ端子に接続されている。なお、比較器２１２はメモリＡ２６，メモリＢ２７の１層分（１バンク分）の水平方向のデータ数（４８０）に対応する値として“４７９”という値を記憶している。

上記構成において、１フレームの処理が開始されると、まず垂直同期信号ＶＤでＶカウンタ２１０がリセットされる。そして、水平同期信号ＨＤでＨカウンタ２１３とＨ上位カウンタ２１１がリセットされる。Ｈカウンタ２１３はＭＣＬＫをカウントし、そのカウント値をＨｃｏｕｎｔとして出力する。

Ｈカウンタ２１３から出力されたカウント値は比較器２１２にも入力され、記憶値“４７９”との比較が行われる。Ｈカウンタ２１３のカウント値が４７９に達すると、比較器２１２から信号が出力され、Ｈカウンタ２１３のカウント値は再び０にリセットされる。他方、Ｈ上位カウンタ２１１のＥＮ端子にも信号が入力されるので、次のＭＣＬＫにおいてＨ上位カウンタ２１１はカウントを行い、カウント値をＨｂａｎｋとして出力する。

したがって、Ｈカウンタ２１３は、０〜４７９の値を繰り返しカウントする。またＨ上位カウンタ２１１は、４８０個のデータ毎にＨｂａｎｋの値を１ずつインクリメントしていき、書き込みバンクを変更させる。

１水平ライン分の処理が終わると、Ｖカウンタ２１０は水平同期信号ＨＤをカウントして、カウント値をＶｃｏｕｎｔとして出力する。Ｈ上位カウンタ２１１とＨカウンタ２１３とは水平同期信号ＨＤにてリセットされる。以降、同様にして次の水平走査ラインの処理を繰り返す。

（Ｒアドレス発生部）
図５４は、Ｒアドレス発生部２８の回路構成を概略的に示すブロック図である。同図に示すように、Ｒアドレス発生部２８はＶカウンタ２８０と比較器２８１とＨカウンタ２８２とを有して構成される。

Ｖカウンタ２８０は、垂直方向のアドレス（走査配線番号）を指し示すアドレスＶｃｏｕｎｔを生成し出力するためのカウンタであり、垂直同期信号ＨＤでリセットされ、表示タイミング発生部３３にて生成された表示タイミング信号ＫＨＤをカウントしてそのカウント値を出力する。７２０ｐを入力信号とした場合、垂直方向の走査配線数は７５０本であるので、１０ｂｉｔ幅のカウンタを使用する。

Ｈカウンタ２８２は、水平方向のアドレス（１ライン中のデータ番号）を指し示すアドレスＨｃｏｕｎｔを出力するためのカウンタであり、表示タイミング発生部３３にて生成された表示タイミング信号ＫＨＤでリセットされ、ＭＣＬＫをカウントしてそのカウント値を出力する。上述したように、１つのバンクメモリに格納されている水平方向のデータ数は４８０個であるので、９ｂｉｔ幅のカウンタを使用する。なお、Ｈカウンタ２１３の
出力は比較器２１２にも入力される。

比較器２８１は、あらかじめ記憶している値とＨカウンタ２８２から入力されたカウント値とを比較して、両値が等しい場合に信号を出力する。比較器２８１の出力は、Ｈカウンタ２８２のリセット端子ＲＥＳ１に接続されている。なお、比較器２８１はメモリＡ２６，メモリＢ２７の１層分（１バンク分）の水平方向のデータ数（４８０）に対応する値として“４７９”という値を記憶している。

上記構成において、１フレームの処理が開始されると、まず垂直同期信号ＶＤでＶカウンタ２８０がリセットされる。そして、表示タイミング信号ＫＨＤでＨカウンタ２８２がリセットされる。Ｈカウンタ２８２はＭＣＬＫをカウントし、そのカウント値をＨｃｏｕｎｔとして出力する。

Ｈカウンタ２８２から出力されたカウント値は比較器２８１にも入力され、記憶値“４７９”との比較が行われる。Ｈカウンタ２８２のカウント値が４７９に達すると、比較器２８１から信号が出力され、Ｈカウンタ２８２のカウント値は再び０にリセットされる。したがって、Ｈカウンタ２８２は、０〜４７９の値を繰り返しカウントする。

１水平ライン分の処理が終わると、Ｖカウンタ２８０は表示タイミング信号ＫＨＤをカウントして、カウント値をＶｃｏｕｎｔとして出力する。Ｈカウンタ２８２は表示タイミング信号ＫＨＤにてリセットされる。以降、同様にして次の水平走査ラインの処理を繰り返す。

次に、上記表示タイミング信号ＫＨＤの発生方法、すなわち水平走査期間の制御方法について説明する。

（水平走査期間の制御について）
本実施の形態では、各走査配線の水平走査期間を一定値にするのではなく、比較的高い輝度が必要とされる走査配線については長い走査時間を割り当て、さほど輝度が必要とされない走査配線については短い走査時間を割り当てる。

図５５は、複数の走査配線上の画素の水平走査期間の一例を示す模式図である。同図のグラフの縦軸は各水平走査ライン（走査配線）に対応している。同図では、説明を簡略化するために水平走査ラインが１２本の様子を示す。また、同グラフの横軸は時間（パルス幅）を表している。

同グラフにおいて、各水平走査ラインに対応している棒グラフは対応する水平走査ラインの補正画像データを図示している。白抜き矩形部分は、その水平走査ライン上のある画素への入力画像データ（輝度データ）を示し、ハッチング矩形部分は、その入力画像データに対する補正データを示している。また、棒グラフの右側に示した縦線（実線）は、各水平走査ラインごとの表示水平走査時間を図示している。

同図に示すように、１２本の走査配線のうち、中央の走査配線には、端部の走査配線とは異なる表示水平走査期間が設定されている。ここでは、画面中央部の水平走査ライン上の画素ほど表示水平走査期間が長く、画面上端部および下端部の水平走査ライン上の画素ほど表示水平走査時間が短くなるように設定され、各水平走査ラインの表示水平走査時間は図中右に凸状に変化している。

それぞれの水平走査ラインごとの補正画像データは、その最大値が上記のように設定された各表示水平走査時間の中に収まるように、各走査配線毎に所定のゲイン変換が施され
ている。つまりこのときのゲイン変換も、画面中央部の水平走査ライン上の画素ほどゲインが大きく、画面上端部および下端部の水平走査ラインの画素になるほどゲインが小さくなるようにする。

個別に水平走査ライン毎に割り当てた表示水平走査時間の総和が入力映像信号の１フレーム時間以下であれば、１フレーム時間内に１フレームの画像が表示できる。言い換えれば表示水平走査時間の平均が、入力映像信号の水平同期信号から得られる水平走査期間と等しければ、１フレーム時間内に１フレームの画像が表示できる。また、人間の眼は画面中央部から画面端部に向かって変化するなだらかな輝度変化に関しては比較的鈍感であるため、図５５のように、各ラインの輝度を異ならせても表示画像に違和感を感じることは少ない。

もちろん、表示フレーム時間を多少変える場合、個別に水平走査ライン毎に割り当てた表示水平走査時間の数フレーム単位の総和が、入力された映像信号の数フレーム時間以下にするとよい。

次に、ここで述べた表示走査時間の制御についてより詳しく説明する。

走査配線抵抗が５Ω程度、表面伝導型放出素子の素子電流を０．１ｍＡ程度、素子数７２０×１２８０×３（ＲＧＢ）において、８ｂｉｔ幅の画像データ（最大：２５５）を補正した補正画像データの最大値は３５０程度になる。そのためパルス幅変調器のｂｉｔ幅を９ｂｉｔに設計する。

（表示タイミング発生部）
図５６は、表示タイミング発生部３３の回路構成を概略的に示すブロック図である。図３１に示した構成と異なる点は、メモリ３３１の制御とそこに格納されるデータである。

メモリ３３１には、各走査配線上の画素の水平走査期間を設定するために、あらかじめ各水平走査ラインのＭＣＬＫ数（１Ｈ ＭＣＬＫ数）が記憶されている。メモリ３３１は、アドレス０に１ライン目の水平走査ラインのＭＣＬＫ数から１を引いた値（１Ｈ ＭＣＬＫ数−１）を、アドレス１に２ライン目の水平走査ラインのＭＣＬＫ数から１を引いた値を、以下順番にアドレス（ｉ−１）にｉライン目の水平走査ラインのＭＣＬＫ数から１を引いた値を記憶している。そして、Ｖカウンタ３３３からアドレスｉを入力されると、そのアドレスｉに対応したＭＣＬＫ数を比較器３３２に出力する。

比較器３３２は、Ｈカウンタ３３０から入力された値（ＭＣＬＫのカウント値）とメモリ３３１から入力された値、つまりあらかじめ決められた各水平走査ラインのＭＣＬＫ数とを比較し、両者が一致した場合にのみ信号を出力する。

このように構成された表示タイミング発生部３３では、次のようにして表示タイミング信号ＫＨＤを発生させる。

まず、垂直同期信号ＶＤが入力されると、Ｈカウンタ３３０とＶカウンタ３３３のカウンタ値がリセットされ、１フレームの処理が開始される。

ＭＣＬＫに同期して、Ｖカウンタ３３３はカウンタ値０をメモリ３３１に出力し、それを受けてメモリ３３１が１ライン目の水平走査ラインのＭＣＬＫ数、実際には、「１Ｈ ＭＣＬＫ数−１」を比較器３３２に出力する。一方、Ｈカウンタ３３０は、ＭＣＬＫをカウントし、そのカウンタ値Ｎを比較器３３２に出力する。

Ｈカウンタ３３０のカウンタ値ＮがＭＣＬＫ数に等しくなったときに、比較器３３２から信号が出力される。ここでの比較処理はＭＣＬＫに同期して行われるので、この比較器３３２からの出力信号が１ライン目の終了（または２ライン目の開始）に相当する表示タイミング信号ＫＨＤとなる。

そして、表示タイミング信号ＫＨＤが出力されると、Ｈカウンタ３３０のカウンタ値がリセットされ、Ｖカウンタ３３３のカウンタ値がインクリメントされる。したがってここからは、Ｖカウンタ３３３はカウンタ値１をメモリ３３１に出力し、メモリ３３１は２ライン目の水平走査ラインのＭＣＬＫ数（実際には、１Ｈ ＭＣＬＫ数−１）を比較器３３２に出力することとなる。Ｈカウンタ３３０は再び０からＭＣＬＫのカウントを開始するので、上記と同様にしてそのカウント値が水平走査ラインのＭＣＬＫ数となったときに比較器３３２から表示タイミング信号ＫＨＤ（２ライン目の終了（または３ライン目の開始）に相当する）が出力される。

この処理を順次繰り返し、１フレームに含まれる全ラインについて、メモリ３３１にあらかじめ記憶された各々の水平走査ラインのＭＣＬＫ数に従ったＭＣＬＫ数をもつ表示タイミング信号ＫＨＤを発生させるのである。

このように発生させた表示タイミング信号ＫＨＤは、Ｒアドレス発生部２８に入力される。Ｒアドレス発生部２８は、上述したように表示タイミング信号ＫＨＤにしたがって読み出し用アドレス信号を発生し、その信号をスイッチ２５を介して読み出し側のメモリに出力する。

なお、メモリＡ２６，メモリＢ２７からデータを読み出す際の総ライン数は、有効走査線数の７２０本以上であることが望ましく、より好適には、タイミング設計のマージンから７２５〜７５０本、より好ましくは、７３０〜７４９本程度にするのがよい。

図５７および図５８に、一例として７４４ライン目の処理中に垂直同期信号ＶＤによりＨカウンタ３３０およびＶカウンタ３３３のリセットが入る例を示す。図５７の実線で示したグラフは、メモリ３３１に格納されている各水平走査ラインの１Ｈ ＭＣＬＫ数のテーブルを図示したものである。図５８は、各水平走査ラインごとの１Ｈ ＭＣＬＫ数、ＳＣＬＫ数（Ｐｗｍｃｌｋ数）、およびＭＡＸｐｗｍ数を示した表である。

このようにメモリ３３１内には、画面中央部の水平走査ラインほどＭＣＬＫ数が多くなるような、また、画面上端部および下端部の水平走査ラインにいくほど１Ｈ ＭＣＬＫ数が少なくなるようなテーブルが格納されている。これにより水平走査ラインの表示水平走査時間は、凸状、即ち、画面の上下で比較的短く、中央で比較的長い状態に変化することとなる。

なお、ここでは、１Ｈ ＭＣＬＫ数が６０ライン毎に階段状に変化するように設定されたテーブルを用いたが、図５７の点線で示すような水平走査ライン毎になめらかに凸状に変化するように設定されたテーブルを用いることも好適である。そのときのカーブとしては、たとえば２次式であらわされるカーブやガウシャンカーブなどを用いることができる。

本実施の形態では、７２０ｐを入力映像信号とし、１水平走査期間のサンプルクロック数（ＭＣＬＫ数）を１６４８個に設計したので、１フレームのＭＣＬＫ数は、７５０×１６４８＝１２３６０００クロックとなる。そして、図５７および図５８で示したごとく各水平走査ラインのＭＣＬＫ数を設定すると、１ライン目から７４３ライン目までの総ＭＣＬＫ数が１２３５３４４クロック、１ライン目から７４４ライン目までの総ＭＣＬＫ数が
１２３６６７２クロックであることから、７４４ライン目の水平走査ラインのタイミング途中で、垂直同期信号ＶＤによりＨカウンタ３３０とＶカウンタ３３３がリセットされることとなる。

ＭＡＸｐｗｍ数とは、補正画像データの取り得る最大値であり、詳しくは、それをパルス幅変調のためのクロック数（Ｐｗｍｃｌｋ数）に換算した値である。

表示タイミング信号ＫＨＤにより各水平走査ラインの表示タイミングが決定されるが、水平走査ラインの切り替えと、垂直変調ラインの（立ち上がり、立下り）駆動とを同時に行うとパネル内の駆動波形が乱れ、表示素子に過大な電圧がかかる可能性がある。そのため１Ｈ ＭＣＬＫ数に相当する時間をすべてＰＷＭ駆動時間に割り振ることはできない。

本実施の形態では、ＭＣＬＫの周期が約１３．５ｎＳｅｃであり、Ｐｗｍｃｌｋの周期が約２７ｎＳｅｃである。走査配線の切り替えのための非駆動時間としては２μＳｅｃ程度を確保すればよいので、都合７４Ｐｗｍｃｌｋは駆動しない時間に設定する。

したがって、ＭＡＸｐｗｍ数としては、表示タイミング信号ＫＨＤで決まるＰｗｍｃｌｋ数から７４を引いた値であり、図５８の表のように求まる。

（ゲインテーブル）
図５９は、ゲインテーブル１０の回路構成を概略的に示すブロック図である。同図に示すように、ゲインテーブル１０はメモリ２２０とＶカウンタ２２１を有して構成される。

メモリ２２０は、走査配線番号とゲイン（ＧＡＩＮ）とが関連付けられたデータテーブルを記憶する記憶手段であり、ここに格納されたデータが、設定された水平走査期間に応じて変調信号を決める、パラメータとなっている。

１フレームについての処理が開始されると、まずＶカウンタ２２１は、垂直同期信号ＶＤでリセットされる（カウント値が０になる）。そして、Ｖカウンタ２２１は、水平同期信号ＨＤをカウントし、そのカウント値を出力する。Ｖカウンタ２２１の出力はメモリ２２０のアドレスに接続されており、メモリ２２０はＶカウンタ２２１から入力されたカウント値に対応したゲイン（ＧＡＩＮ）を出力する。なお、メモリ２２０には、カウント値が０のときに１ライン目のゲインが出力されるようなテーブルが格納されている。

各水平走査ラインに応じたゲインＧＡＩＮは、補正画像データの最大データ値ＤａｔａＭＡＸと、上記のように求めた各水平走査ラインに対応するＭＡＸｐｗｍと、から以下のように決定されている。
ＧＡＩＮ≦ＭＡＸｐｗｍ／ＤａｔａＭＡＸ

ここでＤａｔａＭＡＸは、１水平走査ラインのすべての入力データが最大値（８ｂｉｔの場合は“２５５”）であるような画像データが入力された場合に、上述した電圧降下補正処理を行って得られる補正画像データの値である。すなわち、このような画像データが入力された場合に電圧降下は最大となり、補正画像データが最大値をとることから、このときの補正画像データ（ＤａｔａＭＡＸ）がＭＡＸｐｗｍを超えないように上記ＧＡＩＮを設定するのである。

図６０および図６１に、ゲインテーブルの一例を示す。図６０の実線で示したグラフは、メモリ２２０に格納されている各水平走査ラインのゲイン（ＧＡＩＮ）のテーブルを図示したものである。図６１は、図５８の表にゲイン（ＧＡＩＮ）を追記したものである。

このようにメモリ２２０内には、画面中央部の水平走査ラインほどゲインが大きくなるような、また、画面上端部および下端部の水平走査ラインにいくほどゲインが小さくなるようなテーブルが格納されている。これにより補正画像データは、水平走査ラインの表示水平走査時間に合わせて凸状のゲイン変換を受け、画面上端部および下端部の水平走査ラインに係る補正画像データほど小さい値に制限され、表示水平走査時間の中に収まるようになる。

なお、ここでは、ゲインが６０ライン毎に階段状に変化するように設定されたゲインテーブルを用いたが、図６０の点線で示すような水平走査ライン毎になめらかに凸状に変化するように設定されたゲインテーブルを用いると、更に好適である。そのときのカーブとしては、たとえば２次式であらわされるカーブやガウシャンカーブなどを用いることができる。又、水平走査期間を階段状とし、ゲインテーブルの設定を滑らかな凸状となる値にすれば、表示輝度変化が滑らかに違和感なく表示できる。

（リミッタ）
表示タイミング発生部３３にて生成された表示タイミング信号ＫＨＤにしたがって、メモリＡ２６またはメモリＢ２７から読み出された補正画像データＳＤ１〜ＳＤ８は、図５１のリミッタ５３に入力される。

リミッタ５３は、補正画像データＳＤ１〜ＳＤ８がＭＡＸｐｗｍを超えていた場合に、ＭＡＸｐｗｍ以下の値に収まるようにリミットを行う回路である。ここでは水平走査ライン毎にＭＡＸｐｗｍの値が異なることから、リミッタ５３は各水平走査ラインごとに異なるリミット値を有している。

リミッタ５３から出力された補正画像データＳＤ１〜ＳＤ８は、それぞれ別々のシフトレジスタ５に入力される。

（シフトレジスタ、ラッチ回路）
前述した各実施形態と同様である。

なお本実施の形態では画像データＩＤ１〜ＩＤＮ，Ｄ１〜ＤＮはそれぞれ９ビットの画像データとした。

また、シフトレジスタ５の動作タイミングは上記表示タイミング発生部３３からのシフトクロックＳＣＬＫに基づく。

（各部の動作タイミング）
図６２および図６３に各部の動作タイミングのタイミングチャートを示す。また、図６３は図６２を部分的に拡大したタイミングチャートである。

なお、図６２、６３においてＨｓｙｎｃ（ＨＤ）は水平同期信号、ＤｏｔＣＬＫ（ＭＣＬＫ）はタイミング発生回路１１の中のＰＬＬ回路により水平同期信号Ｈｓｙｎｃから作成したサンプリングクロックである。ＳＲＧＢはＲＧＢ変換手段７からのＲ，Ｇ，Ｂ毎に並列なディジタル画像データ、３ＭＣＬＫは、Ｒ，Ｇ，Ｂ毎の並列データを直列データにデータ配列変換を行うために用いられるクロックであり、ＤｏｔＣＬＫ（ＭＣＬＫ）の３倍の周波数を持つ。

Ｄａｔａはデータ配列変換後の画像データ、Ｄｏｕｔは補正画像データ、ＳＤ１〜ＳＤ８はメモリＡ２６またはメモリＢ２７から多層化されて出力された補正画像データ、ＳＣＬＫはシフトレジスタ５へ補正画像データＳＤ１〜ＳＤ８を転送するためのシフトクロッ
ク、Ｄａｔａｌｏａｄはラッチ回路６へデータをラッチするためのロードパルス、Ｐｗｍｓｔａｒｔは前述のパルス幅変調の開始信号、変調信号ＸＤ１は変調配線１へ供給されるパルス幅変調信号、Ｄｘ１は走査駆動回路２から走査配線へ供給される電位の一例である。

そして、ＫＨＤは、決定された表示水平走査期間に従って、走査駆動回路２や変調駆動回路を動作させるための、表示タイミング信号の一例である。

１水平走査期間の開始とともに、入力切り替え回路からディジタル画像データＲＧＢが転送される。同図では水平走査期間Ｉにおいて、入力される画像データをＲ＿Ｉ，Ｇ＿Ｉ，Ｂ＿Ｉで表す。画像データＲ＿Ｉ，Ｇ＿Ｉ，Ｂ＿Ｉは、ゲインテーブル１０から供給されたゲインを乗算される。それらは、データ配列変換部９では１水平走査期間の間、画像データを蓄えられ、水平走査期間Ｉ＋１において、表示パネルの画素配置に合わせてディジタル画像データＤａｔａ＿Ｉとして出力される。

Ｒ＿Ｉ，Ｇ＿Ｉ，Ｂ＿Ｉは、水平走査期間Ｉにおいて補正データ算出手段１４に入力される。同手段では、前述した点灯数をカウントし、カウントの終了とともに、電圧降下量が算出される。

電圧降下量が算出されるのにつづいて、離散補正データが算出され、算出結果がレジスタに格納される。

走査期間Ｉ＋１に移り、データ配列変換部９から、１水平走査期間前の画像データＤａｔａ＿Ｉが出力されるのに同期して、補正データ補間部１４２では離散補正データが補間され、補正データが算出される。補間された補正データは、階調数変換部で直ちに階調数変換を施され、加算器１２に供給される。

加算器１２では、画像データＤａｔａと補正データＣＤｚを順次加算し、補正された画像データＤｏｕｔを多層化器（メモリＡ，Ｂ）へ転送する。同図ではスイッチ２３，２４，２５，２９の接点が、それぞれａ，ａ，ｂ，ａとなっているので、ＤｏｕｔはメモリＡ２６に書き込まれる。このときメモリＢ２７からは１フレーム前のＤｏｕｔが読み出される。

メモリＢ２７から８層に層分けされた補正画像データＳＤ１〜ＳＤ８は、リミッタ５３でリミット処理が行われた後、シフトレジスタ５へ転送される。

８つのシフトレジスタ５はＳＣＬＫにしたがって、それぞれ補正画像データＳＤ１〜ＳＤ８（全体で１水平走査期間の画像データとなる）を記憶するとともにシリアル／パラレル変換をおこなってパラレルな画像データＩＤ１〜ＩＤＮをラッチ回路６に出力する。ラッチ回路６は表示タイミング信号ＫＨＤに同期したＤａｔａｌｏａｄの立ち上がりにしたがってシフトレジスタ５からのパラレル画像データＩＤ１〜ＩＤＮをラッチし、ラッチされた画像データＤ１〜ＤＮをパルス幅変調回路８へと転送する。

パルス幅変調回路８は、ラッチされた画像データに応じたパルス幅のパルス幅変調信号を出力する。本実施の形態では、水平同期信号ＨＤとは異なる表示タイミング信号ＫＨＤに基づき、各水平走査ラインの表示制御を行っている。したがって、同図に示されるように、パルス幅変調信号Ｉ−１が１水平走査期間よりも長くなることがある。

このようにして、走査配線における電圧降下量を補正することができ、それに起因する表示画像の劣化を改善することができる。

また、離散的に補正データを算出し、離散的に計算した点と点の間はそれを補間して求めることにより、補正データを非常に簡単に計算させることができ、さらに非常に簡単なハードウエアでそれを実現できる。

そして、各走査配線の表示走査時間を適宜に割り当てることによって、走査配線に生じる電圧降下を補正し、かつ、走査配線の抵抗値が０Ωに対する輝度で画像を表示すること、つまり走査配線抵抗により電圧降下している状態で駆動した場合より輝度が大きく表示することを両立できる。

（第６の実施の形態）
図６４には、本発明の第６の実施の形態が示されている。上記第５の実施の形態では、逆γ処理部１７で逆γ変換処理を施したＲＧＢパラレルの画像データＲａ，Ｇａ，Ｂａに対してゲインをかける構成としたが、本実施の形態では、逆γ変換処理を施す前の画像データＲ，Ｇ，Ｂに対してゲインをかけることとした。なお、その他の構成および作用については第５の実施の形態と同一である。

ゲインテーブル１０は、ＲＧＢ変換手段７から出力された映像信号Ｒ，Ｇ，Ｂに対して所定のゲインを乗算する回路である。このときのゲインは一定値ではなく、映像信号に係る走査配線番号に基づいて異なる値に設定されている。

具体的には、上記第５の実施の形態と同様、走査配線番号とゲイン（ＧＡＩＮ）とが関連付けられたテーブルを有しており、このテーブルは、画面中央部の水平走査ラインほどゲインが大きく、また、画面上端部および下端部の水平走査ラインにいくほどゲインが小さくなるように設定されている。これにより補正画像データは、水平走査ラインの表示走査時間に合わせて凸状のゲイン変換を受け、画面上端部および下端部の水平走査ラインに係る補正画像データほど小さい値に制限され、表示走査時間の中に収まるようになる。

ただし、逆γ変換処理前の画像データＲ，Ｇ，Ｂは、非線形性があるので、上記第５の実施の形態に比べてゲインを多めに設定することが好ましい。

かかる構成によっても、上記第５の実施の形態と同様の作用効果を得ることができる。

（第７の実施の形態）
図６５には、本発明の第７の実施の形態が示されている。上記第５の実施の形態では、画像データに対してゲインをかける構成としたが、本実施の形態では、画像データを補正するための補正データに対してゲインをかけることとした。なお、その他の構成および作用については第５の実施の形態と同一である。

ゲインテーブル１０は、補正データ算出手段１４から出力された補正データＣＤに対して所定のゲインを乗算する回路である。このときのゲインは一定値ではなく、映像信号に係る走査配線番号に基づいて異なる値に設定されている。

具体的には、上記第５の実施の形態と同様、走査配線番号とゲイン（ＧＡＩＮ）とが関連付けられたテーブルを有しており、このテーブルは、画面中央部の水平走査ラインほどゲインが大きく、また、画面上端部および下端部の水平走査ラインにいくほどゲインが小さくなるように設定されている。これにより補正データＣＤは、凸状のゲイン変換を受け、画面上端部および下端部の水平走査ラインに係る補正データほど小さい値に制限される。

したがって、遅延回路１９から出力された画像データＤａｔａに、ゲイン変換後の補正データを加算した補正画像データＤｏｕｔは、水平走査ラインの表示走査時間に合わせて画面上端部および下端部の水平走査ラインに係る補正画像データほど小さい値に制限され、表示走査時間の中に収まるようになる。

かかる構成によっても、上記第５の実施の形態と同様の作用効果を得ることができる。

（第８の実施の形態）
図６６には、本発明の第８の実施の形態が示されている。上記第５の実施の形態では、画像データに対してゲインをかける構成としたが、本実施の形態では、補正後の補正画像データに対してゲインをかけることとした。なお、その他の構成および作用については第５の実施の形態と同一である。

ゲインテーブル１０は、加算器１２から出力された補正画像データＤｏｕｔに対して所定のゲインを乗算する回路である。このときのゲインは一定値ではなく、映像信号に係る走査配線番号に基づいて異なる値に設定されている。

具体的には、上記第５の実施の形態と同様、走査配線番号とゲイン（ＧＡＩＮ）とが関連付けられたテーブルを有しており、このテーブルは、画面中央部の水平走査ラインほどゲインが大きく、また、画面上端部および下端部の水平走査ラインにいくほどゲインが小さくなるように設定されている。これにより補正画像データＤｏｕｔは、水平走査ラインの表示走査時間に合わせて凸状のゲイン変換を受け、画面上端部および下端部の水平走査ラインに係る補正画像データほど小さい値に制限され、表示走査時間の中に収まるようになる。

かかる構成によっても、上記第５の実施の形態と同様の作用効果を得ることができる。

（第９の実施の形態）
上記各実施の形態では、走査配線番号とゲイン（ＧＡＩＮ）とが関連付けられたテーブルを有するゲインテーブルを用いて、画像データ、補正データまたは補正画像データに表示走査時間に合わせた凸状のゲイン変換を施す構成としたが、ゲインテーブルの代わりにリミッタを用いる構成とすることも好適である。

このとき、リミッタのリミット値は一定値ではなく、走査配線番号に基づいて異なる値に設定する。たとえば、画面中央部の水平走査ラインほどリミット値が大きく、また、画面上端部および下端部の水平走査ラインにいくほどリミット値が小さくなるように設定すれば、水平走査ラインの表示水平走査時間に合わせて画面上端部および下端部の水平走査ラインに係る補正画像データほど小さい値に制限し、表示水平走査時間の中に収めるようにすることができる。

さらに、リミッタが図６７に示すようなリミッタ特性を有していると、なおよい。すなわち、入力データの値の大きさに応じてリミット値がなだらかに変化する特性とすれば、画像データの階調性を損なうことなく、高品質な表示画像を得ることができる。リミッタ特性は図６７に示したものに限定されることはなく、途中から傾きが緩やかになる点を有していればよい。よって、傾きや、傾きが変わる点の位置は適宜定められる。

以上説明したように、第５〜第９の各実施形態による表示装置によれば、表示画像全体の輝度低下を招いたりすることもなく、走査配線の電圧降下を高精度に補正し、高品位な画像を表示できる。

また、以上説明した本発明の駆動制御方法は、映像信号処理回路などとともに１チップに集積化される集積回路で実現できる。この場合フレームメモリを除いて集積化されてもよい。そして、この場合の駆動制御方法はＩＰコア（設計資産）として、他のＩＰコアと論理合成可能な、ＶＨＤＬなどのＲＴＬのソフトＩＰであることも好ましいものである。

或いは、本発明の駆動制御方法は、マイクロコンピュータにロードされ、実行されるプログラムとして実現してもよい。

上記第５，６，８，９の実施形態では、走査配線に流れる電流が大きく、走査配線の電圧降下を補正する例を示した。走査配線の電圧降下がほとんど発生しないＦＥＤなどの場合は、これらの各実施形態における図５０、図６４、図６６の電圧降下補正部４０を、単に逆ガンマ処理部１７とデータ配列変換部９と、データ配列変換部９の出力に１以上の係数を乗じ出力する乗算部から、構成してもよい。

これらの各実施形態で示した電圧降下補正部４０で画像データより大きな補正画像データを生成したのと同様に、データ配列変換部９の出力に１以上の係数を乗じ出力する乗算部により入力される画像データより大きなデータを出力する。

そして、変調信号のパルス幅に対応し、走査時間を決定することによって、前記１以上の係数に対応して輝度を大きくすることができる。

さらに、この構成の場合、ゲインテーブル１０にあらかじめ前記１以上の係数を乗じておくことにより、データ配列変換部９の出力に１以上の係数を乗じ出力する前記乗算部を省略することが可能である。

以下に述べる実施形態は、
複数の表示素子を複数の行配線と複数の列配線とによってマトリックス状に結線してなる表示器と、
前記複数の行配線のうち一の行配線に走査選択信号を印加して水平走査を行い、その選択行配線を順次切り替えることによって垂直走査を行う走査駆動回路と、
前記複数の列配線のそれぞれに入力される、画像データに応じた変調信号を印加する変調駆動回路と、
入力された映像データを少なくとも１フレーム分蓄えることができるフレームメモリと
を備え、
入力される画像データに応じて、画像データレベルの大きい部分に相当する行配線の選択時間を長く、画像データレベルの小さい部分に相当する行配線の選択時間は短くなる動作タイミングを算出して、該動作タイミングで前記走査駆動回路と前記変調駆動回路とを制御する制御手段を備えた表示装置である。

ここで、前記制御手段は、算出した係数を前記画像データに乗じて新たな画像データを前記動作タイミングに応じて生成する乗算手段を備え、
前記変調駆動回路は、前記新たな画像データに応じて前記列配線を駆動することも好適である。

前記変調駆動回路は、画像データに応じたパルス幅で基準クロック（ＰＣＬＫ）をカウントし前記列配線を駆動するパルス幅変調回路であり、
前記制御手段は、算出した係数に応じた周期の前記基準クロック（ＰＣＬＫ）を前記動作タイミングに応じて発生する発振手段を備えることも好適である。

入力される画像データの輝度レベルの行ごとの最大値を検出する行最大値検出手段を備
え、
前記動作タイミングは前記行最大値検出手段の出力に応じて算出されることも好適である。

輝度レベルの行ごとの最大値を検出する行最大値検出手段と、
輝度レベルの列ごとの最大値を検出する列最大値検出手段と、
を備え、
前記動作タイミングは前記行最大値検出手段の出力と前記列最大値検出手段の出力に応じて算出されることも好適である。

前記制御手段は、
前記フレームメモリに蓄えられた画像データの参照・書き換えを行うためのメモリ参照手段と、
算出した係数を前記画像データに乗じて新たな画像データを前記動作タイミングに応じて生成して前記フレームメモリの内容を前記新たな画像データに書き換える映像信号書換手段と、
を備え、
前記変調駆動回路は前記新たな画像データに応じて前記列配線を駆動することも好適である。

前記制御手段は、前記フレームメモリに読み込まれた画像データの行ごとの最大値をそれぞれ算出し、算出された最大値に応じて前記係数を決定することも好適である。

前記制御手段は、
前記フレームメモリに読み込まれた画像データの行ごとの最大値と、
前記フレームメモリに読み込まれた画像データの列ごとの最大値と、
をそれぞれ算出し、算出した最大値に応じて前記係数を決定することも好適である。

前記画像データに乗ずる前記係数の上限が定められていることも好適である。

前記行配線の本数をｍ行、
前期列配線の本数をｎ列、
前記画像データの画素ごとの値をＬ（ｘ，ｙ）、
前記画像データに乗じる前記係数の上限値をＡｌ、
行あるいは列ごとの画像データの最大値の下限をＬｍｉｎ、
入力された映像信号の水平走査期間をＴｈ、
とした場合に、前記制御手段は、
ＬＨｍ（ｙ）＝ＭＡＸ｛Ｌ（１，ｙ）〜Ｌ（ｎ，ｙ），Ｌｍｉｎ｝
として、各行ごとの画像データレベルの最大値ＬＨｍ（１）〜ＬＨｍ（ｍ）を求め、
ＬＨａ＝Σ｛ＬＨｍ（１）〜ＬＨｍ（ｍ）｝／ｍ
として、ＬＨｍの平均値ＬＨａを求め、
Ａｈ＝１／ＬＨａ
として、水平画像データレベル係数Ａｈを求め、
ＬＶｍ（ｘ）＝ＭＡＸ｛Ｌ（ｘ，１）〜Ｌ（ｘ，ｍ），Ｌｍｉｎ｝
として、各列ごとの画像データレベルの最大値ＬＶｍ（１）〜ＬＶｍ（ｎ）を求め、
ＬＶａ＝Σ｛ＬＶｍ（１）〜ＬＶｍ（ｎ）｝／ｎ
として、ＬＶｍの平均値ＬＶａを求め、
Ａｖ＝１／ＬＶａ
として、垂直画像データレベル係数Ａｖを求め、
Ａｍ＝ＭＩＮ｛Ａｈ，Ａｖ，Ａｌ｝
として、各画像データレベル係数の最小値から画像データレベル係数Ａｍを求め、
Ｌ（ｘ，ｙ）＝Ａｍ・Ｌ（ｘ，ｙ）
として、すべての画素について画像データレベル係数Ａｍを乗じた値に書き換える。そして、
Ｔｈｉ（ｙ）＝Ｔｈ・ＬＨｍ（ｙ）／ＬＨａ
として、各走査配線に割り当てる水平走査時間Ｔｈｉ（１）〜Ｔｈｉ（ｍ）を求めることも好適である。この方法は、暗い背景中に明るい直線上の棒が画面内で回転するような画像を表示する場合に、画像品位を落とすことなく表示できる。

前記行配線の本数をｍ行、
前期列配線の本数をｎ列、
前記画像データの画素ごとの値をＬ（ｘ，ｙ）、
前記画像データに乗じる前記係数の上限値をＡｌ、
行あるいは列ごとの画像データの最大値の下限値をＬｍｉｎ、
とした場合に、前記制御手段は、
ＬＨｍ（ｙ）＝ＭＡＸ｛Ｌ（１，ｙ）〜Ｌ（ｎ，ｙ），Ｌｍｉｎ｝
として、各行ごとの画像データレベルの最大値ＬＨｍ（１）〜ＬＨｍ（ｍ）を求め、
ＬＨａ＝Σ｛ＬＨｍ（１）〜ＬＨｍ（ｍ）｝／ｍ
として、ＬＨｍの平均値ＬＨａを求め、
Ａｈ＝１／ＬＨａ
として、水平画像データレベル係数Ａｈを求め、
Ａｍ＝ＭＩＮ｛Ａｈ，Ａｌ｝
として、各画像データレベル係数の最小値から画像データレベル係数Ａｍを求め、
Ｌ（ｘ，ｙ）＝Ａｍ・Ｌ（ｘ，ｙ）
として、すべての画素について画像データレベル係数Ａｍを乗じた値に書き換え、
Ｔｈｉ（ｙ）＝Ｔｈ・ＬＨｍ（ｙ）／ＬＨａ
として、各走査線に割り当てる水平走査時間Ｔｈｉ（１）〜Ｔｈｉ（ｍ）を求めることも好適である。

上記画像表示装置に備えられる制御手段の機能の一部あるいは全てと同等の機能を、１チップ化された集積回路、又は複数の集積回路チップで実現することも好ましいものである。具体的には、フレームメモリとともに、或いはフレームメモリを除いて集積化するために、この駆動制御方法はＩＰコアとして、他のＩＰコアと論理合成可能な、ＶＨＤＬなどのＲＴＬのソフトＩＰであることも好ましいものである。

上記画像表示装置の制御手段は、画像表示プログラムによって実現することも好ましいものである。

その場合には上記画像表示プログラムはコンピュータで読取り可能な記録媒体に格納しておくことも好ましいものである。

（第１０の実施の形態）
図６８に本発明の第１０の実施の形態に係る表示装置の概略構成を示す。

１は画像表示部としての表示パネルである。行方向の行配線である走査配線Ｄｘ１〜Ｄｘｍと、列方向の列配線である変調配線Ｄｙ１〜Ｄｙ３ｎとがマトリックス状に配置され、各交点上には不図示の表示素子が配置されており、ｍ行３ｎ列の表示素子を備える。

また、この表示素子による画素は行方向に赤緑青の順で繰り返し配置されており、各一色づつ合計３画素でフルカラーの単位画素となっている。よって、表示パネル１は各色毎
にｍ行ｎ列のマトリクス配置されており、フルカラー単位画素をｍ×ｎ個備えている。

２は走査駆動手段としての走査駆動回路である。３は変調駆動手段としての変調駆動回路である。変調駆動回路３はさらにシフトレジスタ５、ラッチ回路６、及びパルス幅変調、電圧振幅変調などの変調を行う変調回路８から構成される。変調回路８は、その出力段に駆動アンプを有していてもよい。１３は同期分離回路である。４１はＡＤコンバータである。４２はマイクロコンピュータあるいは論理回路などからなる制御回路である。４３は画像信号を１フレーム分蓄えておくフレームメモリである。４４は制御回路４２がフレームメモリ４３の内容を読み出すためのメモリバスである。

ＳＳ１は装置に入力されたアナログ映像信号である。ＳＳ２はアナログ映像信号ＳＳ１より分離された同期信号である。ＳＳ３はフレームメモリ４３への書き込まれるデジタル画像信号（画像データ）である。ＳＳ４はフレームメモリ４３からの読み出される画像信号（画像データ）である。

ＳＳ５はＡＤコンバータ４１に供給される変換タイミング信号である。ＳＳ６はフレームメモリ４３への書き込みタイミング信号である。ＳＳ７はフレームメモリ４３からの読み出しタイミング信号である。

ＳＳ８は変調駆動回路３の動作を制御する変調制御信号である。ＳＳ９は走査駆動回路２の動作を制御する走査制御信号である。ＳＳ１０は変調回路８の動作基準となるＰＷＭクロックである。

装置に入力されたアナログ映像信号ＳＳ１から同期分離回路１３によって抽出された同期信号ＳＳ２は制御回路４２に入力される。ここで抽出された同期信号ＳＳ２の水平走査周期を以下Ｔｈと表記する。

制御回路４２は同期信号ＳＳ２を元に各種制御信号ＳＳ６〜ＳＳ９を生成する。また、メモリバス４４を通じてフレームメモリ４３の内容を読み書きする。

ＡＤコンバータ４１は変換タイミング信号ＳＳ５に従ってアナログ映像信号ＳＳ１を入力し、デジタル信号に変換してフレームメモリへの書き込み用のデジタル画像信号ＳＳ３を出力する。

フレームメモリ４３は１フレーム分のデジタル画像信号を格納できる容量を持ち、書き込みタイミング信号ＳＳ６に従ってデジタル画像信号ＳＳ３を入力し、１フレーム分のデジタル画像信号を蓄え、読み出しタイミング信号ＳＳ７に従ってデジタル画像信号ＳＳ４を出力する。

フレームメモリ４３に蓄えられた１フレーム分の画像の各画素の各色毎の画像データレベル、すなわち入力された映像信号の輝度レベルに対応した値を、以下それぞれ、Ｌｒ（１，１）〜Ｌｒ（ｎ，ｍ）、Ｌｇ（１，１）〜Ｌｇ（ｎ，ｍ）、Ｌｂ（１，１）〜Ｌｂ（ｎ，ｍ） とする。

画像データレベルはＡＤコンバータ４１で変換された時点で０〜１に正規化されているとして以下の説明を行う。

走査駆動回路２および変調駆動回路３が表示パネル１を駆動する動作を説明する。このときのタイミング図を図６９に示す。

制御回路は、表示水平走査期間を決めるためのタイミング信号（走査制御信号）ＳＳ９と読み出しタイミング信号ＳＳ７を、更には、変調制御信号ＳＳ８、ＰＷＭクロックＳＳ１０を生成する。

走査駆動回路２は、走査制御信号ＳＳ９に従って、表示パネル１の走査配線を順に選択する駆動を行う。この走査配線の選択時間は一定ではなく、走査制御信号ＳＳ９によって任意の時間及び間隔で駆動可能である。

変調駆動回路３は読み出しタイミング信号ＳＳ７に同期してデジタル画像信号ＳＳ４をシフトレジスタ５に順次入力し、変調制御信号ＳＳ８のＬＯＡＤ信号によりラッチ回路６に画像データを保持する。そして変調制御信号ＳＳ８のＳＴＡＲＴ信号によりＰＷＭクロックＳＳ１０を基準にしてラッチ回路６に保持された画像データに従った長さのパルス幅と所定の電圧振幅を有する変調信号を表示パネル１の変調配線に出力し、表示パネル１を駆動する。

この変調回路８は、画像信号ＳＳ４がレベル１のときに、水平走査周期Ｔｈ期間と同じ期間中変調信号を出力する。さらに、画像信号ＳＳ４はレベル０からレベル２までの範囲で入力可能であり、画像信号ＳＳ４がレベル２のときには２Ｔｈ期間相当の期間中、変調信号を出力する。

この機構は変調回路８に画像信号ＳＳ４がレベル２まで対応できる長さのカウンタを用い、変調制御信号ＳＳ８のＲＥＳＥＴ信号によって走査配線毎にカウンタを強制リセットすることによって実現できる。

次に、制御回路４２から出力される走査制御信号ＳＳ９のタイミングを決定する方法を説明する。この処理の流れを図７０に示す。

以下の説明で、Ａｌは画像データレベル係数限界値である。これはＡＤコンバータの出力する信号ＳＳ３の最大値と変調駆動回路３に入力可能な信号ＳＳ４の最大値の比であり、ここでは２である。

また、Ｌｍｉｎは最低画像データレベルである。これは１ライン分の画像信号ＳＳ４を変調駆動回路３に入力するために必要な所要時間を映像信号レベルに換算した値である。水平走査期間が短くなりすぎて１ライン分の画像信号ＳＳ４が変調駆動回路３に入力される前に次の走査が始まってしまう現象を防ぐために用いる。

図７０において、ステップＰ１では
Ｌ（ｘ，ｙ）＝ＭＡＸ｛Ｌｒ（ｘ，ｙ），Ｌｇ（ｘ，ｙ），Ｌｂ（ｘ，ｙ）｝
として、各画素ごとの画像データレベルの最大値Ｌ（１，１）〜Ｌ（ｎ，ｍ）を求める。

ステップＰ２では
ＬＨｍ（ｙ）＝ＭＡＸ｛Ｌ（１，ｙ）〜Ｌ（ｎ，ｙ），Ｌｍｉｎ｝
として、各行ごとの画像データレベルの最大値ＬＨｍ（１）〜ＬＨｍ（ｍ）を求める。

ステップＰ３では
ＬＨａ＝Σ｛ＬＨｍ（１）〜ＬＨｍ（ｍ）｝／ｍ
として、ＬＨｍの平均値ＬＨａを求める。

ステップＰ４では
Ａｈ＝１／ＬＨａ
として、水平画像データレベル係数Ａｈを求める。

ステップＰ５では
ＬＶｍ（ｘ）＝ＭＡＸ｛Ｌ（ｘ，１）〜Ｌ（ｘ，ｍ），Ｌｍｉｎ｝
として、各列ごとの画像データレベルの最大値ＬＶｍ（１）〜ＬＶｍ（ｎ）を求める。

ステップＰ６では
ＬＶａ＝Σ｛ＬＶｍ（１）〜ＬＶｍ（ｎ）｝／ｎ
として、ＬＶｍの平均値ＬＶａを求める。

ステップＰ７では
Ａｖ＝１／ＬＶａ
として、垂直画像データレベル係数Ａｖを求める。

ステップＰ８では
Ａｍ＝ＭＩＮ｛Ａｈ，Ａｖ，Ａｌ｝
として、各画像データレベル係数の最小値から画像データレベル係数Ａｍを求める。

ステップＰ９では
Ｌｒ（ｘ，ｙ）＝Ａｍ・Ｌｒ（ｘ，ｙ）
Ｌｇ（ｘ，ｙ）＝Ａｍ・Ｌｇ（ｘ，ｙ）
Ｌｂ（ｘ，ｙ）＝Ａｍ・Ｌｂ（ｘ，ｙ）
として、乗算手段によりすべての画素について画像データレベル係数Ａｍを乗じた値に書き換える。

ステップＰ１０では
Ｔｈｉ（ｙ）＝Ｔｈ・ＬＨｍ（ｙ）／ＬＨａ
として、各走査配線に割り当てる水平走査時間Ｔｈｉ（１）〜Ｔｈｉ（ｍ）を求める。ここで、Ｔｈは、入力された映像信号の水平走査期間である。

画像データレベル係数限界値Ａｌを設けているため、計算した水平走査時間Ｔｈｉ（１）〜Ｔｈｉ（ｍ）の合計が１フレーム期間よりも短くなってしまう場合もあるが、その場合は垂直ブランキング期間を伸張して調整すればよいので、それについてはこのステップでは特に考えない。

また、各走査配線に割り当てる水平走査時間Ｔｈｉ（１）〜Ｔｈｉ（ｍ）の和は、ｍ・Ｔｈとなり所定の値となる。すなわち、入力された映像信号の水平走査時間の和を変えることなく、各走査配線に割り当てる水平走査時間Ｔｈｉを算出している。また、入力された映像信号の水平走査時間の和が変わらないように、走査配線毎に配分された選択時間に上限値を定めてもよい。

以上のようにして各走査配線に割り当てる水平走査時間Ｔｈｉを算出してそれに基づいたタイミングで走査駆動回路２および変調駆動回路３の制御を行うことによって、画像が全体的に明るいときは通常の明るさ、部分的に明るいときまたは全体的に暗いときはより明るくなるように輝度を自動調整することが可能となる。すなわち、映像の明るい部分の走査配線上の画素の点灯時間を長く、映像の暗い部分の走査配線上の画素の点灯時間が短くなるように、入力された映像に応じて各走査配線の選択時間を調整して駆動し、１フレーム期間内を有効に利用することによって画像表示装置の能力を十分に発揮させ、ピーク輝度の明るい表示装置を提供することが可能となる。

（第１１の実施の形態）
上述した第１０の実施の形態において、垂直画像データレベル係数Ａｖを求めることを省略することも可能である。

その場合はステップＰ５〜ステップＰ７の演算を省略し、ステップＰ８を
Ａｍ＝ＭＩＮ｛Ａｈ，Ａｌ｝
と修正する。その他の装置の構成および演算ステップについては第１０の実施の形態と同様である。

本実施形態の演算のフローチャートを図７１に示す。

本実施の形態を適用すると入力映像の絵柄の変化による輝度変化が不安定になる傾向が見られるようになるが、計算量が減少するので装置のコストを重視する場合に有効である。

（第１２の実施の形態）
上述した第１０の実施の形態における制御回路４２で行っていた計算ステップの一部をハードウェア化する場合もほぼ同様の構成で実現可能である。

第１２の実施の形態における画像表示装置の構成を図７２に示す。

４５および４６は比較器であり、２つの入力信号を比較して大きい方を出力する。４７は映像信号の１走査線分のデータを格納できるだけのシフトレジスタで構成されたラインメモリである。４８は映像信号書換手段としての乗算器である。ここで、比較器４５，４６及びラインメモリ４７は、メモリ参照手段を構成している。また、少なくとも比較器４５，４６，ラインメモリ４７及び乗算器４８は、複数チップの集積回路、又は、１チップ化された集積回路で構成するとよい。

比較器４５には書き込み信号ＳＳ３と自分自身の出力が入力され、不図示のクリア信号を１走査線毎に入力することによって、１走査線毎の信号ＳＳ３の最大値となる水平最大値ＳＳ１３を得ることができる。

比較器４６には信号ＳＳ３とラインメモリ４７の出力が入力され、出力はラインメモリ４７に再び入力される。ラインメモリ４７は変換タイミング信号ＳＳ５に同期して内容を１つシフトする。また、１フレーム毎に不図示のクリア信号によって内容がクリアされる。これによりＲＧＢ毎に垂直最大値ＳＳ１４ｒ，ＳＳ１４ｇ，ＳＳ１４ｂを得ることができる。

乗算器（映像信号書換手段）４８は読み出し信号ＳＳ４と乗算定数ＳＳ１１との乗算結果を表示用の画像信号として出力する。

制御回路４２での計算ステップは、図７０のフローを以下のように置き換えたものとなる。

まず、ステップＰ１を省く。

ステップＰ２では、「 ＬＨｍ（ｙ）＝ＭＡＸ｛ＳＳ１３，Ｌｍｉｎ｝として、各行ごとの画像データレベルの最大値ＬＨｍ（１）〜ＬＨｍ（ｍ）を求める。」、ステップＰ５では、「 ＬＶｍ（ｘ）＝ＭＡＸ｛（ＳＳ１４ｒ，ＳＳ１４ｇ，ＳＳ１４ｂ），Ｌｍｉｎ｝として、各列ごとの画像データレベルの最大値ＬＶｍ（１）〜ＬＶｍ（ｎ）を求め
る。」、ステップＰ９では、「 Ａｍの値を乗算定数ＳＳ１１として出力する、」と流れを修正する。

その他の装置の構成および演算ステップについては第１０の実施の形態と同様である。

本実施形態の演算の流れを図７３に示す。

本実施の形態を適用することにより制御回路４２での計算量を大幅に削減することができる。本実施形態は画素数の多い表示装置で、制御回路４２として演算速度が遅い汎用マイクロコンピュータを用いざるを得ない場合などに有効である。

（第１３の実施の形態）
上述した第１２の実施の形態において、乗算器４８を用いずに変調回路８に供給するＰＷＭクロックＳＳ１０を変化させることによっても同様の効果を得ることが可能である。

ＰＷＭクロックＳＳ１０を変化させるためには、発振手段として、例えばＰＬＬを用いた発振回路を用いればよい。

本実施形態の表示装置の構成を図７４に示す。

本実施形態の演算のフローチャートを図７５に示す。

この演算の流れは、図７３の処理フローにおけるステップＰ９を、「制御回路４２内の不図示のＰＷＭクロックＳＳ１０の発振回路を制御し、ＰＷＭクロックＳＳ１０の発振周波数を１／Ａｍ倍にする」、と修正したものである。

こうすることによりパルス幅変調回路の動作速度が変わり、選択された画素の点灯時間が変化して、結果的に全体的に画面の明るさが変化することになる。

この構成では映像信号書換手段を用いず、読み出し信号ＳＳ４をそのまま表示信号ＳＳ１２として用いる。その他の装置の構成および演算ステップについては第１２の実施の形態と同様である。

本発明の第１０〜第１３実施の形態によれば、走査時間を有効に利用することによって、輝度の明るい良好な表示画像が得られる。

また、画像が全体的に明るいときは通常の明るさ、部分的に明るいときまたは全体的に暗いときはより明るくなるように輝度を調整できる。結果的に、ＡＢＬ（自動輝度制限回路）に類似の効果をもたらすので、本実施形態による駆動制御方法をＡＢＬの制御方法として適用することも可能である。

又、第２の実施形態において、ＤＧＡＩＮを乗ずる代わりに、１／ＤＧＡＩＮの発振周波数をもつクロック信号ＰＷＭＣＬＫを用いることも好ましい。この方法によれば、階調数が減る心配がない。

駆動信号のタイミングチャートを示す図である。 本発明の表示装置のブロック図である。 表示装置を示すブロック図である。 本発明に用いられる表示装置の概観を示す図である。 表示パネルの配線の抵抗を説明するための模式図である。 電子放出素子の特性を示す図である。 本発明の一実施形態による表示器の駆動タイミングチャートを示す図である。 電圧降下の表示状態への影響を説明する図である。 電圧降下の縮退モデルを説明する図である。 離散的に算出した電圧降下量を示す図である。 離散的に算出した放出電流の変化量を示す図である。 補正データの算出方法を説明するための図である。 補正データの補間方法を説明するための図である。 補正データの他の算出方法を説明するための図である。 画像データの大きさが１２８の場合の補正データの算出例を示す図である。 画像データの大きさが１９２の場合の補正データの算出例を示す図である。 本発明に用いられる表示装置の映像信号処理回路の概略を示すブロック図である。 本発明の一実施の形態に係る表示装置の駆動制御回路の概略を示すブロック図である。 本発明の一実施の形態に係る表示装置の概略を示すブロック図である。 逆γ処理部の構成を示すブロック図である。 逆γ処理部の入出力特性を示す図である。 データ配列変換部の構成を示すブロック図である。 補正データ算出手段の構成を示すブロック図である。 離散補正データ算出部の構成を示すブロック図である。 補正データ補間部の構成を示すブロック図である。 補正データ補間部の直線近似手段の構成を示すブロック図である。 本発明の一実施形態による水平走査期間の制御方法を説明するための模式図である。 本発明の一実施形態に係る水平走査期間を算出するための演算処理のフローチャートである。 図２８の演算処理により求めた各走査配線の走査時間の一例を示す表図である。 図２８の演算処理により求めた各走査配線の走査時間の一例を示すグラフ図である。 表示タイミング発生部の構成を示すブロック図である。 本発明に用いられる変調回路の構成を示すブロック図である。 画像データと同変調手段の出力パルス幅の関係を示す図である。 本発明に用いられる変調信号の出力波形の一例を示す模式図である。 本発明に用いられる表示装置の走査駆動回路の構成を示すブロック図である。 本発明の第２の実施形態に係る表示装置の概略を示すブロック図である。 本発明の第２の実施の形態に係る表示装置の駆動制御回路の概略を示すブロック図である。 本発明の第２の実施形態に係る水平走査期間を算出するための演算処理のフローチャートである。 本発明の第２の実施形態に係る演算処理の一部のフローチャートである。 本発明の第２の実施形態に係る演算処理の一部のフローチャートである。 本発明の第２の実施形態による各走査配線の水平走査時間の一例を示す表図である。 本発明の第２の実施形態による走査時間演算処理により求めた各走査配線の走査時間の一例を示すグラフ図である。 本発明に用いられる変調回路の構成を示すブロック図である。 画像データと同変調手段の出力パルス幅の関係を示す説明図である。 本発明に用いられる変調信号の出力波形の一例を示す模式図である。 本発明の第３の実施形態に係る表示装置の駆動制御回路の概略を示すブロック図である。 本発明の第３の実施形態に係る走査期間を算出するための演算処理のフローチャートである。 本発明の第３の実施形態に係る演算処理の一部のフローチャートである。 本発明の第４の実施形態に係る演算処理の一部のフローチャートである。 本発明の第５の実施形態に係る表示装置の信号処理回路の概略を示すブロック図である。 本発明の第５の実施形態に係る表示装置の駆動制御回路の概略を示すブロック図である。 フレームメモリの構成を示すブロック図である。 Ｗアドレス発生部の構成を示すブロック図である。 Ｒアドレス発生部の構成を示すブロック図である。 本発明に用いられる水平走査期間の制御について説明するための模式図である。 表示タイミング発生部の構成を示すブロッグ図である。 本発明に用いられる表示タイミング信号の一例を示す説明図である。 表示タイミング信号の一例を説明するための表図である。 ゲインテーブルの構成を示すブロック図である。 本発明に用いられるゲインテーブルの一例を示す説明図である。 ゲインテーブルの一例を説明するための表図である。 本発明の第５の実施形態による表示装置の各部の動作タイミングを示すタイミングチャートである。 表示装置の各部の動作タイミングを示すタイミングチャートである。 本発明の第６の実施形態に係る表示装置の信号処理回路の概略を示すブロック図である。 本発明の第７の実施形態に係る表示装置の信号処理回路の概略を示すブロック図である。 本発明の第８の実施形態に係る表示装置の信号処理回路の概略を示すブロック図である。 本発明の第９の実施形態に用いられるリミッタの特性を示す説明図である。 本発明の第１０の実施形態による表示装置の概略を示すブロック図である。 本発明の第１０の実施形態による表示装置の各部のタイミングチャートを示す図である。 演算処理のフローチャートである。 本発明の第１１の実施形態による演算処理のフローチャートである。 本発明の第１２の実施形態による表示装置の概略を示すブロック図である。 演算処理のフローチャートである。 本発明の第１３の実施形態による表示装置の概略を示すブロック図である。 演算処理のフローチャートである。 従来の表示装置の駆動信号波形を示す図である。 マトリクス型の表示器を示す模式図である。

符号の説明

１ 表示パネル（表示器）
１００１ 基板
１００２ 冷陰極素子
１００３ 行配線（走査配線）
１００４ 列配線（変調配線）
１００５ リアプレート
１００６ 側壁
１００７ フェースプレート
１００８ 蛍光膜
１００９ メタルバック
２，２Ａ，２Ｂ 走査駆動回路
２２１ シフトレジスタ
２２２ 選択電圧Ｖｓの基準電圧源
２２３ 非選択電圧Ｖｎｓの基準電圧源
２２４ スイッチアレイ
３ 変調駆動回路
４ 駆動制御回路
５ シフトレジスタ
６ ラッチ回路
７ ＲＧＢ変換手段
８ 変調回路
８０ カウンタ
８１ コンパレータ
８２ スイッチ
９ データ配列変換部
１０ ゲインテーブル
１１ タイミング発生回路
１２ 加算器
１３ 同期信号分離回路
１４ 補正データ算出手段
１４１ 離散補正データ算出部
１４２ 補正データ補間部
１７ 逆ガンマ処理部
１７Ｒ Ｒ用テーブル
１７Ｇ Ｇ用テーブル
１７Ｂ Ｂ用テーブル
１９ 遅延回路
２１ Ｗアドレス発生部
２１０ Ｖカウンタ
２１１ Ｈ上位カウンタ
２１２ 比較器
２１３ Ｈカウンタ
２２ ライン最大値検出器
２６ メモリＡ
２６０ アドレス制御部
２６１〜２６８ 第１メモリ〜第８メモリ
２７ メモリＢ
２８ Ｒアドレス発生部
２８０ Ｖカウンタ
２８１ 比較器
２８２ Ｈカウンタ
３１ ゲインレジスタ
３３ 表示タイミング発生部
３３０ Ｈカウンタ
３３１ メモリ
３３２ 比較器
３３３ Ｖカウンタ
３３４ １／２分周器
３４ マイコン
４０ 電圧降下補正部
４１ ＡＤコンバータ
４２ 制御回路
４３ フレームメモリ
４４ メモリバス
４５，４６ 比較器
４７ ラインメモリ
４８ 乗算器（映像信号書換手段）
５１ リミッタ
５２ リミットデータメモリ
５３ リミッタ

Claims (4)

1. 複数の表示素子と、該複数の表示素子をマトリクス状に接続する走査配線及び変調配線と、を有する表示器と、
   前記走査配線に走査信号を印加する走査回路と、
   入力される輝度データに加算する補正データを求める補正回路と、
   前記輝度データに前記補正データを加算したデータに対応し、少なくともパルス幅を変調した変調信号を、前記変調配線に印加する変調回路と、
   前記走査配線に走査信号を印加する期間が該走査配線に接続された複数の表示素子に印加する変調信号のうち最大のパルス幅以上の期間となるように、前記走査信号を印加する期間を走査配線毎に制御する制御回路と、
   を有することを特徴とする表示装置。
2. 前記制御回路は、前記走査配線に走査信号を印加する期間の総和が所定の期間を超えないように、前記走査信号を印加する期間を前記走査配線毎に制御すること
   を特徴とする請求項１に記載の表示装置。
3. 前記制御回路は、前記走査配線に走査信号を印加する期間に対してゲイン調整を行うことで、前記走査配線に走査信号を印加する期間の総和が所定の期間を超えないように、前記走査信号を印加する期間を前記走査配線毎に制御すること
   を特徴とする請求項２に記載の表示装置。
4. 前記制御回路は、走査配線に接続された複数の表示素子に印加する変調信号のうち最大のパルス幅が、該走査配線に走査信号を印加する期間を超えないように該変調信号を制御すること
   を特徴とする請求項２又は３に記載の表示装置。

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