JP2007243945A - インパルス無線システムのテンプレート発生等用のパルス発生器およびパルス発生方法 - Google Patents

Abstract

【課題】電力消費を低下させるパルス発生器を提供する。
【解決手段】パルス発生器は、デジタル入力信号（ＩＮ）を受信し、および複数の遅延線出力信号（Ｄ１…Ｄ１０）を生成する遅延線（１００）と、該異なる遅延線出力信号（Ｄ１…Ｄ１０）に応答して、複数の連続した第１の出力パルス（ｐ１…ｐ８）を発生するように配置された論理回路構成を含む第１の（２０１）および第２の（３０１）パルス発生器ブロックと、第２の出力パルス（ＯＵＴ）を生成するために、該第１の出力パルス（ｐ１…ｐ８）を結合するように配置されたパルス結合器回路構成（２１１、３１１）と、を含む。第１のパルス発生器ブロック（２０１）は、該入力信号（ＩＮ）の立ち上がりエッジに応答するよう調整され、および第２のパルス発生器ブロック（３０１）は該入力信号（ＩＮ）の立ち下がりエッジに応答する。
【選択図】図２

Description

本発明は、パルス発生器に関し、さらに、例えばＵＷＢ受信機において有用なテンプレート発生器としての、超広帯域（ＵＷＢ）通信システムに用いられるパルス発生器等のパルス発生器に関する。

近年、ＵＷＢ通信システムが用いられている。ＵＷＢ通信システムは、情報を運ぶ信号として短いパルスを使用し、実質的にキャリアレスである。このように、送信される情報は、パルス内に存在し、いかなる搬送波上でも調節されない。パルスが短いため、ＵＷＢ通信システムは非常に大きい帯域幅を有し、送信出力は非常に広いスペクトルに広げられる。送信出力は非常に低く、広い帯域幅のため、ＵＷＢ通信システムは従来の狭帯域通信システムを干渉する可能性は低い。２００２年に連邦通信委員会によって、３．１ＧＨｚ〜１０．６ＧＨｚの対応する範囲が、屋内の携帯システムの無免許使用に開放されたことも、理由の少なくとも一部となって、無線通信のＵＷＢシステムに対する関心が深まってきた。

ＵＷＢ通信のインパルス無線（ＩＲ）の実装は、複雑さが低いこと、低い電力消費、高いデータ速度、および他の無線システムと共存する能力といった利点を意味しうる。

通常のＩＲ−ＵＷＢ送信機は、タイミング回路によって定期的に起動されるパルス発生器から構成される。パルス発生器の出力は、直接アンテナに接続している。ＵＷＢ送信出力が非常に低いため、電力増幅器は必要でない。データは、パルスのいくつかのパラメータ（例えば、ＢＰＳＫにおける記号またはＰＰＭ変調における位置）を修正することによって送信される。伝送信号は、通常のデータ速度では数ナノ秒の期間を有しうる後続の時間枠において、一つずつ送信されるサブナノ秒パルスを含むため、送信された出力波形は、非常に低いデューティサイクルを有する。時間ホッピング（ＴＨ）技術は、複数のアクセスを許容し、ＵＷＢ信号のスペクトル内でのピークを回避するために一般に用いられる。連続したパルスのそれぞれをフレームに沿って異なる位置に位置決めするために、疑似乱数のコードを用いることができる。

ＩＲ−ＵＷＢ受信機は、さまざまな方法で実装することができる。周知のものは、整合フィルタを用いて受信したパルスを検出するコヒーレントな受信機に基づいている。整合フィルタ受信機は、受信した信号の乗算結果を局所的に発生したテンプレート波形と統合した後に、受信した記号（例えば「０」または「１」を決定する。受信した信号は、電力消費を最適化するために、アナログ領域で処理することができる。テンプレート波形は、受信機を最適化するために、受信したパルス波形に整合することができる。しかし、最適なテンプレートを発生することは困難および電力を消費しうる（近年電力効率の良い設計ソリューションとして正弦波テンプレートが提案されてきた。正弦波テンプレートは、最適でないかもしれない。しかし、最適な整合フィルタを上回るタイミングロバスト性を提供する場合もある）。

パルス発生器は、送信側および受信側の両方で、ＵＷＢシステムの重要な構成部品である。ここでは、いわゆるテンプレート発生器を用いて、テンプレート、すなわち前述したように、到着信号をテンプレートに関連付けることによって、到着信号と組み合わせて、到着信号の関連したパラメータの検出を許容するパルス列を作成する。パルスおよびテンプレート発生器の例を含む従来技術のＵＷＢシステムの例は、例えば特許文献１および特許文献２に開示されている。この技術に関する別の文書の例は、非特許文献１、非特許文献２、非特許文献３である。

国際特許出願第Ａ―２００５／０６７１６０号公報 国際特許出願第Ａ―２００５／０５３２５９号公報 Ｙａｎ Ｔｏｎｇら著、「ＷＰＡＮアプリケーションのためのコヒーレントな超広帯域受信機ＩＣシステム」、超広帯域に関するＩＥＥＥ国際会議、ＩＣＵ、２００５年９月、ｐ．６０−６４ Ｈｙｕｎｓｅｏｋ Ｋｉｍら著、「デジタル制御可能な２位相ＣＭＯＳ ＵＷＢ パルス発生器」超広帯域に関するＩＥＥＥ国際会議、ＩＣＵ、２００５年９月、ｐ．４４２−４４７。 Ｔａｋａｈｉｄｅ Ｔｅｒａｄａ（日本、横浜、慶応大学理工学部）ら著、「１Ｍｂ／ｓのデータ通信および±２．５ｃｍ距離測定のためのＣＭＯＳ無線超広帯域トランシーバー」、２００５年ＶＬＳＩ回路に関するシンポジウム、技術論文ダイジェスト、２００５年６月１６−１８日、ｐ．３０−３３。

そこで、本発明は、低い電力消費を特徴とする代替的なパルス発生器を提供することを目的とする。

本発明の第１の実施態様は、下記を含むパルス発生器に関する。
１）デジタル入力信号を受信し、およびそれぞれが入力信号の遅延したバージョンのそれぞれを含む複数の遅延線出力信号を生成する遅延線。該遅延線出力のそれぞれは、デュアルでありうる、すなわち、遅延信号の「非反転」バージョンおよび「反転」バージョンを含むことができる。遅延線出力信号は、信号のレベルを、回路の後続する段階と適合する関連した論理レベルへと復元するために、バッファを介して後続する段階へと送ることができる。遅延線は複数の略同一の遅延線セルを含むことができ、それぞれが入力信号をある程度遅延させる。各セルに起因する遅延は、例えば制御電圧によって調節されることができ、この場合、遅延線はいわゆる電圧制御遅延ライン（ＶＣＤＬ）である。しかし、また、他の種類の遅延線は、本発明の一般的な範囲の中で用いられることができる。

２）少なくとも２個のパルス発生器ブロック。該パルス発生器ブロックのそれぞれは、複数の論理回路構成入力において、異なる遅延線出力信号を受信する論理回路構成を含む（該遅延線出力信号のそれぞれは、基本的な遅延信号の反転バージョンまたは非反転バージョンであるように選択することができる）。該パルス発生器ブロックのそれぞれは、該異なる遅延線出力信号に応答して、複数の連続した第１の出力パルスを発生する。本明細書中において、用語「ブロック」は、主として一般的、機能的な意味で、すなわち、特定の機能を一緒に実行する一群の素子を示唆していると理解されるべきである。これらの素子は「物理的な」ブロックとして一緒にグループ化されてもよいが、他の構造配置も本発明の一般的な範囲内で可能である。

３）該第１の出力パルスに応答して該パルス発生器ブロックのそれぞれから、対応する複数の第２の出力パルスを生成するために、該第１の出力パルスを結合し、回路構成、例えばＵＷＢ−ＩＲ受信機用のパルス・テンプレートから、出力信号を構成しうる、パルス結合器回路構成（例えば、各パルス発生器ブロックと関連した１個のパルス結合器ブロック）。

本発明によると、該パルス発生器ブロックのうち第１のパルス発生器ブロックは、（その構成によっておよび／またはその遅延線への接続によって）該入力信号の立ち上がりエッジに応答して、該立ち上がりエッジの連続的に遅延したバージョンから誘導される該第１の出力パルスの第１の組を生成し、一方、該パルス発生器ブロックのうち第２のパルス発生器ブロックは、該入力信号の立ち下がりエッジに応答して、該立ち下がりエッジの連続的に遅延したバージョンから誘導される該第１の出力パルスの第２の組を生成する。

このように、入力信号の立ち上がりエッジだけでなく立ち下がりエッジもパルスを作成するのに用いられ、このため、パルスの作成に貢献せずにシステム内で消失する電力の量を低下させる。このように、本発明によるパルス発生器は、電力消費に関して、有利に効率的である。また、基本設計の例えばＣＭＯＳ技術を用いた集積回路中への実装は、単純および容易である。

該パルス発生器ブロックのそれぞれの論理回路構成は、論理ゲートごとに次々とおよびそれぞれの遅延線出力信号に応答して、該第１の出力パルスのうち一つをそれぞれ生成する複数の論理ゲートを含むことができる。このように、論理ゲートの連続した「起動」または「起動させる」ことは、該ゲートの入力が遅延線の出力に接続される方法によって求めることができる。

該論理ゲートは、該第１の出力パルスが、交互に、立ち下がりパルスおよび立ち上がりパルスであるような態様で、論理ゲートごとに次々と、該第１の出力パルスのそれぞれを生成するようにすることができる。これは、論理ゲートの出力での状態の変化の系列にしたがって、高電圧、ないし低電圧またはアースに該トランジスタを介して、出力端子を選択的に接続するために、例えば、出力信号を二つずつ平行に配置された各トランジスタ対に接続することによって、最終的な出力信号の単純な制御を実装するために有用でありえる。論理回路は、後続のゲートが「起動される」と同時にゲートの一つを「停止させる」ために、同じ遅延信号が同時に２個の後続の論理ゲートに印加されるような態様で縦列であってもよい。

該論理ゲートは系列にしたがって次々と起動するようになされてもよく、もし一つの論理ゲートが第１の型の論理ゲート（例えばＮＡＮＤまたはＡＮＤゲート）ならば、次の論理ゲートが第１の型の論理ゲートとは異なる第２の型の論理ゲート（例えばＮＯＲまたはＯＲゲート）であるようにされてもよい。このことにより、交互に立ち下がりおよび立ち上がる第１の出力パルスの系列を容易に実装する。

パルス発生器ブロックは同一の構成でもよく、これによって回路および回路設計の簡便さにさらに寄与しうる。

該パルス発生器ブロックのうち該第１のパルス発生器ブロックの入力が該遅延線から信号を受信する場合、該パルス発生器ブロックのうち該第２のパルス発生器ブロックの対応する入力が該信号の反転バージョンを該遅延線から受信するよう、第１および第２のパルス発生器ブロックが、該遅延線に接続されてもよい。これによって、パルス発生器ブロックのうち一つが入力信号の立ち上がりエッジによって起動し、および他の一つが立ち下がりエッジによって起動するシステムの実装を容易にすることができる。

該パルス発生器ブロックのそれぞれは、Ｎ個の入力および（Ｎ−１）個の出力を含んでもよく、および該論理回路構成は、それぞれが２個の入力および１個の出力を有する（Ｎ−１）個の論理ゲートを含んでもよい。さらに、該パルス発生器ブロックおよび該パルス結合器回路構成は、該デジタル入力信号の正および負の側面それぞれに、（Ｎ−１）／２個の該第２の出力パルス（ＯＵＴ）の群を生成してもよい。Ｎは、例えば、５以上および１３以下の奇数でもよく、これは、１個の立ち上がりまたは立ち下がりエッジによって起動されるパルス列が２から６個のパルスを含む（すなわち、第２の出力パルスの各系列が、２から６個のパルスを含む）ことを示唆する。したがって、好ましい実施形態では、Ｎ＝９であり、パルス列は４個のパルスを含み、この数はＩＲ−受信機テンプレートにとって適切なサイクル数でありうる。

上記のパルス発生器の電力消費は、出力波形のサイクル数に強く依存する。

さらに本発明によるテンプレートの場合、論点がタイミング・エラーによる信号対雑音比の劣化を低減させることである場合、２〜６サイクル（特に４サイクル）が、最適な性能を提供することが観察されてきた。このように、テンプレート発生器として用いられる場合、パルス発生器は、例えば各フレーム、例えば、２〜５個、例えば４個のパルスを含むパルス列中に、適切な数のパルスを生成してもよい。パルスの最適数は、伝送中に初期のパルスがどのように変形するかに依存し、および、中でも、例えば送信機と受信機との間の距離、および（送信用アンテナ、チャネル、受信機の受信アンテナおよび前端および乗算器を含む）システムの帯域幅といったパラメータに依存する。最適な検出を生成するために必要なテンプレート・パルスの数は、送信された信号パルスが伝送中に「広がる」方法に依存する。

パルスの数の妥当性は、ＵＷＢ−ＩＲ通信システムの設計が二つの重要な問題：干渉および電力消費によって拘束されることが原因であると言うことができる。システムは、ＵＷＢリンクの近傍に位置する、狭帯域通信システム、特に実際にはそれらが２．４ＧＨｚおよび５ＧＨｚのＩＳＭ（産業、科学、医療用）バンドにおいて作動するシステムからの強い干渉の存在下において、作動可能でなければならない。このために、ＵＷＢシステムの帯域幅を、ＵＷＢ帯域のわずか１０％に設定し、および、例えば、該１０％帯域幅を約８ＧＨｚを中心とし、６．６から９ＧＨｚまで延ばすことによって限定することは便利であり、これによって、ＦＣＣ ＵＷＢ帯域のうち低い分割部を回避する。ここで、ＵＷＢパルス送信システムの利用可能な帯域幅のこの種の低下は、受信機側で実際に検出されるパルス波形に影響を及ぼす。例えば、ガウス４９．５０ｐｓのモノサイクルが送信機によって送信される場合、全く異なる波形が受信機で受信される。このように、受信したパルス波形が、修正されおよび大幅に拡大されたため、（いくつかの従来技術のシステムで用いられている）理論的なガウス・モノサイクルに整合されたテンプレートは、受信したパルス・エネルギーを正しく捕捉しないであろう。

特定の最適なテンプレートを用いて、受信したパルスの波形を整合することができる。ここで、この種の最適テンプレートの回路の実現は、非常に難しくなりうる。正弦波テンプレートが代替例として提案されてきた。しかしながら、高いデータ転送率のため、局部発振器をオン／オフすることによって純粋な正弦波バーストを発生することは、非実用的なこともありうる。その代わりに、矩形波が好ましく思われ、および本発明において好ましく用いられる。実際のところ、非線形型において作動しているパッシブ・ミキサを用いて乗算が行われる場合、テンプレートは（充分な振幅を有する限り）基本的に符号関数として作用する。従って、テンプレートの特定の形状は重要でないこともあり、および、重要な波形パラメータはテンプレート波形のゼロ交差に対応してもよい。

コヒーレントな受信機において、テンプレートと受信したパルスとの間のタイミング調整は正確でなければならない；タイミング・エラーの関数としての信号対雑音比の低下は、考慮すべき重要な側面である。「最適な」テンプレートの代わりに正方形の波形を用いることによって被る性能損失は、タイミング・エラーとは無関係にむしろ低い（４ｄＢ程度）ことが分かってきた。しかしながら、タイミングを誤ることは、信号対雑音比に重要な負の影響を及ぼす。

また、テンプレート長も信号対雑音比に影響を及ぼす。テンプレートのサイクル（またはパルス）の数は、信号エネルギー対ノイズ・エネルギーの捕捉を最適化するために、選択されるべきである。例えば、テンプレートが長いほうが受信したパルスのうち末尾部からより多くのエネルギーを集めるが、しかし、ノイズもより多く集める。信号対雑音比がテンプレートのサイクル数に依存する方法を決定するために、実験が実行されてきた。少なくともいくつかの波形に対して、前述の１０％の帯域幅を特徴とする受信機によって受信された上述のガウス・モノサイクルに基づき、受信機の最適なテンプレート長が（２、３、５または６サイクルも適当な結果を提供するが）４サイクルでありえることが分かっている。

遅延線は、少なくとも１０個の略同一の遅延セルによって、該入力信号の少なくとも１０個の異なって遅延したバージョン（および、出力信号ごとに、反転バージョンを含む相補的出力信号）を生成してもよい。各遅延線出力信号は、例えば、遅延線出力信号が供給される回路の後続の素子と適合可能な、出力で十分な駆動を提供するべく信号の論理レベルを回復させるバッファによって、該信号遅延線の非反転出力および反転出力で遅延線出力信号を提供することができる。

パルス結合器回路構成は、複数の対の縦列トランジスタを含むことができ、（それによって、各々のトランジスタ対は、例えば、１個のＰＭＯＳおよび１個のＮＭＯＳの、２個の相補的トランジスタを含むことができ、そのうち一つが供給電圧に接続され、および他の一つはアースまたは類似のものに接続されている）、該対は、平行に配置され、該第２の出力パルスが送られる共通の出力端に接続され、該トランジスタ対は、該出力を交互に第１の電圧レベル（例えば、電力供給電圧Ｖｃｃ）および第２の電圧レベル（例えばアース）に接続するべく、トランジスタがそれぞれのパルス発生器ブロックによって順次起動されるようになされる。

パルス発生器回路は、該パルス発生器ブロックのそれぞれに対して、１個のパルス発生器ブロックを含むことができ、該パルス発生器ブロックのそれぞれは、対応するパルス結合器回路構成を含んでいる。

さらにパルス発生器は、差動的な出力信号を生成するべく該第２の出力パルスと結合可能な第２の出力パルスをさらに生成すべく、対応するパルス結合器回路構成とともに２個の相補的パルス発生器ブロックを、該２個のパルス発生器ブロックのそれぞれに対して、含んでもよい。（これは、パルス発生器ブロックと相補的パルス発生器ブロックの対のそれぞれに接続される差動的なトランジスタ対を用いることにより生成することができ、次いで、得られた差動出力信号は、ＵＷＢ−ＩＲ受信機のミキサーの例えば入力に供給されうるテンプレート発生器の差動出力を構成することがありえる）。

パルス発生器ブロックは、該第１の出力パルスの該第１の組が第１の時間枠において生成されるように、および、該第１の出力パルスの該第２の組が、該第１の時間枠とは重複しない第２の時間枠において生成されるように、（構成によっておよび／または遅延線への接続によって）なすことができる。このように、第１の入力パルスの第１の組および第２の組は、異なる時間枠に対応している別々の「テンプレート信号」または「パルス列」を生成するために用いることができる。このようにして、入力信号の立ち上がりエッジは、第１のパルス列を起動し、および、立ち下がりエッジは、第１のパルス列とは重複せず、例えば、該第１のパルス列からは時間的に実質的に切り離された第２のパルス列を起動させる。これは、ＩＲテンプレートを生成することが論点である場合、ＩＲテンプレートは、例えば電力効率が良い回路の簡便な実装を提供するため、有用でありえる。

本発明の別の実施態様は、インパルス無線受信機用のテンプレート発生器に関する。テンプレート発生器は、これまで記載してきたパルス発生器を含む。

本発明のさらに別の実施態様は、インパルス無線信号を受信するようになされ、情報内容を抽出すべく受信されたインパルス無線信号を処理する信号処理回路構成を含むインパルス無線受信機に関する。信号処理回路構成は、複数のパルスを含むパルス・テンプレートを生成するテンプレート発生器を含む。信号処理回路構成は、該パルスと該受信した信号を混合するための、少なくとも１個のミキサーをさらに含む。本発明によるとテンプレート発生器は、上述のパルス発生器を含む。

実際のところ、本発明の別の実施態様は、一般に、上述のパルス発生器を含むインパルス無線部品または装置に関する。部品は、インパルス無線受信機でもよい（その場合に、部品は受信回路構成を含んでもよい）が、しかし、部品は、送信されたパルスを送信されるべき情報に従って調節する手段等の送信機回路構成を含む送信機部品でもよい。

本発明の別の実施態様は、複数のパルスを発生する方法に関する。該方法は、それぞれが入力信号の遅延したバージョンのそれぞれを含む複数の遅延信号を生成するべくデジタル入力信号（ＩＮ）を連続的に遅延させる（この「バージョン」はもちろん必ずしも初期の信号と同一である必要はなく、例えば、歪曲を認めることがよい）工程と、該遅延信号に応答して複数の連続した第１の出力パルスを生成するべく論理回路構成の複数の入力に該遅延信号を供給する工程と、該第１の出力パルスを結合して複数の第２の出力パルスを生成し、パルス発生器の出力信号を構成しうる工程と、を含む。

本発明によれば、該遅延信号は、該第１の出力パルスの第１の組が、該デジタル入力信号の立ち上がりエッジの連続的に遅延したバージョンから導かれ、一方、該第１の出力パルスの第２の組が、該デジタル入力信号の立ち下がりエッジの連続的に遅延したバージョンから導かれるように、該論理回路構成に供給される。

装置に関して上記に明示されてきたことは、必要な変更を加えて、本発明の方法にも適用可能である。

例えば、該論理回路構成は、論理ゲートごとに次々とおよびそれぞれの遅延信号に応答して、該第１の出力パルスのうちそれぞれを生成する複数の論理ゲートを含んでもよい。

該論理ゲートは、該第１の出力パルスが、交互に立ち上がりパルスおよび立ち下がりパルスであるような態様で、論理ゲートごとに次々と、該第１の出力パルスのうち該それぞれを生成してもよい。

本方法は、複数の後続の時間枠のそれぞれに対して、複数の後続のパルスを含むテンプレートを発生する工程をさらに含み、該複数のパルスは、２個以上および５個以下の該第２の出力パルスを含んでもよい。例えば、該複数の後続のパルスは、該第２のパルス４個を含んでもよい。

該第１の出力パルスの該第１の組は第１の時間枠において生成されてもよく、および、該第１の出力パルスの該第２の組は、該第１の時間枠とは重複しない第２の時間枠において生成されてもよい。

本発明の別の実施態様は、情報内容を該信号から抽出するべく、インパルス無線受信機において受信される信号を処理する方法に関する。本方法は、複数のパルスを含むパルス・テンプレートを提供する工程、および、該パルスまたはパルス・テンプレートを、無線受信機の意思決定部に（例えば、インテグレータを通過した後に）転送される結果として生じる信号を得るべく、該受信した信号と混合する工程を含む。パルス・テンプレートは、上記に開示されたことに従った方法によって得られる。

本発明のパルス発生器は、入力信号の立ち上がりエッジだけでなく立ち下がりエッジもパルスの作成に用いられるため、パルスの作成に貢献することなくシステム内で消失する電力の量を低下させる。したがって、電力消費を効率的に行うことができる。また、基本設計の例えばＣＭＯＳ技術を用いた集積回路中への実装は、簡便および容易である。

以下、本発明の実施形態を図面に基づいて説明する。

本明細書中に記載されている好ましい実施例によるパルス発生器は、例えば、インパルス無線（ＩＲ）用のＵＷＢ送信機および受信機に有用である。例えば、該パルス発生器は、低出力、高いデータ伝送速度（例えば２００Ｍｂｐｓ以上）および短い範囲（例えば＜１ｍ）のＩＲ−ＵＷＢシステムを実装することに適当でありえる。

図１は、従来の構造に基づくが、本発明に係るテンプレート発生器１００４を組み込んでいる本発明の実施形態に係る、インパルス無線受信機１０００を例示する（テンプレート発生器の好ましい実施形態は、以下に更に詳細に記載される）。テンプレート発生器に加えて、インパルス無線受信機は、アンテナによって受信される信号を処理するように配置された信号処理回路構成に接続されたアンテナ１００７を含む。本発明の本実施形態に係る該信号処理回路構成は、アンテナに接続され、およびアンテナによって受信された信号を増幅するよう配置された低雑音増幅器１００１、およびテンプレート発生器１００４、ミキサー１００２（電力消費を低減するためにパッシブ・ミキサを用いることができる）およびインテグレータ１００５を含むいわゆるアナログ復調装置または「相関器」を含む。ミキサー１００２は、低雑音増幅器１００１から受け取った信号を、テンプレート発生器１００４によって生成されるパルス列と混合するかまたは乗算するように配置され、および、結果として生じる信号は次いでインテグレータ１００５によって集積される。次いで、インテグレータが得た信号は、信号の情報内容を決定しおよび該情報内容を表す出力信号を生成するコンパレータ１００６に、提供される。テンプレート発生器１００４およびコンパレータ１００６は、同期信号をテンプレート発生器１００４およびコンパレータ１００６に提供するタイミング・コントローラ１００３によって同期する。（遅延ロック・ループおよびエッジ・セレクタを含みうる）タイミング・コントローラ１００３は、外部基準クロック信号によって制御される。信号経路はアンテナからインテグレータまで差次的であり、これは受信した信号のノイズ成分を抑制するために有利である。

図１に示すように上記の一般の構造は従来のものであり、および、本明細書中においてさらに詳細に記載する必要はない。本発明は、本明細書中においてテンプレート発生器１００４を構成するパルス発生器に関する。構造の残りは、従来のＩＲ受信機構造である。この場合、単一の受信機経路が用いられる。しかし、テンプレート発生器は、他の構造、例えば、直交乗算を伴う受信機（すなわち、９０°位相テンプレートを有する２本の受信機経路）に直接適用することもでき、信号対雑音比に対するタイミング・エラーの影響を低減するのに有用である。また、テンプレート発生器は、また、対応する変調を提供するよう構成される場合、（ＵＷＢ−ＩＲ送信機といった）送信機にも直接適用できる。通常、ガウスパルスのｎ次導関数といったよく特徴づけられたパルスが用いられる。しかし、このようなパルスを生成するには、複雑な発生回路を必要とする。一方では、パルス発生器の最も重要な要件は、パルスの形状自体ではなく、むしろそのスペクトル特性であり、法によって定められた放射テンプレートが尊重されるべきである。現在この要件は、より簡単なパルス発生器によっても達成することができ、それによって引き続きスペクトル整形が、アンテナによって、または、何らかの追加的な伝送フィルタによって得ることができる。

この文脈において、本発明のテンプレート発生器は、ＩＲ−ＵＷＢ送信機のパルス発生器としても用いることができる。制御信号を印加して、パルス変調を実装するべく、二進数のデータ・シーケンスに従って、生成された波形の特性のいくつかを修正することができる。例えば、トリガ入力の２つの異なる遅延したバージョンを選択することによって、ＰＰＭ（パルス位相変調）を直接実装することができる。差分信号の振幅に従う情報を運搬する差分波形を形成するために、発生器のシングルエンドの出力２個を選択的に逆転させることによって、ＰＡＭ（パルス振幅変調）を実装することができる。ＯＯＫ（オン／オフ・キーイング）変調も、発生器を選択的に起動させる（ＯＮ）かまたは起動させない（ＯＦＦ）ことによって提供することができる。

図２は、本発明の好ましい実施形態に係るパルス発生器の一般的な構成を例示する。パルス発生器は、完全に差動的である（相補信号、すなわち、一般に反転信号は通常、それぞれの信号を特定する記号の上方の線によって図面に示される）。（図１のタイミング・コントローラ１００３によって発信された）入力信号ＩＮは、電圧制御遅延ライン（ＶＣＤＬ）１００に供給され、入力信号の複数の連続的に遅延したバージョンを出力で生成するよう配置された複数の縦列遅延セル１０１を含む。パルスが受信されることが予想される場合、入力信号（ＩＮ）は基本的に、すべてのフレームでタイミング・コントローラによって生成されることとなる。

下記にさらに続く説明から理解されるように、長さ４サイクルのパルス列がパルス発生器の出力に生成されるならば、遅延線は１０個の遅延セル１０１を都合よく含むことができる。

遅延セル１０１の構造が、図３に概略的に示される。実際のところ、同じ基本型の遅延回路が、タイミング・コントローラ１００３の遅延ロック・ループにも用いられる。ここで、パルス発生器において必要なステージ遅延は、タイミング・コントローラ１００３において必要なステージ遅延よりずっと小さくなりうる。このために図３に示すように、４個の平行な遅延回路１０１ａが、ドライバビリティを増加させるために分岐ごとに用いられる。２個のクロス結合された弱いインバータ１０１ｂが遅延セルの出力の間に配置されて、差動的動作を保証する。基本的な遅延回路１０１ａは、プルアップおよびプルダウン接続の両方において能動負荷を有するＣＭＯＳインバータである。プルダウン・ネットワークはアース（Ｖｓｓ）に接続され、およびプルアップ・ネットワークは調節可能な供給電圧（Ｖｃ）に接続されている（Ｖｄｄは、高電圧レベルを表す）。基本的な遅延回路の遅延は、この電圧を変化させることによって調整される。遅延線のステージの遅延は、供給電圧を変化させることによって制御されるため、遅延セル１０１からの高レベルの出力電圧は、制御電圧Ｖｃに依存する。このように、完全な駆動を有するべく、遅延線の出力で論理電圧レベル（すなわち入力信号の遅延したバージョンのそれぞれに対応する遅延線出力信号Ｄ１〜Ｄ１０の論理レベル）を復元することが便利である。これは、遅延セル１０１ごとに、レベルシフタ回路を含むバッファ１０２を提供することによって達成される。このように、このバッファ１０２は、各遅延セルと、遅延線出力信号（Ｄ１…Ｄ１０）が供給されるべくパルス発生器の次のステージとの間に挿入される。また、図２において概略的に示すように、バッファも、その「標準」および「反転」値の両方に従う対応する遅延線出力信号（Ｄ１…Ｄ１０）を生成するために差動的である。

バッファ１０２の出力での遅延線出力信号（Ｄ１…Ｄ１０）は、いわゆるパルス発生器ブロック（２０１、２０２、３０１、３０２）に供給され、エッジのそれぞれの特定の組合せから対応する「第１のパルス」を生成する。これらパルス発生器ブロックは、従来の相補的なＣＭＯＳ論理ゲート−ＮＡＮＤ（４００）およびＮＯＲ（４０１）−を含み、パルス発生器ブロックによって生成された「第１の出力パルス」（ｐ１〜ｐ８）は、パルス結合器ブロック（２１１、２１２、３１１、３１２）含むパルス結合器回路構成によって用いられて、回路の出力（ＯＵＴ：５０２、５０３、５０３は、５０２の遅延したバージョンに対応するものの、５０２への差動的に相補的な出力に対応すると考慮することができる）を高電圧（Ｖｄｄ）または、アース（Ｖｓｓ）に交互に接続される。これは、下記により詳細に説明される。

図２は、パルス発生器ブロックおよびパルス発生器ブロックが２つの異なる部分に配置される方法の概略を示す。すなわち、パルス発生器ブロック２０１および２０２、およびパルス結合器ブロック２１１および２１２は、「立ち上がりエッジ部」２００に配置される。すなわちそれらは、入力信号（ＩＮ）の立ち上がりエッジに対応する遅延線出力信号によって起動されるように配置され、一方、パルス発生器ブロック３０１および３０２、およびパルス結合器ブロック３１１および３１２パルス結合器は、「立ち下がりエッジ部」３００に配置される。すなわち、それらは、入力信号（ＩＮ）の立ち下がりエッジに対応する遅延線出力信号によって起動されるように配置される。すなわち、パルス発生器ブロックおよびパルス結合器ブロックは２つの部へと分類され、ＶＣＤＬに由来する入力信号の立ち上がりエッジおよび立ち下がりエッジによってそれぞれ作動する。このようにして、パルス発生器が、入力信号の立ち上がりエッジおよび立ち下がりエッジ両方に応答して出力パルスを生じるため、電力消費を低減することができる。伝統的にこの種のパルス発生器において、および特にＵＷＢ−ＩＲシステムに用いられるパルス発生器において、出力パルスは起動させている入力信号のエッジ（立ち上がりまたは立ち下がり）のうち一つのためにのみ生成されるが、一方、反対側のエッジは、パルス生成に用いられない電力消費を（遅延セル中で、論理回路中でなど）発生する。このように、テンプレート／パルス発生器の初期状態をリセットするためには、いくらかの電力が必要とされ、これによって対応する電力消費を伴う。これに反して、本発明は、（ＵＷＢ−ＩＲ受信機テンプレートといった）パルスが、入力信号の両方のエッジ（すなわち、立ち上がりエッジおよび立ち下りエッジ）のために生成されることを意味する。結果として、消失するすべての電力は、出力パルスを発生するために用いられる。

これは、図４（ａ）および（ｂ）に概略的に示され、ここで、図４（ａ）は、各パルスが（従来技術に従って）入力信号の１つの立ち上がりエッジによって発生される方法を示し、それによって、図４（ａ）に示される４個の出力パルスを生成するために、合計４個の立ち上がりエッジ、引き続き、対応する立ち下がりエッジが用いられることを示している。反対に、本発明の原理を例示する図４（ｂ）において、立ち下がりエッジもまたパルス発生のために用いられおよび図４（ａ）のように「無駄にならない」ことを理由に、４個の出力パルスが、２個の立ち上がりエッジおよび２個の立ち下がりエッジによって生成される。

図５はパルス発生器ブロック２０１の可能な構成の概略を示す（他のパルス発生器ブロック２０２、３０１、３０２は、同一である；パルス発生器ブロック同士の唯一の差異は、論理ゲート（４００、４０１）の入力（ａ…ｉ）が遅延線１００の出力（Ｄ１…Ｄ１０、「逆」出力を含む）に接続されている方法である）。パルス発生器ブロックのＮＡＮＤゲート４００は、立ち上がりエッジと後続する立ち下がりエッジとの組み合わせから負パルスを発生する。ＮＯＲゲート４０１は、立ち下がりエッジおよび後続する立ち上がりエッジから、正のパルスを発生する。論理ゲートの出力は、図面のｐ１〜ｐ８に参照される。

論理ゲート（４００、４０１）の入力（ａ…ｉ）を遅延線出力（Ｄ１…Ｄ１０）に接続できる１つの適切な方法が、図７の表に示される。

パルス結合器ブロックは、図６に例示されるパルス結合器ブロック２１１として、それぞれ構成することができる。すなわち、ＮＭＯＳ５０１およびＰＭＯＳ５００トランジスタ対によって、トランジスタは、供給電圧とアースとの間で縦列に接続され、トランジスタ対は、平行に配置され、それぞれのトランジスタ対の２個のトランジスタ間で、対応する出力（この場合５０２）に接続されている。図６も、パルス発生器ブロックの論理ゲートの出力（ｐ１〜ｐ８）がトランジスタに接続されている方法の概略を示す。

二つの部（前述したように、立ち上がりエッジ部２００および立ち下がりエッジ部３００）のそれぞれは、２個のシングルエンドの相補的出力（５０２、５０３）を発生し、これらはかつて、完全に差動的なパッシブ・ミキサを駆動するのに必要な差動的信号をともに形成すると考えられていた。デフォルト状態においてパルス結合器ブロック（２１１、２１２、３１１、３１２）の出力がフローティングであるならば、二つの部（２００、３００）の対応する出力を一緒に接続することができる。パルス結合器ブロック（例えば立ち上がりエッジ部２００に対応するパルス結合器ブロック２１１）のうちの一つが出力５０２を駆動している場合、他方の対応するパルス結合器ブロック３１１（すなわち立ち下がりエッジ部３００における対応するパルス結合器ブロック）はデフォルト状態にある。

パルス発生器全体を、（インパルス無線回路といった、高速装置を実装するのに適している）０．１８μｍのＣＭＯＳ工程において実装することができる。

図８（ａ）〜（ｆ）は、回路が２００ＭＨｚのパルス反復周波数（ＰＲＦ）で作動している場合のトランジスタ・レベルのシミュレーション結果を示す。図８（ａ）、（ｃ）および（ｅ）は入力信号の立ち上がりエッジから生成された波形を示し、および、図８（ｂ）、（ｄ）および（ｆ）は入力信号の立ち下がりエッジによって起動された対応する波形を例示する。

図８（ａ）〜（ｄ）の縦軸は、ボルト（Ｖ）単位の信号の振幅に対応し、および図８（ｅ）および８（ｆ）はｍＶ単位の振幅を示す。
横軸はすべてナノ秒単位の時間を示す。

図８（ａ）および（ｂ）では、遅延線１００に印加される起動入力信号（ＩＮ）の立ち上がりおよび立ち下がりエッジのそれぞれが、対応する出力バッファ１０２で、対応する遅延した遅延線出力信号Ｄ１〜Ｄ１０を引き起こす方法がみとめられうる。

図８（ｃ）および（ｄ）は、パルス発生器ブロック２０１（図８（ｃ））および３０１（図８（ｄ））の対応する出力信号ｐ１〜ｐ８をそれぞれ示す。

図８（ｅ）および（ｆ）は、パルス結合器ブロック２１１（図８（ｅ））および３１１（図８（ｆ））の出力５０２で得られた対応する「組み合わせた」パルス信号をそれぞれ示す。

図８（ｃ）および８（ｄ）において、パルス発生器ブロック（ｐ１およびｐ２）由来の２個の第１の出力パルスが他のパルスより大きい振幅を有することを認めうる（これは、第１の出力パルスがハイ・インピーダンス状態由来の出力節点を駆動しなければならない一方、次のパルスは、出力を高電圧から低電圧までまたはその反対方向に移動することのみを必要とすることを理由とする）。これは、パルス結合器回路の２個の第１のトランジスタの大きさを、他のトランジスタとは異なって設定することによって補償することができる。結果として、パルス結合器ブロックによって提供された２個のシングルエンドの信号ピーク間の振幅は、任意のサイクルに対して実質的に同じでありうる（図８（ｅ）および（ｆ）を参照）。

これらシングルエンドの出力は、出力トランジスタの限定された立ち上がりおよび立ち下がり時間を理由に、理想的な正方形の波形から逸脱している。

図において、入力遅延線から得られる１０個の信号が４個のパルスに変換される方法をみとめることができる。タイミング・エラーに起因する信号対雑音比の低下を低減することが目的である場合、テンプレート発生器にとって４個のパルス・テンプレートが特に有利であることがわかっている。また、４個のパルスを基本とするテンプレートは、合理的に電力効率が良い。

図９（ａ）はテンプレートの２個のシングルエンドの出力を示し、図９（ｂ）は（２個の以前の波形を減算した後に得た。この減算は、図２に示される回路の出力５０２および５０３で、従来の方法で単純な、従来の差動トランジスタ対に信号を印加することによって求めることができる）差動的な出力波形を示す。縦軸は、図９（ａ）ではｍＶ単位の、および図９（ｂ）ではボルト単位の振幅を示し、横軸はナノ秒単位の時間を示す。図９（ｃ）は、８ＧＨｚを中央とする対応する（図９（ｂ）の差動出力に基づく）テンプレート・スペクトルを示す。（縦軸はｄＢＶ単位での相対振幅に対応し、一方横軸はＧＨｚ単位での周波数に対応する）。

現実的なテンプレート波形パルス振幅を得るために、テンプレート発生器回路は、パッシブ・ミキサ回路に接続されてきた。図９（ｂ）は、非負荷振幅（９０１）および負荷振幅（９０２）の両方を示す。テンプレートがどのように５５０ｍＶの非負荷のピーク間振幅を有する方法をみとめることができ、振幅は、典型的なパッシブ・ミキサの局部発振器ポートによって負荷を与えられる場合２３０ｍＶに減少する。

上述の、および１．８Ｖの供給電圧で作動する完全なテンプレート発生器の平均電力消費は、パルス反復周波数が２００ＭＨｚの場合は約２．０ｍＷであることがわかっている。電力の大部分は、電圧遅延線（約１．５５ｍＷ）によって消失する。

この文脈において、用語「含む」および、その派生語（例えば「含んでいる」等）は、除外的な意味において理解されるべきでない。すなわちこれらの用語は、記載および定義されているものが、さらなる要素、手順等を含みうる可能性を除外するように解釈されるべきではない。

反対に本発明は、本明細書中に記載されている特定の実施形態に限定されることは明らかになく、しかし、請求項に定義される本発明の一般的な範囲内において（例えば、材料、寸法、構成要素、構成などの選択に関して）任意の当業者によって考慮されうる任意の変形も含んでいる。

本発明によれば、入力信号の立ち上がりエッジだけでなく立ち下がりエッジもパルスの作成に用いられるパルス発生器が提供される。このパルス発生器は電力消費量を低下させ、例えばＣＭＯＳ技術を用いて集積回路中に簡便および容易に実装することができる。

本発明の説明を完全なものとし、およびそのより良好な理解を提供するために、一組の図面を提供する。該図面は説明の不可欠な部分を形成し、および本発明の好ましい実施例を例示する。これらは本発明の範囲を限定するものとして解釈されるべきではなく、本発明を実施可能な方法の単なる例として解釈されるべきである。図面は、以下の各図から成る。
本発明の好ましい実施例に係るＵＷＢ−ＩＲ受信機のブロック図。 本発明の該実施形態に係る、該ＵＷＢ−ＩＲ受信機に適したテンプレート発生器のブロック図。 該テンプレート発生器の遅延セルの配置に関する概略図。 従来技術のパルス生成および本発明に係るパルス生成の差異に関する概略図。 パルス発生器ブロックの論理回路構成の回路図。 パルス発生器ブロックの回路図。 本発明の実施形態に係る、遅延線の出力がパルス発生器回路に接続される方法の概略を示す表。 パルス発生器内の異なる信号の概略図。 得られた出力信号のいくつかの相の概略図。

符号の説明

１００…遅延線、１０１…遅延セル、１０２…バッファ、２００…立ち上がりエッジ部、２０１，２０２，３０１，３０２…パルス発生器ブロック、２１１，２１２，３１１，３１２…パルス結合器ブロック、３００…立ち下がりエッジ部、５０２，５０３…出力、Ｄ１…遅延線出力信号、Ｖｃ…供給電圧。

Claims (24)

1. デジタル入力信号を受信し、およびそれぞれが前記デジタル入力信号の遅延したバージョンのそれぞれを含む複数の遅延線出力信号を生成する遅延線と、
   複数の論理回路構成入力で異なる遅延線出力信号を受信する論理回路構成を含み且つ該異なる遅延線出力信号に応答して複数の連続した第１の出力パルスを生成する第１及び第２のパルス発生器ブロックと、
   前記第１及び第２のパルス発生器ブロックのそれぞれからの前記第１の出力パルスに応答して、対応する複数の第２の出力パルスを生成するために、該第１の出力パルスを結合するパルス結合器回路構成と、を含み、
   前記第１のパルス発生器ブロックが、前記デジタル入力信号の立ち上がりエッジに応答して、該立ち上がりエッジの連続的に遅延したバージョンに由来する該第１の出力パルスの第１の組を生成し、前記第２のパルス発生器ブロックは、前記デジタル入力信号の立ち下がりエッジに応答して、該立ち下がりエッジの連続的に遅延したバージョンに由来する該第１の出力パルスの第２の組を生成することを特徴とするパルス発生器。
2. 前記第１及び第２のパルス発生器ブロックのそれぞれの論理回路構成が、論理ゲートごとに次々とおよびそれぞれの遅延線出力信号に応答して、前記第１の出力パルスのそれぞれを生成する複数の論理ゲートを含んだことを特徴とする、請求項１に記載のパルス発生器。
3. 前記複数の論理ゲートは、前記第１の出力パルスが交互に立ち下がりエッジおよび立ち上がりエッジであるような態様で、該論理ゲートごとに次々と、前記第１の出力パルスのそれぞれを生成することを特徴とする、請求項２に記載のパルス発生器。
4. 前記複数の論理ゲートが系列に従って次々と起動され、ある論理ゲートが第１の型の論理ゲートであるならば、次の論理ゲートは第１の型の論理ゲートとは異なる第２の型の論理ゲートであることを特徴とする、請求項２又は３のいずれかに記載のパルス発生器。
5. 前記第１及び第２のパルス発生器ブロックが同一の構成であることを特徴とする、請求項１から４のいずれか一項に記載のパルス発生器。
6. 前記第１のパルス発生器ブロックの入力が、該遅延線から信号を受信する場合、前記第２のパルス発生器ブロックの対応する入力が、該遅延線から該信号の反転バージョンを受信するよう、第１及び第２のパルス発生器ブロックが前記遅延線に接続されたことを特徴とする、請求項１から５のいずれか一項に記載のパルス発生器。
7. 前記第１及び第２のパルス発生器ブロックのそれぞれは、Ｎ個の入力およびＮ−１個の出力を含み、前記論理回路構成は、それぞれが２個の入力および１個の出力を有するＮ−１個の論理ゲートを含み、前記第１及び第２のパルスパルス発生器ブロックおよび前記パルス結合器回路構成が、前記デジタル入力信号の正および負の側面ごとに、（Ｎ−１）／２個の該第２の出力パルスの群を生成することを特徴とする、請求項１から６のいずれか一項に記載のパルス発生器。
8. Ｎ＝９であることを特徴とする、請求項７に記載のパルス発生器。
9. 少なくとも１０個の略同一の遅延セルによって、該遅延線は、該入力信号の少なくとも１０個の異なって遅延したバージョンを生成することを特徴とする、請求項７又は８のいずれかに記載のパルス発生器。
10. 各遅延線出力信号が、該信号遅延線の非反転出力でおよび反転出力で提供されたことを特徴とする、請求項１から９のいずれか一項に記載のパルス発生器。
11. 該パルス結合器回路構成が、平行に配置され、該第２の出力パルスが送出される共通の出力端に接続された複数の縦列トランジスタ対を含み、該縦列トランジスタ対が、前記第１又は第２のパルス発生器ブロックによって順次起動されて該出力を第１の電圧レベルおよび第２の電圧レベルに交互に接続することを特徴とする、請求項１から１０のいずれか一項に記載のパルス発生器。
12. 前記第１及び第２のパルス発生器ブロックは、それぞれ１個のパルス結合器ブロックを含み、該パルス結合器ブロックのそれぞれが、対応するパルス結合器回路構成を含んだことを特徴とする、請求項１から１１のいずれか一項に記載のパルス発生器。
13. 前記第１及び第２のパルス発生器ブロックのそれぞれは、差動的出力信号を生成するべく該第２の出力パルスと結合可能な第２の出力パルスをさらに生成するべく、対応するパルス結合器回路構成とともに２個の相補的パルス発生器ブロックを含んだことを特徴とする、請求項１から１２のいずれか一項に記載のパルス発生器。
14. 前記第１又は第２のパルス発生器ブロックが、該第１の出力パルスの該第１の組が第１の時間枠において生成されるように、および、該第１の出力パルスの該第２の組が該第１の時間枠とは重複しない第２の時間枠において生成されるようになされたことを特徴とする、請求項１から１３のいずれか一項に記載のパルス発生器。
15. インパルス無線受信機用のテンプレート発生器であって、該テンプレート発生器が、請求項１から１４のいずれか一項に記載のパルス発生器を含むことを特徴とするテンプレート発生器。
16. インパルス無線信号を受信するようになされ、情報内容を抽出するために受信されたインパルス無線信号を処理する信号処理回路構成を含むインパルス無線受信機であって、該信号処理回路構成は、複数のパルスを含むパルス・テンプレートを生成するテンプレート発生器を含み、該信号処理回路構成は、該パルスと該受信した信号を混合する少なくとも１個のミキサー（１００２）をさらに含み、該テンプレート発生器が請求項１から１４のいずれか一項に記載のパルス発生器を含んだことを特徴とするインパルス無線受信機。
17. 請求項１から１４のいずれか一項に記載のパルス発生器を含むことを特徴とするインパルス無線部品。
18. それぞれが入力信号の遅延したバージョンのそれぞれを含む複数の遅延信号を生成するべくデジタル入力信号を連続的に遅延させる工程と、
    該遅延信号に応答して複数の連続した第１の出力パルスを生成するべく、論理回路構成の複数の入力に該遅延信号を供給する工程と、
    複数の第２の出力パルスを生成するべく、該第１の出力パルスを結合する工程と、を含み、
    該第１の出力パルスの第１の組が、該デジタル入力信号の立ち上がりエッジの連続的に遅延したバージョンから導かれ、一方、該第１の出力パルスの第２の組が、該デジタル入力信号の立ち下がりエッジの連続的に遅延したバージョンから導かれるように、該遅延信号が該論理回路構成に供給されることを特徴とする複数のパルスを生成するパルス発生方法。
19. 該論理回路構成は、論理ゲートごとに次々とおよびそれぞれの遅延信号に応答して、該第１の出力パルスのそれぞれを生成する複数の論理ゲートを含んだことを特徴とする、請求項１８に記載のパルス発生方法。
20. 該論理ゲートは、該第１の出力パルスが、交互に立ち下がりパルスおよび立ち上がりパルスであるような態様で、論理ゲートごとに次々と、該第１の出力パルス（ｐ１…ｐ８）のそれぞれのパルスを生成することを特徴とする、請求項１９に記載のパルス発生方法。
21. 複数の後続の時間枠のそれぞれに、後続する複数のパルスを含むテンプレートを生成する工程を含み、該複数のパルスが、２個以上および５個以下の該第２のパルスを含んだことを特徴とする、請求項１８から２０のいずれか一項に記載のパルス発生方法。
22. 該複数のパルスが、該第２のパルスのうち４個を含んだことを特徴とする、請求項２１に記載のパルス発生方法。
23. 該第１の出力パルスの該第１の組が、第１の時間枠において生成され、および、該第１の出力パルスの該第２の組が該第１の時間枠とは重複しない第２の時間枠において生成されたことを特徴とする、請求項１８から２２のいずれか一項に記載のパルス発生方法。
24. 複数のパルスを含むパルス・テンプレートを提供する工程、および、該パルスを該受信した信号と混合して、無線受信機の意思決定部に転送される結果生じる信号を得る工程を含み、該パルス・テンプレートが請求項１８から２３のいずれか一項に記載のいずれかに記載の方法によって得られることを特徴とする、該信号から情報内容を抽出するべく、インパクト無線受信機において受信される信号を処理する方法。

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