JP2007243261A

JP2007243261A - Oscillation circuit

Info

Publication number: JP2007243261A
Application number: JP2006058980A
Authority: JP
Inventors: Minoru Kanzaki; 神崎　　実
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-03-06
Filing date: 2006-03-06
Publication date: 2007-09-20

Abstract

PROBLEM TO BE SOLVED: To provide an oscillation circuit eliminating disturbance in an oscillation waveform caused at changeover of a frequency by switches. SOLUTION: In the case of inverting the polarity of a first IDT 12a and a second IDT 12b, switches SW5 to SW8 being switch means are interrupted, and all the switches SW5 to SW8 are interrupted for a period Td when a parallel connection state between the first IDT 12a and the second IDT 12b is released. Even when the switches are changed over in a timing when a level of a signal V11 or V12 is somewhat deviated due to any cause, a state of both the signals going to a high level at the same time can be obtained by selecting the period Td to be a necessity minimum and sufficient value. Thus, a simultaneously conductive state of the switches SW5, SW6 or the switches SW7, SW8 is avoided. COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＳＡＷ（Surface Accoustic Wave）共振子を具備した発振回路に関わり、特に、２値ＦＳＫ（Frequency Shift Keying）変調を用いる無線送信機に好適な発振回路を提供するものである。 The present invention relates to an oscillation circuit provided with a SAW (Surface Accoustic Wave) resonator, and particularly provides an oscillation circuit suitable for a radio transmitter using binary FSK (Frequency Shift Keying) modulation.

ＦＳＫ変調は、デジタル変調方式の一種であり、最も簡易な２値ＦＳＫの場合、ベースバンド信号の２値符号に応じて２つの異なる搬送波周波数が割り当てられる。２つの異なる搬送波周波数間の周波数差Δｆは、通常、搬送波周波数自体の１００〜２００ｐｐｍ程度の小さな値に設定される。 FSK modulation is a kind of digital modulation scheme. In the case of the simplest binary FSK, two different carrier frequencies are assigned according to the binary code of the baseband signal. The frequency difference Δf between two different carrier frequencies is usually set to a small value of about 100 to 200 ppm of the carrier frequency itself.

このようなＦＳＫ変調に適した発振回路として、圧電基板上に隣接した２つのＩＤＴ（Inter Digital Transduser）を有するＳＡＷ共振子を用いたものがある。（例えば、特許文献１参照。）このＳＡＷ共振子は２つのＩＤＴ間の相互接続状態を変えることによって、共振周波数が変化する特徴を有しており、その共振周波数差が、ＦＳＫ変調の周波数差Δｆと一致するように設計されている。 As an oscillation circuit suitable for such FSK modulation, there is a circuit using a SAW resonator having two adjacent IDTs (Inter Digital Transdusers) on a piezoelectric substrate. (For example, refer to Patent Document 1.) This SAW resonator has a feature that a resonance frequency changes by changing an interconnection state between two IDTs, and the resonance frequency difference is a frequency difference of FSK modulation. It is designed to coincide with Δf.

特開２００５−３０３３５９号公報JP 2005-303359 A

ところが、スイッチ回路を構成して発振回路に適用した場合、スイッチを切り替える瞬間に、増幅回路から得られる発振波形に乱れが生じることがあった。このような乱れが生じると、ＦＳＫ変調された搬送波から妨害波が輻射され、周囲の通信システムに悪影響を及ぼしてしまう問題がある。また、その搬送波を受信機が受信する際に、エラーレート（誤り率）が増加してしまう問題もある。 However, when the switch circuit is configured and applied to the oscillation circuit, the oscillation waveform obtained from the amplifier circuit may be disturbed at the moment of switching the switch. When such a disturbance occurs, a disturbing wave is radiated from an FSK-modulated carrier wave, which has a problem of adversely affecting the surrounding communication system. There is also a problem that the error rate (error rate) increases when the receiver receives the carrier wave.

本発明は、このような従来の問題点に着目してなされたもので、その目的は、スイッチによる周波数の切り替え時に発生する発振波形の乱れを解消した発振回路を提供することにある。 The present invention has been made paying attention to such conventional problems, and an object of the present invention is to provide an oscillation circuit that eliminates the disturbance of the oscillation waveform that occurs when the frequency is switched by a switch.

上記した課題を解決するため、本発明の発振回路は、圧電基板上に第１のＩＤＴおよび第２のＩＤＴが隣接して設けられているＳＡＷ共振子と、第１のＩＤＴおよび第２のＩＤＴを任意の極性で並列に接続するためのスイッチ手段とを具備し、スイッチ手段が極性を反転させることで発振周波数が変化するように構成され、極性を反転する際に、スイッチ手段が遮断されて、第１のＩＤＴおよび第２のＩＤＴの並列接続状態が解除される期間を設けられていることを特徴とする。 In order to solve the above-described problems, an oscillation circuit of the present invention includes a SAW resonator in which a first IDT and a second IDT are provided adjacent to each other on a piezoelectric substrate, and a first IDT and a second IDT. And switching means for connecting in parallel with an arbitrary polarity, and the switching means is configured to change the oscillation frequency by inverting the polarity, and when the polarity is inverted, the switching means is cut off. A period in which the parallel connection state of the first IDT and the second IDT is canceled is provided.

これにより、第１のＩＤＴおよび第２のＩＤＴの極性を反転する際に、スイッチ手段が同時に導通状態となることを防止することができ、発振波形が乱れることがなくなる。 Thereby, when inverting the polarities of the first IDT and the second IDT, it is possible to prevent the switch means from being turned on at the same time, and the oscillation waveform is not disturbed.

圧電基板上に第１のＩＤＴおよび第２のＩＤＴが隣接して設けられているＳＡＷ共振子と、第１のＩＤＴおよび第２のＩＤＴを任意の極性で並列に接続するためのスイッチ手段とを具備し、スイッチ手段が極性を反転させることで発振周波数が変化するように構成され、スイッチ手段が遮断状態から導通状態に遷移する際に、スイッチ手段のオン抵抗が徐々に低下することを特徴とする。 A SAW resonator in which a first IDT and a second IDT are provided adjacent to each other on a piezoelectric substrate, and switch means for connecting the first IDT and the second IDT in parallel with an arbitrary polarity The switch means is configured to change the oscillation frequency by reversing the polarity, and when the switch means transitions from the cut-off state to the conductive state, the on-resistance of the switch means gradually decreases. To do.

さらに、本発明の発振回路は電界効果型トランジスタで構成され、遮断状態から導通状態への遷移においては、電界効果型トランジスタのゲート端子に対する充放電の電流量を制限することで、オン抵抗が徐々に低下することを特徴とする。 Furthermore, the oscillation circuit of the present invention is configured by a field effect transistor, and in the transition from the cutoff state to the conduction state, the on-resistance is gradually reduced by limiting the amount of charge / discharge current to the gate terminal of the field effect transistor. It is characterized by being lowered to.

これにより、電界効果型トランジスタで構成され、スイッチ手段によって遮断状態から導通状態へ遷移する際に、電界効果型トランジスタのゲート端子に対する充放電の電流量を制限することで、オン抵抗が徐々に低下し、遮断状態から導通状態へ遷移する際に発生する衝撃が緩和され、発振波形が乱れることがなくなる。 As a result, the on-resistance is gradually reduced by limiting the amount of charge / discharge current to the gate terminal of the field-effect transistor when the switch means is changed from the cut-off state to the conduction state by the switch means. In addition, the shock that occurs when transitioning from the cutoff state to the conductive state is alleviated, and the oscillation waveform is not disturbed.

本発明の発振回路を実施するための最良の形態を、以下の実施例に基づいて説明する。 The best mode for carrying out the oscillation circuit of the present invention will be described based on the following embodiments.

図１は、ＳＡＷ共振子１０の構造を示す模式図である。同図に示すように、ＳＡＷ共振子１０は、圧電基板１１の表面に隣接して形成された一対の第１のＩＤＴとしてのＩＤＴ１２ａと第２のＩＤＴとしてのＩＤＴ１２ｂと、これらＩＤＴ１２ａ，１２ｂを挟むように配置された反射器１３ａ，１３ｂ，１４ａ，１４ｂとで構成されている。圧電基板１１としては、水晶、タンタル酸リチウム（ＬｉＴａＯ₃）、ニオブ酸リチウム（ＬｉＮｂＯ₃）などの圧電性を有する単結晶が用いられる。あるいは、表面に酸化亜鉛（ＺｎＯ）などの圧電性薄膜を形成した各種の基板が代用されることもある。ＩＤＴ１２ａ，１２ｂ、および反射器１３ａ，１３ｂ，１４ａ，１４ｂは、金、銅、アルミニウムなどの導電性材料を用いて、圧電基板１１の表面にパターニングされたものである。なお、実際のパターンは、非常に微細で密度の高いものであるため、図１では、構造が判り易いように誇張して描画してある。 FIG. 1 is a schematic diagram showing the structure of the SAW resonator 10. As shown in the figure, the SAW resonator 10 sandwiches a pair of IDTs 12a as first IDTs and IDTs 12b as second IDTs formed adjacent to the surface of the piezoelectric substrate 11, and these IDTs 12a and 12b. The reflectors 13a, 13b, 14a, and 14b are arranged as described above. As the piezoelectric substrate 11, a single crystal having piezoelectricity such as quartz, lithium tantalate (LiTaO ₃ ), lithium niobate (LiNbO ₃ ) or the like is used. Alternatively, various substrates having a piezoelectric thin film such as zinc oxide (ZnO) formed on the surface may be substituted. The IDTs 12a, 12b and the reflectors 13a, 13b, 14a, 14b are patterned on the surface of the piezoelectric substrate 11 using a conductive material such as gold, copper, and aluminum. Since an actual pattern is very fine and has a high density, it is exaggerated in FIG. 1 so that the structure can be easily understood.

ＳＡＷ共振子１０が有するＩＤＴ１２ａ，１２ｂ、および反射器１３ａ，１３ｂ，１４ａ，１４ｂは電極Ｄ１，Ｄ２，Ｄ３，Ｄ４で構成され、電極Ｄ１の一部が反射器１３ａを形成している。この電極Ｄ１の他の一部と電極Ｄ２の一部とでＩＤＴ１２ａを形成している。この電極Ｄ２の他の一部が反射器１４ａを形成している。電極Ｄ３の一部が反射器１３ｂを形成している。この電極Ｄ３の他の一部と電極Ｄ４の一部とでＩＤＴ１２ｂを形成している。この電極Ｄ４の他の一部が反射器１４ｂを形成している。 The IDTs 12a and 12b and the reflectors 13a, 13b, 14a, and 14b included in the SAW resonator 10 include electrodes D1, D2, D3, and D4, and a part of the electrode D1 forms the reflector 13a. The other part of the electrode D1 and the part of the electrode D2 form an IDT 12a. Another part of the electrode D2 forms a reflector 14a. A part of the electrode D3 forms a reflector 13b. The other part of the electrode D3 and part of the electrode D4 form an IDT 12b. Another part of the electrode D4 forms a reflector 14b.

また、ＳＡＷ共振子１０は端子Ａ１，Ａ２，Ｂ１，Ｂ２を有している。端子Ａ１は反射器１３ａを形成している電極Ｄ１に接続され、端子Ａ２はＩＤＴ１２ａを形成している電極Ｄ２に接続されている。端子Ｂ１は反射器１４ｂを形成している電極Ｄ４に接続され、端子Ｂ２はＩＤＴ１２ｂを形成している電極Ｄ３に接続されている。ここで、端子Ａ１と端子Ｂ１、端子Ａ２と端子Ｂ２を繋ぐと、ＳＡＷ共振子１０の共振周波数は共振周波数ｆ１となる。一方、端子Ａ１と端子Ｂ２、端子Ａ２と端子Ｂ１を繋ぐと、ＳＡＷ共振子１０の共振周波数は共振周波数ｆ２となる。このような共振周波数ｆ１，ｆ２に差異が生じるのは、圧電基板１１の表面に現れる弾性波の振動形態が変わるためである。ここで、ｆ１＜ｆ２であり、周波数差Δｆ（＝ｆ２−ｆ１）は、ＩＤＴ１２ａ，１２ｂの寸法を変えることにより、共振周波数ｆ１および共振周波数ｆ２の１００〜２００ｐｐｍの値に適宜設定可能である。さらに、設定した周波数差Δｆは、周囲温度が変化したとしても変わることがない性質を持つ。このため、ＳＡＷ共振子１０を用いて発振回路を構成すれば、ＦＳＫ変調に好適な発振回路１（図２参照）となる。 The SAW resonator 10 has terminals A1, A2, B1, and B2. The terminal A1 is connected to the electrode D1 forming the reflector 13a, and the terminal A2 is connected to the electrode D2 forming the IDT 12a. The terminal B1 is connected to the electrode D4 forming the reflector 14b, and the terminal B2 is connected to the electrode D3 forming the IDT 12b. Here, when the terminal A1 and the terminal B1, and the terminal A2 and the terminal B2 are connected, the resonance frequency of the SAW resonator 10 becomes the resonance frequency f1. On the other hand, when the terminal A1 and the terminal B2 and the terminal A2 and the terminal B1 are connected, the resonance frequency of the SAW resonator 10 becomes the resonance frequency f2. The difference between the resonance frequencies f1 and f2 occurs because the vibration form of the elastic wave that appears on the surface of the piezoelectric substrate 11 changes. Here, f1 <f2, and the frequency difference Δf (= f2−f1) can be appropriately set to a value of 100 to 200 ppm of the resonance frequency f1 and the resonance frequency f2 by changing the dimensions of the IDTs 12a and 12b. Furthermore, the set frequency difference Δf has the property that it does not change even if the ambient temperature changes. Therefore, if the oscillation circuit is configured using the SAW resonator 10, the oscillation circuit 1 (see FIG. 2) suitable for FSK modulation is obtained.

図２は、ＳＡＷ共振子１０を用いた発振回路１の基本構成を示すブロック図である。図２において、発振回路１は、少なくともＳＡＷ共振子１０と、増幅回路２０と、スイッチ手段としての４つのスイッチＳＷ１〜ＳＷ４とを備えている。スイッチＳＷ１は、ＳＡＷ共振子１０の端子Ａ２と端子Ｂ１との間に設けられ、スイッチＳＷ２は、ＳＡＷ共振子１０の端子Ａ１と端子Ｂ１との間に設けられ、スイッチＳＷ３は、ＳＡＷ共振子１０の端子Ａ２と端子Ｂ２との間に設けられ、スイッチＳＷ４は、ＳＡＷ共振子１０の端子Ａ１と端子Ｂ２との間に設けられている。スイッチ手段としての４つのスイッチＳＷ１〜ＳＷ４は、図２に示す通り、第１のＩＤＴとしてのＩＤＴ１２ａに設けられた端子Ａ１，Ａ２間と、および第２のＩＤＴとしてのＩＤＴ１２ｂに設けられた端子Ｂ１，Ｂ２間とに任意の極性で並列に接続されている。増幅回路２０は入力端子２１と出力端子２２とを有しており、ＳＡＷ共振子１０の端子Ａ１と端子Ａ２との間に接続される。増幅回路２０の作用により、発振が励起され、かつ持続される。 FIG. 2 is a block diagram showing a basic configuration of the oscillation circuit 1 using the SAW resonator 10. In FIG. 2, the oscillation circuit 1 includes at least a SAW resonator 10, an amplifier circuit 20, and four switches SW1 to SW4 as switch means. The switch SW1 is provided between the terminal A2 and the terminal B1 of the SAW resonator 10, the switch SW2 is provided between the terminal A1 and the terminal B1 of the SAW resonator 10, and the switch SW3 is provided in the SAW resonator 10. The switch SW4 is provided between the terminal A1 and the terminal B2 of the SAW resonator 10. As shown in FIG. 2, the four switches SW1 to SW4 as the switch means are connected between the terminals A1 and A2 provided in the IDT 12a as the first IDT and the terminal B1 provided in the IDT 12b as the second IDT. , B2 are connected in parallel with an arbitrary polarity. The amplifier circuit 20 has an input terminal 21 and an output terminal 22, and is connected between the terminal A1 and the terminal A2 of the SAW resonator 10. Oscillation is excited and sustained by the action of the amplifier circuit 20.

ここで、図２に示されているように、スイッチ手段としての４つのスイッチＳＷ１〜ＳＷ４が、第１のＩＤＴとしてのＩＤＴ１２ａと第２のＩＤＴとしてのＩＤＴ１２ｂとの極性を反転させるように設けられている。スイッチＳＷ１とスイッチＳＷ４を遮断（ＯＦＦ）し、スイッチＳＷ２とスイッチＳＷ３を導通（ＯＮ）させれば、端子Ａ１と端子Ｂ１が接続され、端子Ａ２と端子Ｂ２が接続される。すなわち、ＳＡＷ共振子１０の共振周波数は共振周波数ｆ１となる。一方、図示とは逆に、スイッチＳＷ１とスイッチＳＷ４を導通させ、スイッチＳＷ２とスイッチＳＷ３を遮断すれば、端子Ａ１と端子Ｂ２が接続され、端子Ａ２と端子Ｂ１が接続される。すなわち、ＳＡＷ共振子１０の共振周波数は共振周波数ｆ２となる。発振回路１は、ＳＡＷ共振子１０の共振周波数に極めて近い発振周波数で動作するため、以上のように、４つのスイッチＳＷ１〜ＳＷ４を適宜切り替えて共振周波数を周波数差Δｆだけ変移させれば、発振周波数もまた周波数差Δｆと等しい周波数差だけ変移させることができる。 Here, as shown in FIG. 2, four switches SW1 to SW4 as switching means are provided so as to invert the polarities of the IDT 12a as the first IDT and the IDT 12b as the second IDT. ing. When the switch SW1 and the switch SW4 are cut off (OFF) and the switch SW2 and the switch SW3 are turned on (ON), the terminal A1 and the terminal B1 are connected, and the terminal A2 and the terminal B2 are connected. That is, the resonance frequency of the SAW resonator 10 is the resonance frequency f1. On the other hand, if the switches SW1 and SW4 are turned on and the switches SW2 and SW3 are cut off, the terminals A1 and B2 are connected and the terminals A2 and B1 are connected. That is, the resonance frequency of the SAW resonator 10 is the resonance frequency f2. Since the oscillation circuit 1 operates at an oscillation frequency very close to the resonance frequency of the SAW resonator 10, as described above, if the four switches SW1 to SW4 are appropriately switched to change the resonance frequency by the frequency difference Δf, the oscillation circuit 1 oscillates. The frequency can also be shifted by a frequency difference equal to the frequency difference Δf.

図３は、増幅回路２０の具体例の一つである増幅回路２０ａの構成を示す回路図である。増幅回路２０ａは、入力端子２１と出力端子２２との間に縦続接続された３段の反転増幅器２３〜２５を備えている。反転増幅器２３は、相補的に接続された電界効果型トランジスタとしてのＰチャネルＭＯＳトランジスタＰ１と電界効果型トランジスタとしてのＮチャネルＭＯＳトランジスタＮ１を備え、反転増幅器２４は、相補的に接続された電界効果型トランジスタとしてのＰチャネルＭＯＳトランジスタＰ２と電界効果型トランジスタとしてのＮチャネルＭＯＳトランジスタＮ２を備え、反転増幅器２５は、相補的に接続された電界効果型トランジスタとしてのＰチャネルＭＯＳトランジスタＰ３と電界効果型トランジスタとしてのＮチャネルＭＯＳトランジスタＮ３を備えている。入力端子２１と出力端子２２との間には、抵抗器Ｒ１が接続されており、これにより各反転増幅器２３〜２５のバイアス電圧が定まる。さらに、入力端子２１にはコンデンサＣ１が、出力端子２２にはコンデンサＣ２が接続されており、これらによって、発振を生起させるために必要な負性抵抗を得ることができる。反転増幅器２４の入出力間には、必要に応じて抵抗器Ｒ２が接続され、適切な負性抵抗値を得るための位相調整が行なわれる。 FIG. 3 is a circuit diagram showing a configuration of an amplifier circuit 20a which is one specific example of the amplifier circuit 20. As shown in FIG. The amplifier circuit 20 a includes three stages of inverting amplifiers 23 to 25 connected in cascade between the input terminal 21 and the output terminal 22. The inverting amplifier 23 includes a complementary P-channel MOS transistor P1 as a field effect transistor and an N-channel MOS transistor N1 as a field effect transistor. The inverting amplifier 24 includes a complementary field effect. P-channel MOS transistor P2 as a type transistor and N-channel MOS transistor N2 as a field effect transistor, and inverting amplifier 25 includes a P-channel MOS transistor P3 as a field-effect transistor connected in a complementary manner, and a field-effect transistor. An N channel MOS transistor N3 as a transistor is provided. A resistor R1 is connected between the input terminal 21 and the output terminal 22, whereby the bias voltage of each inverting amplifier 23 to 25 is determined. Further, a capacitor C1 is connected to the input terminal 21 and a capacitor C2 is connected to the output terminal 22, and thereby, a negative resistance necessary for causing oscillation can be obtained. A resistor R2 is connected between the input and output of the inverting amplifier 24 as necessary, and phase adjustment for obtaining an appropriate negative resistance value is performed.

さらに、図４は、増幅回路２０の他の具体例である増幅回路２０ｂの構成を示す回路図である。増幅回路２０ｂは、増幅回路２０ａにおける反転増幅器２３〜２５に代えて、反転増幅器３３〜３５を備えている。具体的には、反転増幅器３３は、反転増幅器２３のＰチャネルＭＯＳトランジスタＰ１の代わりに電流源ＢＴ１を備えており、反転増幅器３４は、反転増幅器２４のＰチャネルＭＯＳトランジスタＰ２の代わりに電流源ＢＴ２を備えており、反転増幅器３５は、反転増幅器２５のＰチャネルＭＯＳトランジスタＰ３の代わりに電流源ＢＴ３を備えている。このように構成された増幅回路２０ｂは、先の増幅回路２０ａに比して、電源変動の影響を受けにくい特徴を有する。 Further, FIG. 4 is a circuit diagram showing a configuration of an amplifier circuit 20b as another specific example of the amplifier circuit 20. The amplifier circuit 20b includes inverting amplifiers 33 to 35 instead of the inverting amplifiers 23 to 25 in the amplifier circuit 20a. Specifically, the inverting amplifier 33 includes a current source BT1 instead of the P channel MOS transistor P1 of the inverting amplifier 23, and the inverting amplifier 34 includes a current source BT2 instead of the P channel MOS transistor P2 of the inverting amplifier 24. The inverting amplifier 35 includes a current source BT3 instead of the P-channel MOS transistor P3 of the inverting amplifier 25. The amplifier circuit 20b configured as described above has a characteristic that the amplifier circuit 20b is less susceptible to the influence of power supply fluctuations than the previous amplifier circuit 20a.

図５は、スイッチＳＷ５〜ＳＷ８、および、それらの駆動回路を含めたスイッチ回路の具体的構成例を示したものである。同図に示されるように、スイッチ手段としてのスイッチＳＷ５〜ＳＷ８は、それぞれＮチャネルＭＯＳトランジスタで構成されている。スイッチＳＷ５およびスイッチＳＷ８のゲート端子には、信号Ｖ１が接続されている。また、スイッチＳＷ６およびスイッチＳＷ７のゲート端子には、信号Ｖ１をＮＯＴゲート３０で論理反転させた信号Ｖ２が接続されている。いま、信号Ｖ１をローレベル（一般に接地電位）とすれば、信号Ｖ２はハイレベル（一般に電源電位）となり、これにより、スイッチＳＷ５とスイッチＳＷ８が遮断状態、スイッチＳＷ６とスイッチＳＷ７が導通状態となる。すなわち、共振周波数ｆ１が選択される。逆に、信号Ｖ１をハイレベルとすれば、信号Ｖ２はローレベルとなり、これにより、スイッチＳＷ５とスイッチＳＷ８が導通状態、スイッチＳＷ６とスイッチＳＷ７が遮断状態となる。すなわち、共振周波数ｆ２が選択される。以上のように、共振周波数ｆ１，ｆ２の切り替え動作は、信号Ｖ１のレベルを切り替えることで行なわれる。 FIG. 5 shows a specific configuration example of the switch circuit including the switches SW5 to SW8 and their drive circuits. As shown in the figure, the switches SW5 to SW8 as the switch means are each constituted by an N channel MOS transistor. The signal V1 is connected to the gate terminals of the switches SW5 and SW8. Further, a signal V2 obtained by logically inverting the signal V1 by the NOT gate 30 is connected to the gate terminals of the switches SW6 and SW7. Now, if the signal V1 is at a low level (generally a ground potential), the signal V2 is at a high level (generally a power supply potential), whereby the switch SW5 and the switch SW8 are cut off and the switch SW6 and the switch SW7 are turned on. . That is, the resonance frequency f1 is selected. Conversely, when the signal V1 is set to the high level, the signal V2 is set to the low level, whereby the switch SW5 and the switch SW8 are turned on and the switch SW6 and the switch SW7 are turned off. That is, the resonance frequency f2 is selected. As described above, the switching operation of the resonance frequencies f1 and f2 is performed by switching the level of the signal V1.

図２、図３、図４、図５で説明したそれぞれのスイッチ手段を切り替える瞬間に、増幅回路から得られる発振波形に乱れが生じることがあった。このような不具合を解消するべく検討を行なった結果、発振波形が乱れる原因として、以下に説明する２つの事象が関与していることが明らかとなった。 The oscillation waveform obtained from the amplifier circuit may be disturbed at the moment when the respective switching means described in FIGS. 2, 3, 4, and 5 are switched. As a result of investigations to eliminate such problems, it has become clear that the following two events are involved as the cause of the disturbance of the oscillation waveform.

第１の原因は、例えば、図２の場合において、スイッチＳＷ１〜ＳＷ４が理想的なタイミングで切り替わらないことである。また、第２の原因は、例えば、図２の場合において、スイッチＳＷ１〜ＳＷ４の切り替わり時に発生する衝撃である。先ず、第１の原因について図６に基づいて説明する。 The first cause is, for example, that the switches SW1 to SW4 are not switched at an ideal timing in the case of FIG. The second cause is, for example, an impact generated when the switches SW1 to SW4 are switched in the case of FIG. First, the first cause will be described with reference to FIG.

図６は、スイッチＳＷ１が遮断状態（ＯＦＦ状態）から導通状態（ＯＮ状態）に転じ、スイッチＳＷ２が導通状態（ＯＮ状態）から遮断状態（ＯＦＦ状態）に転ずるタイミングを仮定している。このとき、仮にスイッチＳＷ２の状態変化がスイッチＳＷ１の状態変化に対して一瞬遅れて生じたとする。このような状況は、当該スイッチの駆動回路のタイミング誤差によって、しばしば起こり得る。例えば、図５に示したスイッチ回路においても、ＮＯＴゲート３０で生じる伝播遅延によって、信号Ｖ２の変化は、信号Ｖ１の変化に対して僅かに遅れたものとなる。この場合、図６に示すように、スイッチＳＷ１が導通状態へ遷移しているにも関わらず、スイッチＳＷ２がまだ導通状態を保持している状況が出現する。すなわち、本来、どちらか一方のみが導通しているべきスイッチＳＷ１とスイッチＳＷ２が、同時に導通状態となってしまう。すると、同図中に太い実線で示された経路で、ＳＡＷ共振子１０の端子Ａ１と端子Ａ２との間、および、増幅回路２０の入力端子２１と出力端子２２との間が、それぞれ短絡されてしまう。したがって、この間、ＳＡＷ共振子１０が本来の共振特性を消失してしまうとともに、増幅回路２０も所定の増幅作用を阻害されてしまう。これにより、増幅回路２０から所望の発振波形を得ることができなくなる。同様の不具合は、スイッチＳＷ１が導通状態から遮断状態に転じ、スイッチＳＷ２が遮断状態から導通状態に転ずる瞬間において、仮にスイッチＳＷ１の状態変化がスイッチＳＷ２の状態変化に対して一瞬遅く生じた場合にも発生する。さらに、スイッチＳＷ３とスイッチＳＷ４についても、以上と全く同様の状況が発生し得る。 FIG. 6 assumes a timing at which the switch SW1 changes from the cutoff state (OFF state) to the conduction state (ON state) and the switch SW2 changes from the conduction state (ON state) to the cutoff state (OFF state). At this time, it is assumed that the state change of the switch SW2 occurs with a momentary delay from the state change of the switch SW1. Such a situation can often occur due to timing errors in the drive circuit of the switch. For example, also in the switch circuit shown in FIG. 5, the change in the signal V2 is slightly delayed from the change in the signal V1 due to the propagation delay generated in the NOT gate 30. In this case, as shown in FIG. 6, there is a situation in which the switch SW2 is still in the conductive state even though the switch SW1 is in the conductive state. In other words, the switch SW1 and the switch SW2 that should originally be in only one of them are in a conductive state at the same time. As a result, the path indicated by the thick solid line in FIG. 3 short-circuits between the terminals A1 and A2 of the SAW resonator 10 and between the input terminal 21 and the output terminal 22 of the amplifier circuit 20. End up. Accordingly, during this time, the SAW resonator 10 loses its original resonance characteristics, and the amplification circuit 20 is also inhibited from a predetermined amplification action. As a result, a desired oscillation waveform cannot be obtained from the amplifier circuit 20. The same problem occurs when the switch SW1 changes from the conductive state to the cut-off state, and the switch SW2 changes from the cut-off state to the conductive state. Also occurs. Further, the same situation as described above may occur with respect to the switch SW3 and the switch SW4.

第２の原因は、スイッチＳＷ１〜ＳＷ４の切り替わり時に発生する衝撃である。スイッチＳＷ１〜ＳＷ４が切り替わった直後には、ＳＡＷ共振子１０の端子Ｂ１と端子Ｂ２には、これまでと位相が反転した電位が印加される。一方、ＳＡＷ共振子１０は、圧電基板１１の内部に蓄えられた振動のエネルギーにより、スイッチＳＷ１〜ＳＷ４が切り替わった後も、切り替わる前の振動状態をしばらく持続しようとする。この振動の持続作用により、端子Ｂ１と端子Ｂ２には、スイッチＳＷ１〜ＳＷ４が切り替わる前と同じ位相の電位が、ＳＡＷ共振子１０の内部から励起され続けている。よって、スイッチＳＷ１〜ＳＷ４を介して端子Ｂ１と端子Ｂ２に供給される電位との間に衝突が生じる。このような電位の衝突により、各部の動作波形に一時的に乱れが生じてしまう。 The second cause is an impact that occurs when the switches SW1 to SW4 are switched. Immediately after the switches SW1 to SW4 are switched, a potential whose phase is inverted is applied to the terminal B1 and the terminal B2 of the SAW resonator 10. On the other hand, the SAW resonator 10 tries to maintain the vibration state before switching for a while even after the switches SW 1 to SW 4 are switched by the vibration energy stored inside the piezoelectric substrate 11. Due to the continuous action of this vibration, the potential of the same phase as that before the switches SW1 to SW4 are switched continues to be excited from the inside of the SAW resonator 10 to the terminals B1 and B2. Thus, a collision occurs between the potential supplied to the terminal B1 and the terminal B2 via the switches SW1 to SW4. Due to such potential collision, the operation waveforms of the respective parts are temporarily disturbed.

図７は、本発明の実施例１に関わるスイッチ回路の具体例を示す回路図である。図７においても、スイッチ手段としてのスイッチＳＷ５〜ＳＷ８は、それぞれＮチャネルＭＯＳトランジスタで構成されている。スイッチＳＷ５〜ＳＷ８を切り替えて共振周波数を変移させるための信号Ｖ１は、スイッチ手段としての遅延回路４０に入力されるとともに、スイッチ手段としてのＡＮＤゲート４１、スイッチ手段としてのＮＯＲゲート４２のそれぞれ一方の入力端子にも入力される。遅延回路４０は、信号Ｖ１を期間Ｔｄだけ遅延させた信号Ｖ３を生成する。遅延回路４０は、偶数個のＮＯＴゲートを縦続接続して既知の技術で構成すればよい。信号Ｖ３は、ＡＮＤゲート４１、ＮＯＲゲート４２のそれぞれの他方の入力端子に入力される。ＡＮＤゲート４１が出力する信号Ｖ１１が、スイッチＳＷ５およびスイッチＳＷ８のゲート端子に接続されている。また、ＮＯＲゲート４２が出力する信号Ｖ２１が、スイッチＳＷ６およびスイッチＳＷ７のゲート端子に接続されている。 FIG. 7 is a circuit diagram showing a specific example of the switch circuit according to the first embodiment of the present invention. Also in FIG. 7, the switches SW5 to SW8 as the switch means are each constituted by an N channel MOS transistor. A signal V1 for changing the resonance frequency by switching the switches SW5 to SW8 is input to the delay circuit 40 as the switch means, and one of the AND gate 41 as the switch means and the NOR gate 42 as the switch means. It is also input to the input terminal. The delay circuit 40 generates a signal V3 obtained by delaying the signal V1 by a period Td. The delay circuit 40 may be configured by a known technique by connecting even number of NOT gates in cascade. The signal V3 is input to the other input terminal of each of the AND gate 41 and the NOR gate 42. A signal V11 output from the AND gate 41 is connected to the gate terminals of the switches SW5 and SW8. The signal V21 output from the NOR gate 42 is connected to the gate terminals of the switches SW6 and SW7.

上記の構成により得られる各信号の波形を、図８に示したタイミングチャート図を用いて説明する。図８に示されるように、信号Ｖ１のレベルは、ある期間毎にローレベルからハイレベル、ハイレベルからローレベルへと切り替わっている。すなわち、時刻ｔ１において、ローレベルからハイレベルへと切り替わり、時刻ｔ２において、ハイレベルからローレベルへ切り替わり、時刻ｔ３において、ローレベルからハイレベルへと切り替わっている。遅延回路４０の作用により、信号Ｖ３のレベルの切り替わりは、信号Ｖ１から期間Ｔｄだけ遅れて生じる。すなわち、時刻ｔ１１において、ローレベルからハイレベルへと切り替わり、時刻ｔ２１において、ハイレベルからローレベルへ切り替わり、時刻ｔ３１において、ローレベルからハイレベルへと切り替わる。ＡＮＤゲート４１の出力である信号Ｖ１１は、信号Ｖ１と信号Ｖ３が共にハイレベルとなる期間のみハイレベルとなる。すなわち、時刻ｔ１１において、ローレベルからハイレベルへと切り替わり、時刻ｔ２において、ハイレベルからローレベルへ切り替わり、時刻ｔ３１において、ローレベルからハイレベルへと切り替わる。一方、ＮＯＲゲート４２の出力である信号Ｖ２１は、信号Ｖ１と信号Ｖ３がともにローレベルとなる期間のみハイレベルとなる。すなわち、時刻ｔ１において、ハイレベルからローレベルへと切り替わり、時刻ｔ２１において、ローレベルからハイレベルへ切り替わり、時刻ｔ３において、ハイレベルからローレベルへと切り替わる。 The waveform of each signal obtained by the above configuration will be described with reference to the timing chart shown in FIG. As shown in FIG. 8, the level of the signal V1 is switched from the low level to the high level and from the high level to the low level every certain period. That is, the low level is switched to the high level at time t1, the high level is switched to the low level at time t2, and the low level is switched to the high level at time t3. Due to the action of the delay circuit 40, the level of the signal V3 is switched with a delay of the period Td from the signal V1. That is, the low level is switched to the high level at time t11, the high level is switched to the low level at time t21, and the low level is switched to the high level at time t31. The signal V11 that is the output of the AND gate 41 is at a high level only during a period when both the signal V1 and the signal V3 are at a high level. That is, the low level is switched to the high level at time t11, the high level is switched to the low level at time t2, and the low level is switched to the high level at time t31. On the other hand, the signal V21 that is the output of the NOR gate 42 is at a high level only during a period in which both the signal V1 and the signal V3 are at a low level. That is, the high level is switched to the low level at time t1, the low level is switched to the high level at time t21, and the high level is switched to the low level at time t3.

以上の結果、図８に示されるように、信号Ｖ１のレベルが変化した時点から時間である期間Ｔｄ、すなわち、時刻ｔ１から時刻ｔ１１、時刻ｔ２から時刻ｔ２１、時刻ｔ３から時刻ｔ３１の各期間Ｔｄは、信号Ｖ１１と信号Ｖ２１がともにローレベルとなる。すなわち、この第１のＩＤＴとしてのＩＤＴ１２ａ（図１参照）および第２のＩＤＴとしてのＩＤＴ１２ｂ（図１参照）の極性を反転する際に、スイッチ手段としてのスイッチＳＷ５〜ＳＷ８（図７参照）が遮断されて、第１のＩＤＴとしてのＩＤＴ１２ａおよび第２のＩＤＴとしてのＩＤＴ１２ｂの並列接続状態が解除される期間である期間Ｔｄにおいては、スイッチＳＷ５〜ＳＷ８（図７参照）がすべて遮断状態となる。いま、期間Ｔｄを必要最小限にして十分な値に設定しておけば、何らかの要因で信号Ｖ１１または信号Ｖ２１のレベルが若干ずれたタイミングで切り替わったとしても、両信号が同時にハイレベルとなる事態を回避することができる。したがって、スイッチＳＷ５とスイッチＳＷ６、あるいは、スイッチＳＷ７とスイッチＳＷ８が、それぞれ同時に導通状態となることが回避され、従来の発振回路の課題であった発振波形の乱れを抑制できる。 As a result, as shown in FIG. 8, the period Td, which is the time from when the level of the signal V1 is changed, that is, each period Td from time t1 to time t11, from time t2 to time t21, and from time t3 to time t31. The signal V11 and the signal V21 are both at a low level. That is, when inverting the polarities of the IDT 12a (see FIG. 1) as the first IDT and the IDT 12b (see FIG. 1) as the second IDT, the switches SW5 to SW8 (see FIG. 7) as switch means are used. In a period Td, which is a period in which the parallel connection state of the IDT 12a as the first IDT and the IDT 12b as the second IDT is released, all the switches SW5 to SW8 (see FIG. 7) are in the cutoff state. . Now, if the period Td is set to a sufficient value with the minimum necessary, even if the level of the signal V11 or the signal V21 is slightly shifted due to some factor, both signals become high level at the same time. Can be avoided. Therefore, the switch SW5 and the switch SW6, or the switch SW7 and the switch SW8 are prevented from being in the conductive state at the same time, and the disturbance of the oscillation waveform, which is a problem of the conventional oscillation circuit, can be suppressed.

なお、スイッチＳＷ５〜ＳＷ８がすべて遮断状態となる期間Ｔｄは、ＳＡＷ共振子１０の端子Ｂ１と端子Ｂ２が切り離されて開放状態となるが、端子Ａ１と端子Ａ２は、増幅回路２０に常時接続されていることから、発振動作が途切れてしまうことはなく、連続的な波形を得ることができる。 During the period Td in which all the switches SW5 to SW8 are cut off, the terminals B1 and B2 of the SAW resonator 10 are disconnected and opened, but the terminals A1 and A2 are always connected to the amplifier circuit 20. Therefore, the oscillation operation is not interrupted and a continuous waveform can be obtained.

図９は、本発明の実施例２に関わるスイッチ回路の具体例を示す回路図である。図９においても、スイッチ手段としてのスイッチＳＷ１１〜ＳＷ１４は、それぞれ電界効果型トランジスタとしてのＮチャネルＭＯＳトランジスタで構成されている。スイッチＳＷ１１〜ＳＷ１４を切り替えて共振周波数を変移させるための信号Ｖ１は、スイッチ手段としてのＮＯＴゲート５０およびスイッチ手段としての制御ゲート５２に入力されており、ＮＯＴゲート５０が出力する信号Ｖ４は、スイッチ手段としての制御ゲート５１に入力されている。制御ゲート５１が出力する信号Ｖ１２が、スイッチＳＷ１１およびスイッチＳＷ１４のゲート端子に接続されている。また、制御ゲート５２が出力する信号Ｖ２２が、スイッチＳＷ１２およびスイッチＳＷ１３のゲート端子に接続されている。 FIG. 9 is a circuit diagram showing a specific example of the switch circuit according to the second embodiment of the present invention. Also in FIG. 9, the switches SW11 to SW14 as the switch means are each constituted by an N channel MOS transistor as a field effect transistor. The signal V1 for changing the resonance frequency by switching the switches SW11 to SW14 is input to the NOT gate 50 as the switch means and the control gate 52 as the switch means, and the signal V4 output from the NOT gate 50 is the switch It is inputted to the control gate 51 as means. A signal V12 output from the control gate 51 is connected to the gate terminals of the switch SW11 and the switch SW14. A signal V22 output from the control gate 52 is connected to the gate terminals of the switch SW12 and the switch SW13.

制御ゲート５１は、電界効果型トランジスタとしてのＰチャネルＭＯＳトランジスタＰ１１と電界効果型トランジスタとしてのＮチャネルＭＯＳトランジスタＮ１１とを相補的に組み合わせて構成されている。また、制御ゲート５２は、電界効果型トランジスタとしてのＰチャネルＭＯＳトランジスタＰ１２と電界効果型トランジスタとしてのＮチャネルＭＯＳトランジスタＮ１２とを相補的に組み合わせて構成されている。ここで、ＰチャネルＭＯＳトランジスタＰ１１およびＰチャネルＭＯＳトランジスタＰ１２は、それぞれ、チャネル幅Ｗとチャネル長Ｌとのアスペクト比（＝Ｗ／Ｌ）が小さくなるようにゲート電極の寸法が定められている。すなわち、各々の飽和電流値が意図的に少量に制限されている。 The control gate 51 is configured by complementarily combining a P-channel MOS transistor P11 as a field effect transistor and an N-channel MOS transistor N11 as a field effect transistor. The control gate 52 is configured by complementarily combining a P-channel MOS transistor P12 as a field effect transistor and an N-channel MOS transistor N12 as a field effect transistor. Here, the dimensions of the gate electrodes of P channel MOS transistor P11 and P channel MOS transistor P12 are determined so that the aspect ratio (= W / L) between channel width W and channel length L is reduced. That is, each saturation current value is intentionally limited to a small amount.

上記の構成により得られる各信号の波形を、図１０に示したタイミングチャート図を用いて説明する。図１０に示されるように、信号Ｖ１のレベルは、ある期間毎にローレベルからハイレベル、ハイレベルからローレベルへと切り替わっている。すなわち、時刻ｔ１において、ローレベルからハイレベルへと切り替わり、時刻ｔ２において、ハイレベルからローレベルへ切り替わり、時刻ｔ３において、ローレベルからハイレベルへと切り替わっている。ＮＯＴゲート５０の出力である信号Ｖ４は、信号Ｖ１の論理が反転されたものとなるから、時刻ｔ１において、ハイレベルからローレベルへと切り替わり、時刻ｔ２において、ローレベルからハイレベルへ切り替わり、時刻ｔ３において、ハイレベルからローレベルへと切り替わる。 The waveform of each signal obtained by the above configuration will be described with reference to the timing chart shown in FIG. As shown in FIG. 10, the level of the signal V1 is switched from the low level to the high level and from the high level to the low level every certain period. That is, the low level is switched to the high level at time t1, the high level is switched to the low level at time t2, and the low level is switched to the high level at time t3. Since the signal V4 that is the output of the NOT gate 50 is obtained by inverting the logic of the signal V1, it switches from the high level to the low level at time t1, and switches from the low level to the high level at time t2. At t3, the high level is switched to the low level.

時刻ｔ１において、信号Ｖ４がローレベルに切り替わると、制御ゲート５１の内部において、ＰチャネルＭＯＳトランジスタＰ１１が導通状態となり、ＮチャネルＭＯＳトランジスタＮ１１が遮断状態となる。この結果、スイッチＳＷ１１とスイッチＳＷ１４のゲート端子に電源電位から充電が行なわれ、ローレベルに維持されていた信号Ｖ１２のレベルが上昇し始める。しかしながら、前述したようにＰチャネルＭＯＳトランジスタＰ１１の飽和電流は制限されているため、信号Ｖ１２のレベルの上昇度合いは、図示した通りに緩慢なものとなる。このため、スイッチＳＷ１１とスイッチＳＷ１４は、時刻ｔ１以降、徐々にそれらのオン抵抗を下げながら、緩やかに導通状態へと遷移していく。同じく、時刻ｔ１においては、信号Ｖ１がハイレベルに切り替わることから、制御ゲート５２の内部において、ＰチャネルＭＯＳトランジスタＰ１２が遮断状態となり、ＮチャネルＭＯＳトランジスタＮ１２が導通状態となる。この結果、スイッチＳＷ２とスイッチＳＷ３のゲート端子から接地電位へ放電が行なわれ、ハイレベルに維持されていた信号Ｖ２２のレベルが下降する。ＮチャネルＭＯＳトランジスタＮ１２は飽和電流値が制限されていないため、信号Ｖ２２のレベルの下降度合いは、図示した通りに速やかなものとなる。同じく、時刻ｔ１においては、信号Ｖ１がハイレベルに切り替わることから、制御ゲート５２の内部において、ＰチャネルＭＯＳトランジスタＰ１２が遮断状態となり、ＮチャネルＭＯＳトランジスタＮ１２が導通状態となる。この結果、スイッチＳＷ１２とスイッチＳＷ１３のゲート端子から接地電位へ放電が行なわれ、ハイレベルに維持されていた信号Ｖ２２のレベルが下降する。ＮチャネルＭＯＳトランジスタＮ１２は飽和電流値が制限されていないため、信号Ｖ２２のレベルの下降度合いは、図示した通りに速やかなものとなる。 When the signal V4 is switched to the low level at time t1, the P-channel MOS transistor P11 is turned on and the N-channel MOS transistor N11 is turned off inside the control gate 51. As a result, the gate terminals of the switches SW11 and SW14 are charged from the power supply potential, and the level of the signal V12 maintained at the low level starts to rise. However, since the saturation current of the P-channel MOS transistor P11 is limited as described above, the level increase of the signal V12 is slow as shown in the figure. For this reason, the switch SW11 and the switch SW14 gradually transition to a conductive state while gradually decreasing their on-resistance after time t1. Similarly, at time t1, since the signal V1 is switched to the high level, the P channel MOS transistor P12 is cut off and the N channel MOS transistor N12 is turned on in the control gate 52. As a result, the gate terminals of the switches SW2 and SW3 are discharged to the ground potential, and the level of the signal V22 maintained at the high level is lowered. Since the saturation current value of the N-channel MOS transistor N12 is not limited, the level of the signal V22 decreases rapidly as illustrated. Similarly, at time t1, since the signal V1 is switched to the high level, the P channel MOS transistor P12 is cut off and the N channel MOS transistor N12 is turned on in the control gate 52. As a result, the gate terminals of the switches SW12 and SW13 are discharged to the ground potential, and the level of the signal V22 maintained at the high level is lowered. Since the saturation current value of the N-channel MOS transistor N12 is not limited, the level of the signal V22 decreases rapidly as illustrated.

続く時刻ｔ２において、信号Ｖ１がローレベルに切り替わると、制御ゲート５２の内部において、ＰチャネルＭＯＳトランジスタＰ１２が導通状態となり、ＮチャネルＭＯＳトランジスタＮ１２が遮断状態となる。この結果、スイッチＳＷ１２とスイッチＳＷ１３のゲート端子に電源電位から充電が行なわれ、ローレベルに維持されていた信号Ｖ２２のレベルが上昇し始める。しかしながら、前述したようにＰチャネルＭＯＳトランジスタＰ１２の飽和電流は制限されているため、信号Ｖ２２のレベルの上昇度合いは、図示した通りに緩慢なものとなる。このため、スイッチＳＷ１２とスイッチＳＷ１３は、時刻ｔ２以降、徐々にそれらのオン抵抗を下げながら、緩やかに導通状態へと遷移していく。同じく、時刻ｔ２においては、信号Ｖ４がハイレベルに切り替わることから、制御ゲート５１の内部において、ＰチャネルＭＯＳトランジスタＰ１１が遮断状態となり、ＮチャネルＭＯＳトランジスタＮ１１が導通状態となる。この結果、スイッチＳＷ１１とスイッチＳＷ１４のゲート端子から接地電位へ放電が行なわれ、ハイレベルに維持されていた信号Ｖ１２のレベルが下降する。ＮチャネルＭＯＳトランジスタＮ１１は飽和電流値が制限されていないため、信号Ｖ１２のレベルの下降度合いは、図示した通りに速やかなものとなる。 At time t2, when the signal V1 is switched to the low level, the P channel MOS transistor P12 is turned on and the N channel MOS transistor N12 is turned off in the control gate 52. As a result, the gate terminals of the switches SW12 and SW13 are charged from the power supply potential, and the level of the signal V22 maintained at the low level starts to rise. However, since the saturation current of the P-channel MOS transistor P12 is limited as described above, the level of the signal V22 increases slowly as shown in the figure. For this reason, the switch SW12 and the switch SW13 gradually transition to the conductive state while gradually decreasing their on-resistance after time t2. Similarly, at time t2, since the signal V4 is switched to the high level, the P channel MOS transistor P11 is cut off and the N channel MOS transistor N11 is turned on inside the control gate 51. As a result, the gate terminals of the switches SW11 and SW14 are discharged to the ground potential, and the level of the signal V12 maintained at the high level is lowered. Since the saturation current value of the N-channel MOS transistor N11 is not limited, the level of the signal V12 decreases rapidly as illustrated.

続く時刻ｔ３における動作は、前述した時刻ｔ１におけるものと同一である。 The subsequent operation at time t3 is the same as that at time t1 described above.

以上説明したように、図９のスイッチ回路によれば、各スイッチＳＷ１１〜ＳＷ１４が遮断状態から導通状態に遷移するときは、電界効果型トランジスタのゲート端子に対する充放電の電流量を制限することによって、それらのオン抵抗は瞬時に低下することなく、徐々に低下していく。したがって、スイッチＳＷ１１〜ＳＷ１４の切り替わり時に発生する衝撃が緩和され、従来の発振回路の課題であった発振波形の乱れを抑制できる。 As described above, according to the switch circuit of FIG. 9, when each of the switches SW11 to SW14 transitions from the cut-off state to the conductive state, by limiting the amount of charge / discharge current to the gate terminal of the field effect transistor. , Their on-resistance gradually decreases without decreasing instantaneously. Therefore, the impact generated when the switches SW11 to SW14 are switched is alleviated, and the disturbance of the oscillation waveform, which is a problem of the conventional oscillation circuit, can be suppressed.

以上、２つの実施例について説明したが、これらは独立して用いられる必然性はない。両実施例を組み合わせて使用することで、より効果を高めることが可能である。また、以上の実施例は一例に過ぎず、各構成要素が様々な形態を採り得ることは言うまでもない。例えば、スイッチＳＷ５〜ＳＷ８またはスイッチＳＷ１１〜ＳＷ１４は、ＮチャネルＭＯＳトランジスタには限られず、ＰチャネルＭＯＳトランジスタであってもよいし、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタを並列に接続したトランスミッションゲートであってもよい。このような各種の置換は、若干の回路変更を伴うが、既知の技術によって容易に実施可能である。 Although two embodiments have been described above, they are not necessarily used independently. By using both embodiments in combination, the effect can be further enhanced. Further, the above embodiment is merely an example, and it goes without saying that each component can take various forms. For example, the switches SW5 to SW8 or the switches SW11 to SW14 are not limited to N-channel MOS transistors, but may be P-channel MOS transistors, or transmission gates in which N-channel MOS transistors and P-channel MOS transistors are connected in parallel. There may be. Such various types of replacement involve some circuit changes, but can be easily implemented by known techniques.

ＳＡＷ共振子１０の構造を示す模式図。1 is a schematic diagram showing the structure of a SAW resonator 10. FIG. ＳＡＷ共振子１０を用いた発振回路１の基本構成を示すブロック図。1 is a block diagram showing a basic configuration of an oscillation circuit 1 using a SAW resonator 10. FIG. 増幅回路２０の第１の構成例を示す回路図。FIG. 3 is a circuit diagram showing a first configuration example of an amplifier circuit 20. 増幅回路２０の第２の構成例を示す回路図。FIG. 6 is a circuit diagram showing a second configuration example of the amplifier circuit 20. 本発明の発振回路に用いられるスイッチ回路の第１の構成例を示す回路図。The circuit diagram which shows the 1st structural example of the switch circuit used for the oscillation circuit of this invention. 図２の発振回路１の動作を示すタイミングチャート図。FIG. 3 is a timing chart showing the operation of the oscillation circuit 1 of FIG. 2. 本発明の発振回路に用いられるスイッチ回路の第２の構成例を示す回路図。The circuit diagram which shows the 2nd structural example of the switch circuit used for the oscillation circuit of this invention. 本発明の図７のスイッチ回路の動作を示すタイミングチャート図。FIG. 8 is a timing chart showing the operation of the switch circuit of FIG. 7 of the present invention. 本発明の発振回路に用いられるスイッチ回路の第３の構成例を示す回路図。The circuit diagram which shows the 3rd structural example of the switch circuit used for the oscillation circuit of this invention. 本発明の図９のスイッチ回路の動作を示すタイミングチャート図。FIG. 10 is a timing chart showing the operation of the switch circuit of FIG. 9 according to the present invention.

Explanation of symbols

１…発振回路、１０…ＳＡＷ共振子、１１…圧電基板、１２ａ…第１のＩＤＴとしてのＩＤＴ、１２ｂ…第２のＩＤＴとしてのＩＤＴ、１３ａ，１３ｂ，１４ａ，１４ｂ…反射器、２０，２０ａ，２０ｂ…増幅回路、２１…入力端子、２２…出力端子、２３，２４，２５，３３，３４，３５…反転増幅器、３０…ＮＯＴゲート、４０…スイッチ手段としての遅延回路、４１…スイッチ手段としてのＡＮＤゲート、４２…スイッチ手段としてのＮＯＲゲート、５０…スイッチ手段としてのＮＯＴゲート、５１，５２…スイッチ手段としての制御ゲート、Ａ１，Ａ２，Ｂ１，Ｂ２…端子、ＢＴ１，ＢＴ２，ＢＴ３…電流源、Ｃ１，Ｃ２…コンデンサ、Ｄ１，Ｄ２，Ｄ３，Ｄ４…電極、ｆ１，ｆ２…共振周波数、Ｌ…チャネル長、Ｎ１，Ｎ２，Ｎ３，Ｎ１１，Ｎ１２…電界効果型トランジスタとしてのＮチャネルＭＯＳトランジスタ、Ｐ１，Ｐ２，Ｐ３，Ｐ１１，Ｐ１２…電界効果型トランジスタとしてのＰチャネルＭＯＳトランジスタ、Ｒ１，Ｒ２…抵抗器、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４…スイッチ、ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４…スイッチ手段としてのスイッチ、ｔ１，ｔ２，ｔ３，ｔ１１，ｔ２１，ｔ３１…時刻、Ｔｄ…期間、Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ１１，Ｖ１２，Ｖ２１，Ｖ２２…信号、Ｗ…チャネル幅、Δｆ…周波数差。
DESCRIPTION OF SYMBOLS 1 ... Oscillator circuit, 10 ... SAW resonator, 11 ... Piezoelectric substrate, 12a ... IDT as 1st IDT, 12b ... IDT as 2nd IDT, 13a, 13b, 14a, 14b ... Reflector, 20, 20a 20b ... amplifier circuit, 21 ... input terminal, 22 ... output terminal, 23,24,25,33,34,35 ... inverting amplifier, 30 ... NOT gate, 40 ... delay circuit as switch means, 41 ... as switch means AND gate, 42 ... NOR gate as switch means, 50 ... NOT gate as switch means, 51, 52 ... Control gate as switch means, A1, A2, B1, B2 ... terminals, BT1, BT2, BT3 ... current Source, C1, C2 ... capacitor, D1, D2, D3, D4 ... electrode, f1, f2 ... resonant frequency, L ... channel length, N1, N2, N3 N11, N12: N-channel MOS transistors as field effect transistors, P1, P2, P3, P11, P12 ... P-channel MOS transistors as field effect transistors, R1, R2: Resistors, SW1, SW2, SW3, SW4 ... Switch, SW5, SW6, SW7, SW8, SW11, SW12, SW13, SW14 ... Switch as switch means, t1, t2, t3, t11, t21, t31 ... Time, Td ... Period, V1, V2, V3, V4 , V11, V12, V21, V22 ... signal, W ... channel width, Δf ... frequency difference.

Claims

A SAW resonator in which a first IDT and a second IDT are provided adjacent to each other on a piezoelectric substrate, and a switch means for connecting the first IDT and the second IDT in parallel with an arbitrary polarity And the switching means is configured to change the oscillation frequency by reversing the polarity, and when the polarity is reversed, the switching means is cut off, and the first IDT and the first IDT 2. An oscillation circuit characterized in that a period for releasing the parallel connection state of the two IDTs is provided.

A SAW resonator in which a first IDT and a second IDT are provided adjacent to each other on a piezoelectric substrate, and a switch means for connecting the first IDT and the second IDT in parallel with an arbitrary polarity And the switch means is configured to change the oscillation frequency by reversing the polarity, and when the switch means transitions from the cut-off state to the conductive state, the on-resistance of the switch means gradually increases. An oscillation circuit characterized by being lowered.

The switch means is composed of a field effect transistor, and when the transition from the cut-off state to the conduction state, the on-resistance is gradually reduced by limiting the amount of charge / discharge current to the gate terminal of the field effect transistor. The oscillation circuit according to claim 2, wherein