JP2007243218A - Method of fabricating semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体装置の製造方法、特にスパッタリング或いはドライエッチングなどによりウエハに蓄積する電荷の影響を小さくする半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device that reduces the influence of charges accumulated on a wafer by sputtering or dry etching.
一般にゲートを形成した後の配線工程では、高温熱処理をすると酸化雰囲気や層間絶縁膜により配線材料のAl、Ti、Wなどが酸化する恐れがある。したがって、この酸化を防ぐために、400℃以下の熱しか加えられない。このような400℃程度の処理温度でエッチングしたり、埋め込み性を保って絶縁膜を堆積するために、ウエハはプラズマ雰囲気にさらされることが多い。また、メタルのスパッタリング時にもプラズマ雰囲気にさらされる。これらのプラズマ雰囲気中では、加速されたイオンや電子がウエハに衝突し、ウエハに電荷が注入される。 In general, in the wiring process after the gate is formed, there is a risk that Al, Ti, W, or the like of the wiring material may be oxidized by an oxidizing atmosphere or an interlayer insulating film when heat treatment is performed. Therefore, only heat of 400 ° C. or less is applied to prevent this oxidation. In order to perform etching at a processing temperature of about 400 ° C. or to deposit an insulating film while maintaining embeddability, the wafer is often exposed to a plasma atmosphere. In addition, it is exposed to a plasma atmosphere during metal sputtering. In these plasma atmospheres, accelerated ions and electrons collide with the wafer, and charges are injected into the wafer.
通常のバルクウエハであれば、ウエハに入った大部分の電荷は、支持基板へ流れるため、デバイスがチャージアップする可能性は低い。しかし、SOIウエハは、支持基板とウエハ表面のSOI層との間に埋め込み酸化膜(BOX(Buried Oxide)酸化膜ともいう。)があるため、ウエハから流れ込んだチャージは、素子の絶縁性の弱い箇所で電界集中を起こして、信頼性を低下させたり、絶縁膜を破壊したりする。 In the case of a normal bulk wafer, most of the charges that have entered the wafer flow to the support substrate, so that the device is unlikely to be charged up. However, since an SOI wafer has a buried oxide film (also referred to as a BOX (Buried Oxide) oxide film) between the support substrate and the SOI layer on the wafer surface, the charge flowing from the wafer has a weak element insulation. Concentration of the electric field is caused at the location, and the reliability is lowered or the insulating film is destroyed.
これまでの半導体プロセスでは、微細化に伴って、ゲート絶縁膜が薄膜化している。ゲート電極自身は、ゲート絶縁膜を介してSi基板と絶縁されており、エッチング時にプラズマ雰囲気によるチャージが溜まると、薄いゲート絶縁膜は破壊される恐れがある。このため、ゲートエッチングやSW(Side Wall)エッチングで使用する装置は、チャージがウエハへ流れにくい仕組みになっている。また、ゲート材料にポリシリコンを使用すれば、高温の熱処理が可能なため、プラズマダメージがなく、埋め込み性の優れたLP−CVD(Low Pressure Chemical Vapor Deposition)装置(成膜温度:700〜800℃)などを使った層間絶縁膜堆積が一般的である。 In the conventional semiconductor process, the gate insulating film is thinned with miniaturization. The gate electrode itself is insulated from the Si substrate through the gate insulating film, and if the charge due to the plasma atmosphere is accumulated during etching, the thin gate insulating film may be destroyed. For this reason, an apparatus used in gate etching or SW (Side Wall) etching has a mechanism in which charge is difficult to flow to the wafer. Further, if polysilicon is used as the gate material, high-temperature heat treatment is possible, so there is no plasma damage, and LP-CVD (Low Pressure Chemical Vapor Deposition) apparatus (film forming temperature: 700 to 800 ° C.) having excellent embeddability. Etc.) is generally used.
Al配線を形成する際に起こるチャージアップによるダメージを防ぐ方法として、例えば特許文献1では、グリッドライン上のシリコン基板に露出部を設けた後にグリッドラインを跨いで配線パターンを形成することによって基板へ通じる電流経路を形成する方法が提案されている。 As a method for preventing damage due to charge-up that occurs when forming an Al wiring, for example, in Patent Document 1, an exposed portion is provided on a silicon substrate on a grid line, and then a wiring pattern is formed across the grid line to form a substrate. A method of forming a current path that communicates has been proposed.
また、SOIウエハにおいて、BOX酸化膜204によって絶縁されたSOI層とSi支持基板との間に導通路を設けて基板電位をコントロールする方法がいくつか提案されている。特許文献2では、基板コンタクトを形成することによって、SOI層側とSi支持基板を絶縁している埋め込み酸化膜に基板コンタクトを形成する方法が提案されている。特許文献3では、スクライブ予定領域近傍に、Si支持基板とSOI層を導通するための短絡導体を形成する方法が提案されている。特許文献4では、スクライブラインで切断することによりSi支持基板と埋め込み酸化膜の上部のSOI層を導通する方法が提案されている。
トランジスタ形成工程での層間絶縁膜堆積には、チャージングダメージの心配のないLP−CVDが主に使用される。一方、最近になって、比較的低温で行えるAP−CVD(Atomospheric Pressure Chemical Vapor Deposition)装置が、開発され始めているが、この装置は埋め込み性に問題がある。また、ゲートエッチングでは、ドライエッチングが主流であり、薄いゲート絶縁膜へ電荷が溜まりにくいようにした装置が用いられる。 LP-CVD, which is free from worrying about charging damage, is mainly used for interlayer insulating film deposition in the transistor formation process. On the other hand, recently, an AP-CVD (Atomospheric Pressure Chemical Vapor Deposition) apparatus which can be performed at a relatively low temperature has begun to be developed, but this apparatus has a problem in embedding. Also, in gate etching, dry etching is the mainstream, and an apparatus that prevents charges from being accumulated in a thin gate insulating film is used.
しかし、トランジスタ形成後の配線工程用のメタルスパッタや、ドライエッチングでは、プロセスによるチャージングダメージがあまり考慮されていない。 However, in metal sputtering for wiring process after transistor formation and dry etching, charging damage due to the process is not considered much.
図6は、SOIウエハ200を用いた半導体装置の製造方法における配線工程で、スパッタリングによるメタル層の堆積で電荷が蓄積される様子を一部分の断面切り口によって概略的に示した図である。図中、左端がウエハエッジ222にあたり、ウエハエッジからウエハ中心方向(ここでは右方向)に向かって5mm程度までの周辺の領域であるウエハエッジ領域224には、半導体素子は形成されない。ウエハエッジ領域224よりもウエハ中心よりの領域がデバイス形成領域であり、ここに各種のデバイスが形成される。
FIG. 6 is a diagram schematically showing a state in which charges are accumulated by deposition of a metal layer by sputtering in a wiring process in a method of manufacturing a semiconductor device using an
ここで、SOIウエハ200は、Si支持基板202、BOX酸化膜204及びSOI層206からなり、埋め込み酸化膜であるBOX酸化膜204により、Si支持基板202とSOI層206とは絶縁されている。SOIウエハ200に形成された個々のデバイスは、素子間分離領域208で分離されている。図6では詳細な記載は省略し、ゲート絶縁膜210及びゲート電極212を示している。デバイスの形成されたSOIウエハ200の上側には、層間絶縁膜214が成膜されており、ゲート電極212の上部には、上層の配線と接続するためのコンタクト216が形成されている。
Here, the
この層間絶縁膜214及びコンタクト216の上側の表面に、後にパターニングして配線とするための導電層218をスパッタリングにより成膜する。このとき、スパッタリング中に発生するウエハ表面のチャージ(図中では、スパッタリングによる電荷注入220として矢印で示す。)が、コンタクト216を通してデバイス中に溜まる恐れがある。これらの電荷は、絶縁性の弱い箇所を劣化させたり、絶縁破壊を引き起こしたりする。デバイス中に溜まった電荷は、埋め込み酸化膜によって絶縁されているため、抜ける場所がなく、想定した電界以上のストレスがかかる可能性があり、デバイスの信頼性を低下させる。
A
このようなプロセスで形成されたデバイスは、絶縁破壊によるリーク電流の発生や、トランジスタ特性の変動により、不安定な歩留まり結果になる。 A device formed by such a process results in an unstable yield due to generation of a leakage current due to dielectric breakdown or fluctuation of transistor characteristics.
よって、この発明は、SOIウエハのように、中間に絶縁層が埋め込まれていることによって起こる、メタルスパッタやドライエッチングによる電荷の蓄積を軽減することにより、チャージアップによるデバイスの歩留まり低下を防ぐことを目的とする。 Therefore, the present invention prevents the decrease in device yield due to charge-up by reducing charge accumulation caused by metal sputtering or dry etching, which occurs when an insulating layer is embedded in the middle like an SOI wafer. With the goal.
上述した問題の解決を図るため、デバイス形成には用いられないウエハの周辺のエッジ領域すなわちウエハエッジ領域をスパッタリング中の電荷の移動に利用する。すなわち、この発明の半導体装置の製造方法は、半導体ウエハを準備する工程と、半導体ウエハ上に、層間絶縁膜を形成する工程と、層間絶縁膜上に、下部メタル層及び中間絶縁膜を順次形成する工程と、半導体ウエハの周辺のエッジ領域(以下、単にウエハエッジ領域という。)に対応する中間絶縁膜を、レジストパターンを用いたエッチングにより除去して、下部メタル層のエッジ表面領域を露出する工程と、露出されたエッジ表面領域と残存している中間絶縁膜とを覆うように、スパッタリングにより上部メタル層を形成する工程と、下部メタル層、中間絶縁膜及び上部メタル層をパターニングしてキャパシタを形成する工程とを具えることを特徴とする。 In order to solve the above-described problem, an edge region around the wafer that is not used for device formation, that is, a wafer edge region, is used for charge movement during sputtering. That is, according to the method of manufacturing a semiconductor device of the present invention, a step of preparing a semiconductor wafer, a step of forming an interlayer insulating film on the semiconductor wafer, and a lower metal layer and an intermediate insulating film are sequentially formed on the interlayer insulating film. And a step of exposing an edge surface region of the lower metal layer by removing an intermediate insulating film corresponding to an edge region around the semiconductor wafer (hereinafter simply referred to as a wafer edge region) by etching using a resist pattern. Forming an upper metal layer by sputtering so as to cover the exposed edge surface region and the remaining intermediate insulating film; and patterning the lower metal layer, the intermediate insulating film, and the upper metal layer to form a capacitor. And a forming step.
ここで、ウエハエッジ領域とは、ウエハを表面側から見て、ウエハエッジからウエハ中心に向かって5mm程度までの周辺の領域であり、通常デバイスの形成には用いない領域である。 Here, the wafer edge region is a region around the wafer edge from the wafer edge to the center of the wafer up to about 5 mm when viewed from the front side, and is a region that is not normally used for device formation.
この発明の半導体装置の製造方法によれば、スパッタリングによって堆積される導電層が支持体と接しているため、スパッタリングを行う間に生じる電荷を支持体側へ逃がすことができる。これにより、絶縁膜の劣化を抑制し、信頼性を損なうことなくウエハ上にデバイスを形成できる。 According to the method for manufacturing a semiconductor device of the present invention, since the conductive layer deposited by sputtering is in contact with the support, charges generated during the sputtering can be released to the support. As a result, deterioration of the insulating film can be suppressed, and a device can be formed on the wafer without impairing reliability.
また、Si支持基板と導電層を接続するために用いるウエハエッジからウエハ中心側へ5mm程度の支持基板の表面の領域は、もともとデバイスとして利用できない領域であるため、エッチングしても歩留まりに影響がない。 In addition, the area on the surface of the support substrate of about 5 mm from the wafer edge used for connecting the Si support substrate and the conductive layer to the wafer center side is an area that cannot be used as a device from the beginning, so that etching does not affect the yield. .
以下、図面を参照して、参考例及びこの発明を実施するための最良の形態を説明する。尚、製造方法を説明する各図は、製造工程の各段階で得られる構造体の断面切り口を概略的に示している。また、構造体を構成する各構成要素の大きさ、形状及び配置関係は、この発明が理解できる程度に概略的に示してある。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。 Hereinafter, a reference example and the best mode for carrying out the present invention will be described with reference to the drawings. In addition, each figure explaining a manufacturing method has shown schematically the cross-sectional cut end of the structure obtained in each step of a manufacturing process. Further, the size, shape, and arrangement relationship of each component constituting the structure are schematically shown to such an extent that the present invention can be understood. Moreover, in each figure, the same component is shown with the same number, and the overlapping description may be omitted.
<参考例>
図1及び2を参照して、参考例の半導体装置の製造方法を説明する。この参考例では、SOIウエハ上に配線を形成する工程を例として示す。ここでは、支持体として半導体材料で構成される例えばSi支持基板102とし、中間絶縁層を例えばBOX酸化膜104とし、導電層をスパッタリングによって形成される導電層として順次に積層形成されているSOIウエハ100を例に挙げて説明する。
<Reference example>
A method for manufacturing a semiconductor device of a reference example will be described with reference to FIGS. In this reference example, a process of forming a wiring on an SOI wafer is shown as an example. Here, for example, a
図1(A)は、SOIウエハ上に半導体装置を製造する工程の途中の段階を示したものである。Si支持基板102、BOX酸化膜104、及びSOI層106が順に積層されたSOIウエハ100の上側表面には、層間絶縁膜108が積層されている(図1(A))。図1及び2において、図中、左端部がウエハエッジ112であり、デバイス形成領域116のSOI層106及び層間絶縁膜108中には、ここでは記載を省略したが、素子間分離領域、ゲート絶縁膜、ゲート電極、コンタクトなどを具えた半導体素子が形成されている。
FIG. 1A shows a stage in the process of manufacturing a semiconductor device on an SOI wafer. An interlayer
次いで、層間絶縁膜108の上側表面上にレジスト膜110を塗布する。レジスト膜110は、ポジ型レジストを用いる。このポジ型レジストを周辺露光してウエハエッジ領域114のレジスト膜部分を除去する。このレジスト膜110の、ウエハエッジ領域114に対応するレジストエッジ領域のみを周辺露光118により露光する(図1(B))。通常のホトリソエッチングでは、マスクパターンを用いて露光する場所を限定するが、ここでは、露光装置の周辺露光機能によって、マスクパターンを用いずに露光する。
Next, a
露光装置の周辺露光機能とは、ウエハの周辺部すなわちこの実施の形態におけるウエハエッジ領域にのみ露光を行う機能である。一般の露光装置に標準で搭載されている機能ではないが、例えば、東京エレクトロン株式会社製の露光装置には、付加機能として周辺露光機能を搭載することができる。 The peripheral exposure function of the exposure apparatus is a function for performing exposure only on the peripheral portion of the wafer, that is, the wafer edge region in this embodiment. Although it is not a function that is normally installed in a general exposure apparatus, for example, a peripheral exposure function can be installed as an additional function in an exposure apparatus manufactured by Tokyo Electron Limited.
周辺露光後、現像処理を行うことによりレジストパターン110aが形成できる(図1(C))。このレジストパターン110aが形成されたウエハ全体像を図3(A)及び(B)に概略的に示す。尚、図3(A)は、形成したレジストパターン110aをウエハの上側から見た平面図である。図3(B)は、図3(A)のX−Xで示した破線によって切断した断面図である。
A resist
次に、レジストパターン110aをマスクとして、層間絶縁膜108の露出された層部分とその下側のSOIウエハ100のウエハエッジ領域に対してドライエッチングを行って、Si支持基板102のエッジ表面領域120を露出させる(図1(D))。
Next, using the resist
次に、レジストパターン110aを除去し、後の工程により配線となる導電層122を露出されたエッジ表面領域120と残存している中間絶縁層であるBOX酸化膜104とを上側から覆うようにスパッタリングにより成膜する(図2(A))。ここでは、この導電層122を残存するウエハ100上側表面の全体を覆うように形成する。すなわち、この導電層122は、層間絶縁膜108の上側表面からその側面を経てSi支持基板102の露出された表面にわたって途切れることなく形成される。
Next, the resist
ついで、導電層122を公知のホトリソ・エッチング技術により、配線122aにパターニングする(図2(B))。
Next, the
図4は、この参考例でのスパッタリング中の電荷の移動を説明するための図である。製造工程の説明図では省略した、SOI層106中に形成された素子間分離領域124、ゲート絶縁膜126、ゲート電極128及びコンタクト130も示している。図6に示した従来のスパッタリングによる導電層の形成では、BOX酸化膜によってSi支持基板への導通が遮断されていたため、スパッタリングによる電荷が蓄積されていた。これに対し、この参考例では、Si支持基板102のウエハエッジ領域の表面を露出してから、スパッタリングにより導電層122を形成している。従って、スパッタリングによる電荷注入132よって導電層122に蓄積された電荷は、Si支持基板102の導電層122と接しているエッジ表面領域120からSi支持基板102へ流れる、すなわち移動するので、導電層122に電荷が蓄積されることがない。よって、ゲート絶縁膜の絶縁破壊等のデバイスに生じる不具合を防ぐことができる。
FIG. 4 is a diagram for explaining the movement of charges during sputtering in this reference example. An
また、配線122aのパターニング工程でのドライエッチングの際に生じる電荷も、途中の段階までは導電層122がSi支持基板102と接続された状態であるため、Si支持基板102へ逃がすことが可能である。よって、従来の製造方法よりも、このエッチング工程でも電荷の蓄積を軽減することができる。
In addition, the electric charge generated during the dry etching in the patterning process of the
この参考例では、ウエハエッジ領域におけるレジスト膜のレジストエッジ領域を除いたレジストパターン110aを形成するために、露光装置の周辺露光機能を用いた。レジストパターン110aを形成する方法としては、レジスト膜を塗布するために用いるスピンコート装置を使うこともできる。
In this reference example, the peripheral exposure function of the exposure apparatus was used to form the resist
一般にスピンコート装置には、ウエハエッジ領域のみに薬液を滴下してレジストを除去する機能が備わっている。よって、レジスト膜110をスピンコート装置によって塗布後、レジストエッジ領域のレジスト膜部分を薬液によって溶かして除去し、その後に露光をレジスト膜全面に対して行う。この場合、レジスト膜の露光部分をレジストパターン110aとして形成するため、レジスト膜の材料は、ネガ型レジストを用いる。レジスト膜を除去するための薬液としては、例えば、PGMEA(プロピレングリコールモノメチルエーテルアセテート)を用いる。露光後、現像処理を行うことにより、ウエハエッジ領域を除くウエハ表面にレジストパターン110aが形成できる。
Generally, a spin coater has a function of dropping a chemical solution only on a wafer edge region to remove a resist. Therefore, after the resist
また、図3では、ウエハの形状を簡略化して、ウエハ上側から平面的に見て円形で表した。実際には、一般的なウエハでは、OF(オリエンテーションフラット)やノッチ等の切りかけ部分が形成されている。OFを備えたウエハは、ウエハ表面から平面的に見てウエハエッジが直線状になっている部分があるため、スピンコート装置でウエハエッジ領域のレジストを除去すると薬液がうまくレジスト膜に滴下できない場合がある。よって、OFを備えたウエハの場合には、周辺露光機能を用いてレジストパターン110aを形成する方がより好適である。
Further, in FIG. 3, the shape of the wafer is simplified, and is represented by a circle when viewed from above the wafer. Actually, in general wafers, cut portions such as OF (orientation flat) and notches are formed. Since a wafer with an OF has a portion in which the wafer edge is linear when viewed in plan from the wafer surface, the chemical solution may not be successfully dropped onto the resist film when the resist in the wafer edge region is removed with a spin coater. . Therefore, in the case of a wafer provided with OF, it is more preferable to form the resist
この参考例を多層配線に適用する場合には、各層の配線用の導電層をスパッタリングする前に、毎回ウエハエッジ領域の支持体の表面を露出する工程を行えば、配線用の導電層が支持体に導通するので、スパッタリングによる電荷の蓄積を防ぐことができる。 When this reference example is applied to a multilayer wiring, if the step of exposing the surface of the support in the wafer edge region is performed every time before the wiring conductive layer for each layer is sputtered, the conductive layer for wiring is supported by the support. Therefore, accumulation of electric charge due to sputtering can be prevented.
以上、説明してきたように、この参考例によれば、SOIウエハに半導体装置を形成する際の配線工程において、Si支持基板102のウエハエッジ領域に対応するエッジ表面領域を露出した後に、スパッタリングによる導電層122の形成を行うので、導電層122と接するSi支持基板102のエッジ表面領域120から電荷がSi支持基板102へ移動することができる。よって、デバイスに電荷が蓄積されることが無く、絶縁破壊等の不具合を軽減することができ、チャージアップによるデバイスの歩留まり低下を防ぐことが可能になる。
As described above, according to this reference example, in the wiring process when the semiconductor device is formed on the SOI wafer, the edge surface region corresponding to the wafer edge region of the
<実施の形態>
この発明は、半導体材料或いは導体材料で形成された支持体上に形成された絶縁体層の上部に、スパッタリングする工程に対して適用できる。上述の参考例では、支持体が半導体材料で形成されているSOIウエハ上に形成した半導体素子の配線形成の一例について説明した。これに対して、この実施の形態では、支持体が導体材料で構成されているMIM(Metal-Insulator-Metal)構造のキャパシタを形成する場合について説明する。
<Embodiment>
The present invention can be applied to a process of sputtering on an upper portion of an insulator layer formed on a support made of a semiconductor material or a conductor material. In the reference example described above, an example of wiring formation of a semiconductor element formed on an SOI wafer whose support is formed of a semiconductor material has been described. On the other hand, in this embodiment, a case will be described in which a capacitor having a MIM (Metal-Insulator-Metal) structure in which the support is made of a conductive material is formed.
図5を参照して、Siウエハ140上に、MIM構造のキャパシタを形成する例について説明する。ここでは、支持体を導体材料で構成された下部メタル層146とし、絶縁層を中間絶縁膜148とし、及び導電層をスパッタリングによって形成される上部メタル層152とする例につき説明する。
With reference to FIG. 5, an example in which a capacitor having an MIM structure is formed on the
Siウエハ140の上側表面の全面上には、層間絶縁膜142が成膜されており、後の工程で形成されるキャパシタ(図示せず)を導通するためのコンタクト144が形成されている。
An interlayer insulating
この層間絶縁膜142上に、スパッタリングにより下部メタル層146を支持体として形成する。このスパッタリングにおいては、電荷がコンタクト144を通してSiウエハ140に移動することができるので、電荷の蓄積による不具合を考慮する必要はない。
A
次いで、下部メタル層146の上側表面の全面上に中間絶縁膜148を成膜する(図5(A))。
Next, an intermediate
既に説明した参考例と同様に、ウエハエッジ領域114を除いたデバイス形成領域116のみにレジストパターン(図示せず)を形成する。ドライエッチングにより、このレジストパターンから露出している中間絶縁層148の層部分をエッチング除去して下部メタル層146のエッジ表面領域150を露出させる。然る後、レジストパターンを除去する(図5(B))。
Similar to the reference example already described, a resist pattern (not shown) is formed only in the
次に、中間絶縁膜148から露出している下部メタル層146のエッジ表面領域150にわたって、残存するウエハの上側表面の全体にスパッタリングにより上部メタル層152を形成する。このスパッタリングの最中は、下部メタル層146の露出したエッジ表面領域150を介して、電荷が下部メタル層146側へ移動するので、スパッタリングによる電荷の蓄積を防ぐことができる(図5(C))。
Next, the
次に、公知のホトリソ・エッチング技術によって、下部メタル層146、中間絶縁膜148及び上部メタル層152をパターニングすることによって、MIM構造のキャパシタが形成できる(図示せず)。
Next, the MIM structure capacitor can be formed by patterning the
以上のように、導体材料である支持体上に形成された絶縁層によって、絶縁層上側に導電層をスパッタリングする際に蓄積する電荷を、エッチングによって支持体の表面を露出することで支持体側へ移動することができる。これにより、電荷の蓄積によって生じる不具合を軽減し、デバイスの歩留まりの低下を防ぐことができる。 As described above, by the insulating layer formed on the support, which is a conductive material, the charge accumulated when the conductive layer is sputtered on the upper side of the insulating layer is exposed to the support by exposing the surface of the support by etching. Can move. As a result, problems caused by charge accumulation can be reduced, and a reduction in device yield can be prevented.
導電層のスパッタリングを行う前に行う支持体表面の露出は、必ずしもウエハエッジ領域全周に対して行う必要は無いが、上述した実施の形態のようなウエハエッジ領域に対する周辺露光やレジスト膜剥離によって形成したレジストパターンを用いる場合には、ウエハの全周にわたるウエハエッジ領域の支持体表面を露出した方が、操作が簡便となり好適である。 The support surface exposed before the sputtering of the conductive layer is not necessarily performed on the entire circumference of the wafer edge region, but is formed by peripheral exposure or resist film peeling on the wafer edge region as in the above-described embodiment. In the case of using a resist pattern, it is preferable to expose the support surface in the wafer edge region over the entire circumference of the wafer because the operation is simple.
また、支持体の表面を露出させる領域すなわちエッジ表面領域を、デバイス形成領域のデバイスが形成される(パターニングされている)領域を除いたすべての領域とすると、最外周に形成されるデバイスの外側に、エッチングにより除去した膜の膜厚に応じた段差が発生する。サブミクロンスケールのパターン形成を行う場合、ウエハ表面にこのような段差があると、その周辺でデフォーカスによるパターン異常が起こり、最外周のデバイスで歩留まりが低下する可能性がある。よって、支持体の表面を露出させる領域は、ウエハエッジからウエハ中心に向かって5mm程度までの周辺の領域、すなわちウエハエッジ領域にすることが好ましい。 In addition, if the area where the surface of the support is exposed, that is, the edge surface area, is the entire area except for the area where the device is formed (patterned), the outside of the device formed on the outermost periphery. In addition, a step corresponding to the film thickness of the film removed by etching occurs. When forming a pattern on a submicron scale, if there is such a step on the wafer surface, a pattern abnormality due to defocusing occurs around the surface, which may reduce the yield of the outermost device. Therefore, it is preferable that the region where the surface of the support is exposed be a peripheral region from the wafer edge to the wafer center of about 5 mm, that is, the wafer edge region.
100、200:SOIウエハ
102、202:Si支持基板
104、204:BOX酸化膜
106、206:SOI層
108、142、214:層間絶縁膜
110:レジスト膜
110a:レジストパターン
112、222:ウエハエッジ
114、224:ウエハエッジ領域
116、226:デバイス形成領域
118:周辺露光
120、150:エッジ表面領域
122、218:導電層
122a:配線
124、208:素子間分離領域
126、210:ゲート絶縁膜
128、212:ゲート電極
130、144、216:コンタクト
132、220:スパッタリングによる電荷注入
140:Siウエハ
146:下部メタル層
148:中間絶縁膜
152:上部メタル層
100, 200:
Claims (3)
前記半導体ウエハ上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、下部メタル層及び中間絶縁膜を順次形成する工程と、
前記半導体ウエハのウエハエッジ領域に対応する前記中間絶縁膜を、レジストパターンを用いたエッチングにより除去して、前記下部メタル層のエッジ表面領域を露出する工程と、
露出された前記エッジ表面領域と残存している前記中間絶縁膜とを覆うように、スパッタリングにより上部メタル層を形成する工程と、
前記下部メタル層、前記中間絶縁膜及び上部メタル層をパターニングしてキャパシタを形成する工程と
を具えることを特徴とする半導体装置の製造方法。 A step of preparing a semiconductor wafer;
Forming an interlayer insulating film on the semiconductor wafer;
A step of sequentially forming a lower metal layer and an intermediate insulating film on the interlayer insulating film;
Removing the intermediate insulating film corresponding to the wafer edge region of the semiconductor wafer by etching using a resist pattern to expose the edge surface region of the lower metal layer;
Forming an upper metal layer by sputtering so as to cover the exposed edge surface region and the remaining intermediate insulating film;
Forming a capacitor by patterning the lower metal layer, the intermediate insulating film, and the upper metal layer.
前記レジストパターンを形成する工程は、前記エッジ表面領域を露出する工程の前工程として、
前記中間絶縁膜の上側表面の全面にレジスト膜を形成する工程と、
前記レジスト膜の、前記ウエハエッジ領域に対応するレジストエッジ領域に対して、露光装置の周辺露光機能を用いて、周辺露光を行う工程と、
周辺露光された前記レジスト膜のレジストエッジ領域を除去する工程と
を含むことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The step of forming the resist pattern is a pre-step of the step of exposing the edge surface region,
Forming a resist film over the entire upper surface of the intermediate insulating film;
A step of performing peripheral exposure on the resist edge region of the resist film corresponding to the wafer edge region using a peripheral exposure function of an exposure apparatus;
And a step of removing a resist edge region of the resist film which has been peripherally exposed.
前記レジストパターンを形成する工程は、前記エッジ表面領域を露出する工程の前工程として、
前記中間絶縁膜の上側表面の全面にレジスト膜を形成する工程と、
前記レジスト膜の、前記ウエハエッジ領域に対応するレジストエッジ領域を、前記レジスト膜の上側表面に、スピンコート装置を用いて薬液を塗布して除去する工程と、
残存する前記レジスト膜を露光する工程と
を含むことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The step of forming the resist pattern is a pre-step of the step of exposing the edge surface region,
Forming a resist film over the entire upper surface of the intermediate insulating film;
Removing the resist edge region of the resist film corresponding to the wafer edge region by applying a chemical solution to the upper surface of the resist film using a spin coater;
And a step of exposing the remaining resist film.
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