JP2007234845A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2007234845A
JP2007234845A JP2006054362A JP2006054362A JP2007234845A JP 2007234845 A JP2007234845 A JP 2007234845A JP 2006054362 A JP2006054362 A JP 2006054362A JP 2006054362 A JP2006054362 A JP 2006054362A JP 2007234845 A JP2007234845 A JP 2007234845A
Authority
JP
Japan
Prior art keywords
substrate
electrode terminals
internal
signal
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006054362A
Other languages
Japanese (ja)
Inventor
Kenji Kawamura
健児 河村
Original Assignee
Nec Corp
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corp, 日本電気株式会社 filed Critical Nec Corp
Priority to JP2006054362A priority Critical patent/JP2007234845A/en
Publication of JP2007234845A publication Critical patent/JP2007234845A/en
Application status is Withdrawn legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device wherein the observation of an internal signal can easily be carried out without preventing the miniaturization of a substrate having a chip mounted thereon. <P>SOLUTION: The semiconductor chip 5 comprises an electrode terminal 7a for outputting the internal signal or for inputting the signal required to output the internal signal, and an electrode terminal 7b for outputting the actuating signal for achieving the function as the semiconductor chip or for inputting the signal required to output the actuating signal. Those electrode terminals 7a and 7b are provided on the surface of the chip 5 different from that bonded to the substrate 6. The electrode terminal 7a is connected with a lead frame 11 installed on the substrate 6 via no internal wiring 10 of the substrate 6, and the electrode terminal 7b is connected with an electrode terminal 9 installed on the substrate 6 via a wire 8 and is connected with an external electrode terminal 3 installed on the substrate 6 via the internal wiring 10 of the substrate 6. The lead frame 11 passes through a resin 2 and the upper end thereof is provided with an external electrode terminal 4. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に関し、特に、パッケージの面積を増大させることなく、内部信号の観測を容易に行える構成とした半導体装置に関する。 The present invention relates to a semiconductor device, in particular, without increasing the area of ​​the package, a semiconductor device has a structure that allows easy observation of the internal signals.

半導体装置の外部電極端子は、プリント基板を介して他のLSIやコネクタなどと接続するための目的を持つ信号の他に、LSI自身が正常に動作しているかを観測するためのLSI内部の信号を出力するために用いられることもある。 External electrode terminals of the semiconductor device, in addition to the signal having the purpose of through the printed circuit board is connected, such as with other LSI or connectors, LSI internal signal for observing whether LSI itself is operating normally also it is used to output.

例えば、LSIパッケージの内部が、CPUを含むASICから構成される機能ブロックと、メモリから構成される機能ブロックとに分けられる場合、ASICがメモリに対してアクセスするための専用信号(アドレスバスやデータバス、リード・ライト信号など)は、本来LSI内部で閉じて良い(外部へ出力する必要のない)信号であり、わざわざLSIパッケージの外部電極端子から出力する必要はないが、ASIC−メモリ間の信号が正常であるか否かを確認するために外部電極端子から出力する場合がある。 For example, the interior of the LSI package, a functional block composed of ASIC including CPU, when it is divided into a composed function block from memory, a dedicated signal for ASIC to access the memory (address bus or a data bus, such as read-write signal) is not required) signal output to the good (outside originally closed inside the LSI, it is not necessary to output from the external electrode terminal of bother LSI package, between ASIC- memory in some cases the signal is output from the external electrode terminal to confirm whether it is normal.

しかしながら、内部信号をLSIパッケージの外部へ出力することは、外部電極端子が増えることに他ならず、LSIパッケージの面積が大きくなるというデメリットがある。 However, it outputs an internal signal of the LSI package to the outside, nothing but that the external electrode terminals is increased, there is a disadvantage that the area of ​​the LSI package is increased.

特に、BGA(Ball Grid Array)型LSIパッケージの場合は、外部電極端子をパッケージ裏面に配置しているために、LSI内部信号を観測するための外部電極端子用の配線やランドパターンをプリント基板上に形成しなければならなくなり、プリント基板の面積も大きくなるというデメリットがある。 Particularly, in the case of BGA (Ball Grid Array) type LSI package, in order to have placed an external electrode terminals on the back of the package, the wiring for the external electrode terminals for observing the LSI internal signal and a land pattern on a printed board will have to form, there is a disadvantage that the greater the area of ​​the printed circuit board.

図17及び図18に、従来のBGA型LSIパッケージの外観及び断面を示す。 17 and 18 show the appearance and a cross section of a conventional BGA type LSI package. BGA型のLSIパッケージ1'は、基板6の上に半導体チップ5が搭載され、基板6の電極端子9と半導体チップ5の電極端子7とがワイヤ8を介して接続され、これらが樹脂2によって封止された構成である。 LSI package 1 of BGA type ', the semiconductor chip 5 is mounted on the substrate 6, and the electrode terminals 7 of the electrode terminal 9 and the semiconductor chip 5 of the substrate 6 are connected via a wire 8, these are the resins 2 it is a sealed configuration.

図示するように、従来のBGA型LSIパッケージは、プリント基板との接合部である外部電極端子3が全てLSIパッケージの裏面に配置されている。 As shown, the conventional BGA-type LSI package, the external electrode terminal 3 is disposed on the rear surface of all LSI package is a junction between the printed circuit board. そのため、同面積のQFP(Quad Flat Package)型LSIパッケージと比較して外部電極端子の数を多くできるが、その反面、プリント基板実装後に外部電極端子を直接見たり、触れたりすることはできない。 Therefore, can increase the number of external electrode terminals as compared with QFP (Quad Flat Package) type LSI package having the same area, on the other hand, view the external electrode terminal directly to the PCB after mounting, it can not be touching.
すなわち、プリント基板に実装した後でも電極端子に測定器のプローブを接触させることのできるQFP型LSIパッケージとは異なり、従来のBGA型LSIパッケージはプリント基板に実装してしまうと電極端子に測定器のプローブを接触させることはできない。 That is, unlike QFP type LSI package capable of contacting a probe of the instrument to the electrode terminal even after mounting on a printed circuit board, the conventional BGA-type LSI package measuring instrument when the electrode terminals will be mounted on the printed circuit board can not be brought into contact with the probe.

このため、従来のBGA型LSIパッケージにおいては、LSIから出力される信号の状態をプリント基板に実装した後で測定器のプローブを用いて観測するためには、外部電極から出力された信号をプリント基板上で観測するしかなく、そのためにプリント基板上に検査用のランドパターンを設けなければならない。 Therefore, in the conventional BGA type LSI package, in order to observe by using a probe of the instrument after having implemented the state of the signal output from the LSI to the printed circuit board, the signal a print output from an external electrode there is only observed on the substrate, it must be provided a land pattern for testing to its printed circuit board. これが上記のようなプリント基板の面積の増大を招く原因となっていた。 This has been a cause of causing an increase in area of ​​the printed board as described above.

このような問題を解決するための従来技術として、特許文献1に開示される「半導体装置及び半導体装置ユニット」、特許文献2に開示される「半導体装置」、特許文献3に開示される「マルチチップ半導体装置」、特許文献4に開示される「BGA型半導体装置及びBGAモジュール」がある。 As a conventional technique for solving this problem, "a semiconductor device and a semiconductor device unit" disclosed in Patent Document 1, disclosed in Patent Document 2 "semiconductor device", "multi disclosed in Patent Document 3 chip semiconductor device ", a" BGA type semiconductor device and a BGA module "disclosed in Patent Document 4.
各特許文献に開示される発明は、外部電極端子の一部を半導体装置の上面側に配置することによって、プリント基板に実装した後でも半導体装置の内部信号を直接観測できるようにしたものである。 The invention disclosed in the patent documents is obtained as by placing a portion of the external electrode terminals on the upper surface side of the semiconductor device can be directly observed internal signal of the semiconductor device even after mounting on a printed circuit board .
特開平7−335783号公報 JP-7-335783 discloses 特開平8−279570号公報 JP-8-279570 discloses 特開平9−8220号公報 JP 9-8220 JP 特開平9−69587号公報 JP 9-69587 discloses

しかし、特許文献1〜4に開示される発明は、いずれもLSI内部信号を一旦チップから基板へと導いており、基板へ導かれた内部信号は、封止樹脂に設けたスルーホールなどを介して底面側の基板からLSI上面の電極端子へと送られる。 However, the invention disclosed in Patent Documents 1 to 4 are all have led from once chip LSI internal signals to the substrate, the internal signal guided to the substrate via a through hole provided in the sealing resin It is sent from the substrate of the bottom side to the electrode terminals of LSI top Te. このような構造では、LSI内部信号の伝送路となる配線を基板に設けなければならない。 In such a structure, it must be provided to the substrate wiring as a transmission path of the LSI internal signals. すなわち、上記各特許文献に開示される発明では、LSIパッケージの面積増大は避けられない。 That is, in the invention disclosed in the above patent documents, an increase in the area of ​​the LSI package is inevitable.

本発明はかかる問題に鑑みてなされたものであり、チップを搭載する基板の小型化を妨げることなく、内部信号の観測を容易に行える構成の半導体装置を提供することを目的とする。 The present invention has been made in view of such problems, without hindering the downsizing of the substrate for mounting the chip, and an object thereof is to provide a semiconductor device easily configure observations of internal signals.

上記目的を達成するため、本発明は、第1の態様として、一方の面に半導体チップが搭載された基板の該半導体チップが搭載された側の面を樹脂によって封止した半導体装置であって、半導体チップは、内部信号を出力するため、又は該内部信号を出力するために必要な信号を入力するための第1の内部電極端子と、半導体チップとしての機能を実現するための動作信号を出力するため、又は該動作信号を出力するために必要な信号を入力するための第2の内部電極端子とを基板との接合面とは異なる面に備え、第1の内部電極端子は、基板上に設置された導電性部材と該基板内部の配線を介することなく電気的に接続されており、第2の内部電極端子は、基板上に設置された基板電極端子とワイヤを介して接続され、基板に設けられた外部 To achieve the above object, the present invention provides, in a first aspect, a semiconductor device encapsulated with a surface of one surface the semiconductor chip substrate on which the semiconductor chip is mounted is mounted on a side of a resin , semiconductor chips, for outputting an internal signal, or a first internal electrode terminal for inputting a signal necessary for outputting the internal signal, the operation signal for realizing the function as the semiconductor chip for outputting, or a second internal electrode terminals for inputting signals required for outputting said operating signal to the surface different from the bonding surface of the substrate, the first internal electrode terminals, the substrate are electrically connected without using the wiring inside the installed conductive member and the substrate above, the second inner electrode terminal is connected via the substrate electrode terminals and the wire disposed on the substrate , external provided on the substrate 極端子とは該基板内部の配線を介して電気的に接続されており、導電性部材は、樹脂を貫通しており、上端部には内部検査用電極端子が設けられているを提供するものである。 The terminal is electrically connected via the wiring inside the substrate, the conductive member extends through the resin, those in the upper part to provide the electrode terminals for internal inspection is provided it is.

本発明の第1の態様においては、導電性部材と第1の内部電極端子とがワイヤボンディングによって接続されることが好ましく、これに加えて、導電性部材は、帯状の部材が側面視略L字形状に折り曲げられて所定の位置に設置され、内部電極端子とワイヤボンディングされた後で上端部がさらに折り曲げられて側面視略コの字形状に成型されていることがより好ましい。 In a first aspect of the present invention, it is preferable that the conductive member and the first internal electrode terminals are connected by wire bonding, in addition, the conductive member is strip-shaped member side view L bent into shape which is provided at a predetermined position, it is more preferable to further bent by the upper portion is molded into shape in a side view substantially U after being internal electrode terminals by wire bonding.

また、上記目的を達成するため、本発明は、第2の態様として、一方の面に半導体チップが搭載された基板の該半導体チップが搭載された側の面を樹脂によって封止した半導体装置であって、半導体チップは、内部信号を出力するため、又は該内部信号を出力するために必要な信号を入力するための第1の内部電極端子と、半導体チップとしての機能を実現するための動作信号を出力するため、又は該動作信号を出力するために必要な信号を入力するための第2の内部電極端子とを基板との接合面とは異なる面に備え、第1の内部電極端子は、半導体チップ上に設置された導電性部材と基板を介することなく電気的に接続されており、第2の内部電極端子は、基板上に設置された基板電極端子とワイヤを介して接続され、基板に設けられた外 To achieve the above object, the present invention provides, as a second aspect, the surface of one surface the semiconductor chip substrate on which the semiconductor chip is mounted is mounted on the side in the semiconductor device encapsulated with a resin there, the semiconductor chip, for outputting an internal signal, or a first internal electrode terminal for inputting a signal necessary for outputting the internal signal, the operation for realizing the function as the semiconductor chip for outputting a signal, or a second internal electrode terminals for inputting signals required for outputting said operating signal provided to the surface different from the bonding surface of the substrate, the first internal electrode terminals , are electrically connected without using the installed conductive member and the substrate on the semiconductor chip, the second inner electrode terminal is connected via the substrate electrode terminals and the wire disposed on the substrate, outside, which is provided on the substrate 電極端子とは該基板内部の配線を介して電気的に接続されており、導電性部材は、樹脂を貫通しており、上端部には内部検査用電極端子が設けられていることを特徴とする半導体装置を提供するものである。 The electrode terminals are electrically connected via the wiring inside the substrate, the conductive member extends through the resin, and characterized in that the electrode terminals for internal inspection is provided in the upper portion there is provided a semiconductor device which.

本発明の第2の態様においては、導電性部材と第1の内部電極端子とがワイヤボンディングによって接続されることが好ましく、これに加えて、導電性部材は、帯状の部材が側面視略L字形状に折り曲げられて所定の位置に設置され、内部電極端子とワイヤボンディングされた後で上端部がさらに折り曲げられて側面視略コの字形状に成型されていることがより好ましい。 In a second aspect of the present invention, it is preferable that the conductive member and the first internal electrode terminals are connected by wire bonding, in addition, the conductive member is strip-shaped member side view L bent into shape which is provided at a predetermined position, it is more preferable to further bent by the upper portion is molded into shape in a side view substantially U after being internal electrode terminals by wire bonding. 又は、導電性部材が第1の内部電極端子の上に設置されることが好ましい。 Or, it is preferable that the conductive member is disposed on the first inner electrode terminal.

本発明の第1の態様及び第2の態様の上記のいずれの構成においても、外部電極端子の上に絶縁層が剥離可能に形成されていることが好ましい。 Also in the first embodiment and the constitution of any of the above second aspect of the present invention, it is preferable that the insulating layer is peelably formed on the external electrode terminal.

本発明の第1の態様及び第2の態様の上記のいずれの構成においても、外部電極端子は、球状であり、基板の樹脂によって封止されていない側の面に形成されたBGA型であることが好ましい。 Also in the first embodiment and the constitution of any of the above second aspect of the present invention, the external electrode terminals are spherical, is the BGA type formed on the surface on the side not encapsulated by resin of the substrate it is preferable. 又は、外部電極端子は針状であり、基板の樹脂によって封止されていない側の面に形成されたPGA型であることが好ましい。 Or, the external electrode terminals are acicular, preferably a PGA type formed on the surface on the side not encapsulated by resin of the substrate. 又は、基板が、側面に外部電極端子を備えることが好ましい。 Or, the substrate is preferably provided with external electrode terminals on the side surfaces.

本発明によれば、チップを搭載する基板の小型化を妨げることなく、内部信号の観測を容易に行える構成の半導体装置を提供できる。 According to the present invention, without hindering the downsizing of the substrate for mounting the chip, it is possible to provide a semiconductor device easily configure observations of internal signals.

〔第1の実施形態〕 First Embodiment
本発明を好適に実施した第1の実施形態について説明する。 Described first embodiment preferably implementing the present invention.
図1に、本実施形態にかかるLSIパッケージの外観を示す。 Figure 1 shows the appearance of the LSI package according to the present embodiment. BGA型LSIパッケージ1は、樹脂2で封止されており、その裏面(底面)にはプリント基板と接合するための外部電極端子3が複数設けられている。 BGA-type LSI package 1 is sealed with the resin 2, the external electrode terminal 3 for connecting a printed circuit board is provided with a plurality on the rear surface (bottom surface). また、BGA型LSIパッケージ1の表面(上面)には、内部信号観測用の外部電極端子4が複数設けられている。 Furthermore, the BGA type LSI package 1 of the surface (upper surface) of the external electrode terminals 4 of the internal signal observation is provided with a plurality.

図2に、BGA型LSIパッケージ1の縦断面(底面と垂直方向の断面)を示す。 Figure 2 shows a longitudinal section of the BGA-type LSI package 1 (bottom and vertical cross-section). 図示するのは図1のa−b線での断面である。 The illustrated is a cross section at a-b line of FIG. また、図3に、BGA型LSIパッケージ1の横断面(底面と平行な方向の断面)を示す。 Further, in FIG. 3, showing the cross section of the BGA-type LSI package 1 (bottom direction parallel cross section). 図示するのは図1のc−d線での断面である。 The illustrated is a cross section at c-d line in Figure 1.

半導体チップ5は、CPU、ASIC、メモリなどで構成されており、基板6上に設置される。 The semiconductor chip 5, CPU, ASIC, etc. is constituted by a memory, it is installed on the substrate 6.

半導体チップ5上の複数の電極端子7の一部(7b)は、各々ワイヤ8を一本ずつ介して基板6の上の複数個の電極端子9のいずれかと電気的に接続されている。 Some of the plurality of electrode terminals 7 of the semiconductor chip 5 (7b) are each electrically connected to any of the wire 8 through one by one a plurality of electrode terminals 9 on the substrate 6. 電極端子9は、基板6に形成された内部配線10を介して外部電極端子3と電気的に接続されている。 Electrode terminal 9 is connected to the external electrode terminal 3 and electrically via the internal wiring 10 formed on the substrate 6.

これとは別に、半導体チップ5上の電極端子7の残りの一部(7a)は、各々ワイヤ8を一本ずつ介して側面視略コの字形のリードフレーム11のいずれかに接続され、これを介して外部電極端子4と電気的に接続されている。 Separately, a portion of the remaining electrode terminals 7 of the semiconductor chip 5 (7a) is connected to one of the lead frame 11 shaped in a side view substantially U each via a wire 8 one by one, which It is connected the external electrode terminal 4 and electrically through.

リードフレーム11は、帯状部材の上端部及び下端部が基板6と略平行に折り曲げられた側面視略コの字形状であるが、BGA型LSIパッケージ1の製造過程においては上端部は基板6と垂直な状態(すなわち、側面視略L字形状)であり、下端部の上面にワイヤ8をボンディングした後で上端部を基板6と略平行に折り曲げることによって略コの字状に成型される。 Lead frame 11 is upper and lower ends of the belt-shaped member is shaped in a side view substantially U which substantially has parallel bent with the substrate 6, the upper end portion in the manufacturing process of the BGA type LSI package 1 and the substrate 6 vertical state (i.e., side view L-shape), and is molded into a shape of substantially U by folding substantially parallel to the upper end portion and the substrate 6 after bonding the wire 8 on the upper surface of the lower end. これにより、ワイヤ8のボンディングのしやすさと、外部電極端子4の面積の確保とを両立させている。 Thus, the ease of bonding wires 8, and is both a secure area of ​​the external electrode terminals 4.

外部電極端子3,4、電極端子7,9、ワイヤ8、内部配線10、及びリードフレーム11はいずれも導体で形成されている。 External electrode terminals 3 and 4, the electrode terminals 7,9, wires 8, both internal wiring 10 and the lead frame 11, are formed in the conductor.

図4に、BGA型LSIパッケージ1の機能構成を示す。 Figure 4 shows a functional configuration of the BGA-type LSI package 1. 半導体チップ5の内部には二つの機能ブロック(第1の機能部102、第2の機能部103)が構成されている。 Inside the semiconductor chip 5 two function blocks (first functional unit 102, the second functional unit 103) is configured. 第1の機能部102は、半導体チップ5の外部へ信号104を出力し、半導体チップ5の外部から信号105が入力される。 The first function unit 102 outputs the external to the signal 104 of the semiconductor chip 5, external from the signal 105 of the semiconductor chip 5 is input. 第2の機能部103は、半導体チップ5の外部から信号108が入力され、半導体チップ5の外部へ信号109を出力する。 The second functional unit 103, the signal 108 is inputted from the outside of the semiconductor chip 5, and outputs a signal 109 to the outside of the semiconductor chip 5.
信号104及び109は、外部電極端子3を介して半導体チップ5の外部へ出力される。 Signals 104 and 109 are outputted to the outside of the semiconductor chip 5 via the external electrode terminal 3. また、信号105及び108は、外部電極端子3のいずれかを介して半導体チップ5の内部へ入力される。 The signal 105 and 108 are inputted to the inside of the semiconductor chip 5 via one of the external electrode terminal 3.

内部信号106,107は、第1の機能部102から第2の機能部103へ、又は第2の機能部103から第1の機能部102へ出力される信号であり、半導体チップ5の外部へ出力しなくても機能上問題の無い信号である。 Internal signals 106 and 107, the first functional unit 102 to the second functional unit 103, or from the second function unit 103 is a first signal output to the functional unit 102, the semiconductor chip 5 to the outside without having to output a signal without function on the problem. ただし、外部電極端子3から出力される信号105又は108が正常でない場合に、第1の機能部102に原因があるのか第2の機能部103に原因があるのかを切り分けるために半導体チップ5の外部へ出力することは非常に効果的である。 However, the external when the electrode terminals 3 signal 105 or 108 output from is not normal, the semiconductor chip 5 to isolate whether there is a cause in the second function unit 103 whether there is a cause in the first function unit 102 outputting to the outside is very effective.

BGA型LSIパッケージ1は、内部信号106,107を外部電極端子4から出力する。 BGA-type LSI package 1 outputs an internal signal 106, 107 from the external electrode terminals 4. 外部電極端子4は、樹脂2の上面に設けられているため、BGA型LSIパッケージ1に、観測したい内部信号の数ぶんの外部電極端子3を増やす必要はない。 External electrode terminals 4, because it is provided in the upper surface of the resin 2, the BGA-type LSI package 1 is not necessary to increase the fraction of the external electrode terminals 3 of the internal signals to be observed. よって、外部電極端子3の増加に伴ってBGA型LSIパッケージ1の底面積が大きくなることはない。 Therefore, never bottom area of ​​the BGA-type LSI package 1 increases with an increase in the external electrode terminal 3.

また、図5に示すように、外部電極端子4を用いてBGA型LSIパッケージ1の内部信号106,107の信号波形を直接プローブで測定できるため、プリント基板に検査用のランドを設ける従来の手法と比較して、より正確に信号波形を観測できる。 Further, as shown in FIG. 5, since that can be measured with a direct probe signal waveforms of internal signals 106 and 107 of the BGA-type LSI package 1 using the external electrode terminals 4, the conventional method of providing the lands for inspection to a printed circuit board compared to, it can be observed more accurately the signal waveform.

本実施形態にかかるBGA型LSIパッケージ1の製造方法について説明する。 A method for manufacturing a BGA-type LSI package 1 according to this embodiment. 基板6に半導体チップ5を実装し、半導体チップ5と電極端子9とをワイヤ8でボンディングするまでの工程は、従来のBGA型LSIパッケージの製造工程と同様である。 The semiconductor chip 5 mounted on the substrate 6, the steps of the semiconductor chip 5 and the electrode terminal 9 to the bonding wire 8 is the same as the manufacturing process of the conventional BGA-type LSI package. 図10に、半導体チップ5と電極端子9とをワイヤ8でボンディングした後の状態を示す。 10 shows a state after the semiconductor chip 5 and the electrode terminal 9 and the bonding wire 8.

図11に、基板6にリードフレーム11を実装し、半導体チップ5の上面の外部電極端子4とワイヤ8を介して接続した状態を示す。 Figure 11 shows a state in which implements the lead frame 11 to the substrate 6 and connected via the external electrode terminals 4 and the wire 8 of the upper surface of the semiconductor chip 5. リードフレーム11は、この段階(基板6に実装する段階)ではまだコの字形に成型されておらず、略L字形である。 Lead frame 11 has not been molded in this stage (stage mounted on the substrate 6) In yet a U-shaped, it is substantially L-shaped.
半導体チップ5とリードフレーム11の下端部の上面とをワイヤ8を介して電気的に接続することによって、半導体チップ5とリードフレーム11とを電気的に接続するための配線を基板6に設ける必要が無くなる。 By electrically connecting the upper surface of the lower end portion of the semiconductor chip 5 and the lead frame 11 via a wire 8, necessary to provide a wiring for electrically connecting the semiconductor chip 5 and the lead frame 11 to the substrate 6 It is eliminated. 半導体チップ5の内部信号を外部へ出力できるようにするために必要となるのは、リードフレーム11を実装するスペースのみであるから、半導体チップ5の内部信号を外部へ出力できる構成としても基板6の面積はほとんど増加しない。 What is needed in order to be able to output an internal signal of the semiconductor chip 5 to the outside, since it is only space for mounting the lead frame 11, the substrate 6 be configured to output an internal signal of the semiconductor chip 5 to the outside the area of ​​almost no increase.

リードフレーム11は、ワイヤ8をボンディングする段階では略L字状であるため、ボンディング作業の妨げとはならない。 Lead frame 11, since the step of bonding the wire 8 is substantially L-shaped, not interfere with the bonding operation.

ワイヤ8のボンディングが完了した後、リードフレーム11の上端側が所定長さだけ突出するように樹脂2で封止する。 After bonding the wire 8 has been completed, it is sealed with the resin 2 so as to protrude the upper end side of the lead frame 11 by a predetermined length. その後、図12に示すように、リードフレーム11の上端側を基板6と略平行に折り曲げて側面視略コの字形状とする。 Thereafter, as shown in FIG. 12, the shape in a side view substantially U by bending the upper end side of the lead frame 11 substantially parallel to the substrate 6.

リードフレーム11の上端部を折り曲げた後、折り曲げた部分を除いてさらに樹脂2で封止する。 After bending the upper end portion of the lead frame 11 is further sealed with a resin 2 except for bent portion. これにより、リードフレーム11の上端部が折り曲げられた部分の上に凹部が形成される。 Accordingly, recesses are formed on the upper end is folded portions of the lead frame 11. 図13に示すように、この凹部にははんだボールが設置される。 As shown in FIG. 13, the solder ball is placed in the recess. 設置されたはんだボールは樹脂2と同じ高さとなるように上面が切断され、BGA型LSIパッケージ1が完成する。 Installation solder balls top is cut so as to have the same height as the resin 2, BGA-type LSI package 1 is completed.

上記工程を経て形成したBGA型LSIパッケージ1は、上面が平坦であるため、図14に示すように、外部電極端子4の上に絶縁層(絶縁塗料や絶縁シール)を形成することによって、外部電極端子4を容易に絶縁できる。 BGA-type LSI package 1 formed through the above process, since the upper surface is flat, as shown in FIG. 14, by forming an insulating layer on the external electrode terminals 4 (insulating paint or insulating seals), external the electrode terminal 4 can be easily insulated. これにより、内部信号をBGA型LSIパッケージ1の外部に出力する必要がないときに、外部電極端子4からパッケージ内にノイズが侵入する恐れが無い。 Thus, when there is no need to output an internal signal to an external BGA type LSI package 1, there is no risk of noise from the external electrode terminals 4 in the package from entering.

本実施形態にかかるBGA型LSIパッケージ1は、プリント基板に実装したあとでも外部電極端子4に測定器のプローブを接触させられるため、半導体チップ5に不具合が生じた場合などに、外部電極端子4を用いて内部信号の信号波形を容易かつ正確に観測できる。 BGA-type LSI package 1 according to this embodiment, since it is brought into contact with a probe of the instrument to the external electrode terminals 4 even after mounted on a printed board, for example, when trouble occurs in the semiconductor chip 5, the external electrode terminals 4 the signal waveform of the internal signal can be easily and accurately monitored using.

しかも、BGA型であるにもかかわらず、プリント基板に検査用のランドパターンを設けておかなくても半導体チップ5の内部信号を観測可能である。 Moreover, despite the BGA type, even without first land pattern for inspection provided on the printed board it is observable internal signal of the semiconductor chip 5.

なお、ここではリードフレーム11を略コの字状に成型する場合を例としたが、リードフレームの上端部を下端部とは逆方向に折り曲げてクランク形状としても良いことは言うまでもない。 Here, although the example in which molding of the lead frame 11 to the shape of the substantially U also may of course as a crank shape from the lower end to the upper end portion of the lead frame is bent in the opposite direction.

〔第2の実施形態〕 Second Embodiment
本発明を好適に実施した第2の実施形態について説明する。 A description of a second embodiment preferably implementing the present invention. 図6に、本実施形態にかかるBGA型LSIパッケージの構成を示す。 6 shows a configuration of a BGA-type LSI package in this embodiment. BGA型LSIパッケージ1は、半導体チップを二つ(5a、5b)備える他は、第1の実施形態のBGA型LSIパッケージ1と同様の構成である。 BGA-type LSI package 1 includes, in addition to the semiconductor chip two (5a, 5b) has the same structure as the BGA type LSI package 1 of the first embodiment.

図7に、本実施形態にかかるBGA型LSIパッケージ1の機能構成を示す。 Figure 7 shows a functional configuration of the BGA-type LSI package 1 according to this embodiment. 半導体チップ5a、5bは、それぞれ内部に一つの機能ブロックが構成されるものとする。 Semiconductor chips 5a, 5b, it is assumed that one of the functional blocks is configured internally, respectively.
半導体チップ5aは、BGA型LSIパッケージ1の外部へ信号204を出力し、BGA型LSIパッケージ1の外部から信号205が入力される。 The semiconductor chip 5a outputs a signal 204 to the outside of the BGA-type LSI package 1, signal 205 is input from the outside of the BGA-type LSI package 1. 半導体チップ5bは、BGA型LSIパッケージ1の外部から信号208が入力され、BGA型LSIパッケージ1の外部へ信号209を出力する。 The semiconductor chip 5b is the signal 208 is input from the outside of the BGA-type LSI package 1, and outputs a signal 209 to the outside of the BGA-type LSI package 1.
信号204及び209は、外部電極端子3を介してBGA型LSIパッケージ1の外部へ出力される。 Signal 204 and 209 are outputted via the external electrode terminal 3 to the outside of the BGA-type LSI package 1. また、信号205及び208は、外部電極端子3のいずれかを介してBGA型LSIパッケージ1の内部へ入力される。 The signal 205 and 208 is input through one of the external electrode terminal 3 into the interior of the BGA-type LSI package 1.

内部信号206,207は、半導体チップ5aから半導体チップ5bへ、又は半導体チップ5bから半導体チップ5aへ出力される信号であり、BGA型LSIパッケージ1の外部へ出力しなくても機能上問題の無い信号である。 Internal signals 206 and 207 from the semiconductor chip 5a to the semiconductor chip 5b, or a signal outputted from the semiconductor chip 5b to the semiconductor chip 5a, no functional problem even if not output to the outside of the BGA-type LSI package 1 it is a signal. ただし、外部電極端子3から出力される信号205又は208が正常でない場合に、半導体チップ5aに原因があるのか半導体チップ5bに原因があるのかを切り分けるためにBGA型LSIパッケージ1の外部へ出力することは非常に効果的である。 However, if the signal 205 or 208 is outputted from the external electrode terminal 3 is not normal, and outputs to the outside of the BGA-type LSI package 1 in order to isolate whether there is a cause for any semiconductor chip 5b is caused to the semiconductor chip 5a it is very effective.

BGA型LSIパッケージ1は、内部信号206,207を外部電極端子4から出力する。 BGA-type LSI package 1 outputs an internal signal 206, 207 from the external electrode terminals 4. 外部電極端子4は、樹脂2の上面に設けられているため、BGA型LSIパッケージ1に、観測したい内部信号の数ぶんの外部電極端子3を増やす必要はない。 External electrode terminals 4, because it is provided in the upper surface of the resin 2, the BGA-type LSI package 1 is not necessary to increase the fraction of the external electrode terminals 3 of the internal signals to be observed. よって、外部電極端子3の増加に伴ってBGA型LSIパッケージ1の底面積が大きくなることはない。 Therefore, never bottom area of ​​the BGA-type LSI package 1 increases with an increase in the external electrode terminal 3.

また、第1の実施形態と同様に、外部電極端子4を用いてBGA型LSIパッケージ1の内部信号206,207の信号波形を直接プローブで測定できるため、プリント基板に検査用のランドを設ける従来の手法よりもより正確に信号波形を観測できる。 As in the first embodiment, since the signal waveforms of internal signals 206 and 207 of the BGA-type LSI package 1 using the external electrode terminals 4 can be measured by direct probe, prior to providing the land for inspection to a printed circuit board It can be observed more accurately the signal waveform than techniques.

本実施形態にかかるBGA型LSIパッケージ1は、プリント基板に実装したあとでも外部電極端子4に測定器のプローブを接触させられるため、半導体チップ5a、5bに不具合が生じた場合などに、外部電極端子4を用いて内部信号の信号波形を容易かつ正確に観測できる。 BGA-type LSI package 1 according to this embodiment, since it is brought into contact with a probe of the instrument to the external electrode terminals 4 even after mounted on a printed board, a semiconductor chip 5a, for example, when a problem occurs in 5b, the external electrodes the signal waveform of the internal signal can be easily and accurately monitored using terminal 4.

本実施形態においては、半導体チップ5a及び5bのそれぞれを一つの機能ブロックと見なす場合を例として説明したが、第1の実施形態と同様に半導体チップ5aや5b内に複数の機能ブロックが形成されていても良い。 In the present embodiment has described the respective semiconductor chips 5a and 5b an example in regarded as one of the functional blocks, a plurality of functional blocks are formed in the first embodiment similarly to the semiconductor chip 5a and the 5b even though it may.
また、本実施形態においては、半導体チップ5a及び5bを積層させて配置した構成を例としたが、基板6上に複数の半導体チップ5を配列させることも可能である。 In the present embodiment, although an example configuration of arranging by stacking semiconductor chips 5a and 5b, it is also possible to arrange a plurality of semiconductor chips 5 on the substrate 6.

〔第3の実施形態〕 Third Embodiment
本発明を好適に実施した第3の実施形態について説明する。 It describes a third exemplary embodiment preferably implementing the present invention.
図15に、本実施形態にかかるBGA型LSIパッケージの縦断面を示す。 15 shows a longitudinal section of the BGA type LSI package according to the present embodiment. 図16に、本実施形態にかかるBGA型LSIパッケージ1の横断面を示す。 Figure 16 shows a cross section of the BGA-type LSI package 1 according to this embodiment.
本実施形態にかかるBGA型LSIパッケージ1は、第1の実施形態とほぼ同様の構成であるが、リードフレーム11は、基板6上ではなく半導体チップ5上に設置されている。 BGA-type LSI package 1 according to this embodiment has substantially the same configuration as the first embodiment, the lead frame 11 is placed on the semiconductor chip 5 and not on the substrate 6. 外部電極端子4とリードフレーム8とはワイヤ8を介して電気的に接続されている。 The external electrode terminal 4 and the lead frame 8 are electrically connected via the wire 8.

本実施形態にかかるBGA型LSIパッケージ1は、基板6の上にはリードフレーム11を設置するためのスペースをも設ける必要がないため、従来のBGA型LSIパッケージと比較して基板6の面積は全く増加していない。 BGA-type LSI package 1 according to this embodiment, since there is no need to provide also a space for on top of the substrate 6 for installing the lead frame 11, the area of ​​the substrate 6 as compared with the conventional BGA-type LSI package not at all increase.

しかも、上記第1の実施形態と同様に、BGA型であるにもかかわらず、プリント基板に検査用のランドパターンを設けなくても半導体チップ5の内部信号を観測可能である。 Moreover, as in the first embodiment, in spite of the BGA type, without providing a land pattern for inspection to a printed circuit board is observable internal signal of the semiconductor chip 5.

〔第4の実施形態〕 Fourth Embodiment
本発明を好適に実施した第4の実施形態について説明する。 A description will be given of a fourth exemplary embodiment preferably implementing the present invention.
図17に、本実施形態にかかるBGA型LSIパッケージ1の縦断面を示す。 Figure 17 shows a longitudinal section of the BGA-type LSI package 1 according to this embodiment. 図18に、本実施形態にかかるBGA型LSIパッケージの横断面を示す。 Figure 18 shows a cross section of the BGA-type LSI package according to the present embodiment.
本実施形態にかかるBGA型LSIパッケージ1は、第1の実施形態とほぼ同様の構成であるが、リードフレーム11は、基板6の上ではなく半導体チップ5上に設置されている。 BGA-type LSI package 1 according to this embodiment has substantially the same configuration as the first embodiment, the lead frame 11 is placed on the semiconductor chip 5 rather than on the substrate 6. 外部電極端子4とリードフレーム11とはワイヤ8を介することなく電気的に接続されている。 An external electrode terminal 4 and the lead frame 11 are electrically connected without using the wire 8.

本実施形態にかかるBGA型LSIパッケージ1は、第3の実施形態と同様の効果が得られる。 BGA-type LSI package 1 according to this embodiment, the same effect as the third embodiment can be obtained. しかも、外部電極端子4とリードフレーム11とをワイヤボンディングする必要がないため、製造がより容易である。 Moreover, there is no need to wire-bonding the external electrode terminals 4 and the lead frame 11, manufacturing is easier. すなわち、ワイヤボンディングの手間を軽減できるのみならず、リードフレームの上端部を折り曲げる必要もない。 That is, not only can reduce the trouble of wire bonding, there is no need to bend the upper end portion of the lead frame. よって、リードフレーム11を最初から略コの字形状にしておいて半導体チップ5の上に設置しても良いし、側面視略工の字形状などとすることも可能である。 Therefore, even may be placed on the semiconductor chip 5 in advance by the lead frame 11 from the first substantially U-shape, it is possible to like shape in a side view substantially Engineering.

なお、上記各実施形態は本発明の好適な実施の一例であり、本発明はこれらに限定されることはない。 Each of the above embodiments is an example of a preferred embodiment of the present invention, the present invention is not limited thereto.
例えば、上記各実施形態においては、BGA型のLSIパッケージを例として説明したが、FQP型のLSIパッケージの上面に外部電極端子を設け、ここから内部信号を出力可能としても良い。 For example, in the above embodiments have been described BGA type LSI package as an example, an external electrode terminal is provided on the upper surface of FQP type LSI package may be capable of outputting an internal signal of here. この場合にも、内部信号の信号波形を容易かつ正確に観測できるという効果が得られる。 In this case, the effect is obtained that the signal waveform of the internal signal can be easily and accurately observed.
また、上記各実施形態においては、全てのリードフレームを基板又は半導体チップの上に設置する構成を例としたが、一部のリードフレームを基板上に設置し、残りの一部を半導体チップ上に設置するようにしても良い。 Further, in the above-described respective embodiments, although the configuration of installing all of the lead frame on a substrate or a semiconductor chip as an example, set up a part of the lead frame on the substrate, on the semiconductor chip to a portion of the remaining it may be installed to.
このように、本発明は様々な変形が可能である。 Thus, the present invention is susceptible to various modifications.

本発明を好適に実施した第1の実施形態にかかるBGA型LSIパッケージの外観を示す図である。 Is a view showing an appearance of the first BGA type LSI package according to the embodiment preferably implementing the present invention. 第1の実施形態にかかるBGA型LSIパッケージの縦断面を示す図である。 It shows a longitudinal section of the BGA-type LSI package according to a first embodiment. 第1の実施形態にかかるBGA型LSIパッケージの横断面を示す図である。 Is a diagram showing the cross section of the BGA-type LSI package according to a first embodiment. 第1の実施形態にかかるBGA型LSIパッケージの機能構成を示す図である。 It is a diagram showing a functional configuration of a BGA-type LSI package according to a first embodiment. BGA型LSIパッケージの上面の外部電極端子に測定器のプローブを接触させた状態を示す図である。 It is a diagram showing a state contacting the probe of the BGA-type LSI instrument to the external electrode terminal of the upper surface of the package. 基板上に半導体チップを搭載し、ワイヤボンディングを行った状態を示す図である。 A semiconductor chip is mounted on a substrate, showing a state in which wire bonding has been performed. 半導体チップを搭載した基板にリードフレームを取り付け、ワイヤボンディングした状態を示す図である。 Attaching a lead frame mounted with the substrate of the semiconductor chip is a diagram showing a state in which wire bonding. 半導体チップ上を樹脂で封止し、リードフレームの上端近傍を折り曲げた状態を示す図である。 The upper semiconductor chip sealed with resin, is a diagram showing a state in which bent near the upper end of the lead frame. リードフレームの上端部にはんだボールを設置する状態示す図である。 It is a diagram illustrating a state installing solder balls to the upper end portion of the lead frame. 外部電極端子の上に絶縁層を形成した状態を示す図である。 It is a diagram showing a state of forming an insulating layer on the external electrode terminal. 本発明を好適に実施した第2の実施形態にかかるBGA型LSIパッケージの縦断面を示す図である。 It shows a longitudinal section of a second according to the embodiment BGA type LSI package preferably implementing the present invention. 第2の実施形態にかかるBGA型LSIパッケージの機能構成を示す図である。 It is a diagram showing a functional configuration of a BGA-type LSI package according to a second embodiment. 本発明を好適に実施した第3の実施形態にかかるBGA型LSIパッケージの縦断面を示す図である。 It shows a longitudinal section of a third according to the embodiment BGA type LSI package preferably implementing the present invention. 第3の実施形態にかかるBGA型LSIパッケージの横断面を示す図である。 Is a diagram showing the cross section of the BGA-type LSI package according to a third embodiment. 本発明を好適に実施した第4の実施形態にかかるBGA型LSIパッケージの縦断面を示す図である。 It shows a longitudinal section of the BGA-type LSI package according to a fourth exemplary embodiment preferably implementing the present invention. 第4の実施形態にかかるBGA形LSIパッケージの横断面を示す図である。 Is a diagram showing the cross section of the BGA-type LSI package according to a fourth embodiment. 従来のBGA型LSIパッケージの外観を示す図である。 Is a diagram showing an appearance of a conventional BGA type LSI package. 従来のBGA型LSIパッケージの縦断面を示す図である。 It shows a longitudinal section of a conventional BGA type LSI package.

符号の説明 DESCRIPTION OF SYMBOLS

1 BGA型LSIパッケージ 2 樹脂 3、4 外部電極端子 5、5a、5b 半導体チップ 6 基板 7、9 電極端子 8 ワイヤ 10 内部配線 11 リードフレーム 1 BGA type LSI package 2 resin 3 and 4 the external electrode terminals 5, 5a, 5b semiconductor chip 6 substrate 7,9 electrode terminal 8 wires 10 internal wiring 11 lead frame

Claims (9)

  1. 一方の面に半導体チップが搭載された基板の該半導体チップが搭載された側の面を樹脂によって封止した半導体装置であって、 The surface of the semiconductor chip of the substrate on which the semiconductor chip is mounted on one side is mounted side a semiconductor device encapsulated with a resin,
    前記半導体チップは、内部信号を出力するため、又は該内部信号を出力するために必要な信号を入力するための第1の内部電極端子と、半導体チップとしての機能を実現するための動作信号を出力するため、又は該動作信号を出力するために必要な信号を入力するための第2の内部電極端子とを前記基板との接合面とは異なる面に備え、 The semiconductor chip in order to output an internal signal, or a first internal electrode terminal for inputting a signal necessary for outputting the internal signal, the operation signal for realizing the function as the semiconductor chip for outputting, or a second internal electrode terminals for inputting signals required for outputting said operating signal provided to the surface different from the joint surface between the substrate,
    前記第1の内部電極端子は、前記基板上に設置された導電性部材と該基板内部の配線を介することなく電気的に接続されており、 It said first internal electrode terminals are electrically connected without using the installed conductive member and the substrate in the wiring on the substrate,
    前記第2の内部電極端子は、前記基板上に設置された基板電極端子とワイヤを介して接続され、前記基板に設けられた外部電極端子とは該基板内部の配線を介して電気的に接続されており、 It said second internal electrode terminal is connected via the substrate electrode terminals and the wires mounted on the substrate, electrically connected via the wiring inside the substrate and the external electrode terminals provided on the substrate It has been,
    前記導電性部材は、前記樹脂を貫通しており、上端部には内部検査用電極端子が設けられていることを特徴とする半導体装置。 The conductive member extends through the resin, the semiconductor device characterized by the electrode terminals for internal inspection is provided in the upper portion.
  2. 一方の面に半導体チップが搭載された基板の該半導体チップが搭載された側の面を樹脂によって封止した半導体装置であって、 The surface of the semiconductor chip of the substrate on which the semiconductor chip is mounted on one side is mounted side a semiconductor device encapsulated with a resin,
    前記半導体チップは、内部信号を出力するため、又は該内部信号を出力するために必要な信号を入力するための第1の内部電極端子と、半導体チップとしての機能を実現するための動作信号を出力するため、又は該動作信号を出力するために必要な信号を入力するための第2の内部電極端子とを前記基板との接合面とは異なる面に備え、 The semiconductor chip in order to output an internal signal, or a first internal electrode terminal for inputting a signal necessary for outputting the internal signal, the operation signal for realizing the function as the semiconductor chip for outputting, or a second internal electrode terminals for inputting signals required for outputting said operating signal provided to the surface different from the joint surface between the substrate,
    前記第1の内部電極端子は、前記半導体チップ上に設置された導電性部材と前記基板を介することなく電気的に接続されており、 It said first internal electrode terminals are electrically connected without using the substrate with the installed conductive member on the semiconductor chip,
    前記第2の内部電極端子は、前記基板上に設置された基板電極端子とワイヤを介して接続され、前記基板に設けられた外部電極端子とは該基板内部の配線を介して電気的に接続されており、 It said second internal electrode terminal is connected via the substrate electrode terminals and the wires mounted on the substrate, electrically connected via the wiring inside the substrate and the external electrode terminals provided on the substrate It has been,
    前記導電性部材は、前記樹脂を貫通しており、上端部には内部検査用電極端子が設けられていることを特徴とする半導体装置。 The conductive member extends through the resin, the semiconductor device characterized by the electrode terminals for internal inspection is provided in the upper portion.
  3. 前記導電性部材が前記第1の内部電極端子の上に設置されたことを特徴とする請求項2記載の半導体装置。 The semiconductor device according to claim 2, wherein said conductive member is placed on the first inner electrode terminal.
  4. 前記導電性部材と前記第1の内部電極端子とがワイヤボンディングによって接続されたことを特徴とする請求項1又は2記載の半導体装置。 The semiconductor device according to claim 1 or 2, wherein the said conductive member and said first internal electrode terminals are connected by wire bonding.
  5. 前記導電性部材は、帯状の部材が側面視略L字形状に折り曲げられて所定の位置に設置され、前記内部電極端子とワイヤボンディングされた後で前記上端部がさらに折り曲げられて側面視略コの字形状に成型されていることを特徴とする請求項4記載の半導体装置。 The conductive member is strip-shaped member is bent in side view L-shape which is provided at a predetermined position, the inner electrode terminal and the wire bonding said upper portion is further folded after which in a side view substantially U the semiconductor device according to claim 4, characterized in that it is molded into a shape.
  6. 前記外部電極端子の上に絶縁層が剥離可能に形成されていることを特徴とする請求項1から5のいずれか1項記載の半導体装置。 The semiconductor device of any one of claims 1 to 5, wherein an insulating layer on the external electrode terminals are peelably formed.
  7. 前記外部電極端子は、球状であり、前記基板の前記樹脂によって封止されていない側の面に形成されたBGA型であることを特報とする請求項1から6のいずれか1項記載の半導体装置。 The external electrode terminals are spherical semiconductor according to any one of claims 1 6, news flash in that the a BGA type formed on the surface on the side not encapsulated by the resin of the substrate apparatus.
  8. 前記外部電極端子は針状であり、前記基板の前記樹脂によって封止されていない側の面に形成されたPGA型であることを特報とする請求項1から6のいずれか1項記載の半導体装置。 The external electrode terminals are acicular, semiconductor according to any one of claims 1 6, news flash that by the resin of the substrate is a PGA type formed on the surface on the side not sealed apparatus.
  9. 前記基板が、側面に前記外部電極端子を備えることを特徴とする請求項1から6のいずれか1項記載の半導体装置。 Wherein the substrate, the semiconductor device according to any one of claims 1, characterized in that it comprises the external electrode terminals on the side surface 6.
JP2006054362A 2006-03-01 2006-03-01 Semiconductor device Withdrawn JP2007234845A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006054362A JP2007234845A (en) 2006-03-01 2006-03-01 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006054362A JP2007234845A (en) 2006-03-01 2006-03-01 Semiconductor device

Publications (1)

Publication Number Publication Date
JP2007234845A true JP2007234845A (en) 2007-09-13

Family

ID=38555128

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006054362A Withdrawn JP2007234845A (en) 2006-03-01 2006-03-01 Semiconductor device

Country Status (1)

Country Link
JP (1) JP2007234845A (en)

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015508240A (en) * 2012-02-24 2015-03-16 インヴェンサス・コーポレイション Method for package-on-package assembly having a wire bond to the sealing surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9553076B2 (en) 2010-07-19 2017-01-24 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US9570416B2 (en) 2004-11-03 2017-02-14 Tessera, Inc. Stacked packaging improvements
US9570382B2 (en) 2010-07-19 2017-02-14 Tessera, Inc. Stackable molded microelectronic packages
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9601454B2 (en) 2013-02-01 2017-03-21 Invensas Corporation Method of forming a component having wire bonds and a stiffening layer
US9615456B2 (en) 2012-12-20 2017-04-04 Invensas Corporation Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US9691731B2 (en) 2011-05-03 2017-06-27 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9728527B2 (en) 2013-11-22 2017-08-08 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9761558B2 (en) 2011-10-17 2017-09-12 Invensas Corporation Package-on-package assembly with wire bond vias
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9812402B2 (en) 2015-10-12 2017-11-07 Invensas Corporation Wire bond wires for interference shielding
US9842745B2 (en) 2012-02-17 2017-12-12 Invensas Corporation Heat spreading substrate with embedded interconnects
US9852969B2 (en) 2013-11-22 2017-12-26 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9953914B2 (en) 2012-05-22 2018-04-24 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9984901B2 (en) 2005-12-23 2018-05-29 Tessera, Inc. Method for making a microelectronic assembly having conductive elements
US10008477B2 (en) 2013-09-16 2018-06-26 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US10008469B2 (en) 2015-04-30 2018-06-26 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US10026717B2 (en) 2013-11-22 2018-07-17 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570416B2 (en) 2004-11-03 2017-02-14 Tessera, Inc. Stacked packaging improvements
US9984901B2 (en) 2005-12-23 2018-05-29 Tessera, Inc. Method for making a microelectronic assembly having conductive elements
US9553076B2 (en) 2010-07-19 2017-01-24 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US10128216B2 (en) 2010-07-19 2018-11-13 Tessera, Inc. Stackable molded microelectronic packages
US9570382B2 (en) 2010-07-19 2017-02-14 Tessera, Inc. Stackable molded microelectronic packages
US10062661B2 (en) 2011-05-03 2018-08-28 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9691731B2 (en) 2011-05-03 2017-06-27 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9761558B2 (en) 2011-10-17 2017-09-12 Invensas Corporation Package-on-package assembly with wire bond vias
US9842745B2 (en) 2012-02-17 2017-12-12 Invensas Corporation Heat spreading substrate with embedded interconnects
US9691679B2 (en) 2012-02-24 2017-06-27 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
JP2015508240A (en) * 2012-02-24 2015-03-16 インヴェンサス・コーポレイション Method for package-on-package assembly having a wire bond to the sealing surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US10170412B2 (en) 2012-05-22 2019-01-01 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9953914B2 (en) 2012-05-22 2018-04-24 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9917073B2 (en) 2012-07-31 2018-03-13 Invensas Corporation Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9615456B2 (en) 2012-12-20 2017-04-04 Invensas Corporation Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface
US9601454B2 (en) 2013-02-01 2017-03-21 Invensas Corporation Method of forming a component having wire bonds and a stiffening layer
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US10008477B2 (en) 2013-09-16 2018-06-26 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9728527B2 (en) 2013-11-22 2017-08-08 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9852969B2 (en) 2013-11-22 2017-12-26 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US10026717B2 (en) 2013-11-22 2018-07-17 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9837330B2 (en) 2014-01-17 2017-12-05 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9947641B2 (en) 2014-05-30 2018-04-17 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US10008469B2 (en) 2015-04-30 2018-06-26 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10115678B2 (en) 2015-10-12 2018-10-30 Invensas Corporation Wire bond wires for interference shielding
US9812402B2 (en) 2015-10-12 2017-11-07 Invensas Corporation Wire bond wires for interference shielding
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding

Similar Documents

Publication Publication Date Title
USRE36773E (en) Method for plating using nested plating buses and semiconductor device having the same
US7919355B2 (en) Multi-surface IC packaging structures and methods for their manufacture
US6331221B1 (en) Process for providing electrical connection between a semiconductor die and a semiconductor die receiving member
US5726493A (en) Semiconductor device and semiconductor device unit having ball-grid-array type package structure
US6118174A (en) Bottom lead frame and bottom lead semiconductor package using the same
US6815251B1 (en) High density modularity for IC&#39;s
US20080122113A1 (en) Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device and methods for forming the same
US6731123B2 (en) Probe device
US20050040508A1 (en) Area array type package stack and manufacturing method thereof
US20010017411A1 (en) Semiconductor chip and semiconductor device having the chip
JP4264375B2 (en) Power semiconductor module
CN2879422Y (en) Conducting cushion configuration of grid array package
US7615872B2 (en) Semiconductor device
US6144090A (en) Ball grid array package having electrodes on peripheral side surfaces of a package board
US6329708B1 (en) Micro ball grid array semiconductor device and semiconductor module
CN102867821B (en) Semiconductor device
US7372138B2 (en) Routing element for use in multi-chip modules, multi-chip modules including the routing element and methods
US20070045873A1 (en) Semiconductor memory card and method for manufacturing semiconductor memory card
JP2010206007A (en) Semiconductor device and method of manufacturing the same
US7090502B2 (en) Board connecting component and three-dimensional connecting structure using thereof
KR100604198B1 (en) Semiconductor device and process for manufacturing the same
CN100456464C (en) Semiconductor device and method for manufacturing semiconductor device
US6548910B2 (en) Integrated circuit element, printed circuit board and electronic device having input/output terminals for testing and operation
JPH07111971B2 (en) Method of fabricating an integrated circuit device
KR100368025B1 (en) Ciruict board having center-directional package land types and ball grid array package using the circuit board

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20090512