JP4701445B2

JP4701445B2 - Semiconductor package

Info

Publication number: JP4701445B2
Application number: JP2008039175A
Authority: JP
Inventors: 靜昭増田
Original assignee: NEC AccessTechnica Ltd
Current assignee: NEC Platforms Ltd
Priority date: 2008-02-20
Filing date: 2008-02-20
Publication date: 2011-06-15
Anticipated expiration: 2028-02-20
Also published as: JP2009200173A

Description

本発明は、集積回路が実装されたチップや、ＤＲＡＭ等のメモリが実装されたチップを収容する半導体パッケージに関する。 The present invention relates to a semiconductor package that accommodates a chip on which an integrated circuit is mounted or a chip on which a memory such as a DRAM is mounted.

集積回路が実装されたチップと、ＤＲＡＭ等のメモリが実装されたチップとを接続する場合に、パターンを引くときのパターン長、部品の配置等を検討する必要がある。特に、最近の信号の高速化に伴い、パターンの検討にかかる時間が増大している。このときの時間を削減できることが望まれる。 When connecting a chip on which an integrated circuit is mounted and a chip on which a memory such as a DRAM is mounted, it is necessary to consider the pattern length when drawing a pattern, the arrangement of components, and the like. In particular, with the recent increase in the speed of signals, the time taken for studying patterns has increased. It is desirable to be able to reduce the time at this time.

パッケージに関する技術について紹介する。 Introduces technologies related to packaging.

特開平５−２９１４７０号公報には、回路基板が記載されている（特許文献１）。回路基板は、半導体パッケージを実装するものである。この回路基板は、その回路基板に形成され、半導体パッケージを着脱自在に装着することができる開口部と、開口部の内側面に設けられ、半導体パッケージの側面に形成された端子と電気的接続を行う接続手段とを備えたことを特徴としている。 Japanese Patent Application Laid-Open No. 5-291470 discloses a circuit board (Patent Document 1). The circuit board is for mounting a semiconductor package. The circuit board is formed on the circuit board, and is provided with an opening on which the semiconductor package can be detachably attached, and provided with an inner surface of the opening, and is electrically connected to a terminal formed on the side surface of the semiconductor package. And connecting means for performing.

特開平１０−２０９１６４号公報には、半導体装置の製造方法が記載されている（特許文献２）。半導体装置の製造方法は、チップ側面にバンプ電極を有する半導体装置を製造するものである。この製造方法は、半導体基板上に互いに対向する壁面を有する凹溝を形成する工程と、同半導体基板の表面から凹溝内に至る配線電極を形成する工程と、配線電極に対してバンプ電極を形成する工程と、バンプ電極の形成された半導体基板を凹溝において個々のチップに分離する工程とを備えることを特徴としている。 Japanese Patent Laid-Open No. 10-209164 describes a method for manufacturing a semiconductor device (Patent Document 2). The semiconductor device manufacturing method manufactures a semiconductor device having bump electrodes on the side surface of the chip. The manufacturing method includes a step of forming a groove having wall surfaces facing each other on a semiconductor substrate, a step of forming a wiring electrode extending from the surface of the semiconductor substrate into the groove, and a bump electrode for the wiring electrode. And a step of separating the semiconductor substrate on which the bump electrode is formed into individual chips in the concave groove.

特開平１１−１３５５７１号公報には、ボールグリッドアレイ半導体パッケージが記載されている（特許文献３）。ボールグリッドアレイ半導体パッケージは、半導体チップと、その一端が半導体チップに取着されその他端が所定角度に折り曲げられた少なくとも１つのリードと、半導体チップに形成された電極端子と折り曲げられたリードとを相互接続するワイヤと、折曲リードの折り曲げられた端部に取着される第１バンプと、バンプの一側面が外部へ露出されるように、半導体チップ、リード及びワイヤを覆う樹脂モールディングとを具備している。 Japanese Patent Application Laid-Open No. 11-135571 discloses a ball grid array semiconductor package (Patent Document 3). The ball grid array semiconductor package includes a semiconductor chip, at least one lead having one end attached to the semiconductor chip and the other end bent at a predetermined angle, and an electrode terminal formed on the semiconductor chip and a bent lead. The interconnecting wire, the first bump attached to the bent end of the bent lead, and the resin molding covering the semiconductor chip, the lead and the wire so that one side surface of the bump is exposed to the outside. It has.

特開２００４−１７９４９２号公報には、半導体装置が記載されている（特許文献４）。半導体装置は、半導体素子を含むパッケージ本体とそのパッケージ本体から引き出された複数のリード線とを備えている。パッケージ本体が、１以上の貫通穴を有している。複数のリード線は、パッケージ本体の周囲のうち少なくとも対向する２辺から引き出され、かつ、そのパッケージ本体と離れた側の端部近傍が曲線状に折り曲げられている。 Japanese Patent Application Laid-Open No. 2004-179492 describes a semiconductor device (Patent Document 4). The semiconductor device includes a package body including a semiconductor element and a plurality of lead wires drawn from the package body. The package body has one or more through holes. The plurality of lead wires are drawn out from at least two opposite sides of the periphery of the package body, and the vicinity of the end portion on the side away from the package body is bent in a curved shape.

特開平１０−３０８４１９号公報には、半導体パッケージが記載されている（特許文献５）。半導体パッケージは、厚さ方向一端面に電極を有する半導体素子と、一端が電極に接続されたリードと、リードをつなげて固定する絶縁樹脂とを含み、絶縁樹脂を折り返して半導体素子の厚さ方向他端面に固定することにより、半導体素子の側面に位置するリードを入出力端子としたことを特徴としている。 Japanese Unexamined Patent Publication No. 10-308419 describes a semiconductor package (Patent Document 5). The semiconductor package includes a semiconductor element having an electrode on one end face in the thickness direction, a lead having one end connected to the electrode, and an insulating resin for connecting and fixing the lead, and the insulating resin is folded to return the thickness direction of the semiconductor element. By fixing to the other end surface, the lead located on the side surface of the semiconductor element is used as an input / output terminal.

特開平１１−６８０３１号公報には、ＩＣモジュールが記載されている（特許文献６）。ＩＣモジュールは、２つの半導体チップを封止したＩＣモジュール本体と、２つの半導体チップ間に配置され２つの半導体チップの各々と電気的に接続されたチップ間接続用の内部リードと、ＩＣモジュール本体の４以上の側面のうち２以上の側面よりＩＣモジュール本体の下面と水平な位置まで引き出された外部リードとを備えたことを特徴としている。 Japanese Patent Application Laid-Open No. 11-68031 discloses an IC module (Patent Document 6). The IC module includes an IC module main body in which two semiconductor chips are sealed, an internal lead for inter-chip connection disposed between the two semiconductor chips and electrically connected to each of the two semiconductor chips, and the IC module main body. The lower surface of the IC module main body is provided from two or more side surfaces among the four or more side surfaces and external leads drawn to a horizontal position.

特開平７−２２１２４８号公報には、多ピン型集積回路パッケージが記載されている（特許文献７）。多ピン型集積回路パッケージは、ケース内部に集積回路チップを収容し、かつ集積回路チップ内の集積回路に電気的に接続されたピンをケースの外周面に複数個設けてなる多ピン型集積回路パッケージにおいて、ピンがケース側面及び底面に設けられている。 Japanese Patent Application Laid-Open No. 7-212248 discloses a multi-pin type integrated circuit package (Patent Document 7). The multi-pin type integrated circuit package is a multi-pin type integrated circuit in which an integrated circuit chip is accommodated in a case and a plurality of pins electrically connected to the integrated circuit in the integrated circuit chip are provided on the outer peripheral surface of the case. In the package, pins are provided on the side surface and the bottom surface of the case.

特開平５−２９１４７０号公報JP-A-5-291470 特開平１０−２０９１６４号公報JP-A-10-209164 特開平１１−１３５５７１号公報Japanese Patent Laid-Open No. 11-135571 特開２００４−１７９４９２号公報JP 2004-179492 A 特開平１０−３０８４１９号公報JP-A-10-308419 特開平１１−６８０３１号公報JP 11-68031 A 特開平７−２２１２４８号公報Japanese Unexamined Patent Publication No. 7-212248

本発明の課題は、パターンの検討にかかる時間を削減することができる半導体パッケージを提供することにある。 An object of the present invention is to provide a semiconductor package capable of reducing the time required for studying a pattern.

本発明の半導体パッケージは、集積回路が実装されたチップを収容するためのケースと、集積回路に電気的に接続された複数のピンと、を具備している。ケースは、ボード上に設けられる底面部と、その内壁が底面部に対向する上面部と、底面部と上面部とに接続された側面部と、を有している。側面部の外壁には、複数のピンのうちの一部のピンである側面ピン群が設けられている。 A semiconductor package of the present invention includes a case for housing a chip on which an integrated circuit is mounted, and a plurality of pins electrically connected to the integrated circuit. The case has a bottom surface portion provided on the board, a top surface portion whose inner wall faces the bottom surface portion, and a side surface portion connected to the bottom surface portion and the top surface portion. A side surface pin group which is a part of the plurality of pins is provided on the outer wall of the side surface portion.

本発明では、上述の半導体パッケージを、集積回路が実装されたチップや、ＤＲＡＭ等のメモリが実装されたチップに適用する。そこで、集積回路とメモリとを接続する場合に、集積回路（チップ）が収容された半導体パッケージの側面ピン群と、メモリ（チップ）が収容された半導体パッケージの側面ピン群と、が例えばハンダにより直接接続される。この場合、側面ピン群が直接接続されることにより、信号線の距離が０ｍｍになる。そのため、通常であれば必要とされる、ダンピング抵抗や終端回路等が必要なくなり、設計時の検証が簡略化できる。これにより、本発明によれば、パターンを引くときのパターン長、部品の配置等を検討するような、パターンの検討にかかる時間を削減することができる。また、側面ピン群が直接接続されることにより、チップ部品等の削減、パターン領域の削減によりコストを抑えることができる。 In the present invention, the above-described semiconductor package is applied to a chip on which an integrated circuit is mounted or a chip on which a memory such as a DRAM is mounted. Therefore, when connecting the integrated circuit and the memory, the side pin group of the semiconductor package in which the integrated circuit (chip) is accommodated and the side pin group of the semiconductor package in which the memory (chip) is accommodated are, for example, by solder Connected directly. In this case, the distance between the signal lines becomes 0 mm by directly connecting the side surface pin groups. This eliminates the need for a damping resistor, a termination circuit, and the like that are normally required, and simplifies verification at the time of design. As a result, according to the present invention, it is possible to reduce the time required for studying the pattern, such as studying the pattern length, component arrangement, and the like when drawing the pattern. Further, since the side pin groups are directly connected, the cost can be reduced by reducing chip parts and the like and reducing the pattern area.

（第１実施形態）
以下に添付図面を参照して、本発明の第１実施形態による半導体パッケージについて詳細に説明する。 (First embodiment)
Hereinafter, a semiconductor package according to a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.

［構成］
図１Ａは、本発明の第１実施形態による半導体パッケージ１の構造を示す斜視図である。図１Ｂは、図１Ａの半導体パッケージ１を第１側面部５−１から見たときの側面図である。図１Ｃは、図１Ａの半導体パッケージ１を底面部６から見たときの底面図である。 [Constitution]
FIG. 1A is a perspective view showing the structure of the semiconductor package 1 according to the first embodiment of the present invention. FIG. 1B is a side view of the semiconductor package 1 of FIG. 1A as viewed from the first side surface portion 5-1. FIG. 1C is a bottom view of the semiconductor package 1 of FIG.

本発明の第１実施形態による半導体パッケージ１は、ケース２と、複数のピン３、４と、を具備している。ケース２は、セラミック、樹脂やポリミイド材等の材料により形成されている。ケース２の内部は図示されていないが、ケース２には、チップが収容されている。そのチップには、集積回路が実装されている。複数のピン３、４は、集積回路に電気的に接続されている。複数のピン３、４の形状は、ボール形状である。 The semiconductor package 1 according to the first embodiment of the present invention includes a case 2 and a plurality of pins 3 and 4. The case 2 is made of a material such as ceramic, resin or polyimide material. Although the inside of the case 2 is not illustrated, the case 2 accommodates a chip. An integrated circuit is mounted on the chip. The plurality of pins 3 and 4 are electrically connected to the integrated circuit. The shape of the plurality of pins 3 and 4 is a ball shape.

ケース２は、底面部６と、上面部７と、側面部５と、を有している。底面部６は、ボード上に設けられる。上面部７は、その内壁が底面部６に対向している。側面部５は、底面部６と上面部７とに接続されている。 The case 2 has a bottom surface portion 6, a top surface portion 7, and a side surface portion 5. The bottom surface portion 6 is provided on the board. The upper surface portion 7 has an inner wall facing the bottom surface portion 6. The side surface portion 5 is connected to the bottom surface portion 6 and the top surface portion 7.

側面部５の外壁には、複数のピン３、４のうちの一部のピンである側面ピン群３が設けられている。底面部６の外壁には、複数のピン３、４のうちの側面ピン群３以外のピンである底面ピン群４が設けられている。 A side surface pin group 3 that is a part of the plurality of pins 3 and 4 is provided on the outer wall of the side surface portion 5. A bottom surface pin group 4 which is a pin other than the side surface pin group 3 among the plurality of pins 3 and 4 is provided on the outer wall of the bottom surface portion 6.

側面ピン群３が側面部５の外壁に取り付けられる位置について詳細に説明する。 The position where the side pin group 3 is attached to the outer wall of the side portion 5 will be described in detail.

側面部５は、第１側面部５−１と、第２側面部５−２と、第３側面部５−３と、第４側面部５−４と、を有している。第２側面部５−２は、その内壁が第１側面部５−１に対向している。第３側面部５−３は、第１側面部５−１と第２側面部５−２とに接続されている。第４側面部５−４は、第１側面部５−１と第２側面部５−２とに接続され、その内壁が第３側面部５−３に対向している。 The side surface portion 5 includes a first side surface portion 5-1, a second side surface portion 5-2, a third side surface portion 5-3, and a fourth side surface portion 5-4. The second side surface portion 5-2 has an inner wall facing the first side surface portion 5-1. The third side surface portion 5-3 is connected to the first side surface portion 5-1 and the second side surface portion 5-2. The fourth side surface portion 5-4 is connected to the first side surface portion 5-1 and the second side surface portion 5-2, and the inner wall thereof faces the third side surface portion 5-3.

第１側面部５−１の外壁には、側面ピン群３のうちの一部のピンである第１側面ピン群３−１が設けられている。この第１側面ピン群３−１は、第１側面部５−１の長手方向に一列に配列されている。 A first side surface pin group 3-1 which is a part of the side surface pin group 3 is provided on the outer wall of the first side surface portion 5-1. The first side surface pin group 3-1 is arranged in a line in the longitudinal direction of the first side surface portion 5-1.

第２側面部５−２の外壁には、側面ピン群３のうちの一部のピンである第２側面ピン群３−２が設けられている。この第２側面ピン群３−２は、第２側面部５−２の長手方向に一列に配列されている。 A second side surface pin group 3-2 that is a part of the side surface pin group 3 is provided on the outer wall of the second side surface portion 5-2. The second side surface pin group 3-2 is arranged in a line in the longitudinal direction of the second side surface portion 5-2.

第３側面部５−３の外壁には、側面ピン群３のうちの一部のピンである第３側面ピン群３−３が設けられている。この第３側面ピン群３−３は、第３側面部５−３の長手方向に一列に配列されている。 A third side surface pin group 3-3 that is a part of the side surface pin group 3 is provided on the outer wall of the third side surface portion 5-3. The third side surface pin group 3-3 is arranged in a line in the longitudinal direction of the third side surface portion 5-3.

第４側面部５−４の外壁には、側面ピン群３のうちの一部のピンである第４側面ピン群３−４が設けられている。この第４側面ピン群３−４は、第４側面部５−４の長手方向に一列に配列されている。 A fourth side surface pin group 3-4, which is a part of the side surface pin group 3, is provided on the outer wall of the fourth side surface portion 5-4. The fourth side surface pin group 3-4 is arranged in a line in the longitudinal direction of the fourth side surface portion 5-4.

［効果］
本発明では、上述の第１実施形態による半導体パッケージ１を、集積回路が実装されたチップや、ＤＲＡＭ等のメモリが実装されたチップに適用する。そこで、集積回路とメモリとを接続する場合に、集積回路（チップ）が収容された半導体パッケージ１の側面ピン群３と、メモリ（チップ）が収容された半導体パッケージ１の側面ピン群３と、が例えばハンダにより直接接続される。この場合、側面ピン群３が直接接続されることにより、信号線の距離が０ｍｍになる。そのため、通常であれば必要とされる、ダンピング抵抗や終端回路等が必要なくなり、設計時の検証が簡略化できる。これにより、本発明によれば、パターンを引くときのパターン長、部品の配置等を検討するような、パターンの検討にかかる時間を削減することができる。また、側面ピン群３が直接接続されることにより、チップ部品等の削減、パターン領域の削減によりコストを抑えることができる。 [effect]
In the present invention, the semiconductor package 1 according to the first embodiment described above is applied to a chip on which an integrated circuit is mounted or a chip on which a memory such as a DRAM is mounted. Therefore, when connecting the integrated circuit and the memory, the side surface pin group 3 of the semiconductor package 1 containing the integrated circuit (chip), the side surface pin group 3 of the semiconductor package 1 containing the memory (chip), Are directly connected by, for example, solder. In this case, the distance between the signal lines becomes 0 mm by directly connecting the side surface pin group 3. This eliminates the need for a damping resistor, a termination circuit, and the like that are normally required, and simplifies verification at the time of design. As a result, according to the present invention, it is possible to reduce the time required for studying the pattern, such as studying the pattern length, component arrangement, and the like when drawing the pattern. Further, since the side surface pin group 3 is directly connected, the cost can be reduced by reducing chip parts and the like and reducing the pattern area.

また、本発明によれば、上述の第１実施形態による半導体パッケージ１は、底面部６にもピン（底面ピン群４）が設けられている。このため、その底面ピン群４が例えばハンダによりボートに固定されることにより、チップ（半導体パッケージ１）間同士の接続接触に対する接続の補強につながる。 According to the present invention, the semiconductor package 1 according to the first embodiment described above is also provided with the pins (bottom pin group 4) on the bottom surface portion 6. For this reason, when the bottom surface pin group 4 is fixed to the boat by, for example, solder, it leads to reinforcement of the connection with respect to the connection contact between the chips (semiconductor package 1).

（第２実施形態）
第２実施形態では、第１実施形態と重複する説明を省略する。 (Second Embodiment)
In the second embodiment, descriptions overlapping with those in the first embodiment are omitted.

［構成］
図２Ａは、本発明の第２実施形態による半導体パッケージ１の構造を示す斜視図である。図２Ｂは、図２Ａの半導体パッケージ１を底面部６から見たときの底面図である。 [Constitution]
FIG. 2A is a perspective view showing the structure of the semiconductor package 1 according to the second embodiment of the present invention. FIG. 2B is a bottom view when the semiconductor package 1 of FIG. 2A is viewed from the bottom surface portion 6.

本発明の第２実施形態による半導体パッケージ１では、側面部５のうちの第１側面部５−１の外壁にのみ、第１側面ピン群３−１が設けられている。 In the semiconductor package 1 according to the second embodiment of the present invention, the first side surface pin group 3-1 is provided only on the outer wall of the first side surface portion 5-1 of the side surface portion 5.

［効果］
本発明では、上述の第１実施形態による半導体パッケージ１をメインパッケージとして、集積回路が実装されたチップに適用し、上述の第２実施形態による半導体パッケージ１をサブパッケージとして、ＤＲＡＭ等のメモリが実装されたチップに適用する。そこで、集積回路とメモリとを接続する場合に、集積回路（チップ）が収容された半導体パッケージ１の側面ピン群３と、メモリ（チップ）が収容された半導体パッケージ１の側面ピン群３と、が直接接続される。これにより、本発明によれば、パターンを引くときのパターン長、部品の配置等を検討する時間を削減することができる。また、側面ピン群３が直接接続されることにより、チップ部品等の削減、パターン領域の削減によりコストを抑えることができる。 [effect]
In the present invention, the semiconductor package 1 according to the first embodiment described above is applied as a main package to a chip on which an integrated circuit is mounted. The semiconductor package 1 according to the second embodiment described above is used as a subpackage, and a memory such as a DRAM is provided. Applies to mounted chip. Therefore, when connecting the integrated circuit and the memory, the side surface pin group 3 of the semiconductor package 1 containing the integrated circuit (chip), the side surface pin group 3 of the semiconductor package 1 containing the memory (chip), Are connected directly. As a result, according to the present invention, it is possible to reduce the time for examining the pattern length, component arrangement, and the like when drawing a pattern. Further, since the side surface pin group 3 is directly connected, the cost can be reduced by reducing chip parts and the like and reducing the pattern area.

（第３実施形態）
第３実施形態では、第１実施形態と重複する説明を省略する。 (Third embodiment)
In the third embodiment, descriptions overlapping with those in the first embodiment are omitted.

［構成］
図３Ａは、本発明の第３実施形態による半導体パッケージ１の構造を示す斜視図である。図３Ｂは、図３Ａの半導体パッケージ１を底面部６から見たときの底面図である。 [Constitution]
FIG. 3A is a perspective view showing the structure of the semiconductor package 1 according to the third embodiment of the present invention. FIG. 3B is a bottom view when the semiconductor package 1 of FIG. 3A is viewed from the bottom surface portion 6.

本発明の第３実施形態による半導体パッケージ１では、側面部５のうちの第１側面部５−１、第２側面部５−２の外壁に、それぞれ、第１側面ピン群３−１、第２側面ピン群３−２が設けられている。 In the semiconductor package 1 according to the third embodiment of the present invention, the first side surface pin group 3-1, the second side surface portion 5-2, the first side surface pin group 3-1, and the second side surface portion 5-2, respectively. A two-side pin group 3-2 is provided.

［効果］
本発明では、上述の第１実施形態による半導体パッケージ１をメインパッケージとして、集積回路が実装されたチップに適用し、上述の第３実施形態による半導体パッケージ１をサブパッケージとして、ＤＲＡＭ等のメモリが実装されたチップに適用する。そこで、集積回路とメモリとを接続する場合に、集積回路（チップ）が収容された半導体パッケージ１の側面ピン群３と、メモリ（チップ）が収容された半導体パッケージ１の側面ピン群３と、が直接接続される。これにより、本発明によれば、パターンを引くときのパターン長、部品の配置等を検討する時間を削減することができる。また、側面ピン群３が直接接続されることにより、チップ部品等の削減、パターン領域の削減によりコストを抑えることができる。 [effect]
In the present invention, the semiconductor package 1 according to the first embodiment described above is applied as a main package to a chip on which an integrated circuit is mounted. The semiconductor package 1 according to the third embodiment described above is used as a subpackage, and a memory such as a DRAM is provided. Applies to mounted chip. Therefore, when connecting the integrated circuit and the memory, the side surface pin group 3 of the semiconductor package 1 containing the integrated circuit (chip), the side surface pin group 3 of the semiconductor package 1 containing the memory (chip), Are connected directly. As a result, according to the present invention, it is possible to reduce the time for examining the pattern length, component arrangement, and the like when drawing a pattern. Further, since the side surface pin group 3 is directly connected, the cost can be reduced by reducing chip parts and the like and reducing the pattern area.

（第４実施形態）
第４実施形態では、第１実施形態と重複する説明を省略する。 (Fourth embodiment)
In the fourth embodiment, descriptions overlapping with those in the first embodiment are omitted.

［構成］
図４Ａは、本発明の第４実施形態による半導体パッケージ１の構造を示す斜視図である。図４Ｂは、図４Ａの半導体パッケージ１を底面部６から見たときの底面図である。 [Constitution]
FIG. 4A is a perspective view showing the structure of the semiconductor package 1 according to the fourth embodiment of the present invention. FIG. 4B is a bottom view of the semiconductor package 1 of FIG. 4A when viewed from the bottom surface portion 6.

本発明の第４実施形態による半導体パッケージ１では、側面部５のうちの第１側面部５−１、第３側面部５−３の外壁に、それぞれ、第１側面ピン群３−１、第３側面ピン群３−３が設けられている。 In the semiconductor package 1 according to the fourth embodiment of the present invention, the first side surface pin group 3-1, the first side surface portion 5-1 and the third side surface portion 5-3 on the outer wall of the side surface portion 5, respectively. A three side pin group 3-3 is provided.

［効果］
本発明では、上述の第１実施形態による半導体パッケージ１をメインパッケージとして、集積回路が実装されたチップに適用し、上述の第４実施形態による半導体パッケージ１をサブパッケージとして、ＤＲＡＭ等のメモリが実装されたチップに適用する。そこで、集積回路とメモリとを接続する場合に、集積回路（チップ）が収容された半導体パッケージ１の側面ピン群３と、メモリ（チップ）が収容された半導体パッケージ１の側面ピン群３と、が直接接続される。これにより、本発明によれば、パターンを引くときのパターン長、部品の配置等を検討する時間を削減することができる。また、側面ピン群３が直接接続されることにより、チップ部品等の削減、パターン領域の削減によりコストを抑えることができる。 [effect]
In the present invention, the semiconductor package 1 according to the first embodiment is applied as a main package to a chip on which an integrated circuit is mounted, and the semiconductor package 1 according to the fourth embodiment is used as a subpackage, and a memory such as a DRAM is provided. Applies to mounted chip. Therefore, when connecting the integrated circuit and the memory, the side surface pin group 3 of the semiconductor package 1 containing the integrated circuit (chip), the side surface pin group 3 of the semiconductor package 1 containing the memory (chip), Are connected directly. As a result, according to the present invention, it is possible to reduce the time for examining the pattern length, component arrangement, and the like when drawing a pattern. Further, since the side surface pin group 3 is directly connected, the cost can be reduced by reducing chip parts and the like and reducing the pattern area.

（第５実施形態）
第５実施形態では、第１実施形態と重複する説明を省略する。 (Fifth embodiment)
In the fifth embodiment, descriptions overlapping with those in the first embodiment are omitted.

［構成］
図５Ａは、本発明の第５実施形態による半導体パッケージ１の構造を示す斜視図である。図５Ｂは、図５Ａの半導体パッケージ１を底面部６から見たときの底面図である。 [Constitution]
FIG. 5A is a perspective view showing a structure of the semiconductor package 1 according to the fifth embodiment of the present invention. FIG. 5B is a bottom view when the semiconductor package 1 of FIG. 5A is viewed from the bottom surface portion 6.

本発明の第４実施形態による半導体パッケージ１では、側面部５のうちの第１側面部５−１、第２側面部５−２、第３側面部５−３の外壁に、それぞれ、第１側面ピン群３−１、第２側面ピン群３−２、第３側面ピン群３−３が設けられている。 In the semiconductor package 1 according to the fourth embodiment of the present invention, the first side surface portion 5-1, the second side surface portion 5-2, and the third side surface portion 5-3 of the side surface portion 5 are respectively formed on the outer walls. A side pin group 3-1, a second side pin group 3-2, and a third side pin group 3-3 are provided.

［効果］
本発明では、上述の第１実施形態による半導体パッケージ１をメインパッケージとして、集積回路が実装されたチップに適用し、上述の第５実施形態による半導体パッケージ１をサブパッケージとして、ＤＲＡＭ等のメモリが実装されたチップに適用する。そこで、集積回路とメモリとを接続する場合に、集積回路（チップ）が収容された半導体パッケージ１の側面ピン群３と、メモリ（チップ）が収容された半導体パッケージ１の側面ピン群３と、が直接接続される。これにより、本発明によれば、パターンを引くときのパターン長、部品の配置等を検討する時間を削減することができる。また、側面ピン群３が直接接続されることにより、チップ部品等の削減、パターン領域の削減によりコストを抑えることができる。 [effect]
In the present invention, the semiconductor package 1 according to the first embodiment is applied as a main package to a chip on which an integrated circuit is mounted, and the semiconductor package 1 according to the fifth embodiment is used as a subpackage, and a memory such as a DRAM is provided. Applies to mounted chip. Therefore, when connecting the integrated circuit and the memory, the side surface pin group 3 of the semiconductor package 1 containing the integrated circuit (chip), the side surface pin group 3 of the semiconductor package 1 containing the memory (chip), Are connected directly. As a result, according to the present invention, it is possible to reduce the time for examining the pattern length, component arrangement, and the like when drawing a pattern. Further, since the side surface pin group 3 is directly connected, the cost can be reduced by reducing chip parts and the like and reducing the pattern area.

［半導体パッケージ１を用いた実装体の製造方法］
図６、７は、本発明の第１〜５実施形態による半導体パッケージ１を用いた実装体を示す上面図である。 [Method for Manufacturing Mounted Body Using Semiconductor Package 1]
6 and 7 are top views showing a mounting body using the semiconductor package 1 according to the first to fifth embodiments of the present invention.

まず、本発明の第１実施形態による半導体パッケージ１であるメインパッケージ１１、及び、本発明の第１〜５実施形態のいずれかによる半導体パッケージ１であるサブパッケージ１２〜１５を製造する（製造工程）。 First, the main package 11 which is the semiconductor package 1 according to the first embodiment of the present invention and the subpackages 12 to 15 which are the semiconductor package 1 according to any one of the first to fifth embodiments of the present invention are manufactured (manufacturing process). ).

ここで、サブパッケージ１２は、本発明の第１〜５実施形態のいずれかによる半導体パッケージ１であるものとする（図示省略の箇所あり）。サブパッケージ１３は、本発明の第１、４、５実施形態のいずれかによる半導体パッケージ１であるものとする（図示省略の箇所あり）。サブパッケージ１４は、本発明の第１実施形態による半導体パッケージ１であるものとする（図示省略の箇所あり）。サブパッケージ１５は、本発明の第１、３、５実施形態のいずれかによる半導体パッケージ１であるものとする（図示省略の箇所あり）。 Here, the subpackage 12 is assumed to be the semiconductor package 1 according to any one of the first to fifth embodiments of the present invention (there is a portion not shown). The subpackage 13 is assumed to be the semiconductor package 1 according to any one of the first, fourth, and fifth embodiments of the present invention (there are portions not shown). The subpackage 14 is assumed to be the semiconductor package 1 according to the first embodiment of the present invention (there is a portion not shown). The subpackage 15 is assumed to be the semiconductor package 1 according to any of the first, third, and fifth embodiments of the present invention (there is a portion not shown).

次に、メインパッケージ１１をボード８上に搭載する。次に、図６に示されるように、メインパッケージ１１の第２側面ピン群３−２とサブパッケージ１２の第１側面ピン群３−１とが接触するように、メインパッケージ１１の第２側面部５−２とサブパッケージ１２の第１側面部５−１とを並べてボード８上に搭載する（搭載工程）。 Next, the main package 11 is mounted on the board 8. Next, as shown in FIG. 6, the second side surface of the main package 11 is brought into contact with the second side surface pin group 3-2 of the main package 11 and the first side surface pin group 3-1 of the subpackage 12. The part 5-2 and the first side surface part 5-1 of the subpackage 12 are mounted side by side on the board 8 (mounting process).

搭載工程において、図７に示されるように、メインパッケージ１１の第４側面ピン群３−４とサブパッケージ１３の第３側面ピン群３−３とが接触するように、メインパッケージ１１の第４側面部５−４とサブパッケージ１３の第３側面部５−３とを並べてボード８上に搭載する。メインパッケージ１１の第３側面ピン群３−３とサブパッケージ１４の第４側面ピン群３−４とが接触するように、メインパッケージ１１の第３側面部５−３とサブパッケージ１４の第４側面部５−４とを並べてボード８上に搭載する。メインパッケージ１１の第１側面ピン群３−１とサブパッケージ１５の第２側面ピン群３−２とが接触するように、メインパッケージ１１の第１側面部５−１とサブパッケージ１５の第２側面部５−２とを並べてボード８上に搭載する。 In the mounting process, as shown in FIG. 7, the fourth side pin group 3-4 of the main package 11 and the fourth side pin group 3-3 of the subpackage 13 are in contact with each other. The side surface portion 5-4 and the third side surface portion 5-3 of the subpackage 13 are mounted side by side on the board 8. The third side surface portion 5-3 of the main package 11 and the fourth side pin group 3-4 of the main package 11 are in contact with the third side surface pin group 3-3 of the main package 11 and the fourth side surface pin group 3-4 of the sub package 14. The side part 5-4 is mounted side by side on the board 8. The first side surface portion 5-1 of the main package 11 and the second side pin group 3-2 of the main package 11 are in contact with the second side surface pin group 3-2 of the sub package 15. The side surface part 5-2 is mounted side by side on the board 8.

搭載工程の実行前又は後に、メインパッケージ１１の側面ピン群３とサブパッケージ１２〜１５の側面ピン群３との接続性がよくなるように、メインパッケージ１１の側面ピン群３とサブパッケージ１２〜１５の側面ピン群３とにフラックス等を塗布する（塗布工程）。 Before or after execution of the mounting process, the side pin group 3 of the main package 11 and the sub-packages 12 to 15 are improved so that the connectivity between the side pin group 3 of the main package 11 and the side pin group 3 of the sub-packages 12 to 15 is improved. A flux or the like is applied to the side surface pin group 3 (application process).

次に、メインパッケージ１１の側面ピン群３とサブパッケージ１２〜１５の側面ピン群３との接触箇所に対してハンダを溶融させて、接触箇所を接続する（接続工程）。 Next, solder is melted with respect to the contact portion between the side surface pin group 3 of the main package 11 and the side surface pin group 3 of the subpackages 12 to 15 to connect the contact portions (connection process).

このように、本発明の第１〜５実施形態による半導体パッケージ１を用いた実装体が製造される。 Thus, the mounting body using the semiconductor package 1 according to the first to fifth embodiments of the present invention is manufactured.

［補足］
なお、本発明の第１〜５実施形態による半導体パッケージ１では、図８に示されるように、側面ピン群３（第１側面ピン群３−１、第２側面ピン群３−２、第３側面ピン群３−３、第４側面ピン群３−４）は、側面部５（第１側面部５−１、第２側面部５−２、第３側面部５−３、第４側面部５−４）の外壁に、２段以上の配列や千鳥配列等の複数段の配列により設けられていてもよい。本発明では、側面ピン群３は側面部５に複数段の配列にされることにより、チップ（半導体パッケージ１）間で通せる信号数が増え、機能の向上が期待できる。 [Supplement]
In the semiconductor package 1 according to the first to fifth embodiments of the present invention, as shown in FIG. 8, the side pin group 3 (first side pin group 3-1, second side pin group 3-2, third pin The side surface pin group 3-3 and the fourth side surface pin group 3-4) are the side surface portion 5 (first side surface portion 5-1, second side surface portion 5-2, third side surface portion 5-3, fourth side surface portion. The outer wall of 5-4) may be provided in a multi-stage arrangement such as a two-stage arrangement or a staggered arrangement. In the present invention, the side surface pin group 3 is arranged in a plurality of stages on the side surface portion 5, so that the number of signals that can be passed between the chips (semiconductor package 1) is increased, and an improvement in function can be expected.

また、本発明の第１〜５実施形態による半導体パッケージ１では、複数のピン３、４の形状はボール形状であるが、これに限定されない。図９に示されるように、複数のピン３、４のうちの、側面ピン群３の形状は、バネ形状であり、底面ピン群４の形状は、ボール形状であってもよい。本発明では、側面ピン群３の形状をバネ形状にすることにより、半導体パッケージ１間の間隔の精度がボール形状のときよりも緩和されるので、製造による品質の向上が期待できる。 Moreover, in the semiconductor package 1 by 1st-5th embodiment of this invention, although the shape of the some pins 3 and 4 is a ball shape, it is not limited to this. As shown in FIG. 9, the shape of the side surface pin group 3 among the plurality of pins 3, 4 may be a spring shape, and the shape of the bottom surface pin group 4 may be a ball shape. In the present invention, by making the shape of the side pin group 3 into a spring shape, the accuracy of the interval between the semiconductor packages 1 is relaxed as compared with the case of a ball shape, so that an improvement in quality by manufacturing can be expected.

ここで、本実施形態では側面ピン群３の形状がボール形状やバネ形状の一例を示したが、この形状に限定されるものではなく、本発明の効果が得られるものであれば、種々の形状が可能である。また、底面ピン群４の形状に関しても、ボール形状としているが、この形状に限定されるものではなく、本発明の効果が得られるものであれば、種々の形状が可能である。 Here, in the present embodiment, the shape of the side pin group 3 is an example of a ball shape or a spring shape. However, the shape is not limited to this shape, and various types can be used as long as the effect of the present invention can be obtained. Shape is possible. The shape of the bottom pin group 4 is also a ball shape, but is not limited to this shape, and various shapes are possible as long as the effects of the present invention can be obtained.

本発明の第１実施形態による半導体パッケージ１の構造を示す斜視図である。1 is a perspective view showing a structure of a semiconductor package 1 according to a first embodiment of the present invention. 図１Ａの半導体パッケージ１を第１側面部５−１から見たときの側面図である。It is a side view when the semiconductor package 1 of FIG. 1A is seen from the first side surface portion 5-1. 図１Ａの半導体パッケージ１を底面部６から見たときの底面図である。It is a bottom view when the semiconductor package 1 of FIG. 本発明の第２実施形態による半導体パッケージ１の構造を示す斜視図である。It is a perspective view which shows the structure of the semiconductor package 1 by 2nd Embodiment of this invention. 図２Ａの半導体パッケージ１を底面部６から見たときの底面図である。It is a bottom view when the semiconductor package 1 of FIG. 2A is viewed from the bottom surface part 6. 本発明の第３実施形態による半導体パッケージ１の構造を示す斜視図である。It is a perspective view which shows the structure of the semiconductor package 1 by 3rd Embodiment of this invention. 図３Ａの半導体パッケージ１を底面部６から見たときの底面図である。It is a bottom view when the semiconductor package 1 of FIG. 本発明の第４実施形態による半導体パッケージ１の構造を示す斜視図である。It is a perspective view which shows the structure of the semiconductor package 1 by 4th Embodiment of this invention. 図４Ａの半導体パッケージ１を底面部６から見たときの底面図である。FIG. 4B is a bottom view when the semiconductor package 1 of FIG. 4A is viewed from the bottom surface portion 6. 本発明の第５実施形態による半導体パッケージ１の構造を示す斜視図である。It is a perspective view which shows the structure of the semiconductor package 1 by 5th Embodiment of this invention. 図５Ａの半導体パッケージ１を底面部６から見たときの底面図である。FIG. 5B is a bottom view when the semiconductor package 1 of FIG. 5A is viewed from the bottom surface portion 6. 本発明の第１〜５実施形態による半導体パッケージ１を用いた実装体を示す上面図である。It is a top view which shows the mounting body using the semiconductor package 1 by 1st-5th embodiment of this invention. 本発明の第１〜５実施形態による半導体パッケージ１を用いた実装体を示す上面図である。It is a top view which shows the mounting body using the semiconductor package 1 by 1st-5th embodiment of this invention. 本発明の第１〜５実施形態による半導体パッケージ１の構造を示し、側面ピン群３が複数段配列されているときの斜視図である。It is a perspective view when the structure of the semiconductor package 1 by 1st-5th embodiment of this invention is shown, and the side surface pin group 3 is arranged in multiple steps. 本発明の第１〜５実施形態による半導体パッケージ１を用いた実装体を示し、側面ピン群３の形状がバネ形状であるときの側面図である。The mounted body using the semiconductor package 1 by 1st-5th embodiment of this invention is shown, and it is a side view when the shape of the side surface pin group 3 is a spring shape.

Explanation of symbols

１半導体パッケージ、
２ケース、
３側面ピン群、
３−１第１側面ピン群、
３−２第２側面ピン群、
３−３第３側面ピン群、
３−４第４側面ピン群、
４底面ピン群、
５側面部、
５−１第１側面部、
５−２第２側面部、
５−３第３側面部、
５−４第４側面部、
６底面部、
７上面部、
８ボード、
１１メインパッケージ、
１２〜１５サブパッケージ、 1 Semiconductor package,
2 cases,
3 Side pin group,
3-1. First side pin group,
3-2 Second side pin group,
3-3 Third side surface pin group,
3-4 4th side pin group,
4 Bottom pin group,
5 side part,
5-1 1st side surface part,
5-2 Second side surface part,
5-3 Third side surface,
5-4 4th side surface part,
6 Bottom part,
7 upper surface,
8 boards,
11 Main package
12-15 subpackage,

Claims

A case for accommodating a chip on which an integrated circuit is mounted;
A plurality of pins electrically connected to the integrated circuit;
The case is
A bottom surface provided on the board;
An upper surface portion whose inner wall faces the bottom surface portion;
Having a side part connected to the bottom part and the top part,
On the outer wall of the side portion, a side pin group that is a part of the plurality of pins is provided,
A bottom surface pin group that is a pin other than the side surface pin group among the plurality of pins is provided on the outer wall of the bottom surface portion,
The shape of the bottom pin group is a ball shape,
The shape of the side pin group is a spring shape in which one end is fixed to the side portion and the other end extends from the side portion to the outside of the case and is not fixed to the side portion .

The side portion is
A first side surface;
A second side surface portion whose inner wall faces the first side surface portion;
A third side surface portion connected to the first side surface portion and the second side surface portion;
A fourth side surface portion connected to the first side surface portion and the second side surface portion, and having an inner wall facing the third side surface portion;
The semiconductor package according to claim 1, wherein a first side surface pin group that is a part of the side surface pin group is provided on an outer wall of the first side surface portion.

A second side surface pin group that is a part of the side surface pin group is provided on the outer wall of the second side surface portion ,
A third side surface pin group that is a part of the side surface pin group is provided on the outer wall of the third side surface portion,
The semiconductor package according to claim 2 , wherein a fourth side surface pin group which is a part of the side surface pin group is provided on an outer wall of the fourth side surface portion .

It said side pin group semiconductor package according to claim 2 or 3 is provided by the array of a plurality of stages on the outer wall of the side surface portion.