JP2007215164A - Solid-state imaging apparatus, and driving method thereof - Google Patents
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Abstract
Description
本発明は、CCDイメージセンサ等の固体撮像装置およびその駆動方法に関し、特に、長秒蓄積時における白キズ対策の技術に関する。 The present invention relates to a solid-state imaging device such as a CCD image sensor and a driving method thereof, and more particularly to a technique for countermeasures against white scratches during long-second accumulation.
近年、800万画素等にまで固体撮像装置の高画素化が進み、銀塩なみの静止画を撮影したり、動画を撮影したりすることが可能になっている。ところで、いわゆるスミア現象が非常に少ない固体撮像装置として、フレームインターライン転送固体撮像装置(以下FITCCDと称する)が開発されている。 In recent years, the solid-state imaging device has been increased in the number of pixels to 8 million pixels or the like, and it has become possible to shoot a still image like a silver salt or a moving image. By the way, a frame interline transfer solid-state imaging device (hereinafter referred to as FITCCD) has been developed as a solid-state imaging device with very little so-called smear phenomenon.
以下、図面を参照しながら、従来のFITCCDの構成およびそのFITCCDの駆動方法について説明する。 Hereinafter, the configuration of a conventional FITCCD and a method for driving the FITCCD will be described with reference to the drawings.
図16は、FITCCDの一部の領域を拡大して示した図である。
まず、FITCCDの構成について説明する。
FIG. 16 is an enlarged view showing a part of the FITCCD.
First, the configuration of the FITCCD will be described.
図16において、固体撮像装置100は、不図示の半導体基板上に2次元状に配設されるフォトダイオード101と、フォトダイオード101に蓄積された信号電荷を垂直方向へ転送するための垂直CCD102と、垂直CCD102によって転送された信号電荷を蓄積するための蓄積領域(不図示)と、蓄積領域に蓄積された電荷を水平方向へ転送するための水平CCD(不図示)と、水平CCDによって転送された信号電荷を検知し出力する出力部(不図示)と、不要電荷を排出するためのドレイン部(不図示)とを備える。
In FIG. 16, a solid-
垂直CCD102は、チャンネル領域と、フォトダイオード101から信号電荷を読み出すための読み出し電極としての機能を有する転送電極(以下、「読出ゲート」とも記す。)105a,105b,105c,105dと、フォトダイオード101から信号電荷を読み出すための読み出し電極としての機能を有しない転送電極(以下、「非読出ゲート」とも記す。)104a,104b,104c,104dとから構成される。
The
次いで、従来の駆動方法について、図17に示される電圧波形図を用いて説明する。
図17において、φ1は読出ゲート105a,105cにそれぞれ印加される電圧パルスであり、φ2は非読出ゲート104b,104dにそれぞれ印加される電圧パルスであり、φ3は読出ゲート105b,105dにそれぞれ印加される電圧パルスであり、φ4は非読出ゲート104a,104cにそれぞれ印加される電圧パルスである。
Next, a conventional driving method will be described with reference to a voltage waveform diagram shown in FIG.
In FIG. 17, φ1 is a voltage pulse applied to read
従来の駆動方法では、垂直期間で電荷の非読み出し時である、例えばフォトダイオード101に電荷を集積している期間t4では、電圧パルスφ1,φ3がLレベルになり、電圧パルスφ2,φ4がHレベルとなっている。すなわち、従来の駆動方法においては、垂直期間で電荷の非読み出し時である、例えばフォトダイオード101に電荷を集積している期間t4では、電圧パルスφ1,φ3をLレベルとし、電荷の読み出し期間t2におけるHレベルとは反対の極性とされている。
In the conventional driving method, in the period t4 when charges are not read out in the vertical period, for example, in the period t4 when charges are accumulated in the
これにより、読出ゲート105a,105b,105c,105dの重なり部の電位が電圧パルスLレベル印加時には非空乏化状態となり、読出ゲート105a,105b,105c,105dの重なり部の直下にホールが蓄積される。このため、Lレベル印加時には暗電流の発生が非常に少なくなる。したがって、フォトダイオード101と読出ゲート105a,105b,105c,105dの重なり部での暗電流の発生がいちじるしく減少し、再生画像の品質が改善される。
しかしながら、従来の駆動方法では、読出ゲート直下にホールを蓄積させ暗電流増加を防止するとき、ホールが蓄積されすぎると半導体基板電位を不安定にし、半導体基板からフォトダイオードへの不要な電荷の逆注入が発生しやすくなる。 However, in the conventional driving method, when holes are accumulated directly under the readout gate to prevent an increase in dark current, if the holes are accumulated too much, the potential of the semiconductor substrate becomes unstable, and the reverse of unnecessary charges from the semiconductor substrate to the photodiode. Injection tends to occur.
すなわち、フォトダイオードに2垂直期間以上電荷を蓄積させる長秒蓄積モード(以下、長時間蓄積モードとも記す。)においては、蓄積されたホールのため半導体基板のポテンシャルがずれ、白キズが発生するだけでなく、フォトダイオードに蓄積された電荷の読み出しの邪魔になり、垂直CCDのチャンネルにも不要な電荷が注入され、読み出した電荷の転送の邪魔にもなる。 That is, in a long-second accumulation mode (hereinafter also referred to as a long-time accumulation mode) in which charges are accumulated in a photodiode for two or more vertical periods, the potential of the semiconductor substrate is shifted due to accumulated holes, and only white defects are generated. In addition, the charge accumulated in the photodiode is hindered from being read out, and unnecessary charge is also injected into the channel of the vertical CCD, thereby disturbing the transfer of the read out charge.
特に微細化が進み電界集中が起こりやすい状況で、係る問題が顕著になる。
そこで、本発明は、フォトダイオードへの電荷蓄積時に、半導体基板電位が不安定になり、半導体基板からの電荷注入が発生するといった事態を防止することができる固体撮像装置およびその駆動方法を提供することを目的とする。
In particular, such a problem becomes conspicuous in a situation in which miniaturization advances and electric field concentration easily occurs.
Accordingly, the present invention provides a solid-state imaging device and a driving method thereof that can prevent a situation in which the potential of the semiconductor substrate becomes unstable and charge injection from the semiconductor substrate occurs during charge accumulation in the photodiode. For the purpose.
上記目的を達成するために、本発明に係る固体撮像装置においては、半導体基板と、前記半導体基板上に2次元状に形成される複数のフォトダイオードと、各前記フォトダイオードごとに、蓄積された電荷を読み出すための読出ゲートおよび電荷を読み出さない非読出ゲートとを少なくとも1つずつ配設されることにより形成された垂直CCDとを有する固体撮像素子と、各前記読出ゲートおよび非読出ゲートに対して所定のタイミングで駆動パルスを印加することにより前記固体撮像素子を制御する駆動パルス制御手段とを備え、前記駆動パルス制御手段は、各前記読出ゲートに対して、待機のLOW電圧状態からMIDDLE電圧状態に変化させる駆動パルスを順次印加し、前記変化の順における最後の読出ゲートに隣接する非読出ゲートの内少なくとも1つに対して、前記変化の順における最初から最後までの間において、LOW電圧状態を維持する駆動パルスを印加することを特徴とする。 In order to achieve the above object, in the solid-state imaging device according to the present invention, a semiconductor substrate, a plurality of photodiodes formed two-dimensionally on the semiconductor substrate, and each photodiode is accumulated. A solid-state imaging device having a vertical CCD formed by arranging at least one readout gate for reading out charges and a non-readout gate that does not read out charges, and for each of the readout gate and the non-readout gate Drive pulse control means for controlling the solid-state imaging device by applying a drive pulse at a predetermined timing, and the drive pulse control means for each readout gate from a standby LOW voltage state to a MIDDLE voltage A drive pulse for changing the state is sequentially applied, and a non-read gate adjacent to the last read gate in the order of the change is applied. For at least one of the, during the period from the first in the order of the change to the end, and applying a driving pulse to maintain a LOW voltage state.
これにより、読出ゲートのLOW電圧状態時に蓄積されたホールが開放され、解放されたホールが非読出ゲートの方向に円滑に順次分散される。したがって、ホール開放時も半導体基板電位が安定を保ち、半導体基板からの電荷注入が発生する事態を防止することができる。また、ホール移動時に発生する電荷による白キズを防止することもできる。特に、フォトダイオードの電荷蓄積時に半導体基板のVsubを下げる駆動をした場合についても、半導体基板が安定するので、Vsubを下げても注入の問題は生じない。 As a result, the holes accumulated when the read gate is in the LOW voltage state are opened, and the released holes are smoothly and sequentially distributed in the direction of the non-read gate. Therefore, the semiconductor substrate potential can be kept stable even when the holes are opened, and the situation where charge injection from the semiconductor substrate occurs can be prevented. In addition, white scratches due to charges generated during hole movement can be prevented. In particular, even when driving to lower the Vsub of the semiconductor substrate during the charge accumulation of the photodiode, the semiconductor substrate is stable, so that the injection problem does not occur even if the Vsub is lowered.
また、本発明に係る固体撮像装置においては、半導体基板と、前記半導体基板上に2次元状に形成される複数のフォトダイオードと、各前記フォトダイオードごとに、蓄積された電荷を読み出すための読出ゲートおよび電荷を読み出さない非読出ゲートとを少なくとも1つずつ配設されることにより形成された垂直CCDとを有する固体撮像素子と、各前記読出ゲートおよび非読出ゲートに対して所定のタイミングで駆動パルスを印加することにより前記固体撮像素子を制御する駆動パルス制御手段とを備え、前記固体撮像素子は、N回の読出動作により全てのフォトダイオードに蓄積された電荷を前記垂直CCDに読み出すことができ、前記駆動パルス制御手段は、N個の読出ゲートに対して、待機のLOW電圧状態からMIDDLE電圧状態に変化させる駆動パルスを順次印加し、前記変化の順におけるN−1番目およびN番目のいずれかの読出ゲートに隣接する非読出ゲートの内少なくとも1つに対して、前記変化の順におけるN−1番目からN番目までの間において、LOW電圧状態にする駆動パルスを印加することを特徴とすることもできる。 In the solid-state imaging device according to the present invention, a semiconductor substrate, a plurality of photodiodes formed two-dimensionally on the semiconductor substrate, and readout for reading out the accumulated charge for each of the photodiodes A solid-state imaging device having a vertical CCD formed by disposing at least one gate and a non-read gate that does not read charges, and is driven at a predetermined timing with respect to each of the read gate and the non-read gate Drive pulse control means for controlling the solid-state imaging device by applying a pulse, and the solid-state imaging device reads out the charges accumulated in all the photodiodes to the vertical CCD by N reading operations. The driving pulse control means can be configured to output the MIDDLE voltage from the standby LOW voltage state to the N read gates. A drive pulse for changing the state is sequentially applied, and at least one of the non-read gates adjacent to any of the (N−1) -th and N-th read gates in the order of change, N in the order of change. A drive pulse for setting the LOW voltage state may be applied between the −1st and the Nth.
これによっても、読出ゲートのLOW電圧状態時に蓄積されたホールが開放され、解放されたホールが非読出ゲートの方向に円滑に順次分散される。したがって、ホール開放時も半導体基板電位が安定を保ち、半導体基板からの電荷注入が発生する事態を防止することができる。また、ホール移動時に発生する電荷による白キズを防止することもできる。特に、フォトダイオードの電荷蓄積時に半導体基板のVsubを下げる駆動をした場合についても、半導体基板が安定するので、Vsubを下げても注入の問題は生じない。 This also releases the accumulated holes when the read gate is in the LOW voltage state, and the released holes are smoothly and sequentially distributed in the direction of the non-read gate. Therefore, the semiconductor substrate potential can be kept stable even when the holes are opened, and the situation where charge injection from the semiconductor substrate occurs can be prevented. In addition, white scratches due to charges generated during hole movement can be prevented. In particular, even when driving to lower the Vsub of the semiconductor substrate during the charge accumulation of the photodiode, the semiconductor substrate is stable, so that the injection problem does not occur even if the Vsub is lowered.
また、本発明に係る固体撮像装置においては、半導体基板と、前記半導体基板上に2次元状に形成される複数のフォトダイオードと、各前記フォトダイオードごとに、蓄積された電荷を読み出すための読出ゲートおよび電荷を読み出さない非読出ゲートとを少なくとも1つずつ配設されることにより形成された垂直CCDとを有する固体撮像素子と、各前記読出ゲートおよび非読出ゲートに対して所定のタイミングで駆動パルスを印加することにより前記固体撮像素子を制御する駆動パルス制御手段とを備え、前記駆動パルス制御手段は、各前記読出ゲートに対して、待機のLOW電圧状態からMIDDLE電圧状態に同時に変化させる駆動パルスを印加することを特徴とすることもできる。 In the solid-state imaging device according to the present invention, a semiconductor substrate, a plurality of photodiodes formed two-dimensionally on the semiconductor substrate, and readout for reading out the accumulated charge for each of the photodiodes A solid-state imaging device having a vertical CCD formed by disposing at least one gate and a non-read gate that does not read charges, and is driven at a predetermined timing with respect to each of the read gate and the non-read gate Drive pulse control means for controlling the solid-state imaging device by applying a pulse, and the drive pulse control means drives the read gates to simultaneously change from a standby LOW voltage state to a MIDDLE voltage state. It is also possible to apply a pulse.
これにより、1ヶ所の読出ゲートの下にホールが集まる前に開放されるため、解放されたホールが非読出ゲートの方向に円滑に順次分散される。したがって、ホール開放時も半導体基板電位が安定を保ち、半導体基板からの電荷注入が発生する事態を防止することができる。また、ホール移動時に発生する電荷による白キズを防止することもできる。 As a result, since the holes are opened before gathering under one read gate, the released holes are smoothly and sequentially distributed in the direction of the non-read gate. Therefore, the semiconductor substrate potential can be kept stable even when the holes are opened, and the situation where charge injection from the semiconductor substrate occurs can be prevented. In addition, white scratches due to charges generated during hole movement can be prevented.
また、本発明に係る固体撮像装置においては、前記駆動パルス制御手段は、さらに各前記非読出ゲートに対して、前記読出ゲートに対する駆動パルスが待機のLOW電圧状態からMIDDLE電圧状態に変化されるのと同時に、MIDDLE電圧状態からLOW電圧状態に変化させる駆動パルスを印加することを特徴とすることができる。 In the solid-state imaging device according to the present invention, the drive pulse control unit may further change the drive pulse for the read gate from the standby LOW voltage state to the MIDDLE voltage state for each non-read gate. At the same time, a drive pulse for changing from the MIDDLE voltage state to the LOW voltage state can be applied.
これにより、解放されたホールが非読出ゲートの方向にさらに円滑に順次分散される。したがって、ホール開放時も半導体基板電位が安定を保ち、半導体基板からの電荷注入が発生する事態を防止することができる。また、ホール移動時に発生する電荷による白キズを防止することもできる。 As a result, the released holes are more smoothly and sequentially distributed in the direction of the non-read gate. Therefore, the semiconductor substrate potential can be kept stable even when the holes are opened, and the situation where charge injection from the semiconductor substrate occurs can be prevented. In addition, white scratches due to charges generated during hole movement can be prevented.
また、本発明に係る固体撮像装置においては、前記固体撮像素子は、N回の読出動作により全てのフォトダイオードに蓄積された電荷を前記垂直CCDに読み出すことができ、前記駆動パルス制御手段は、さらに、1フィールドまたは1フレームの転送動作の開始時に、転送につなげるためのつなぎ動作として、N個の読出ゲートと少なくともN個以上の非読出しゲートとからなる連続するゲートに対して、ゲートの全てがLOW電圧の状態から、各ゲートを順にMIDDLE電圧状態に変化させる駆動パルスを印加することを特徴とすることができる。 In the solid-state imaging device according to the present invention, the solid-state imaging device can read out the charges accumulated in all the photodiodes by N reading operations to the vertical CCD, and the drive pulse control means includes: Further, at the start of the transfer operation of one field or one frame, as a connection operation for connection to the transfer, all of the gates are compared with a continuous gate consisting of N read gates and at least N non-read gates. A drive pulse for changing each gate to the MIDDLE voltage state in order from the state of the LOW voltage is applied.
これにより、各ゲートには、異なるタイミングで電圧状態が変化するパルスが印加され、不要な電荷が拡散され、半導体基板からの電荷注入が発生する事態が防止される。したがって、ホール移動時に発生する電荷による白キズを防止することができる。 As a result, a pulse whose voltage state changes at different timings is applied to each gate, and unnecessary charges are diffused to prevent the occurrence of charge injection from the semiconductor substrate. Therefore, it is possible to prevent white scratches due to charges generated during hole movement.
また、本発明に係る固体撮像装置においては、前記駆動パルス制御手段は、前記つなぎ動作を(a)最初のフィールド転送の開始時、または(b)垂直CCDの高速転送の開始時に行なうことを特徴とすることもできる。 In the solid-state imaging device according to the present invention, the drive pulse control means performs the connecting operation at (a) the start of the first field transfer or (b) at the start of the high-speed transfer of the vertical CCD. It can also be.
これにより、垂直転送が開始される前において不要な電荷の逆注入が抑制され、白キズの発生を回避することができる。 This suppresses unnecessary reverse charge injection before the start of vertical transfer, thereby avoiding the occurrence of white flaws.
また、本発明に係る固体撮像装置においては、前記駆動パルス制御手段は、さらに、露光期間の終了以前にオーバーフローバリアを高く変化させて前記読み出しゲートの障壁高さまで信号電荷を蓄積させる第1バイアス変調と、露光期間の終了後でかつ垂直CCDの電荷掃き出し前にオーバーフローバリアの高さを低く変化させる第2バイアス変調とを行い、前記露光期間終了後で前記第2バイアス変調の前に、前記つなぎ動作を行なうことを特徴とすることもできる。 In the solid-state imaging device according to the present invention, the drive pulse control unit further changes the overflow barrier to a high level before the end of the exposure period, and accumulates signal charges up to the barrier height of the readout gate. And a second bias modulation for changing the height of the overflow barrier to a low level after the exposure period ends and before the charge discharge of the vertical CCD, and after the exposure period ends and before the second bias modulation. It is also possible to perform the operation.
これにより、ブルーミングを防止することができる。
また、本発明に係る固体撮像装置においては、半導体基板と、前記半導体基板上に2次元状に形成される複数のフォトダイオードと、各前記フォトダイオードごとに、蓄積された電荷を読み出すための読出ゲートおよび電荷を読み出さない非読出ゲートとを少なくとも1つずつ配設されることにより形成された垂直CCDとを有する固体撮像素子と、各前記読出ゲートおよび非読出ゲートに対して所定のタイミングで駆動パルスを印加することにより前記固体撮像素子を制御する駆動パルス制御手段とを備え、前記固体撮像素子は、N回の読出動作により全てのフォトダイオードに蓄積された電荷を前記垂直CCDに読み出すことができ、前記駆動パルス制御手段は、さらに、1フィールドまたは1フレームの転送動作の開始時に、転送につなげるためのつなぎ動作として、N個の読出ゲートと少なくともN個以上の非読出しゲートとからなる連続するゲートに対して、ゲートの全てがLOW電圧の状態から各ゲートを順にMIDDLE電圧状態に変化させる駆動パルスを印加することを特徴とする。
Thereby, blooming can be prevented.
In the solid-state imaging device according to the present invention, a semiconductor substrate, a plurality of photodiodes formed two-dimensionally on the semiconductor substrate, and readout for reading out the accumulated charge for each of the photodiodes A solid-state imaging device having a vertical CCD formed by disposing at least one gate and a non-read gate that does not read charges, and is driven at a predetermined timing with respect to each of the read gate and the non-read gate Drive pulse control means for controlling the solid-state imaging device by applying a pulse, and the solid-state imaging device reads out the charges accumulated in all the photodiodes to the vertical CCD by N reading operations. Further, the drive pulse control means can further perform transfer at the start of the transfer operation of one field or one frame. As a connecting operation for switching, a continuous gate consisting of N read gates and at least N non-read gates changes all gates from a LOW voltage state to a MIDDLE voltage state in turn. A drive pulse to be applied is applied.
これによっても、各ゲートには、異なるタイミングで電圧状態が変化するパルスが印加され、不要な電荷が拡散され、半導体基板からの電荷注入が発生する事態が防止される。したがって、ホール移動時に発生する電荷による白キズを防止することができる。 Also by this, a pulse whose voltage state changes at different timings is applied to each gate, and unnecessary charges are diffused to prevent the occurrence of charge injection from the semiconductor substrate. Therefore, it is possible to prevent white scratches due to charges generated during hole movement.
なお、本発明は、このような固体撮像装置として実現することができるだけでなく、このような固体撮像装置が備える特徴的な手段をステップとする駆動方法として実現したり、それらのステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、CD−ROM等の記録媒体やインターネット等の伝送媒体を介して配信することができるのは言うまでもない。さらに、このような固体撮像装置を備えるカメラとして構成することもできる。 Note that the present invention can be realized not only as such a solid-state imaging device but also as a driving method using steps characteristic of the solid-state imaging device, or by performing these steps in a computer. It can also be realized as a program to be executed. Needless to say, such a program can be distributed via a recording medium such as a CD-ROM or a transmission medium such as the Internet. Furthermore, it can also be configured as a camera equipped with such a solid-state imaging device.
以上の説明から明らかなように、本発明に係る固体撮像装置によれば、読出ゲートのLOW電圧状態時に蓄積されたホールが開放され、解放されたホールが非読出ゲートの方向に円滑に順次分散される。したがって、ホール蓄積状態では半導体基板電位が不安定になり、半導体基板からの電荷注入が発生する事態を防止することができる。また、ホール移動時に発生する電荷による白キズを防止することもできる。特に、フォトダイオードの電荷蓄積時に半導体基板のVsubを下げる駆動をした場合についても、半導体基板が安定するので、Vsubを下げても注入の問題は生じることはない。 As is apparent from the above description, according to the solid-state imaging device according to the present invention, the accumulated holes are opened when the read gate is in the LOW voltage state, and the released holes are smoothly and sequentially dispersed in the direction of the non-read gate. Is done. Therefore, in the hole accumulation state, the semiconductor substrate potential becomes unstable, and it is possible to prevent a situation where charge injection from the semiconductor substrate occurs. In addition, white scratches due to charges generated during hole movement can be prevented. In particular, even when driving to lower the Vsub of the semiconductor substrate during charge accumulation of the photodiode, the semiconductor substrate is stable, so that there is no problem of implantation even if the Vsub is lowered.
よって、本発明により、白キズの発生が防止され、デジタルカメラが普及してきた今日における本願発明の実用的価値は極めて高い。 Therefore, the present invention prevents the occurrence of white flaws, and the practical value of the present invention of the present application in which digital cameras have become widespread is extremely high.
以下、本発明の実施の形態について、図面を用いて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(実施の形態1)
図1は、本実施の形態に係る固体撮像装置を利用したカメラの構成を示す図である。
(Embodiment 1)
FIG. 1 is a diagram illustrating a configuration of a camera using the solid-state imaging device according to the present embodiment.
図1に示されるようにカメラ1は、被写体の光学像を撮像素子に結像させるレンズ10と、レンズ10を通過した光学像の光学処理を行うミラーや、メカニカルシャッタ(メカシャッタ)などの光学系20と、本願発明に係る固体撮像装置30と、信号処理部60と、デジタルシグナルプロセッサ(以下、「DSP」とも記す。)70等とを備える。
As shown in FIG. 1, a
固体撮像装置30は、固体撮像素子40と、駆動パルス制御部50とを備える。
固体撮像素子40は、CCDイメージセンサ等により実現され、受光量に応じた画素信号を出力する。
The solid-
The solid-
駆動パルス制御部50は、DSP70の指示に従って、固体撮像素子40に対して種々の駆動パルスを種々のタイミングで発生させることにより、固体撮像素子40を駆動する。
The
信号処理部60は、固体撮像素子40から出力されるフィールドスルーの信号と出力信号との差分をとるCDS(Correlated Double Sampling)回路61と、CDS回路61から出力されるOB(Optical Black)レベルの信号を検出するOBクランプ回路62と、OBレベルと有効画素の信号レベルとの差分をとり、その差分のゲインを調整するGCA(Gain Control Amplifier)63と、GCA63から出力されたアナログ信号をデジタル信号に変換するADC(Analog−to−Digital Converter)64等とから構成される。
The
DSP70は、ADC64から出力されたデジタル信号に信号処理を施すと共に、駆動パルス制御部50の制御を行う。
The
図2は、図1に示される固体撮像素子40の構成を示すブロック図である。
図2に示されるように、固体撮像素子40は、インターライン・トランスファ(IT)型のCCDイメージセンサであり、半導体基板47と、半導体基板47上に二次元配列された複数のフォトダイオード41と、複数の読み出しゲート部42と、複数の垂直CCD43と、水平CCD45と、出力アンプ46と、基板バイアス電圧発生回路80と、トランジスタQ1とを有する。また、同図には、固体撮像素子の半導体基板47のバイアス電圧(以下、基板バイアスとも呼ぶ。)Vsubを変調する回路として、トランジスタQ2、抵抗R1〜R3、コンデンサCも併せて図示されている。
FIG. 2 is a block diagram showing a configuration of the solid-
As shown in FIG. 2, the solid-
この基板バイアスVsubの制御によって、フレーム読み出し時における飽和信号電荷量Qsの減少を見込んで、予めその減少分を増加させておくように構成されている。ここでフレーム読み出しは、露光時間経過後に光学系20のメカニカルシャッタ(図外)を閉状態にして、奇数ラインの信号電荷と偶数ラインの信号電荷をフィールド単位に読み出す方式をいい、1枚の静止画像を取得する場合によく用いられる。
By controlling the substrate bias Vsub, a decrease in the saturation signal charge amount Qs at the time of frame reading is anticipated, and the decrease is increased in advance. Here, frame reading is a method in which the mechanical shutter (not shown) of the
図2において、複数のフォトダイオード41は二次元配列され撮像エリア44を形成する。各フォトダイオード41は、入射光をその光量に応じた信号電荷に変換して蓄積する。各フォトダイオード41は例えばPN接合のフォトダイオードからなっている。垂直列をなすフォトダイオード41に蓄積された信号電荷は、読み出しゲート部42に読み出しパルスXSGが印加されることにより垂直CCD43に読み出される。
In FIG. 2, a plurality of
垂直CCD43は、フォトダイオード41の垂直列ごとに設けられ、各フォトダイオード41から読み出しゲート部42を介して読み出された信号電荷を水平CCD45に垂直転送する。IT方式の固体撮像素子の場合、各垂直CCD43には、例えば6相の垂直転送クロックφV1〜φV6によって転送駆動するための垂直転送ゲート電極が図16の場合と同様に繰り返し配置され、フォトダイオード41から読み出された信号電荷を順に垂直方向に転送する。これにより、複数の垂直CCD43から水平ブランキング期間において1走査線(1ライン)分の信号電荷が水平CCD45に出力される。6相の垂直転送クロックφV1〜φV6の内2相目と4相目と6相目のφV2とφV4とφV6は、垂直転送のためのローレベルとミドルレベルの2値をとりうる。これに対して、1相目、3層目および5相目に対応する垂直転送ゲート電極は、読み出しゲート部42の読み出しゲート電極も兼用しているので、垂直転送クロックφV1とφV3とφV5は、ローレベル、ミドルレベルおよびハイレベルの3値をとりうる。この3値目のハイレベルのパルスは読み出しゲート部42に与えられる読み出しパルスXSGとなる。
The
なお、垂直CCD43が垂直転送クロックφV1〜φV8によって転送駆動する構成である場合には、8相の垂直転送クロックφV1〜φV8の内2相目と4相目と6相目と8相目のφV2とφV4とφV6とV8とは、非読出ゲートに印加され、垂直転送クロックφV1とφV3とφV5とφV7は、読出ゲートに印加されるが、ここでは、6層駆動の場合を主として説明する。
When the
水平CCD45は、水平ブランキング期間において複数の垂直CCD43から転送された1ライン分の電荷を1水平走査期間内で順次水平転送し、出力アンプ46を介して出力する。この水平CCD45は、例えば2相の水平転送クロックφH1,φH2によって転送駆動され、複数本の垂直CCD43から移された1ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。
The
出力アンプ46は、水平CCD45によって水平転送されてきた信号電荷を順次電圧信号に変換して出力する。
The
基板バイアス電圧発生回路80は、基板バイアス電圧Vsubを発生し、トランジスタQ1を介して半導体基板47に印加する。この基板バイアスVsubは、VsubCont信号の制御の下で、トランジスタQ2がオフのときは第1のバイアス電圧に、トランジスタQ2がオンのときはより低電圧の第2のバイアス電圧に設定される。
The substrate bias
上記の固体撮像素子40は、半導体基板(以下、単に基板とも呼ぶ)47上に形成される。半導体基板47には、フォトダイオード41に蓄積された信号電荷を半導体基板47へ掃き出すための基板シャッタパルスφSUBなどの各種のタイミング信号が印加される。なお、基板シャッタパルスφSUBによる基板シャッタ機能は電子シャッタとも呼ばれる。
The solid-
図3は、フォトダイオード41および垂直CCD43周辺の基板深さ方向の構造を示す断面図である。
FIG. 3 is a cross-sectional view showing the structure in the substrate depth direction around the
同図において、例えばN型の半導体基板47の表面にP型ウェル領域91が形成されている。P型ウェル領域91の表面にはN型の信号電荷蓄積領域92が形成され、さらにその上にP+型の正孔蓄積領域93が形成され、フォトダイオード41が構成されている。
In the figure, for example, a P-
このフォトダイオード41に蓄積される信号電荷eの電荷量は、P型ウェル領域91で構成されるオーバーフローバリアOFBのポテンシャルバリアの高さによって決定される。このオーバーフローバリアOFBは、フォトダイオード41に蓄積される飽和信号電荷量Qsを決めるものであり、蓄積電荷量がこの飽和信号電荷量Qsを越えた場合、越えた分の電荷がポテンシャルバリアを越えて半導体基板47側へ掃き出される。
The amount of signal charge e accumulated in the
このようにして、いわゆる縦型オーバーフロードレイン構造のフォトダイオード41が構成されている。
In this way, a
フォトダイオード41の横方向には、P型ウェル領域91の内読み出しゲート部42を構成する部分を介してN型の信号電荷転送領域95およびP+型のチャンネルストッパ領域96が形成されている。信号電荷転送領域95の下には、スミア成分の混入を防止するためのP+型の不純物拡散領域97が形成されている。さらに、信号電荷転送領域95の上方には、例えば多結晶シリコンからなる転送電極99が配されることにより、垂直CCD43が構成されている。転送電極99は、P型ウェル領域91の上方に位置する部分が、読み出しゲート部42のゲート電極を兼ねている。
In the lateral direction of the
半導体基板47には、フォトダイオード41に蓄積される信号電荷の電荷量を決定する(即ちオーバーフローバリアOFBのポテンシャルを決める)基板バイアスVsubが印加されるようになっている。
A substrate bias Vsub that determines the amount of signal charges accumulated in the photodiode 41 (that is, determines the potential of the overflow barrier OFB) is applied to the
図4は、フォトダイオード41の基板深さ方向のポテンシャル分布を示す図である。
このフォトダイオード41に蓄積される信号電荷eの電荷量は、オーバーフローバリアOFBのポテンシャルバリアの高さによって決定される。すなわち、オーバーフローバリアOFBは、フォトダイオード41に蓄積される飽和信号電荷量Qsを決める。蓄積電荷量がこの飽和信号電荷量Qsを越えた場合に、その越えた分の電荷がポテンシャルバリアを越えて半導体基板47側へ掃き出される。このような縦型オーバーフロードレイン構造におけるオーバーフローバリアOFBのポテンシャルは、オーバーフロードレインバイアス、即ち基板バイアスVsubによって制御可能である。つまり障壁の高さを基板バイアスVsubにより制御可能である。
FIG. 4 is a diagram showing the potential distribution of the
The amount of the signal charge e accumulated in the
駆動パルス制御部50は、DSP70から2垂直期間以上の時間(例えば、8秒)フォトダイオード41に電荷を蓄積される旨の指示があり、光学系20のメカニカルシャッタが開けられると、長秒蓄積モードを実行する。次いで、指示された時間が経過し、メカニカルシャッタが閉じられると、駆動パルス制御部50は、長秒蓄積モードの実行を終了し、垂直CCD43のみを転送駆動し、垂直CCD43のチャンネルのノイズを掃き出す垂直CCD掃出モードを実行する。次いで、垂直CCD掃出モードの実行が終了すると、駆動パルス制御部50は、全てのフォトダイオード41に蓄積されている電荷を垂直CCD43に読み出させ、読み出された電荷を垂直CCD43から蓄積部49に転送させ、蓄積部49から水平CCD45に転送させ、出力アンプ46を介して出力させる。
The drive
次いで、駆動パルス制御部50において行われる長秒蓄積モードにおける白キズ対策の処理について説明する。
Next, processing for white scratch countermeasures in the long-second accumulation mode performed in the
ここで、本願に係る駆動パルス制御部50において行われる長秒蓄積モードにおける白キズ対策の処理について説明前に、長秒蓄積モード時における一般的なタイミングについて説明する。
Here, the general timing in the long-second accumulation mode will be described before the processing for white scratch countermeasures in the long-second accumulation mode performed in the drive
図5は、長秒蓄積モード時における一般的なタイミングを示す図である。
図5(a)〜図5(f)は上記した6相の駆動パルスφV1〜φV6をそれぞれ示し、図5(g)は上記したSUBパルスを示している。
FIG. 5 is a diagram showing a general timing in the long second accumulation mode.
FIGS. 5A to 5F show the six-phase drive pulses φV1 to φV6, respectively, and FIG. 5G shows the SUB pulse.
この長秒蓄積モード時における一般的なタイミングにおいては、駆動パルス制御部50は、ある水平期間において、まず変化点60T〜116Tの間SUBパルスを出力する。駆動パルスφV1については、駆動パルス制御部50は、変化点150T〜240Tの間および変化点330T〜540Tの間、ミドルレベルに変化させる。駆動パルスφV2については、駆動パルス制御部50は、変化点300T〜390Tの間、ローレベルに変化させる。駆動パルスφV3については、駆動パルス制御部50は、変化点120T〜360Tの間および変化点450T〜570Tの間、ミドルレベルに変化させる。駆動パルスφV4については、駆動パルス制御部50は、変化点420T〜510Tの間、ローレベルに変化させる。駆動パルスφV5については、駆動パルス制御部50は、変化点210T〜480Tの間、ミドルレベルに変化させる。駆動パルスφV6については、駆動パルス制御部50は、変化点180T〜270Tの間、ローレベルに変化させる。
At a general timing in the long-second accumulation mode, the
次いで、このような一般的なタイミングと、本願に係る長秒蓄積モードにおけるタイミングとを比較して説明する。 Next, such general timing and the timing in the long-second accumulation mode according to the present application will be compared and described.
図6および図7は白キズフィールド間差を一般的なタイミングと本願に係るタイミングとを比較して示す図である。ここで、φV1,φV3,φV5それぞれの読出ゲートにて読み出すフォトダイオード毎に白キズレベルが異なることがあり、これを白キズフィールド間差と呼ぶことにする。 6 and 7 are diagrams showing a difference between white scratch fields by comparing a general timing with a timing according to the present application. Here, the white scratch level may be different for each of the photodiodes read by the read gates of φV1, φV3, and φV5, and this will be referred to as a difference between white scratch fields.
図6(a)は、上記した図5の一般的なタイミングを示す図である。なお、このとき、半導体基板からフォトダイオードに注入する注入限界基板電圧は2.53V以下である。 FIG. 6A is a diagram showing the general timing of FIG. 5 described above. At this time, the injection limit substrate voltage injected from the semiconductor substrate to the photodiode is 2.53 V or less.
駆動パルスについては、φV1,φV3,φV5がローレベル、φV2,φV4,φV6がミドルレベルに維持され、ローレベルである各読出ゲート直下にホールが蓄積された状態で待機している。 With respect to the driving pulse, φV1, φV3, φV5 are maintained at a low level, φV2, φV4, and φV6 are maintained at a middle level, and a standby state is maintained in a state where holes are accumulated immediately below each readout gate that is at a low level.
変化点120Tにおいて駆動パルスφV3がミドルレベルに変化されると、この駆動パルスφV3が印加される読出ゲート直下に蓄積されたホールは解放され、駆動パルスφV2,φV4が印加される非読出ゲートの方向に分散される。
When the drive pulse φV3 is changed to the middle level at the
次いで、変化点150Tにおいて駆動パルスφV1がミドルレベルに変化されると、この駆動パルスφV1が印加される読出ゲート直下に蓄積されたホールは解放され、駆動パルスφV2,φV6が印加される非読出ゲートの方向に分散される。
Next, when the drive pulse φV1 is changed to the middle level at the
次いで、変化点180Tにおいて駆動パルスφV6がローレベルに変化される。
次いで、変化点210Tにおいて駆動パルスφV5がミドルレベルに変化されると、この駆動パルスφV5が印加される読出ゲート直下に蓄積されたホールは解放され、駆動パルスφV4,φV6が印加される非読出ゲートの方向に分散されようとする。しかしながら、駆動パルスφV4,φV6が印加される非読出ゲート付近の両方ともホールが既に分散されている。しかも、駆動パルスφV6が印加される非読出ゲートは、ローレベルにされてから時間経過が少ないので、分散されたホールをまだ蓄積している。したがって、駆動パルスφV5が印加される読出ゲート直下に蓄積されたホールは分散されにくい。
Next, at the
Next, when the drive pulse φV5 is changed to the middle level at the
また、ホールを開放する動作にてホールの移動が急激に起こると、インパクトイオンなどの影響により発生した電子がノイズとしてフォトダイオードに蓄積され、白キズの不具合となる。 Further, when the movement of the hole suddenly occurs during the opening of the hole, electrons generated due to the influence of impact ions or the like are accumulated as noise in the photodiode, resulting in a white defect.
図6(b)は、この一般的なタイミングとキズ個数との関係を示す図である。同図に示されるように、駆動パルスφV5がミドルレベルに変化され時点のキズ個数が非常に増加している。 FIG. 6B is a diagram showing the relationship between this general timing and the number of scratches. As shown in the figure, the drive pulse φV5 is changed to the middle level, and the number of scratches at the time is greatly increased.
これに対して、図6(c)は、本願に係る長秒蓄積モードにおける第1のタイミングを示す図である。なお、このとき、半導体基板からフォトダイオードに注入する注入限界基板電圧は2.53V以下であり、半導体基板電位が従来と同等に安定していることを示す。 In contrast, FIG. 6C is a diagram showing the first timing in the long second accumulation mode according to the present application. At this time, the injection limit substrate voltage injected from the semiconductor substrate into the photodiode is 2.53 V or less, indicating that the potential of the semiconductor substrate is as stable as the conventional one.
すなわち、図6(c)に示されるように、駆動パルス制御部50は、駆動パルスφV1,φV3,φV5については、変化点120T〜180Tの間、変化点240T〜300Tの間、変化点360T〜420Tの間および変化点480T〜540Tの間、ミドルレベルに同時に変化させる。駆動パルスφV2,φV4,φV6については、駆動パルス制御部50は、駆動パルスφV1,φV3,φV5と逆に、変化点120T〜180Tの間、変化点240T〜300Tの間、変化点360T〜420Tの間および変化点480T〜540Tの間、ローレベルに変化させる。このような同時駆動を以下「ポンピング駆動」とも記す。
That is, as shown in FIG. 6 (c), the drive
それ以外の間、駆動パルスについては、φV1,φV3,φV5がローレベル、φV2,φV4,φV6がミドルレベルに維持され、ローレベルである各読出ゲート直下にホールが蓄積された状態で待機している。 During other periods, the drive pulses are kept in a state where φV1, φV3, φV5 are kept at the low level, φV2, φV4, and φV6 are kept at the middle level, and holes are accumulated immediately below each read gate that is at the low level. Yes.
このような駆動パルスφV1,φV3,φV5によるポンピング駆動によれば、1ヶ所の読出ゲートの下にホールが集まる前に開放されるため、解放されたホールが非読出ゲートの方向に円滑に順次分散される。したがって、ホール開放時も半導体基板電位が安定を保ち、半導体基板からの電荷注入が発生する事態を防止することができる。また、ホール移動時に発生する電荷による白キズを防止することもできる。 According to the pumping drive by such driving pulses φV1, φV3, and φV5, holes are released before gathering under one readout gate, so that the released holes are smoothly and sequentially dispersed in the direction of the non-read gate. Is done. Therefore, the semiconductor substrate potential can be kept stable even when the holes are opened, and the situation where charge injection from the semiconductor substrate occurs can be prevented. In addition, white scratches due to charges generated during hole movement can be prevented.
また、駆動パルスφV2,φV4,φV6によるポンピング駆動によれば、解放されたホールが非読出ゲートの方向にさらに円滑に順次分散される。したがって、ホール開放時も半導体基板電位が安定を保ち、半導体基板からの電荷注入が発生する事態を防止することができる。また、ホール移動時に発生する電荷による白キズを防止することもできる。 Further, according to the pumping drive by the drive pulses φV2, φV4, and φV6, the released holes are more smoothly and sequentially distributed in the direction of the non-read gate. Therefore, the semiconductor substrate potential can be kept stable even when the holes are opened, and the situation where charge injection from the semiconductor substrate occurs can be prevented. In addition, white scratches due to charges generated during hole movement can be prevented.
図6(d)は、このポンピング駆動のタイミングとキズ個数との関係を示す図である。同図に示されるように、駆動パルスφV1,φV3,φV5がミドルレベルに変化され時点のキズ個数がそれぞれ非常に減少していることがわかる。 FIG. 6D shows the relationship between the pumping drive timing and the number of scratches. As shown in the figure, it can be seen that the drive pulses φV1, φV3, and φV5 are changed to the middle level, and the number of scratches at the time is greatly reduced.
また、図7(a)は、本願に係る長秒蓄積モードにおける第2のタイミングを示す図である。なお、このとき、半導体基板からフォトダイオードに注入する注入限界基板電圧は2.53V以下であり、半導体基板電位が従来と同等に安定していることを示す。 FIG. 7A is a diagram showing the second timing in the long second accumulation mode according to the present application. At this time, the injection limit substrate voltage injected from the semiconductor substrate into the photodiode is 2.53 V or less, indicating that the potential of the semiconductor substrate is as stable as the conventional one.
図7(a)に示されるように、駆動パルスφV6については、駆動パルス制御部50は、変化点120T〜270Tの間、ローレベルに変化させる。駆動パルスφV1については、駆動パルス制御部50は、変化点180T〜240Tの間および変化点330T〜540Tの間、ミドルレベルに変化させる。駆動パルスφV2については、駆動パルス制御部50は、変化点300T〜390Tの間、ローレベルに変化させる。駆動パルスφV3については、駆動パルス制御部50は、変化点150T〜360Tの間および変化点450T〜510Tの間、ミドルレベルに変化させる。駆動パルスφV4については、駆動パルス制御部50は、変化点420T〜510Tの間、ローレベルに変化させる。駆動パルスφV5については、駆動パルス制御部50は、変化点210T〜480Tの間、ミドルレベルに変化させる。
As shown in FIG. 7A, the
すなわち、駆動パルスφV6についてローレベルに変化させ、その後に駆動パルスφV3,φV1,φV5を順次ミドルレベルに変化させる点が、図6(a)に示される一般的な駆動法と大きく異なっている。 That is, the driving pulse φV6 is changed to a low level, and thereafter, the driving pulses φV3, φV1, and φV5 are sequentially changed to a middle level, which is largely different from the general driving method shown in FIG.
それ以外の間、駆動パルスについては、φV1,φV3,φV5がローレベル、φV2,φV4,φV6がミドルレベルに維持され、ローレベルである各読出ゲート直下にホールが蓄積された状態で待機している。 During other periods, the drive pulses are kept in a state where φV1, φV3, φV5 are kept at the low level, φV2, φV4, and φV6 are kept at the middle level, and holes are accumulated immediately below each read gate that is at the low level. Yes.
このような駆動によれば、駆動パルスφV6が印加される非読出ゲートは、ローレベルにされてから時間経過が長いので、ゲート直下に蓄積されるホールは安定状態になり、かつ、ローレベルであることによりホールが移動しやすい経路を形成している。したがって、駆動パルスφV5にミドルレベル電圧が印加されたとき、ローレベル時にゲート直下に蓄積されていたホールは隣接するφV6ゲートに移動しやすくなり、非常に分散されやすい。 According to such driving, the non-read gate to which the drive pulse φV6 is applied has a long time since being set to the low level, so that the holes accumulated immediately below the gate are in a stable state and at the low level. In some cases, a hole is easily moved. Therefore, when the middle level voltage is applied to the drive pulse φV5, the holes accumulated immediately below the gate at the low level are likely to move to the adjacent φV6 gate and are very easily dispersed.
これにより、読出ゲートのLOW電圧状態時に蓄積されたホールが開放され、解放されたホールが非読出ゲートの方向に円滑に順次分散される。したがって、ホール開放時も半導体基板電位が安定を保ち、半導体基板からの電荷注入が発生する事態を防止することができる。また、ホール移動時に発生する電荷による白キズを防止することもできる。特に、フォトダイオードの電荷蓄積時に半導体基板のVsubを下げる駆動をした場合についても、半導体基板が安定するので、Vsubを下げても注入の問題は生じることはない。 As a result, the holes accumulated when the read gate is in the LOW voltage state are opened, and the released holes are smoothly and sequentially distributed in the direction of the non-read gate. Therefore, the semiconductor substrate potential can be kept stable even when the holes are opened, and the situation where charge injection from the semiconductor substrate occurs can be prevented. In addition, white scratches due to charges generated during hole movement can be prevented. In particular, even when driving to lower the Vsub of the semiconductor substrate during charge accumulation of the photodiode, the semiconductor substrate is stable, so that there is no problem of implantation even if the Vsub is lowered.
図7(b)は、この第2の駆動のタイミングとキズ個数との関係を示す図である。同図に示されるように、駆動パルスφV1,φV3,φV5がミドルレベルに変化され時点のキズ個数がそれぞれ非常に減少していることがわかる。 FIG. 7B is a diagram showing the relationship between the timing of the second drive and the number of scratches. As shown in the figure, it can be seen that the drive pulses φV1, φV3, and φV5 are changed to the middle level, and the number of scratches at the time is greatly reduced.
次いで、白キズフィールド間差駆動依存性について検討する。
図8および図9は白キズフィールド間差駆動依存性を示すタイミングおよびそのキズ個数との関係を示す図である。
Next, the difference driving dependency between white scratch fields will be examined.
FIG. 8 and FIG. 9 are diagrams showing the timing indicating the difference drive dependency between white flaw fields and the relationship with the number of flaws.
図8(a)は、図6(c)に対応するポンピング駆動のタイミングを示す図であり、図8(b)はそのタイミングにおけるキズ個数との関係を示す図である。なお、ここでは変化の周期が図6(c)に比して引き延ばされている。すなわち、図8(a)に示されるように、駆動パルス制御部50は、駆動パルスφV1,φV3,φV5については、変化点120T〜312Tの間、変化点504T〜696Tの間、変化点888T〜1086Tの間および変化点1272T〜1464Tの間、ミドルレベルに同時に変化させる。駆動パルスφV2,φV4,φV6については、駆動パルス制御部50は、駆動パルスφV1,φV3,φV5と逆に、変化点120T〜312Tの間、変化点504T〜696Tの間、変化点888T〜1086Tの間および変化点1272T〜1464Tの間、ローレベルに変化させる。
FIG. 8A is a diagram showing the timing of pumping driving corresponding to FIG. 6C, and FIG. 8B is a diagram showing the relationship with the number of scratches at that timing. Here, the period of change is extended as compared with FIG. That is, as shown in FIG. 8A, the drive
それ以外の間、駆動パルスについては、φV1,φV3,φV5がローレベル、φV2,φV4,φV6がミドルレベルに維持され、ローレベルである各読出ゲート直下にホールが蓄積された状態で待機している。 During other periods, the drive pulses are kept in a state where φV1, φV3, φV5 are kept at the low level, φV2, φV4, and φV6 are kept at the middle level, and holes are accumulated immediately below each read gate that is at the low level. Yes.
このような変化の周期を引き延ばしたポンピング駆動によっても、白キズを減少させることができる。但し、変化の周期を引き延ばした結果、図6(c)に示されるポンピング駆動よりもホールの蓄積が多くなり、白キズの数は増加する。したがって、駆動パルスφV1,φV3,φV5についてはローレベルからミドルレベルに、駆動パルスφV2,φV4,φV6についてはミドルレベルからローレベルに、それぞれ変化させる変化の周期を短くすることによって、白キズを減少させることができる。 White scratches can also be reduced by such pumping drive that extends the period of change. However, as a result of extending the period of the change, the accumulation of holes becomes larger than the pumping drive shown in FIG. 6C, and the number of white scratches increases. Therefore, white scratches are reduced by shortening the period of change for driving pulses φV1, φV3, φV5 from low level to middle level and for driving pulses φV2, φV4, φV6 from middle level to low level. Can be made.
また、図8(c)は、ポンピング駆動に似たタイミングを示す図であり、図8(d)はそのタイミングにおけるキズ個数との関係を示す図である。 FIG. 8C is a diagram showing timing similar to pumping driving, and FIG. 8D is a diagram showing the relationship with the number of scratches at that timing.
このポンピング駆動に似たタイミングにおいては、図8(c)に示されるように、駆動パルス制御部50は、駆動パルスφV1,φV5については、変化点120T〜312Tの間および変化点888T〜1086Tの間、ミドルレベルに同時に変化させ、駆動パルスφV3については、変化点504T〜696Tの間および変化点1272T〜1464Tの間、ミドルレベルに変化させる。駆動パルスφV2,φV6については、駆動パルス制御部50は、駆動パルスφV1,φV5と逆に、変化点120T〜312Tの間および変化点888T〜1086Tの間、ローレベルに同時に変化させ、駆動パルスφV4については、変化点504T〜696Tの間および変化点1272T〜1464Tの間、ローレベルに変化させる。
At timing similar to this pumping drive, as shown in FIG. 8C, the drive
それ以外の間、駆動パルスについては、φV1,φV3,φV5がローレベル、φV2,φV4,φV6がミドルレベルに維持され、ローレベルである各読出ゲート直下にホールが蓄積された状態で待機している。 During other periods, the drive pulses are kept in a state where φV1, φV3, φV5 are kept at the low level, φV2, φV4, and φV6 are kept at the middle level, and holes are accumulated immediately below each read gate that is at the low level. Yes.
このようなポンピング駆動に似た駆動によっても、図8(d)に示されるように、図8(a)に示されるポンピング駆動の場合と同様に、白キズを減少させることができる。 Even with such a drive similar to the pumping drive, as shown in FIG. 8D, white scratches can be reduced as in the case of the pumping drive shown in FIG.
また、図9(a)は、ポンピング駆動に似た他のタイミングを示す図であり、図9(b)はそのタイミングにおけるキズ個数との関係を示す図である。 FIG. 9A is a diagram showing another timing similar to pumping driving, and FIG. 9B is a diagram showing the relationship with the number of scratches at that timing.
このポンピング駆動に似たタイミングにおいては、図8(a)に示されるように、駆動パルス制御部50は、駆動パルスφV1については変化点888T〜1086Tの間、駆動パルスφV3については変化点504T〜696Tの間、駆動パルスφV5については変化点120T〜312Tの間、ローレベルにそれぞれ変化させる。また、駆動パルス制御部50は、駆動パルスφV2については変化点888T〜1086Tの間、駆動パルスφV4については変化点504T〜696Tの間、駆動パルスφV6については変化点120T〜312Tの間、ミドルレベルにそれぞれ変化させる。
At a timing similar to this pumping drive, as shown in FIG. 8A, the drive
それ以外の間、駆動パルスについては、φV1,φV3,φV5がローレベル、φV2,φV4,φV6がミドルレベルに維持され、ローレベルである各読出ゲート直下にホールが蓄積された状態で待機している。 During other periods, the drive pulses are kept in a state where φV1, φV3, φV5 are kept at the low level, φV2, φV4, and φV6 are kept at the middle level, and holes are accumulated immediately below each read gate that is at the low level. Yes.
このようなポンピング駆動に似た他の駆動によっても、図9(b)に示されるように、図8(a)に示されるポンピング駆動の場合と同様に、白キズを減少させることができる。 Even with such another driving similar to the pumping drive, as shown in FIG. 9B, white scratches can be reduced as in the case of the pumping drive shown in FIG. 8A.
また、図9(c)は、ポンピング駆動に似たさらに他のタイミングを示す図であり、図9(d)はそのタイミングにおけるキズ個数との関係を示す図である。 FIG. 9C is a diagram showing still another timing similar to pumping driving, and FIG. 9D is a diagram showing the relationship with the number of scratches at that timing.
このポンピング駆動に似たタイミングにおいては、図9(c)に示されるように、駆動パルス制御部50は、駆動パルスφV1については、変化点120T〜312Tの間および変化点888T〜1086Tの間、駆動パルスφV3については変化点504T〜696Tの間および変化点888T〜1080Tの間、駆動パルスφV5については、変化点120T〜312Tの間および変化点504T〜696Tの間、ミドルレベルにそれぞれ変化させる。また、駆動パルス制御部50は、駆動パルスφV2については変化点888T〜1086Tの間だけ、駆動パルスφV4については変化点504T〜696Tの間だけ、駆動パルスφV6については、変化点120T〜312Tの間だけ、ミドルレベルにそれぞれ変化させる。
At a timing similar to this pumping drive, as shown in FIG. 9C, the drive
それ以外の間、駆動パルスについては、φV1,φV3,φV5がローレベル、φV2,φV4,φV6がミドルレベルに維持され、ローレベルである各読出ゲート直下にホールが蓄積された状態で待機している。 During other periods, the drive pulses are kept in a state where φV1, φV3, φV5 are kept at the low level, φV2, φV4, and φV6 are kept at the middle level, and holes are accumulated immediately below each read gate that is at the low level. Yes.
つまり、一対の偶数番目の相と奇数番目の相とについて、対応する逆レベルのパルス駆動を省略し、一方だけに駆動パルスを印加するようにしている。 That is, with respect to the pair of even-numbered phase and odd-numbered phase, the corresponding reverse level pulse drive is omitted, and the drive pulse is applied to only one of them.
このような一方だけに駆動パルスを印加する駆動によれば、ホールの拡散がかえって阻害され、図9(d)に示されるように、白キズが増加することがわかる。 According to the driving in which the driving pulse is applied to only one of them, it is understood that the hole diffusion is inhibited and the white scratches increase as shown in FIG.
したがって、各種駆動の検討の結果、図8(a)に示されるポンピング駆動の場合の他、図8(c)や、図9(a)に示されるポンピング駆動に似た駆動の場合、すなわち、一対の偶数番目の相と奇数番目の相とについて、読出ゲートに対しては、待機のLOW電圧状態からMIDDLE電圧状態に同時に変化させる駆動パルスを印加し、非読出ゲートに対しては、読出ゲートに対する駆動パルスが待機のLOW電圧状態からMIDDLE電圧状態に変化されるのと同時に、MIDDLE電圧状態からLOW電圧状態に変化させる駆動パルスを印加することによっても、白キズを減少させることができる。 Therefore, as a result of various drive studies, in addition to the case of the pumping drive shown in FIG. 8 (a), the case of the drive similar to the pumping drive shown in FIG. 8 (c) and FIG. 9 (a), that is, For a pair of even-numbered phase and odd-numbered phase, a drive pulse for simultaneously changing from a standby LOW voltage state to a MIDDLE voltage state is applied to the read gate, and for a non-read gate, the read gate The white scratch can be reduced by applying a drive pulse for changing from the MIDDLE voltage state to the LOW voltage state at the same time as the drive pulse for the is changed from the standby LOW voltage state to the MIDDLE voltage state.
また、駆動パルスφV1,φV3,φV5についてはローレベルからミドルレベルに、駆動パルスφV2,φV4,φV6についてはミドルレベルからローレベルに、それぞれ変化させる変化の周期を短くすることによっても、白キズを減少させることができる。 Further, white scratches can also be obtained by shortening the period of change for the drive pulses φV1, φV3, φV5 from the low level to the middle level, and for the drive pulses φV2, φV4, φV6 from the middle level to the low level. Can be reduced.
次いで、図7(a)にあるように順次駆動を行う場合で、ローレベルで待機している読出ゲートがミドルレベルに変化する最後のゲート(図7ではφV5ゲート)に隣接する非読出ゲート(図7ではφV6ゲート)の変化点をずらした場合を検討した結果を示す。 Next, in the case of sequentially driving as shown in FIG. 7A, the non-read gate adjacent to the last gate (φV5 gate in FIG. 7) in which the read gate waiting at the low level changes to the middle level. FIG. 7 shows the result of studying the case where the change point of φV6 gate is shifted.
以下は8相駆動におけるV8が最初にミドルレベルからローレベルに変化する変化点の位置の依存性について検討する。なお、8相駆動における最後の相であるV8が最初にミドルレベルからローレベルに変化する変化点の位置を、以下、最初の変化点の位置とも記す。 In the following, the dependency of the position of the change point at which V8 in 8-phase driving first changes from the middle level to the low level will be examined. The position of the change point at which V8, which is the last phase in the 8-phase drive, first changes from the middle level to the low level is also referred to as the position of the first change point.
図10は、最初の変化点の位置の依存性を示す図である。特に、図10(a)は図10(c)に対応する通常のタイミングを示す図であり、図10(b)は図10(a)のV8を基準として最初の変化点の位置のずらし単位を示す図であり、図10(c)は読出ゲートに印加される駆動パルスφV1,φV3,φV5,φV7のレベル変化イベントを示す図であり、図10(d)は最初の変化点の位置のずらし単位とキズ個数との関係を示す図である。 FIG. 10 is a diagram illustrating the dependency of the position of the first change point. In particular, FIG. 10A is a diagram showing a normal timing corresponding to FIG. 10C, and FIG. 10B is a unit for shifting the position of the first change point with reference to V8 in FIG. 10A. FIG. 10C is a diagram showing level change events of the drive pulses φV1, φV3, φV5, and φV7 applied to the read gate, and FIG. 10D is a diagram showing the position of the first change point. It is a figure which shows the relationship between a shift unit and the number of flaws.
ここでは、従来の長秒蓄積時Vレベル変化パターンにおいて、V8の最初の変化点の位置(MtoL)位置を前後にずらし、白キズフィールド間差の変化を検証した。 Here, in the conventional V-level change pattern during long-second accumulation, the position (MtoL) of the first change point of V8 is shifted back and forth, and the change in the difference between white flaw fields was verified.
検証の結果、V1のレベル変化のタイミング以降、V7レベル変化のタイミングをピークにVSG7読み出しフィールドにおいて、つまりずらし方向を+とした場合、白キズが傾向を持って増加した。それ以後では、転じて、あるレベルに減少するが、元の水準には戻らずフィールド間差は解消されない。 As a result of the verification, after the V1 level change timing, white scratches tended to increase when the V7 level change timing peaked in the VSG7 read field, that is, when the shift direction was +. After that, it turns and decreases to a certain level, but does not return to the original level and the inter-field difference is not resolved.
これとは逆にずらし方向を−とした場合、φV1の変化点、φV3の変化点、φV5の変化点にずらすにつれて白キズが減少することがわかる。すなわち、駆動パルスφV7とφV1の2つの変化点において、駆動パルスφV8をローレベルにしておく第3の駆動によれば、白キズが減少する。 On the contrary, when the shift direction is-, it can be seen that white scratches decrease as the shift is made to the change point of φV1, the change point of φV3, and the change point of φV5. That is, according to the third driving in which the driving pulse φV8 is set to the low level at the two changing points of the driving pulses φV7 and φV1, white scratches are reduced.
つまり、図7(a)に示される駆動の他、N個の読出ゲートに対して、待機のLOW電圧状態からMIDDLE電圧状態に変化させる駆動パルスを順次印加し、この変化の順におけるN−1番目およびN番目のいずれかの読出ゲートに隣接する非読出ゲートの内少なくとも1つに対して、この変化の順におけるN−1番目からN番目までの間において、LOW電圧状態にする駆動パルスを印加することによっても、白キズを飛躍的に減少させることができる。 That is, in addition to the driving shown in FIG. 7A, a driving pulse for changing from the standby LOW voltage state to the MIDDLE voltage state is sequentially applied to N read gates, and N−1 in the order of this change. At least one of the non-read gates adjacent to any of the Nth and Nth read gates is provided with a drive pulse for setting a LOW voltage state between the (N−1) th and the Nth in the order of this change. By applying the white scratches, white scratches can be drastically reduced.
ここで、これまでに説明してきたように、図7(a)などの順次駆動や、図6(c)などのポンピング駆動等、本願に関わる駆動によりフォトダイオードについての白キズを飛躍的に減少させることができるが、ホールの蓄積や、ホールの拡散移動により垂直CCDのチャンネルにも不要な電荷がノイズとして注入されることがある。このため、上記したように、駆動パルス制御部50は、長秒蓄積モードの実行を終了すると、垂直CCD43のみを転送駆動し、垂直CCD43のチャンネルのノイズを掃き出す垂直CCD掃出モードを実行し、その後で、全てのフォトダイオード41に蓄積されている電荷を垂直CCD43に読み出させるようにしている。したがって、白キズのない電荷だけを垂直CCD43から水平CCD45に転送させ、出力アンプ46を介して出力させることができる。
Here, as described so far, white scratches on the photodiode are drastically reduced by sequential driving as shown in FIG. 7A and pumping driving as shown in FIG. 6C. However, unnecessary charges may be injected into the vertical CCD channel as noise due to hole accumulation and hole diffusion movement. For this reason, as described above, when the drive
また、本願に関わる駆動を用いた場合は上述した垂直CCD掃出モードがさらに有効になる場合がある。すなわち、図6(a)に示される駆動であれば、長秒蓄積モード期間中においても非読出ゲートに蓄積されるノイズ電子が順次転送されていく駆動になっているが、本願の駆動の場合は図7(a)などの順次駆動や、図6(c)などのポンピング駆動でもノイズ電子を完全に転送する駆動にはなっていないため、垂直CCD掃出モードにより転送し切れていないノイズ電子を掃き出すことで、よりノイズの少ない信号出力を得ることができる。 In addition, when the driving according to the present application is used, the above-described vertical CCD sweep mode may be further effective. That is, in the case of the drive shown in FIG. 6A, the noise electrons accumulated in the non-read gate are sequentially transferred even during the long second accumulation mode period. Is not driven to transfer noise electrons completely even in the sequential drive as shown in FIG. 7A or the pumping drive as shown in FIG. 6C, so that the noise electrons that are not completely transferred in the vertical CCD sweep mode. By sweeping out the signal, a signal output with less noise can be obtained.
図7(a)の駆動の場合は、φV6ゲートは隣接するゲートがローレベルの状態のままミドルレベルからローレベルに変化するので、直下にあるノイズ電子は本来の転送方向に転送されるとはかぎらない。また、図6(c)の駆動の場合も隣接するゲート同士が同時に逆レベルに変化するので同様にノイズ電子は本来の転送方向に転送されるとはかぎらない状態である。従って、本願の駆動に加えて、垂直CCD掃出モードを行うことで、白キズの減少効果や基板電位の安定化効果とノイズの減少効果が相乗されることとなる。 In the case of the drive in FIG. 7A, the φV6 gate changes from the middle level to the low level while the adjacent gate is in the low level state, so that the noise electrons immediately below are transferred in the original transfer direction. It ’s not that hard. Also, in the case of the driving shown in FIG. 6C, adjacent gates simultaneously change to opposite levels, so that the noise electrons are not always transferred in the original transfer direction. Therefore, by performing the vertical CCD sweep mode in addition to the driving of the present application, the effect of reducing white scratches, the effect of stabilizing the substrate potential, and the effect of reducing noise are combined.
なお、上述した実施の形態では、読出ゲートおよび非読出ゲートに、その順番に駆動パルスφV1〜φV6(φV7,φV8)を印加するようにしたが、ゲート順序を入れ替えても同様の効果を得ることができる。 In the above-described embodiment, the drive pulses φV1 to φV6 (φV7, φV8) are applied to the read gate and the non-read gate in that order, but the same effect can be obtained even if the gate order is changed. Can do.
また、上記実施の形態では主に3:1インタレースや4:1インタレースの例で説明したが、その他の構成でも同様の効果を得ることができる。 In the above embodiment, the example of 3: 1 interlace or 4: 1 interlace is mainly described. However, the same effect can be obtained with other configurations.
さらに、φV1,φV3,φV5のポンピング駆動時にφV2,φV4,φV6を同時に逆レベルとしたが、ポンピング駆動するφV1、φV3、φV5に隣接するφV2,φV4,φV6のみを逆レベルにしてもよい。 Furthermore, although φV2, φV4, and φV6 are simultaneously set to the reverse level during the pumping driving of φV1, φV3, and φV5, only φV2, φV4, and φV6 adjacent to φV1, φV3, and φV5 that are pumping driven may be set to the reverse level.
さらにまた、上記実施の形態ではIT型の固体撮像装置で実施したが、垂直CCD43と水平CCD45との間に配設される蓄積部を有するフレームインターライン・トランスファ(FIT)方式等の固体撮像装置で実施してもよい。FIT方式の固体撮像装置の場合は撮像エリアと蓄積部とで垂直転送を異なる駆動とすることができる構造であるため、撮像エリアの駆動を本願の駆動方法とすることで、長秒蓄積モードでなくても白キズ減少効果や基板電位の安定化効果が得られる。
In the above embodiment, the IT solid-state imaging device is used. However, a solid-state imaging device such as a frame interline transfer (FIT) system having a storage unit disposed between the
また、プログレス方式の固体撮像装置などのように、1つのフォトダイオードに対して、3つ以上の転送ゲートを持つ固体撮像装置で実施しても同様である。 The same applies to a solid-state imaging device having three or more transfer gates for one photodiode, such as a progress-type solid-state imaging device.
(実施の形態2)
次に、本発明の実施の形態2について説明する。実施の形態2は、実施の形態1での駆動タイミングに加えて、あるいは、実施の形態1での駆動タイミングとは別個に、新たな駆動タイミングで電荷を垂直CCDに読み出す。つまり、固体撮像素子がN回の読出動作により全てのフォトダイオードに蓄積された電荷を垂直CCDに読み出すことができるとすると、1フィールドまたは1フレームの転送動作の開始時に、転送につなげるための「つなぎ動作」として、N個の読出ゲートとN個の非読出しゲートとからなる連続する2N個のゲートに対して、2N個のゲートの全てがLOW電圧の状態から、各ゲートを順に(つまり、タイミングをずらして)MIDDLE電圧状態に変化させる駆動パルスを印加する。
(Embodiment 2)
Next, a second embodiment of the present invention will be described. In the second embodiment, in addition to the drive timing in the first embodiment, or separately from the drive timing in the first embodiment, the charge is read out to the vertical CCD at a new drive timing. In other words, if the solid-state imaging device can read out the charges accumulated in all the photodiodes to the vertical CCD by N reading operations, it can be transferred at the start of the transfer operation of one field or one frame. As a “connecting operation”, each of the 2N gates is sequentially switched from the state in which the 2N gates are LOW voltage to the continuous 2N gates including N read gates and N non-read gates (that is, A drive pulse is applied to shift to the MIDDLE voltage state (shifting the timing).
つまり、本実施の形態では、実施の形態1で説明した固体撮像装置およびカメラに対して、つなぎの期間につなぎ動作をする機能が追加されている。ここで、つなぎの期間とは、フィールド転送完了からフィールド転送開始の期間や、最初のフィールド転送の開始時をいう。つなぎの期間では、垂直CCDはスタンバイ状態であり、従来は駆動パルスφV1〜φV6の全てがローレベルになっているが、本実施の形態では、転送開始の直前に全ての駆動パルスφV1〜φV6がLOW電圧の状態から、順にMIDDLE電圧状態に変化させるようにしている。
That is, in the present embodiment, a function of performing a connection operation during the connection period is added to the solid-state imaging device and camera described in
本実施の形態におけるカメラおよび固体撮像装置の構成は、図16および図17と同様であるが、上記のつなぎ動作を行なう機能が追加されている点が異なっている。以下、同じ点は説明を省略して、異なる点を中心に説明する。 The configuration of the camera and the solid-state imaging device in the present embodiment is the same as that shown in FIGS. 16 and 17, except that a function for performing the above-described connecting operation is added. Hereinafter, the description of the same points will be omitted, and different points will be mainly described.
図11は、長秒蓄積モードから複数回のフィールド転送をするまでの動作シーケンスを示す図である。 FIG. 11 is a diagram showing an operation sequence from the long second accumulation mode to a plurality of field transfers.
同図では、垂直同期信号VD、CCD駆動モード、駆動パルスのタイミングを示している。垂直同期信号VDは、各種のCCD駆動モードのつなぎの期間に相当する。CCD駆動モードは、同図では、モニタモードの後、長秒蓄積モード、スチルーモード(ダミーフィールド)、スチルーモード(1st フィールド〜3rdフィールド)の後、モニターモードに復帰している。CCD出力データは、間引き出力、フレーム出力などCCD駆動モードに応じた画像信号を出力する。 The figure shows the timing of the vertical synchronization signal VD, CCD drive mode, and drive pulse. The vertical synchronization signal VD corresponds to a connection period between various CCD drive modes. In the figure, the CCD drive mode returns to the monitor mode after the monitor mode, after the long second accumulation mode, the still mode (dummy field), and the still mode (1st field to 3rd field). The CCD output data outputs an image signal corresponding to the CCD driving mode such as thinning out output or frame output.
ここで、図中の期間αは、つなぎの期間のうち、最初のフィールド転送開始時のつなぎの期間を表している。期間βは、つなぎの期間α内で実行されるつなぎ動作のタイミングを表している。なお、図11では、最初のフィールドは、ダミーフィールドとなっているが、本発明は、必ずしも、このようなダミーフィールドの転送を必要とするものではない。 Here, a period α in the figure represents a connection period at the start of the first field transfer among the connection periods. The period β represents the timing of the connection operation executed within the connection period α. In FIG. 11, the first field is a dummy field, but the present invention does not necessarily require transfer of such a dummy field.
図12は、図11中のつなぎの期間αにおける詳細は駆動タイミングを示すシーケンス図である。本図では、水平同期信号HD、φV1〜φV6の駆動パルスを示すV系、メカシャッタ、半導体基板に印加される基板バイアス電圧SUBのタイミングが示されている。 FIG. 12 is a sequence diagram showing details of drive timing in the connection period α in FIG. This figure shows the timing of the substrate bias voltage SUB applied to the horizontal synchronization signal HD, the V system indicating the driving pulses of φV1 to φV6, the mechanical shutter, and the semiconductor substrate.
本図において、水平同期信号HDは、フィールド転送における最初の水平同期パルスから以降のタイミングが図示されている。本図におけるV系のタイミングに示されているように、図11中の期間βは、最初の水平同期パルス期間に相当する。本実施の形態においては、この期間において、つなぎ動作が実行される。この図から分かるように、本実施の形態では、つなぎ動作を、(a)最初のフィールド転送の開始時、または、(b)垂直CCDの高速転送の開始時に行なっている。これによって、垂直転送が開始される前において不要な電荷の逆注入が抑制され、白キズの発生が回避される。 In this figure, the horizontal synchronization signal HD shows the timing after the first horizontal synchronization pulse in the field transfer. As shown in the V-system timing in this figure, the period β in FIG. 11 corresponds to the first horizontal synchronization pulse period. In the present embodiment, the connecting operation is executed during this period. As can be seen from this figure, in this embodiment, the connecting operation is performed (a) at the start of the first field transfer, or (b) at the start of the high-speed transfer of the vertical CCD. As a result, the reverse injection of unnecessary charges is suppressed before the vertical transfer is started, and the occurrence of white scratches is avoided.
なお、本図におけるメカシャッタおよび基板バイアス電圧SUBのタイミングから分かるように、露光期間において第1の基板バイアス変調がなされ、露光期間の終了後で、かつ、つなぎ動作の後に第2の基板バイアス変調がなされる。 As can be seen from the timing of the mechanical shutter and the substrate bias voltage SUB in this drawing, the first substrate bias modulation is performed during the exposure period, and the second substrate bias modulation is performed after the end of the exposure period and after the joining operation. Made.
図13は、図11に示される期間β付近において実行されるV系の動作タイミング(つまり、つなぎ動作の詳細)を示す図である。なお、同図においてはφSUBのタイミングも併せて示されている。ここで、「T」は、水平駆動クロックの周期である。 FIG. 13 is a diagram showing V-system operation timing (that is, details of the connecting operation) executed in the vicinity of the period β shown in FIG. In the figure, the timing of φSUB is also shown. Here, “T” is the period of the horizontal drive clock.
本図から分かるように、つなぎ動作では、読出ゲートおよび非読出ゲートに印加する各駆動パルスについて、順にタイミングをずらして、LOW電圧の状態からMIDDLE電圧状態に変化させている。これによって、各ゲートには、異なるタイミングで電圧状態が変化するパルスが印加され、不要な電荷が拡散され、半導体基板からの電荷注入が発生する事態が防止される。よって、ホール移動時に発生する電荷による白キズを防止される。 As can be seen from this figure, in the connecting operation, the drive pulses applied to the read gate and the non-read gate are shifted from the LOW voltage state to the MIDDLE voltage state by sequentially shifting the timing. As a result, a pulse whose voltage state changes at different timings is applied to each gate, and unnecessary charges are diffused to prevent the occurrence of charge injection from the semiconductor substrate. Therefore, white scratches due to charges generated during hole movement can be prevented.
図14は、基板バイアス変調の詳細なタイミングを示すタイムチャートである。本図では、半導体基板に印加される基板バイアス電圧(図17のVsub)を示すSUB波形、図17のVsubCont信号を示すSUB変調タイミング、メカシャッタの動作タイミング、およびメカシャッタの開閉タイミングが示されている。 FIG. 14 is a time chart showing the detailed timing of the substrate bias modulation. This figure shows the SUB waveform indicating the substrate bias voltage (Vsub in FIG. 17) applied to the semiconductor substrate, the SUB modulation timing indicating the VsubCont signal in FIG. 17, the operation timing of the mechanical shutter, and the opening / closing timing of the mechanical shutter. .
本図において、SUB波形中の、おおよそ時刻t3〜t5の期間は第1バイアス変調を示し、t6から期間t8の先頭までの期間は第2バイアス変調を示す。第1バイアス変調は、露光期間の終了以前にオーバーフローバリアを高く変化させて前記読み出しゲートの障壁高さまで信号電荷を蓄積させる。これにより、フォトダイオードの飽和信号電荷量の線形性を増加させる。第2バイアス変調は、露光期間の終了後でかつ垂直CCDの転送開始前にオーバーフローバリアの高さを低く変化させる。 In the figure, the period from time t3 to t5 in the SUB waveform indicates the first bias modulation, and the period from t6 to the beginning of the period t8 indicates the second bias modulation. The first bias modulation changes the overflow barrier to a high level before the end of the exposure period and accumulates signal charges up to the barrier height of the read gate. This increases the linearity of the saturation signal charge amount of the photodiode. The second bias modulation changes the height of the overflow barrier low after the exposure period ends and before the vertical CCD transfer starts.
このように、本実施の形態では、露光期間の終了以前にオーバーフローバリアを高く変化させて読み出しゲートの障壁高さまで信号電荷を蓄積させる第1バイアス変調と、露光期間の終了後で、かつ、垂直CCDの電荷掃き出し前にオーバーフローバリアの高さを低く変化させる第2バイアス変調とを行っている。これにより、フォトダイオードからの信号電荷が垂直CCDにこぼれだすこと(ブルーミング)が防止される。 As described above, in the present embodiment, the first bias modulation for changing the overflow barrier to a high level before the end of the exposure period and accumulating the signal charges up to the barrier height of the readout gate, and after the end of the exposure period and in the vertical direction. The second bias modulation is performed to change the height of the overflow barrier to a low level before discharging the CCD charge. This prevents signal charges from the photodiode from spilling into the vertical CCD (blooming).
図14のように第2バイアス変調の前につなぎ動作をすることによって、半導体基板のP型ウェル領域91を安定化することができる。
As shown in FIG. 14, the P-
図15は、注入抑圧SUBの転送ステップ時間依存性を示す図である。ここで、縦軸を示す「注入抑圧SUB(V)」は、半導体基板からフォトダイオードへの不要な電荷の逆注入を抑圧するための電圧(V)でる。つまり、縦軸は、不要な電荷の発生を抑圧するのに必要な電圧であり、低い電圧であるほど、不要な電荷の発生が少ない(良い特性である)ことを意味する。また、横軸を示す「転送ステップ時間」は、「つなぎ動作」において読出ゲートおよび非読出ゲートに印加する各駆動パルスの立ち上げタイミングの時間差(立ち上がり時間の差)を示し、ここでは、水平駆動クロックの周期(T:例えば、31.75ns)の倍数で示されている。また、本図において約2.7Vの注入抑圧SUBの位置に置かれた水平軸は、不要な電荷の発生が少ないことを示す一つの電圧基準レベルである。 FIG. 15 is a diagram illustrating the transfer step time dependency of the injection suppression SUB. Here, “injection suppression SUB (V)” indicating the vertical axis is a voltage (V) for suppressing reverse injection of unnecessary charges from the semiconductor substrate to the photodiode. That is, the vertical axis represents a voltage necessary for suppressing the generation of unnecessary charges, and the lower the voltage, the less unnecessary charges are generated (good characteristics). The “transfer step time” on the horizontal axis indicates the time difference (rise time difference) between the rise timings of the drive pulses applied to the read gate and the non-read gate in the “connection operation”. Here, the horizontal drive It is shown as a multiple of the clock period (T: for example, 31.75 ns). In the drawing, the horizontal axis placed at the position of the injection suppression SUB of about 2.7 V is one voltage reference level indicating that the generation of unnecessary charges is small.
この図から分かるように、不要な電荷の発生を上記電圧基準レベルよりも抑えるためには、ある転送ステップ時間よりも大きな時間の転送ステップ時間をもつ「つなぎ動作」にしておくのが好ましい。つまり、読出ゲートおよび非読出ゲートに印加する各駆動パルスについて、全てがLOW電圧状態から順にMIDDLE電圧状態に立ち上げる際に、一定の基準時間よりも大きな時間間隔をずらして立ち上げることで、不要な電荷の発生を一定の基準以下に抑えることができる。 As can be seen from this figure, in order to suppress the generation of unnecessary charges below the voltage reference level, it is preferable to use a “connection operation” having a transfer step time longer than a certain transfer step time. In other words, all the drive pulses applied to the read gate and the non-read gate are not required by starting with a time interval greater than a certain reference time when all of the drive pulses are sequentially raised from the LOW voltage state to the MIDDLE voltage state. Generation of small charges can be suppressed below a certain standard.
例えば、図14では通常動作の転送ステップが30Tであるが、つなぎ動作ではこれよりは大きな転送ステップ時間となっていることが判る。 For example, in FIG. 14, the transfer step of the normal operation is 30T, but it can be seen that the transfer step time is longer than this in the connection operation.
なお、本実施の形態に示されている転送ステップ時間と不要な電荷の発生を抑制する電圧の関係は、デバイスの大きさや、拡散プロセス条件により変化するものであり、本実施形態での数字が全てを限定するものではないが、転送ステップ時間が長くなるに従い、半導体基板のP型ウェル領域91をより安定な方向に作用させ、不要な電荷の発生を抑制する電圧が低下する傾向であることは、同様である。
Note that the relationship between the transfer step time shown in this embodiment and the voltage for suppressing the generation of unnecessary charges varies depending on the size of the device and the diffusion process conditions. Although not limited to all, as the transfer step time becomes longer, the P-
また、本実施の形態においても、プログレス方式の固体撮像装置などのように、1つのフォトダイオードに対して、3つ以上の転送ゲートを持つ固体撮像装置で実施しても同様である。 In the present embodiment, the same applies to a solid-state imaging device having three or more transfer gates for one photodiode, such as a progress-type solid-state imaging device.
本発明の固体撮像装置は、高画質のデジタルカメラや、ビデオカメラ等に適用することができる。 The solid-state imaging device of the present invention can be applied to high-quality digital cameras, video cameras, and the like.
1 カメラ
30 固体撮像装置
40 固体撮像素子
41 フォトダイオード
42 読み出しゲート部
43 垂直CCD
45 水平CCD
46 出力アンプ
47 半導体基板
49 蓄積部
50 駆動パルス制御部
60 信号処理部
DESCRIPTION OF
45 Horizontal CCD
46
Claims (11)
各前記読出ゲートおよび非読出ゲートに対して所定のタイミングで駆動パルスを印加することにより前記固体撮像素子を制御する駆動パルス制御手段とを備え、
前記駆動パルス制御手段は、
各前記読出ゲートに対して、待機のLOW電圧状態からMIDDLE電圧状態に変化させる駆動パルスを順次印加し、
前記変化の順における最後の読出ゲートに隣接する非読出ゲートの内少なくとも1つに対して、前記変化の順における最初から最後までの間において、LOW電圧状態を維持する駆動パルスを印加する
ことを特徴とする固体撮像装置。 A semiconductor substrate; a plurality of photodiodes formed two-dimensionally on the semiconductor substrate; and a readout gate for reading out the accumulated charge and a non-readout gate that does not read out the charge for each of the photodiodes. A solid-state imaging device having vertical CCDs formed by being arranged one by one;
Drive pulse control means for controlling the solid-state imaging device by applying a drive pulse at a predetermined timing to each of the read gate and the non-read gate;
The drive pulse control means includes
A driving pulse for changing from a standby LOW voltage state to a MIDDLE voltage state is sequentially applied to each of the read gates,
Applying a drive pulse that maintains a LOW voltage state to at least one of the non-read gates adjacent to the last read gate in the order of change, from the beginning to the end in the order of change. A solid-state imaging device.
各前記読出ゲートおよび非読出ゲートに対して所定のタイミングで駆動パルスを印加することにより前記固体撮像素子を制御する駆動パルス制御手段とを備え、
前記固体撮像素子は、N回の読出動作により全てのフォトダイオードに蓄積された電荷を前記垂直CCDに読み出すことができ、
前記駆動パルス制御手段は、
N個の読出ゲートに対して、待機のLOW電圧状態からMIDDLE電圧状態に変化させる駆動パルスを順次印加し、
前記変化の順におけるN−1番目およびN番目のいずれかの読出ゲートに隣接する非読出ゲートの内少なくとも1つに対して、前記変化の順におけるN−1番目からN番目までの間において、LOW電圧状態にする駆動パルスを印加する
ことを特徴とする固体撮像装置。 At least a semiconductor substrate, a plurality of photodiodes formed two-dimensionally on the semiconductor substrate, and a read gate for reading the accumulated charge and a non-read gate that does not read the charge for each of the photodiodes A solid-state imaging device having vertical CCDs formed by being arranged one by one;
Drive pulse control means for controlling the solid-state imaging device by applying a drive pulse at a predetermined timing to each of the read gate and the non-read gate;
The solid-state imaging device can read out the charges accumulated in all the photodiodes by N reading operations to the vertical CCD,
The drive pulse control means includes
A drive pulse for changing from a standby LOW voltage state to a MIDDLE voltage state is sequentially applied to N read gates,
For at least one of the N−1th and Nth read gates adjacent to any of the N−1th read gates in the order of change, between N−1th to Nth in the order of change, A solid-state imaging device characterized by applying a driving pulse for setting a LOW voltage state.
各前記読出ゲートおよび非読出ゲートに対して所定のタイミングで駆動パルスを印加することにより前記固体撮像素子を制御する駆動パルス制御手段とを備え、
前記駆動パルス制御手段は、
各前記読出ゲートに対して、待機のLOW電圧状態からMIDDLE電圧状態に同時に変化させる駆動パルスを印加する
ことを特徴とする固体撮像装置。 At least a semiconductor substrate, a plurality of photodiodes formed two-dimensionally on the semiconductor substrate, and a read gate for reading the accumulated charge and a non-read gate that does not read the charge for each of the photodiodes A solid-state imaging device having vertical CCDs formed by being arranged one by one;
Drive pulse control means for controlling the solid-state imaging device by applying a drive pulse at a predetermined timing to each of the read gate and the non-read gate;
The drive pulse control means includes
A drive pulse for simultaneously changing from a standby LOW voltage state to a MIDDLE voltage state is applied to each of the readout gates.
各前記非読出ゲートに対して、前記読出ゲートに対する駆動パルスが待機のLOW電圧状態からMIDDLE電圧状態に変化されるのと同時に、MIDDLE電圧状態からLOW電圧状態に変化させる駆動パルスを印加する
ことを特徴とする請求項3に記載の固体撮像装置。 The drive pulse control means further changes, for each of the non-read gates, the drive pulse for the read gate from the standby LOW voltage state to the MIDDLE voltage state, and simultaneously changes from the MIDDLE voltage state to the LOW voltage state. The solid-state imaging device according to claim 3, wherein a driving pulse is applied.
前記駆動パルス制御手段は、さらに、
1フィールドまたは1フレームの転送動作の開始時に、転送につなげるためのつなぎ動作として、N個の読出ゲートと少なくともN個以上の非読出しゲートとからなる連続するゲートに対して、ゲートの全てがLOW電圧の状態から、各ゲートを順にMIDDLE電圧状態に変化させる駆動パルスを印加する
ことを特徴とする請求項1〜3の何れかに記載の固体撮像装置。 The solid-state imaging device can read out the charges accumulated in all the photodiodes by N reading operations to the vertical CCD,
The drive pulse control means further includes
At the start of the transfer operation of one field or one frame, as a connecting operation for connection to the transfer, all of the gates are LOW with respect to consecutive gates composed of N read gates and at least N non-read gates. The solid-state imaging device according to any one of claims 1 to 3, wherein a driving pulse for changing each gate to a MIDDLE voltage state in order from a voltage state is applied.
ことを特徴とする請求項5に記載の固体撮像装置。 6. The solid-state imaging device according to claim 5, wherein the drive pulse control means performs the connecting operation at (a) at the start of the first field transfer or (b) at the start of high-speed transfer of the vertical CCD.
前記露光期間終了後で前記第2バイアス変調の前に、前記つなぎ動作を行なう
ことを特徴とする請求項5に記載の固体撮像装置。 The drive pulse control means further includes a first bias modulation that changes the overflow barrier to a high level before the end of the exposure period and accumulates signal charges up to the barrier height of the readout gate, and after the end of the exposure period and the vertical CCD. Performing the second bias modulation to change the height of the overflow barrier to a low level before discharging the charge,
The solid-state imaging device according to claim 5, wherein the connecting operation is performed after the exposure period and before the second bias modulation.
各前記読出ゲートおよび非読出ゲートに対して所定のタイミングで駆動パルスを印加することにより前記固体撮像素子を制御する駆動パルス制御手段とを備え、
前記固体撮像素子は、N回の読出動作により全てのフォトダイオードに蓄積された電荷を前記垂直CCDに読み出すことができ、
前記駆動パルス制御手段は、さらに、
1フィールドまたは1フレームの転送動作の開始時に、転送につなげるためのつなぎ動作として、N個の読出ゲートと少なくともN個以上の非読出しゲートとからなる連続するゲートに対して、ゲートの全てがLOW電圧の状態から各ゲートを順にMIDDLE電圧状態に変化させる駆動パルスを印加する
ことを特徴とする固体撮像装置。 At least a semiconductor substrate, a plurality of photodiodes formed two-dimensionally on the semiconductor substrate, and a read gate for reading the accumulated charge and a non-read gate that does not read the charge for each of the photodiodes A solid-state imaging device having vertical CCDs formed by being arranged one by one;
Drive pulse control means for controlling the solid-state imaging device by applying a drive pulse at a predetermined timing to each of the read gate and the non-read gate;
The solid-state imaging device can read out the charges accumulated in all the photodiodes by N reading operations to the vertical CCD,
The drive pulse control means further includes
At the start of the transfer operation of one field or one frame, as a connecting operation for connection to the transfer, all of the gates are LOW with respect to consecutive gates composed of N read gates and at least N non-read gates. A solid-state imaging device characterized by applying a driving pulse for changing each gate from a voltage state to a MIDDLE voltage state in order.
各前記フォトダイオードごとに、蓄積された電荷を読み出すための読出ゲートおよび電荷を読み出さない非読出ゲートとを少なくとも1つずつ配設されることにより形成された垂直CCDとを有する固体撮像素子と、各前記読出ゲートおよび非読出ゲートに対して所定のタイミングで駆動パルスを印加することにより前記固体撮像素子を制御する駆動パルス制御手段とを備える固体撮像素子における駆動方法であって、
各前記フォトダイオードに2垂直期間以上電荷を蓄積させる長秒蓄積モードと、
前記長秒蓄積モードにより蓄積された電荷を、各前記フォトダイオードから前記垂直CCDに読み出し、垂直転送し、出力する駆動ステップを含み、
前記長秒蓄積モード時に請求項1および請求項3のいずれか一方の駆動を行う
ことを特徴とする固体撮像装置の駆動方法。 A semiconductor substrate, and a plurality of photodiodes formed two-dimensionally on the semiconductor substrate;
A solid-state imaging device having a vertical CCD formed by disposing at least one readout gate for reading out accumulated charges and a non-readout gate for not reading out charges for each of the photodiodes; A driving method in a solid-state imaging device, comprising driving pulse control means for controlling the solid-state imaging device by applying a driving pulse to each of the reading gate and the non-reading gate at a predetermined timing,
A long-second accumulation mode in which electric charges are accumulated in each of the photodiodes for two or more vertical periods;
Including a driving step of reading out the charges accumulated in the long-second accumulation mode from each of the photodiodes to the vertical CCD, vertically transferring the charges, and outputting the charges.
4. The solid-state imaging device driving method according to claim 1, wherein the driving of either one of claim 1 and claim 3 is performed in the long-second accumulation mode.
各前記フォトダイオードに2垂直期間以上電荷を蓄積させる長秒蓄積モードと、
前記長秒蓄積モードにより蓄積された電荷を読み出す前に、垂直CCDのみを転送駆動させる垂直CCD掃出モードと、
前記長秒蓄積モードにより蓄積された電荷を、各前記フォトダイオードから前記垂直CCDに読み出し、垂直転送し、出力する駆動ステップを含み、
前記長秒蓄積モード時に請求項1および請求項3のいずれか一方の駆動を行う
ことを特徴とする固体撮像装置の駆動方法。 At least a semiconductor substrate, a plurality of photodiodes formed two-dimensionally on the semiconductor substrate, and a read gate for reading the accumulated charge and a non-read gate that does not read the charge for each of the photodiodes Control the solid-state imaging device by applying a driving pulse at a predetermined timing to each of the readout gate and the non-reading gate, and a solid-state imaging device having a vertical CCD formed by arranging one by one A driving method in a solid-state imaging device comprising driving pulse control means for
A long-second accumulation mode in which electric charges are accumulated in each of the photodiodes for two or more vertical periods;
A vertical CCD sweep mode in which only the vertical CCD is driven to transfer before reading out the electric charge accumulated in the long-second accumulation mode;
Including a driving step of reading out the charges accumulated in the long-second accumulation mode from each of the photodiodes to the vertical CCD, vertically transferring the charges, and outputting the charges.
4. The solid-state imaging device driving method according to claim 1, wherein the driving of either one of claim 1 and claim 3 is performed in the long-second accumulation mode.
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