JP2007214960A - フリップフロップ回路及びそれを用いた周波数分周器 - Google Patents
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Abstract
【解決手段】トグル型フリップフロップ回路(TFF)は、クロックck及び反転クロックckbにより、ラッチ部22A,22Bにラッチされた出力端子out及び反転出力端子outbの信号が反転する回路である。そして、出力端子outに接続された負荷トランジスタ21−11を、反転出力端子outbからの信号によって導通制御し、反転出力端子outbに接続された負荷トランジスタ21−12を、出力端子outからの信号によって導通制御する。これにより、Hレベル信号の立ち上がりスピードを維持しつつ、低消費電力化を実現できる。
【選択図】図1
Description
図1は、本発明の実施例1を示すTFFの回路図である。
本実施例1の1/2N周波数分周器は、TFFがN段縦続接続されて構成されているが、周波数の高い回路ブロックでは従来のMCML型TFF10−1〜10−3が用いられ、周波数の低い回路ブロックでは本実施例1のTFF20−(N-1),20−Nが用いられている。
本実施例1のTFF20における負荷用の各PMOS21−1〜21−4,21−11〜21−14のディメンジョンは、例えば、次のように設定されている。
図1のTFF20において、 PMOS21−1,21−2,21−3,21−4は、従来と同様に、常時オン状態になっている。PMOS21−11のゲート電極は、反転出力端子outbに接続され、PMOS21−12のゲート電極は、出力端子outに接続され、PMOS21−13のゲート電極は、出力ノードm2に接続され、PMOS21−14のゲート電極は、出力ノードm1に接続されている。出力端子outの信号と反転出力端子outbの信号、出力ノードm1の信号と出力ノードm2の信号は、互いに差動型相補信号となっている。
本実施例1によれば、次の(a)、(b)のような効果がある。
図4は、本発明の実施例2を示すTFFの回路図であり、実施例1のTFF20を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例2の1/2N周波数分周器は、TFFがN段縦続接続されて構成されているが、周波数の高い回路ブロックでは従来のMCML型TFF10−1〜10−3が用いられ、周波数の低い回路ブロックでは本実施例2のTFF30−(N-1),30−Nが用いられている。
図4のTFF30において、PMOS21−11のゲート電極と反転出力端子outbが接続され、PMOS21−12のゲート電極と出力端子outが接続され、PMOS21−13のゲート電極と第2の出力ノードm2が接続され、PMOS21−14のゲート電極と第1の出力ノードm1が接続されている。出力端子outの信号と反転出力端子outbの信号、第1の出力ノードm1の信号と第2の出力ノードm2の信号は、それぞれ差動型相補信号である。
本実施例2によれば、次の(a)、(b)のような効果がある。
図6は、本発明の実施例3を示す周波数分周器の構成である。
本実施例3の周波数分周器では、後段に進むほど信号の周波数が低下する。動作周波数が高く、動作時消費電力の支配的な回路ブロックに関しては、図7に示す従来のMCML型TFF10を用いて回路を高速で動作させる。後段の周波数の低く、待機時消費電力を考慮しなくてはいけない回路ブロックでは、図4のTFF30を用いて構成する。動作時の消費電力と待機時の消費電力のどちらも考慮する必要があるような、前記2つの回路ブロックに対し、中間の周波数で動作する回路ブロックに関しては、図1のTFF20を用いて構成する。このように、動作周波数によって使用するTFFの回路構成法の選択を行うことで、周波数分周器の入力信号に対する消費電力を最適化する。この効果を図3に示す1/16周波数分周器のシミュレーション結果を用いて説明する。
本実施例3の周波数分周器によれば、動作周波数の高い回路ブロックでは図7に示す従来のMCML型TFF10を用い、周波数の低い回路ブロックでは図4に示す実施例2のTFF30を用いる。そして、その2つの回路ブロックに対して中間の周波数で動作する回路ブロックに関しては、図1に示す実施例1のTFF20を用いて構成している。このように、動作周波数により使用するTFFの回路構成法を選択することで、周波数分周器の消費電力の削減を行うことができる。
11−1〜11−4,21−1〜21−4,21−11〜21−14 PMOS
12A,12B,22A,22B ラッチ部
ck クロック
ckb 反転クロック
m1,m2 出力ノード
n1〜n8 ノード
out 出力端子
outb 反転出力端子
Claims (7)
- 相補的な信号を出力する第1及び第2の出力端子のうちの前記第1の出力端子と第1の電源電位との間に接続されて、電源電流を流す第1の負荷素子と、
前記第1の電源電位と前記第2の出力端子との間に接続されて、電源電流を流す第2の負荷素子と、
前記第1の電源電位と前記第1の出力端子との間に接続され、前記第2の出力端子の信号により導通状態が制御される第1の負荷トランジスタと、
前記第1の電源電位と前記第2の出力端子との間に接続され、前記第1の出力端子の信号により導通状態が制御される第2の負荷トランジスタと、
前記第1の電源電位とは異なる第2の電源電位と前記第1及び第2の出力端子との間に接続され、前記第1及び第2の出力端子の信号をラッチし、相補的な第1及び第2の入力パルスと相補的な第1及び第2の出力ノードの信号とにより、前記ラッチした前記第1及び第2の出力端子の信号を反転する第1のラッチ部と、
前記第1の電源電位と前記第1の出力ノードとの間に接続されて、電源電流を流す第3の負荷素子と、
前記第1の電源電位と前記第2の出力ノードとの間に接続されて、電源電流を流す第4の負荷素子と、
前記第1の電源電位と前記第1の出力ノードとの間に接続され、前記第2の出力ノードの信号により導通状態が制御される第3の負荷トランジスタと、
前記第1の電源電位と前記第2の出力ノードとの間に接続され、前記第1の出力ノードの信号により導通状態が制御される第4の負荷トランジスタと、
前記第2の電源電位と前記第1及び第2の出力ノードとの間に接続され、前記第1及び第2の出力ノードの信号をラッチし、前記第1及び第2の入力パルスと前記第1及び第2の出力端子の信号とにより、前記ラッチした前記第1及び第2の出力ノードの信号を反転する第2のラッチ部と、
を有することを特徴とするフリップフロップ回路。 - 相補的な信号を出力する第1及び第2の出力端子のうちの前記第1の出力端子と第1の電源電位との間に接続され、前記第2の出力端子の信号により導通状態が制御される第1の負荷トランジスタと、
前記第1の電源電位と前記第2の出力端子との間に接続され、前記第1の出力端子の信号により導通状態が制御される第2の負荷トランジスタと、
前記第1の電源電位とは異なる第2の電源電位と前記第1及び第2の出力端子との間に接続され、前記第1及び第2の出力端子の信号をラッチし、相補的な第1及び第2の入力パルスと相補的な第1及び第2の出力ノードの信号とにより、前記ラッチした前記第1及び第2の出力端子の信号を反転する第1のラッチ部と、
前記第1の電源電位と前記第1の出力ノードとの間に接続され、前記第2の出力ノードの信号により導通状態が制御される第3の負荷トランジスタと、
前記第1の電源電位と前記第2の出力ノードとの間に接続され、前記第1の出力ノードの信号により導通状態が制御される第4の負荷トランジスタと、
前記第2の電源電位と前記第1及び第2の出力ノードとの間に接続され、前記第1及び第2の出力ノードの信号をラッチし、前記第1及び第2の入力パルスと前記第1及び第2の出力端子の信号とにより、前記ラッチした前記第1及び第2の出力ノードの信号を反転する第2のラッチ部と、
を有することを特徴とするフリップフロップ回路。 - 前記第1のラッチ部は、
前記第1の出力端子と第1のノードとの間に接続され、前記第2の出力端子の信号により導通状態が制御される第1のトランジスタと、
前記第1のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第2のトランジスタと、
前記第1の出力端子と第2のノードとの間に接続され、前記第2の出力ノードの信号により導通状態が制御される第3のトランジスタと、
前記第2のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第4のトランジスタと、
前記第2の出力端子と第3のノードとの間に接続され、前記第1の出力端子の信号により導通状態が制御される第5のトランジスタと、
前記第3のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第6のトランジスタと、
前記第2の出力端子と第4のノードとの間に接続され、前記第1の出力ノードの信号により導通状態が制御される第7のトランジスタと、
前記第4のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第8のトランジスタとにより構成され、
前記第2のラッチ部は、
前記第1の出力ノードと第5のノードとの間に接続され、前記第2の出力ノードの信号により導通状態が制御される第9のトランジスタと、
前記第5のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第10のトランジスタと、
前記第1の出力ノードと第6のノードとの間に接続され、前記第1の出力端子の信号により導通状態が制御される第11のトランジスタと、
前記第6のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第12のトランジスタと、
前記第2の出力ノードと第7のノードとの間に接続され、前記第1の出力ノードの信号により導通状態が制御される第13のトランジスタと、
前記第7のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第14のトランジスタと、
前記第2の出力ノードと第8のノードとの間に接続され、前記第2の出力端子の信号により導通状態が制御される第15のトランジスタと、
前記第8のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第16のトランジスタとにより構成されていることを特徴とする請求項1又は2記載のフリップフロップ回路。 - 相補的な第1及び第2の入力パルスにより、ラッチされた相補的な第1及び第2の出力端子の信号が反転するフリップフロップ回路からなる回路ブロックがN段(但し、Nは2以上の整数)縦続接続され、前記第1及び第2の入力パルスの周波数を1/2Nに分周する周波数分周器において、
周波数の高い前記回路ブロックは、
相補的な信号を出力する前記第1及び第2の出力端子のうちの前記第1の出力端子と第1の電源電位との間に接続されて、電源電流を流す第1の負荷素子と、
前記第1の電源電位と前記第2の出力端子との間に接続されて、電源電流を流す第2の負荷素子と、
前記第1の電源電位とは異なる第2の電源電位と前記第1及び第2の出力端子との間に接続され、前記第1及び第2の出力端子の信号をラッチし、前記第1及び第2の入力パルスと相補的な第1及び第2の出力ノードの信号とにより、前記ラッチした前記第1及び第2の出力端子の信号を反転する第1のラッチ部と、
前記第1の電源電位と前記第1の出力ノードとの間に接続されて、電源電流を流す第3の負荷素子と、
前記第1の電源電位と前記第2の出力ノードとの間に接続されて、電源電流を流す第4の負荷素子と、
前記第2の電源電位と前記第1及び第2の出力ノードとの間に接続され、前記第1及び第2の出力ノードの信号をラッチし、前記第1及び第2の入力パルスと前記第1及び第2の出力端子の信号とにより、前記ラッチした前記第1及び第2の出力ノードの信号を反転する第2のラッチ部と、
を有する所定のフリップフロップ回路により構成され、
周波数の下がった前記回路ブロックは、
請求項1記載のフリップフロップ回路により構成されていることを特徴とする周波数分周器。 - 相補的な第1及び第2の入力パルスにより、ラッチされた相補的な第1及び第2の出力端子の信号が反転するフリップフロップ回路からなる回路ブロックがN段(但し、Nは2以上の整数)縦続接続され、前記第1及び第2の入力パルスの周波数を1/2Nに分周する周波数分周器において、
周波数の高い前記回路ブロックは、
相補的な信号を出力する前記第1及び第2の出力端子のうちの前記第1の出力端子と第1の電源電位との間に接続されて、電源電流を流す第1の負荷素子と、
前記第1の電源電位と前記第2の出力端子との間に接続されて、電源電流を流す第2の負荷素子と、
前記第1の電源電位とは異なる第2の電源電位と前記第1及び第2の出力端子との間に接続され、前記第1及び第2の出力端子の信号をラッチし、前記第1及び第2の入力パルスと相補的な第1及び第2の出力ノードの信号とにより、前記ラッチした前記第1及び第2の出力端子の信号を反転する第1のラッチ部と、
前記第1の電源電位と前記第1の出力ノードとの間に接続されて、電源電流を流す第3の負荷素子と、
前記第1の電源電位と前記第2の出力ノードとの間に接続されて、電源電流を流す第4の負荷素子と、
前記第2の電源電位と前記第1及び第2の出力ノードとの間に接続され、前記第1及び第2の出力ノードの信号をラッチし、前記第1及び第2の入力パルスと前記第1及び第2の出力端子の信号とにより、前記ラッチした前記第1及び第2の出力ノードの信号を反転する第2のラッチ部と、
を有するフリップフロップ回路により構成され、
周波数の下がった前記回路ブロックは、
請求項2記載のフリップフロップ回路により構成されていることを特徴とする周波数分周器。 - 相補的な第1及び第2の入力パルスにより、ラッチされた相補的な第1及び第2の出力端子の信号が反転するフリップフロップ回路からなる回路ブロックがN段(但し、Nは2以上の整数)縦続接続され、前記第1及び第2の入力パルスの周波数を1/2Nに分周する周波数分周器において、
高い周波数で動作する前記回路ブロックは、
相補的な信号を出力する前記第1及び第2の出力端子のうちの前記第1の出力端子と第1の電源電位との間に接続されて、電源電流を流す第1の負荷素子と、
前記第1の電源電位と前記第2の出力端子との間に接続されて、電源電流を流す第2の負荷素子と、
前記第1の電源電位とは異なる第2の電源電位と前記第1及び第2の出力端子との間に接続され、前記第1及び第2の出力端子の信号をラッチし、前記第1及び第2の入力パルスと相補的な第1及び第2の出力ノードの信号とにより、前記ラッチした前記第1及び第2の出力端子の信号を反転する第1のラッチ部と、
前記第1の電源電位と前記第1の出力ノードとの間に接続されて、電源電流を流す第3の負荷素子と、
前記第1の電源電位と前記第2の出力ノードとの間に接続されて、電源電流を流す第4の負荷素子と、
前記第2の電源電位と前記第1及び第2の出力ノードとの間に接続され、前記第1及び第2の出力ノードの信号をラッチし、前記第1及び第2の入力パルスと前記第1及び第2の出力端子の信号とにより、前記ラッチした前記第1及び第2の出力ノードの信号を反転する第2のラッチ部と、
を有するフリップフロップ回路により構成され、
低い周波数で動作する前記回路ブロックは、
請求項2記載のフリップフロップ回路により構成され、
中間の周波数で動作する前記回路ブロックは、
請求項1記載のフリップフロップ回路により構成されていることを特徴とする周波数分周器。 - 前記第1のラッチ部は、
前記第1の出力端子と第1のノードとの間に接続され、前記第2の出力端子の信号により導通状態が制御される第1のトランジスタと、
前記第1のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第2のトランジスタと、
前記第1の出力端子と第2のノードとの間に接続され、前記第2の出力ノードの信号により導通状態が制御される第3のトランジスタと、
前記第2のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第4のトランジスタと、
前記第2の出力端子と第3のノードとの間に接続され、前記第1の出力端子の信号により導通状態が制御される第5のトランジスタと、
前記第3のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第6のトランジスタと、
前記第2の出力端子と第4のノードとの間に接続され、前記第1の出力ノードの信号により導通状態が制御される第7のトランジスタと、
前記第4のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第8のトランジスタとにより構成され、
前記第2のラッチ部は、
前記第1の出力ノードと第5のノードとの間に接続され、前記第2の出力ノードの信号により導通状態が制御される第9のトランジスタと、
前記第5のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第10のトランジスタと、
前記第1の出力ノードと第6のノードとの間に接続され、前記第1の出力端子の信号により導通状態が制御される第11のトランジスタと、
前記第6のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第12のトランジスタと、
前記第2の出力ノードと第7のノードとの間に接続され、前記第1の出力ノードの信号により導通状態が制御される第13のトランジスタと、
前記第7のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第14のトランジスタと、
前記第2の出力ノードと第8のノードとの間に接続され、前記第2の出力端子の信号により導通状態が制御される第15のトランジスタと、
前記第8のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第16のトランジスタとにより構成されていることを特徴とする請求項4〜6のいずれか1項に記載のフリップフロップ回路。
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