JP2007214960A - フリップフロップ回路及びそれを用いた周波数分周器 - Google Patents

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    • H03K3/356139Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation

Abstract

【課題】動作スピードを維持しつつ、低消費電力化を図る。
【解決手段】トグル型フリップフロップ回路(TFF)は、クロックck及び反転クロックckbにより、ラッチ部22A,22Bにラッチされた出力端子out及び反転出力端子outbの信号が反転する回路である。そして、出力端子outに接続された負荷トランジスタ21−11を、反転出力端子outbからの信号によって導通制御し、反転出力端子outbに接続された負荷トランジスタ21−12を、出力端子outからの信号によって導通制御する。これにより、Hレベル信号の立ち上がりスピードを維持しつつ、低消費電力化を実現できる。
【選択図】図1

Description

本発明は、動作速度の高速化、低消費電力化等を実現する半導体デバイスを用いたフリップフロップ回路(以下「FF」という。)及びそれを用いた周波数分周器に関するものである。
従来、動作速度の高速化と低消費電力化を実現する周波数分周器に関する技術としては、例えば、次のような文献に記載されるものがあった。
N.Krishnapura and Peter R.Kingget,"A 5.3GHz Programmable Divider for HiPerLAN in 0.25μm CMOS,"IEEE JOURNAL OF SOLID−STATE CIRCUITS,VOL.35,,N0.7,JULY 2000,pp.1019−1024.
近年、LSIの高集積化と高性能化が進展し、その応用分野が広範囲に展開されている。特に、無線通信システムの発展に伴い、LSIの消費電力化の低減やGHzオーダの高速動作といった技術的な要求が年々強まってきている。その中でも、無線通信システムにおける重要な構成回路であるPLL(Phased Locked Loop)の低消費電力化が最重要課題となってきている。とりわけ、周波数分周器の低消費電力化はPLLの低消費電力化に対し、非常に効果的である。なぜなら、PLLにおいて用いられる周波数分周器は仕様によってはGHzオーダの動作が要求されるためである。GHzオーダで動作する周波数分周器は、電力を最も消費する要素回路であるため、この回路の低消費電力化がPLLの低消費電力化に繋がる。周波数分周器のGHzオーダという高速動作を満たしつつ、低消費電力化を可能にする周波数分周器として、MOS Current Mode Logic(以下「MCML」という。)を用いた構成が提案されている。非特許文献1に、MCMLを用いたPLL用周波数分周器の応用例の論文が記載されている。
図7は、非特許文献1に記載された従来のMCML技術を用いたToggle型FF(以下「TFF」という。)を示す回路図である。図8は、図7のTFFがN段縦続接続されて構成された従来の1/2N周波数分周器を示す構成図である。
図8に示す1/2N周波数分周器の基本構成回路である図7のMCML型TFF10は、入出力信号(例えば、第1の入力パルスであるクロックck、第2の入力パルスである反転クロックckb、第1の出力端子outの信号、及び第2の出力端子である反転出力端子outbの信号)がすべて差動型相補信号からなり、信号振幅を得るための第1、第2、第3、第4の負荷素子であるPチャネル型MOSトランジスタ(以下「PMOS」という。このオン抵抗はR、オン電流はI)11−1〜11−4と、論理を構成するNチャネル型MOSトランジスタ(以下「NMOS」という。)からなる第1、第2のラッチ部12A,12Bとから構成されている。
出力端子out及び反転出力端子outbには、第1、第2のラッチ部12A,12Bが接続されている。出力端子outは、第1のラッチ部12AにおけるPMOS11−1のドレイン電極・ソース電極を介して第1の電源電位VDDに接続され、そのPMOS11−1のゲート電極が第2の電源電位である接地電位VSSに接続されている。反転出力端子outbは、PMOS11−2のドレイン電極・ソース電極を介して電源電位VDDに接続され、そのPMOS11−2のゲート電極が接地電位VSSに接続されている。第2のラッチ部12Bにおける相補的な第1、第2の出力ノードm1,m2のうちの第1の出力ノードm1は、PMOS11−3のドレイン電極・ソース電極を介して電源電位VDDに接続され、そのPMOS11−3のゲート電極が接地電位VSSに接続されている。第2の出力ノードm2は、PMOS11−4のドレイン電極・ソース電極を介して電源電位VDDに接続され、そのPMOS11−4のゲート電極が接地電位VSSに接続されている。
第1のラッチ部12Aは、第1〜第8のNMOS12−1〜12−8により構成されている。出力端子outは、第1のNMOS12−1のドレイン電極・ソース電極、第1のノードn1、及び第2のNMOS12−2のドレイン電極・ソース電極を介して接地電位VSSに接続されると共に、第3のNMOS12−3のドレイン電極・ソース電極、第2のノードn2、及び第4のNMOS12−4のドレイン電極・ソース電極を介して接地電位VSSに接続されている。NMOS12−1のゲート電極が反転出力端子outbに接続され、NMOS12−2のゲート電極に反転クロックckbが印加され、NMOS12−3のゲート電極が第2の出力ノードm2に接続され、NMOS12−4のゲート電極にクロックckが印加される。
反転出力端子outbは、第5のNMOS12−5のドレイン電極・ソース電極、第3のノードn3、及び第6のNMOS12−6のドレイン電極・ソース電極を介して接地電位VSSに接続されると共に、第7のNMOS12−7のドレイン電極・ソース電極、第4のノードn4、及び第8のNMOS12−8のドレイン電極・ソース電極を介して接地電位VSSに接続されている。NMOS12−5のゲート電極が出力端子outに接続され、NMOS12−6のゲート電極に反転クロックckbが印加され、NMOS12−7のゲート電極が第1の出力ノードm1に接続され、NMOS12−8のゲート電極にクロックckが印加される。
第2のラッチ部12Bは、第9〜第16のNMOS12−9〜12−16により構成されている。第1の出力ノードm1は、第9のNMOS12−9のドレイン電極・ソース電極、第5のノードn5、及び第10のNMOS12−10のドレイン電極・ソース電極を介して接地電位VSSに接続されると共に、第11のNMOS12−11のドレイン電極・ソース電極、第6のノードn6、及び第12のNMOS12−12のドレイン電極・ソース電極を介して接地電位VSSに接続されている。NMOS12−9のゲート電極が第2の出力ノードm2に接続され、NMOS12−10のゲート電極にクロックckが印加され、NMOS12−11のゲート電極が出力端子outに接続され、NMOS12−12のゲート電極に反転クロックckbが印加される。
第2の出力ノードm2は、第13のNMOS12−13のドレイン電極・ソース電極、第7のノードn7、及び第14のNMOS12−14のドレイン電極・ソース電極を介して接地電位VSSに接続されると共に、第15のNMOS12−15のドレイン電極・ソース電極、第8のノードn8、及び第16のNMOS12−16のドレイン電極・ソース電極を介して接地電位VSSに接続されている。NMOS12−13のゲート電極が出力ノードm1に接続され、NMOS12−14のゲート電極にクロックckが印加され、NMOS12−15のゲート電極が反転出力端子outbに接続され、NMOS12−16のゲート電極に反転クロックckbが印加される。
図7のMCML型TFF10の動作としては、PMOS11−1〜11−4が常時オン状態になっており、初期状態として、例えば出力端子outが“0”、反転出力端子outbが“1”、出力ノードm1が“1”、出力ノードm2が“0”の場合、NMOS12−1,12−7,12−13,12−15がオン状態、NMOS12−3,12−5,12−11,12−9がオフ状態になっている。
クロックckが“1”、反転クロックckbが“0”になると、NMOS12−4,12−8,12−10,12−14がオン状態、NMOS12−2,12−6,12−12,12−16がオフ状態になる。すると、オン状態のNMOS12−7,12−8により、反転出力端子outbが接地電位VSS側に引き下げられて“0”となる。この時、オン状態のNMOS12−13,12−14により、出力ノードm2が“0”を保持すると共に、出力ノードm1が“1”を保持する。反転出力端子outbが“0”になると、NMOS12−1がオフ状態になり、出力端子outがPMOS11−1を介して電源電位VDD方向へ引き上げられて“1”となる。これにより、出力端子out、反転出力端子outbが“0”、“1”から“1”、“0”へ反転する。
クロックckが“0”、反転クロックckbが“1”になると、NMOS12−4,12−8,12−10,12−14がオフ状態、NMOS12−2,12−6,12−12,12−16がオン状態になる。すると、オン状態のNMOS12−5,12−6により、反転出力端子outbが“0”に保持されると共に、出力端子outが“1”に保持される。この時、オン状態のNMOS12−11,12−12により、出力ノードm1が接地電位VSS側に引き下げられて“0”になると共に、オフ状態のNMOS12−13,12−14により、出力ノードm2がPMOS11−4を介して電源電位VDD側に引き上げられて“1”なる。
次に、クロックckが“1”、反転クロックckbが“0”になると、オン状態のNMOS12−3,12−4により、出力端子outが接地電位VSS側に引き下げられて“0”になると共に、反転出力端子outbがPMOS11−2により、電源電位VDD側に引き上げられて“1”となる。これにより、NMOS12−11がオフ状態、NMOS12−15がオン状態になり、出力ノードm1がPMOS11−3を介して電源電位VDD側に引き上げられて“1”になると共に、オン状態のNMOS12−13,12−14により、出力ノードm2が接地電位VSS側に引き下げられて“0”となる。これにより、出力端子out、反転出力端子outbが“1”、“0”から“0”、“1”へ反転する。
このように、図7のMCML型TFF10では、クロックckが“1”、反転クロックckbが“0”になる度に、出力端子out、反転出力端子outbの論理レベルが反転し、入力されたクロックck(又は反転クロックckb)の数を1/2にする計数動作を行う。そのため、図8の周波数分周器のように、TFF10をN段縦続接続すると、入力されたクロックck(又は反転クロックckb)の周波数が1/2Nに分周されることになる。
ここで、図7のMCML型TFF10において、信号の高レベル(以下「Hレベル」という。)は電源電位VDDレベルであり、低レベル(以下「Lレベル」という。)は電源電位VDDレベルからIRだけ降下したレベルとしてそれぞれ規定されるため、信号振幅はIRとなる。
一般に用いられる相補型MOS(以下「CMOS」という。)論理回路の信号振幅が電源電位VDDであるのに対し、MCML型TFF10は信号振幅がIRとなり、これは充放電時間の短縮につながり、動作スピードの向上を意味する。更に、CMOS論理回路とは異なり、入力信号の変化に対して論理閾値電圧がなく、NMOSの閾値電圧程度の入力信号振幅で出力信号が変化することも高速化に寄与している。しかも、MCML型TFF10は差動型相補信号で動作するため、同相雑音に強いこともより高速な動作を可能にする。
消費電力の観点から考えると、MCML型TFF10はCMOS論理回路とは異なり、負荷であるPMOS11−1〜11−4がオン状態であるため、絶えず電源電位VDDから電流が流れている。動作周波数が高い範囲であればCMOS論理回路よりも高速で動作するため、電源電位VDDを低減でき、CMOS論理回路と比べて低消費電力化が可能である。これに対し、CMOS論理回路はPMOSかNMOSのどちらかは絶えずオフしているため、回路が動作しない時は原理的には電力は消費しない。しかし、MCML型TFF10は絶えず電源電位VDDから電流が流れているため、動作していない時、又は、TFF10の入力信号周波数が遅く、ゲートの動作率が極めて低い場合には、CMOS論理回路を用いた方が低消費電力となる。そのため、MCML型TFF10とそれを用いた周波数分周器はGHzオーダ向けの回路であると言える。
MCML型TFF10とそれを用いた周波数分周器は、CMOS論理回路を用いた場合と比べて高速で動作するため、電源電位VDDの低減が可能となり、GHzオーダでの高速動作時での低消費電力化に適している。しかし、動作周波数の低い範囲ではCMOS論理回路に比べて消費電力が大きくなる。周波数分周器は後段のTFFに進むほど、信号の周波数が落ちるため、高速で動作させる必要のあるところはMCML型TFF10を用い、ある程度周波数の下がったところではCMOS論理回路を用いるといった方式等も検討することができる。しかし、MCML型TFF10のCMOS論理回路にはない大きな利点として、“差動型相補信号で動作するため同相雑音に強い”という点がある。この特徴は電源電位VDDの低電圧化に対する周波数分周器の安定動作を考えた場合、非常に重要な利点となる。そのため、MCML型TFF10とそれを用いた周波数分周器は、今後の電源電位VDDの低電圧化において非常に重要な回路となる。そこで、同相雑音に強いという特徴を持つ差動型の回路方式を維持しつつ、これに加え、低消費電力化を図ることが、MCML型TFF10とそれを用いた周波数分周器の課題となる。
この解決方法として、例えば、周波数分周器における高周波回路ブロック及び低周波回路ブロックを、従来のMCML型TFF10を用いて構成した場合、低周波回路ブロックにおける負荷トランジスタであるPMOS11−1〜11−4のディメンジョンを、高周波回路ブロックにおける負荷トランジスタであるPMOS11−1〜11−4のディメンジョンよりも遙かに小さくする場合、低消費電力化を実現することはできるが、その一方で、低周波回路ブロックにおけるTFF10からのHレベル信号の立ち上りスピードが落ちてしまい、その結果、所望の回路動作を実現できなくなってしまう虞が生じる。逆に、低周波回路ブロックにおけるPMOS11−1〜11−4のディメンジョンを、高周波回路ブロックにおけるPMOS11−1〜11−4のディメンジョンよりも僅かに小さくする場合、低周波回路ブロックにおけるTFF10からのHレベル信号の立ち上りスピードは所望のレベルに維持できるが、その一方で、低消費電力化の実現が難しくなってしまう。
従って、TFFからのHレベル信号の立ち上り(又はLレベル信号の立ち下がり)スピードを維持しつつ、低消費電力化を図ることができるFFとそれを用いた周波数分周器の実現が強く望まれていた。
本発明のFFでは、相補的な第1及び第2の入力パルスにより、ラッチされた相補的な第1及び第2の出力端子の信号が反転するFFおいて、第1の出力端子に接続された第1の負荷トランジスタを、第2の出力端子からの信号によって導通制御し、第2の出力端子に接続された第2の負荷トランジスタを、第1の出力端子からの信号によって導通制御している。
本発明の周波数分周器では、相補的な第1及び第2の入力パルスにより、ラッチされた相補的な第1及び第2の出力端子の信号が反転するFFからなる回路ブロックがN段(但し、Nは2以上の整数)縦続接続され、前記第1及び第2の入力パルスの周波数を1/2Nに分周する周波数分周器において、周波数の高い回路ブロックは従来のFFで構成し、周波数の低い或いは中間の周波数の回路ブロックは本発明のFFで構成している。
本発明のFFによれば、例えば、第1の出力端子からHレベル(又はLレベル)の信号が出力される場合は、第2の出力端子からLレベル(又はHレベル)の信号が出力されるので、第1の負荷トランジスタがオン状態になり、第1の出力端子からのHレベル信号(又はLレベル信号)が所望のスピードで立ち上がる(又は立ち下がる)。その時、一方では、Lレベル信号(又はHレベル信号)を出力する第2の出力端子に接続された第2の負荷トランジスタはオフ状態になっているので、電力の消費を第2の負荷トランジスタがオフ状態になっている分だけ抑制することができる。同様に、第2の出力端子からHレベル信号(又はLレベル信号)が出力される場合も、オン状態の第2の負荷トランジスタによってそのHレベル信号(又はLレベル信号)の立ち上り(又は立ち下がり)スピードが維持され、その一方で、第1の負荷トランジスタがオフ状態になっている分だけ電力消費を抑制することが可能となる。従って、TFFからのHレベル信号(又はLレベル信号)の立ち上がり(又は立ち下がり)スピードを維持しつつ、低消費電力化を実現できる。
本発明の周波数分周器によれば、動作周波数により適切なFFを選択して構成することで、動作スピードを維持しつつ、消費電力を低減することができる。
TFFは、相補的な第1及び第2の入力パルスにより、ラッチ部にラッチされた相補的な第1及び第2の出力端子の信号が反転するFFであり、第1の出力端子に接続された第1の負荷トランジスタを、第2の出力端子からの信号によって導通制御し、第2の出力端子に接続された第2の負荷トランジスタを、第1の出力端子からの信号によって導通制御している。
1/2N周波数分周器は、TFFからなる回路ブロックがN段縦続接続され、相補的な第1及び第2の入力パルスの周波数を1/2Nに分周するものであって、周波数の高い回路ブロックは従来のTFFで構成し、周波数の低い或いは中間の周波数の回路ブロックは前記TFFで構成している。
(実施例1の構成)
図1は、本発明の実施例1を示すTFFの回路図である。
本実施例1のTFF20は、従来の図7のMCML型TFF10と同様に、入出力信号(例えば、第1の入力パルスであるクロックck、第2の入力パルスである反転クロックckb、第1の出力端子outの信号、及び第2の出力端子である反転出力端子outbの信号)がすべて差動型相補信号からなり、信号振幅を得るための第1、第2、第3、第4の負荷素子であるPMOS(このオン抵抗はR、オン電流はI)21−1〜21−4と、従来のTFF10に新たに追加された第1、第2、第3、第4の負荷トランジスタ(例えば、PMOS)21−11〜21−14と、従来のTFF10中の第1、第2のラッチ部12A,12Bと同様の論理を構成するNMOSからなる第1、第2のラッチ部22A,22Bとから構成されている。
出力端子out及び反転出力端子outbには、第1、第2のラッチ部22A、22Bが接続されている。出力端子outは、第1のラッチ部22AにおけるPMOS21−1のドレイン電極・ソース電極を介して第1の電源電位VDDに接続される共に、PMOS21−11のドレイン電極・ソース電極を介して第1の電源電位VDDに接続されている。PMOS21−1は、ゲート電極が第2の電源電位である接地電位VSSに接続され、常時オン状態になっている。PMOS21−11は、ゲート電極が反転出力端子outbに接続されている。反転出力端子outbは、PMOS21−2のドレイン電極・ソース電極を介して電源電位VDDに接続されると共に、PMOS21−12のドレイン電極・ソース電極を介して電源電位VDDに接続されている。PMOS21−2は、ゲート電極が接地電位VSSに接続され、常時オン状態になっている。PMOS21−12は、ゲート電極が出力端子outに接続されている。
第2のラッチ部22Bにおける相補的な第1、第2の出力ノードm1,m2のうちの第1の出力ノードm1は、PMOS21−3のドレイン電極・ソース電極を介して電源電位VDDに接続されると共に、PMOS21−13のドレイン電極・ソース電極を介して電源電位VDDに接続されている。PMOS21−3は、ゲート電極が接地電位VSSに接続され、常時オン状態になっている。PMOS21−13は、ゲート電極が第2の出力ノードm2に接続されている。第2の出力ノードm2は、PMOS21−4のドレイン電極・ソース電極を介して電源電位VDDに接続されると共に、PMOS21−14のドレイン電極・ソース電極を介して電源電位VDDに接続されている。PMOS21−4は、ゲート電極が接地電位VSSに接続され、常時オン状態になっている。PMOS21−14は、ゲート電極が第1の出力ノードm1に接続されている。
第1のラッチ部22Aは、従来のTFF10中の第1のラッチ部12Aと同様の構成であり、第1〜第8のNMOS22−1〜22−8、及び第1〜第4のノードn1〜n4により構成されている。第1〜第8のNMOS22−1〜22−8は、従来の第1〜第8のNMOS12−1〜12−8にそれぞれ対応している。
第2のラッチ部22Bは、従来のTFF10中の第2のラッチ部12Bと同様の構成であり、第9〜第16のNMOS22−9〜22−16、及び第5〜第8のノードn5〜n8により構成されている。第9〜第16のNMOS22−9〜22−16は、従来の第9〜第16のNMOS12−9〜12−16にそれぞれ対応している。
図2は、本発明の実施例1を示す1/2N周波数分周器の構成図である。
本実施例1の1/2N周波数分周器は、TFFがN段縦続接続されて構成されているが、周波数の高い回路ブロックでは従来のMCML型TFF10−1〜10−3が用いられ、周波数の低い回路ブロックでは本実施例1のTFF20−(N-1),20−Nが用いられている。
本実施例1のTFF20における負荷用の各PMOS21−1〜21−4,21−11〜21−14のディメンジョンは、例えば、次のように設定されている。
図1のPMOS21−1及び21−11の2つを併せた駆動能力と、図7の負荷用のPMOS11−1の1つの駆動能力とが等しくなるように、PMOS21−1及び21−11のディメンジョンが設定されている。同様に、図1のPMOS21−2及び21−12を併せた駆動能力と、図7の負荷用のPMOS11−2の駆動能力とが等しく、図1のPMOS21−3及び21−13を併せた駆動能力と、図7の負荷用のPMOS11−3の駆動能力とが等しく、図1のPMOS21−4及び21−14を併せた駆動能力と、図7の負荷用のPMOS11−4の駆動能力とが等しくなるように、PMOS21−2〜21−4,21−12〜21−14のディメンジョンが設定されている。
即ち、周波数の高い回路ブロックにおけるTFF(1)の負荷用PMOS(1つの各PMOS11−1〜11−4)の駆動能力と、周波数の低い回路ブロックにおける各TFF(2)〜TFF(4)の負荷用PMOS(各2つのPMOS21−1,21−11〜21−4,21−14)の駆動能力が等しく設定されている。例えば、図1のPMOS21−1のゲート幅:図1のPMOS21−11のゲート幅:図7のPMOS11−1のゲート幅=1:1:2(但し、ゲート長はいずれのPMOSについても同じ)に設定されている。PMOS21−2,21−12〜21−4,21−14についても同様である。
(実施例1の動作)
図1のTFF20において、 PMOS21−1,21−2,21−3,21−4は、従来と同様に、常時オン状態になっている。PMOS21−11のゲート電極は、反転出力端子outbに接続され、PMOS21−12のゲート電極は、出力端子outに接続され、PMOS21−13のゲート電極は、出力ノードm2に接続され、PMOS21−14のゲート電極は、出力ノードm1に接続されている。出力端子outの信号と反転出力端子outbの信号、出力ノードm1の信号と出力ノードm2の信号は、互いに差動型相補信号となっている。
出力ノードmlの信号が“1”、出力ノードm2の信号が“0”の状態では、PMOS21−13はオン状態となり、PMOS21−14はオフ状態となる。同様に、出力端子outの信号が“0”、反転出力端子outbの信号が“1”の時、PMOS21−11はオフ状態となり、PMOS21−12はオン状態となる。このように、出力ノードm1の信号と出力ノードm2の信号、出力端子outの信号と反転出力端子outbの信号の差動型相補信号の組み合わせを用いて、負荷トランジスタであるPMOS21−11〜21−14を制御することで、電源電位VDDから接地電位VSSヘの電流を制御することが可能となり、これはTFF単体での消費電流の削減を可能にする。
そして、図2に示す周波数分周器全体において、高速で動作させる回路ブロックにおいては従来のMCML型TFF10−1〜10−3を用い、周波数の下がった回路ブロックでは本実施例1のTFF20−(N-1),20−Nを用いて構成することで、周波数分周器全体の低消費電力化を図ることができる。なお、高速で動作させる回路ブロックと低速で動作させる回路ブロックとは、例えば、下記のようなシミュレーション結果に基づき適宜選択すれば良い。
図3は、図2における4段のTFF(1)〜TFF(4)からなる1/16周波数分周器を用いたシミュレーション結果を示す図である。この図3を用いて前記の低消費電力化の効果を説明する。
回路はSOI(Silicon On Insulator)基板上で作成した場合を想定し、電源電位1V、クロックck及び反転クロックckbである入力信号周波数7GHzでシミュレーションを行った。図3に示す4段のTFF(1)〜TFF(4)を従来のMCML型TFF10を用いて構成した場合、消費電力は2.4mWであった。これに対し、1段目のTFF(1)を従来のMCML型TFF10で構成し、2段目のTFF(2)から4段目のTFF(4)を本実施例1のTFF20で構成した場合、消費電力は1.8mWとなり、消費電力を25%程度削減することができた。
(実施例1の効果)
本実施例1によれば、次の(a)、(b)のような効果がある。
(a) 図1のTFF20によれば、出力端子outに接続された負荷用PMOS21−11を、反転出力端子outbからの信号によって導通制御し、反転出力端子outbに接続された負荷用PMOS21−12を、出力端子outからの信号によって導通制御している。このような構成を採用することにより、出力端子outからHレベルの信号が出力される場合は、反転出力端子outbからLレベルの信号が出力されるので、PMOS21−1及び21−11の両方がオン状態になり、出力端子outからのHレベル信号が所望のスピードで立ち上がる。その時、一方では、Lレベル信号を出力する反転出力端子outbに接続されたPMOS21−12はオフ状態になっているので、電力消費をPMOS21−12がオフ状態になっている分だけ抑制することができる。同様に、反転出力端子outbからHレベル信号が出力される場合も、オン状態のPMOS21−2及び21−12によってそのHレベル信号の立ち上りスピードが維持され、その一方で、PMOS21−11がオフ状態になっている分だけ電力消費を抑制することが可能となる。このように、負荷用PMOS21−11〜21−14の制御を通じて、電源電位VDDからの電流の制御を行い、TFF単体の消費電力を削減できる。
(b) 図2の1/2N周波数分周器によれば、高速で動作させる回路ブロックに対しては従来のMCML型TFF10−1〜10−3を用い、周波数の下がった回路ブロックでは本実施例1のTFF20−(N-1),20−Nを用いて構成している。このような構成を取ることで、周波数分周器全体の消費電力の削減を行うことができる。
(実施例2の構成)
図4は、本発明の実施例2を示すTFFの回路図であり、実施例1のTFF20を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例2のTFF30は、実施例1のTFF20中の負荷用PMOS21−1〜21−4を削除した構成になっている。
図5は、本発明の実施例2を示す1/2N周波数分周器の構成図である。
本実施例2の1/2N周波数分周器は、TFFがN段縦続接続されて構成されているが、周波数の高い回路ブロックでは従来のMCML型TFF10−1〜10−3が用いられ、周波数の低い回路ブロックでは本実施例2のTFF30−(N-1),30−Nが用いられている。
本実施例2のTFF30における負荷用の各PMOS21−11〜21−14のディメンジョンは、例えば、次のように設定されている。
図4のPMOS21−11の駆動能力と、図7の負荷用のPMOS11−1の駆動能力とが等しくなるように、PMOS21−11のディメンジョンが設定されている。同様に、図4のPMOS21−12の駆動能力と、図7の負荷用のPMOS11−2の駆動能力とが等しく、図4のPMOS21−13の駆動能力と、図7の負荷用のPMOS11−3の駆動能力とが等しく、図4のPMOS21−14の駆動能力と、図7の負荷用のPMOS11−4の駆動能力とが等しくなるように、PMOS21−12〜21−14のディメンジョンが設定されている。
即ち、周波数の高い回路ブロックにおける各TFF10−1〜10−3の負荷用PMOS(1つのPMOS11−1〜11−4)の駆動能力と、周波数の低い回路ブロックにおける各TFF30−(N-1)、30−Nの負荷用PMOS(各PMOS21−11〜21−14)の駆動能力が等しく設定されている。例えば、図4のPMOS21−11のゲート幅:図7のPMOS11−1のゲート幅=1:1(但し、ゲート長はいずれのPMOSについても同じ)に設定されている。PMOS21−12〜21−14についても同様である。
(実施例2の動作)
図4のTFF30において、PMOS21−11のゲート電極と反転出力端子outbが接続され、PMOS21−12のゲート電極と出力端子outが接続され、PMOS21−13のゲート電極と第2の出力ノードm2が接続され、PMOS21−14のゲート電極と第1の出力ノードm1が接続されている。出力端子outの信号と反転出力端子outbの信号、第1の出力ノードm1の信号と第2の出力ノードm2の信号は、それぞれ差動型相補信号である。
例えば、出力端子outの信号が“1”で、反転出力端子outbの信号が“0”の時、PMOS21−11がオン状態に、PMOS21−12がオフ状態になるので、電源電位VDDからの電流を制御することができる。同様に、出力ノードmlの信号が“0”で、出力ノードm2の信号が“1”の時、PMOS21−13がオフ状態に、PMOS21−14がオン状態になるので、電源電位VDDからの電流を制御することができる。図4の構成を取ることで、電源電位VDDからの消費電流を制御することができ、TFF単体での消費電力の削減を可能にする。
そして、図5に示す周波数分周器全体において、高速で動作させる回路ブロックにおいては従来のMCML型TFF10−1〜10−3を用い、周波数の下がった回路ブロックでは本実施例2のTFF30−(N-1),30−Nを用いて構成することで、周波数分周器全体の低消費電力化を図ることができる。なお、高速で動作させる回路ブロックと低速で動作させる回路ブロックとは、例えば、下記のようなシミュレーション結果に基づき適宜選択すれば良い。
前記の低消費電力化の効果を、第3図に示す1/16周波数分周器におけるシミュレーション結果を用いて説明する。
実施例1で説明したように、回路はSOI基板上で作成したMOSトランジスタを想定し、電源電位1V、入力信号7GHzという条件でシミュレーションを行った。図3における1/16周波数分周器を構成する4段のTFF(1)〜TFF(4)を図7に示す従来のMCML型TFF10を用いて構成した場合、消費電力は2.4mWであった。これに対し、TFF(1)とTFF(2)を図7に示す従来のMCML型TFF10を用い、TFF(3)とTFF(4)を図4のTFF30を用いて構成する。この結果、消費電力は1.7mWとなり、消費電力を28%程度削減できる。
(実施例2の効果)
本実施例2によれば、次の(a)、(b)のような効果がある。
(a) 図4のTFF30によれば、実施例1と同様に、出力端子outに接続された負荷用PMOS21−11を、反転出力端子outbからの信号によって導通制御し、反転出力端子outbに接続された負荷用PMOS21−12を、出力端子outからの信号によって導通制御している。このような構成を採用することにより、出力端子outからHレベルの信号が出力される場合は、反転出力端子outbからLレベルの信号が出力されるので、PMOS21−11がオン状態になり、出力端子outからのHレベル信号が所望のスピードで立ち上がる。その時、一方では、Lレベル信号を出力する反転出力端子outbに接続されたPMOS21−12はオフ状態になっているので、電力消費をPMOS21−12がオフ状態になっている分だけ抑制することができる。同様に、反転出力端子outbからHレベル信号が出力される場合も、オン状態のPMOS21−12によってそのHレベル信号の立ち上りスピードが維持され、その一方で、PMOS21−11がオフ状態になっている分だけ電力消費を抑制することが可能となる。このように、負荷用PMOS21−11〜21−14の制御を通じて、電源電位VDDからの電流の制御を行い、TFF単体の消費電力を削減できる。
(b) 図5の1/2N周波数分周器によれば、高速で動作させる回路ブロックに対しては従来のMCML型TFF10−1〜10−3を用い、周波数の下がった回路ブロックでは本実施例2のTFF30−(N-1),30−Nを用いて構成している。このような構成を取ることで、周波数分周器全体の消費電力の削減を行うことができる。
(実施例3の構成)
図6は、本発明の実施例3を示す周波数分周器の構成である。
この周波数分周器では、周波数の高い回路ブロックに関しては図7に示す従来のMCML型TFF10を用い、周波数の低い回路ブロックに関しては図1のTFF20を用い、その2つの周波数に対し中間の周波数で動作する回路ブロックに関しては図4のTFF30を用いて構成している。なお、周波数の高い回路ブロック、周波数が中間の回路ブロック、及び周波数が低い回路ブロックの区別は、例えば、下記のようなシミュレーション結果に基づき適宜選択すれば良い。
(実施例3の動作)
本実施例3の周波数分周器では、後段に進むほど信号の周波数が低下する。動作周波数が高く、動作時消費電力の支配的な回路ブロックに関しては、図7に示す従来のMCML型TFF10を用いて回路を高速で動作させる。後段の周波数の低く、待機時消費電力を考慮しなくてはいけない回路ブロックでは、図4のTFF30を用いて構成する。動作時の消費電力と待機時の消費電力のどちらも考慮する必要があるような、前記2つの回路ブロックに対し、中間の周波数で動作する回路ブロックに関しては、図1のTFF20を用いて構成する。このように、動作周波数によって使用するTFFの回路構成法の選択を行うことで、周波数分周器の入力信号に対する消費電力を最適化する。この効果を図3に示す1/16周波数分周器のシミュレーション結果を用いて説明する。
実施例1と同様に、SOI基板上で作成したMOSトランジスタを用いることを想定し、電源電位1V、入力周波数7GHzという条件の下でシミュレーションを行った。図3に示すTFF(1)〜TFF(4)をすべて図7に示す従来のMCML型TFF10を用いて構成した場合、消費電力は2.4mWであった。これに対し、TFF(1)を図7に示す従来のMCML型TFF10を用い、TFF(2)を図1に示す実施例1のTFF20を用い、TFF(3)とTFF(4)を図4に示す実施例2のTFF30を用いて構成する。この場合、消費電力は1.5mWとなり、35%程度消費電力を削減することができる。
(実施例3の効果)
本実施例3の周波数分周器によれば、動作周波数の高い回路ブロックでは図7に示す従来のMCML型TFF10を用い、周波数の低い回路ブロックでは図4に示す実施例2のTFF30を用いる。そして、その2つの回路ブロックに対して中間の周波数で動作する回路ブロックに関しては、図1に示す実施例1のTFF20を用いて構成している。このように、動作周波数により使用するTFFの回路構成法を選択することで、周波数分周器の消費電力の削減を行うことができる。
なお、本発明は上記実施例1〜3に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、下記の(1)〜(3)のようなものがある。
(1) 実施例1〜3では、SOI基板上において回路を作成した場合を想定してシミュレーションを行い、効果を説明したが、同様の効果は半導体基板であるバルク基板において回路を作成した場合にも得ることができる。しかし、次の(i)、(ii)に示す理由により、SOI基板上で回路を作成した方が、バルク基板上で作成した場合と比べて高い効果を期待できる。
(i) SOI基板上において作成したMOSトランジスタは、バルク基板上で作成したMOSトランジスタと比べて活性層が薄いことから接合容量が小さく、高速動作が可能である。
(ii) S01基板上に作成したMOSトランジスタは、バルク基板上で作成したMOSトランジスタに比べて活性層が薄いことからオフリーク電流が小さい。このことはオフリーク電流を同程度にした場合、SOI基板上で作成したMOSトランジスタは、バルク基板上で作成したMOSトランジスタに比べて閾値電圧を低下でき、これは電源電位の低下が可能となる。
(2) 図1、図7において、負荷用のPMOS21−1〜21−4,11−1〜11−4は、これに代えて抵抗等の負荷素子に置き換えても、同様の作用効果が得られる。又、図1、図4において、負荷用のPMOS21−11〜21−14に代えて、NMOS等の他の負荷トランジスタに置き換えると共に、電源の極性を変える等して、TFFからのLレベル信号の立ち下がりスピードを維持しつつ、低消費電力化を図ることも可能である。
(3) 図1、図4、図7において、ラッチ部12A,12B,22A,22Bは、PMOS等の他のトランジスタを用いて構成したり、或いは、図示以外の他の回路構成に変更しても良い。
本発明の実施例1を示すTFFの回路図である。 本発明の実施例1を示す1/2N周波数分周器の構成図である。 図2の1/16周波数分周器を用いたシミュレーション結果を示す図である。 本発明の実施例2を示すTFFの回路図である。 本発明の実施例2を示す1/2N周波数分周器の構成図である。 本発明の実施例3を示す周波数分周器の構成図である。 従来のMCML型TFFの回路図である。 従来の1/2N周波数分周器を示す構成図である。
符号の説明
10,20,30 TFF
11−1〜11−4,21−1〜21−4,21−11〜21−14 PMOS
12A,12B,22A,22B ラッチ部
ck クロック
ckb 反転クロック
m1,m2 出力ノード
n1〜n8 ノード
out 出力端子
outb 反転出力端子

Claims (7)

  1. 相補的な信号を出力する第1及び第2の出力端子のうちの前記第1の出力端子と第1の電源電位との間に接続されて、電源電流を流す第1の負荷素子と、
    前記第1の電源電位と前記第2の出力端子との間に接続されて、電源電流を流す第2の負荷素子と、
    前記第1の電源電位と前記第1の出力端子との間に接続され、前記第2の出力端子の信号により導通状態が制御される第1の負荷トランジスタと、
    前記第1の電源電位と前記第2の出力端子との間に接続され、前記第1の出力端子の信号により導通状態が制御される第2の負荷トランジスタと、
    前記第1の電源電位とは異なる第2の電源電位と前記第1及び第2の出力端子との間に接続され、前記第1及び第2の出力端子の信号をラッチし、相補的な第1及び第2の入力パルスと相補的な第1及び第2の出力ノードの信号とにより、前記ラッチした前記第1及び第2の出力端子の信号を反転する第1のラッチ部と、
    前記第1の電源電位と前記第1の出力ノードとの間に接続されて、電源電流を流す第3の負荷素子と、
    前記第1の電源電位と前記第2の出力ノードとの間に接続されて、電源電流を流す第4の負荷素子と、
    前記第1の電源電位と前記第1の出力ノードとの間に接続され、前記第2の出力ノードの信号により導通状態が制御される第3の負荷トランジスタと、
    前記第1の電源電位と前記第2の出力ノードとの間に接続され、前記第1の出力ノードの信号により導通状態が制御される第4の負荷トランジスタと、
    前記第2の電源電位と前記第1及び第2の出力ノードとの間に接続され、前記第1及び第2の出力ノードの信号をラッチし、前記第1及び第2の入力パルスと前記第1及び第2の出力端子の信号とにより、前記ラッチした前記第1及び第2の出力ノードの信号を反転する第2のラッチ部と、
    を有することを特徴とするフリップフロップ回路。
  2. 相補的な信号を出力する第1及び第2の出力端子のうちの前記第1の出力端子と第1の電源電位との間に接続され、前記第2の出力端子の信号により導通状態が制御される第1の負荷トランジスタと、
    前記第1の電源電位と前記第2の出力端子との間に接続され、前記第1の出力端子の信号により導通状態が制御される第2の負荷トランジスタと、
    前記第1の電源電位とは異なる第2の電源電位と前記第1及び第2の出力端子との間に接続され、前記第1及び第2の出力端子の信号をラッチし、相補的な第1及び第2の入力パルスと相補的な第1及び第2の出力ノードの信号とにより、前記ラッチした前記第1及び第2の出力端子の信号を反転する第1のラッチ部と、
    前記第1の電源電位と前記第1の出力ノードとの間に接続され、前記第2の出力ノードの信号により導通状態が制御される第3の負荷トランジスタと、
    前記第1の電源電位と前記第2の出力ノードとの間に接続され、前記第1の出力ノードの信号により導通状態が制御される第4の負荷トランジスタと、
    前記第2の電源電位と前記第1及び第2の出力ノードとの間に接続され、前記第1及び第2の出力ノードの信号をラッチし、前記第1及び第2の入力パルスと前記第1及び第2の出力端子の信号とにより、前記ラッチした前記第1及び第2の出力ノードの信号を反転する第2のラッチ部と、
    を有することを特徴とするフリップフロップ回路。
  3. 前記第1のラッチ部は、
    前記第1の出力端子と第1のノードとの間に接続され、前記第2の出力端子の信号により導通状態が制御される第1のトランジスタと、
    前記第1のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第2のトランジスタと、
    前記第1の出力端子と第2のノードとの間に接続され、前記第2の出力ノードの信号により導通状態が制御される第3のトランジスタと、
    前記第2のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第4のトランジスタと、
    前記第2の出力端子と第3のノードとの間に接続され、前記第1の出力端子の信号により導通状態が制御される第5のトランジスタと、
    前記第3のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第6のトランジスタと、
    前記第2の出力端子と第4のノードとの間に接続され、前記第1の出力ノードの信号により導通状態が制御される第7のトランジスタと、
    前記第4のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第8のトランジスタとにより構成され、
    前記第2のラッチ部は、
    前記第1の出力ノードと第5のノードとの間に接続され、前記第2の出力ノードの信号により導通状態が制御される第9のトランジスタと、
    前記第5のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第10のトランジスタと、
    前記第1の出力ノードと第6のノードとの間に接続され、前記第1の出力端子の信号により導通状態が制御される第11のトランジスタと、
    前記第6のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第12のトランジスタと、
    前記第2の出力ノードと第7のノードとの間に接続され、前記第1の出力ノードの信号により導通状態が制御される第13のトランジスタと、
    前記第7のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第14のトランジスタと、
    前記第2の出力ノードと第8のノードとの間に接続され、前記第2の出力端子の信号により導通状態が制御される第15のトランジスタと、
    前記第8のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第16のトランジスタとにより構成されていることを特徴とする請求項1又は2記載のフリップフロップ回路。
  4. 相補的な第1及び第2の入力パルスにより、ラッチされた相補的な第1及び第2の出力端子の信号が反転するフリップフロップ回路からなる回路ブロックがN段(但し、Nは2以上の整数)縦続接続され、前記第1及び第2の入力パルスの周波数を1/2Nに分周する周波数分周器において、
    周波数の高い前記回路ブロックは、
    相補的な信号を出力する前記第1及び第2の出力端子のうちの前記第1の出力端子と第1の電源電位との間に接続されて、電源電流を流す第1の負荷素子と、
    前記第1の電源電位と前記第2の出力端子との間に接続されて、電源電流を流す第2の負荷素子と、
    前記第1の電源電位とは異なる第2の電源電位と前記第1及び第2の出力端子との間に接続され、前記第1及び第2の出力端子の信号をラッチし、前記第1及び第2の入力パルスと相補的な第1及び第2の出力ノードの信号とにより、前記ラッチした前記第1及び第2の出力端子の信号を反転する第1のラッチ部と、
    前記第1の電源電位と前記第1の出力ノードとの間に接続されて、電源電流を流す第3の負荷素子と、
    前記第1の電源電位と前記第2の出力ノードとの間に接続されて、電源電流を流す第4の負荷素子と、
    前記第2の電源電位と前記第1及び第2の出力ノードとの間に接続され、前記第1及び第2の出力ノードの信号をラッチし、前記第1及び第2の入力パルスと前記第1及び第2の出力端子の信号とにより、前記ラッチした前記第1及び第2の出力ノードの信号を反転する第2のラッチ部と、
    を有する所定のフリップフロップ回路により構成され、
    周波数の下がった前記回路ブロックは、
    請求項1記載のフリップフロップ回路により構成されていることを特徴とする周波数分周器。
  5. 相補的な第1及び第2の入力パルスにより、ラッチされた相補的な第1及び第2の出力端子の信号が反転するフリップフロップ回路からなる回路ブロックがN段(但し、Nは2以上の整数)縦続接続され、前記第1及び第2の入力パルスの周波数を1/2Nに分周する周波数分周器において、
    周波数の高い前記回路ブロックは、
    相補的な信号を出力する前記第1及び第2の出力端子のうちの前記第1の出力端子と第1の電源電位との間に接続されて、電源電流を流す第1の負荷素子と、
    前記第1の電源電位と前記第2の出力端子との間に接続されて、電源電流を流す第2の負荷素子と、
    前記第1の電源電位とは異なる第2の電源電位と前記第1及び第2の出力端子との間に接続され、前記第1及び第2の出力端子の信号をラッチし、前記第1及び第2の入力パルスと相補的な第1及び第2の出力ノードの信号とにより、前記ラッチした前記第1及び第2の出力端子の信号を反転する第1のラッチ部と、
    前記第1の電源電位と前記第1の出力ノードとの間に接続されて、電源電流を流す第3の負荷素子と、
    前記第1の電源電位と前記第2の出力ノードとの間に接続されて、電源電流を流す第4の負荷素子と、
    前記第2の電源電位と前記第1及び第2の出力ノードとの間に接続され、前記第1及び第2の出力ノードの信号をラッチし、前記第1及び第2の入力パルスと前記第1及び第2の出力端子の信号とにより、前記ラッチした前記第1及び第2の出力ノードの信号を反転する第2のラッチ部と、
    を有するフリップフロップ回路により構成され、
    周波数の下がった前記回路ブロックは、
    請求項2記載のフリップフロップ回路により構成されていることを特徴とする周波数分周器。
  6. 相補的な第1及び第2の入力パルスにより、ラッチされた相補的な第1及び第2の出力端子の信号が反転するフリップフロップ回路からなる回路ブロックがN段(但し、Nは2以上の整数)縦続接続され、前記第1及び第2の入力パルスの周波数を1/2Nに分周する周波数分周器において、
    高い周波数で動作する前記回路ブロックは、
    相補的な信号を出力する前記第1及び第2の出力端子のうちの前記第1の出力端子と第1の電源電位との間に接続されて、電源電流を流す第1の負荷素子と、
    前記第1の電源電位と前記第2の出力端子との間に接続されて、電源電流を流す第2の負荷素子と、
    前記第1の電源電位とは異なる第2の電源電位と前記第1及び第2の出力端子との間に接続され、前記第1及び第2の出力端子の信号をラッチし、前記第1及び第2の入力パルスと相補的な第1及び第2の出力ノードの信号とにより、前記ラッチした前記第1及び第2の出力端子の信号を反転する第1のラッチ部と、
    前記第1の電源電位と前記第1の出力ノードとの間に接続されて、電源電流を流す第3の負荷素子と、
    前記第1の電源電位と前記第2の出力ノードとの間に接続されて、電源電流を流す第4の負荷素子と、
    前記第2の電源電位と前記第1及び第2の出力ノードとの間に接続され、前記第1及び第2の出力ノードの信号をラッチし、前記第1及び第2の入力パルスと前記第1及び第2の出力端子の信号とにより、前記ラッチした前記第1及び第2の出力ノードの信号を反転する第2のラッチ部と、
    を有するフリップフロップ回路により構成され、
    低い周波数で動作する前記回路ブロックは、
    請求項2記載のフリップフロップ回路により構成され、
    中間の周波数で動作する前記回路ブロックは、
    請求項1記載のフリップフロップ回路により構成されていることを特徴とする周波数分周器。
  7. 前記第1のラッチ部は、
    前記第1の出力端子と第1のノードとの間に接続され、前記第2の出力端子の信号により導通状態が制御される第1のトランジスタと、
    前記第1のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第2のトランジスタと、
    前記第1の出力端子と第2のノードとの間に接続され、前記第2の出力ノードの信号により導通状態が制御される第3のトランジスタと、
    前記第2のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第4のトランジスタと、
    前記第2の出力端子と第3のノードとの間に接続され、前記第1の出力端子の信号により導通状態が制御される第5のトランジスタと、
    前記第3のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第6のトランジスタと、
    前記第2の出力端子と第4のノードとの間に接続され、前記第1の出力ノードの信号により導通状態が制御される第7のトランジスタと、
    前記第4のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第8のトランジスタとにより構成され、
    前記第2のラッチ部は、
    前記第1の出力ノードと第5のノードとの間に接続され、前記第2の出力ノードの信号により導通状態が制御される第9のトランジスタと、
    前記第5のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第10のトランジスタと、
    前記第1の出力ノードと第6のノードとの間に接続され、前記第1の出力端子の信号により導通状態が制御される第11のトランジスタと、
    前記第6のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第12のトランジスタと、
    前記第2の出力ノードと第7のノードとの間に接続され、前記第1の出力ノードの信号により導通状態が制御される第13のトランジスタと、
    前記第7のノードと前記第2の電源電位との間に接続され、前記第1の入力パルスにより導通状態が制御される第14のトランジスタと、
    前記第2の出力ノードと第8のノードとの間に接続され、前記第2の出力端子の信号により導通状態が制御される第15のトランジスタと、
    前記第8のノードと前記第2の電源電位との間に接続され、前記第2の入力パルスにより導通状態が制御される第16のトランジスタとにより構成されていることを特徴とする請求項4〜6のいずれか1項に記載のフリップフロップ回路。
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