JP2007214552A - 二重トラップ層を備えた不揮発性メモリ素子 - Google Patents
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- 230000000903 blocking effect Effects 0.000 claims description 19
- 238000010893 electron trap Methods 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 8
- 239000002159 nanocrystal Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 230000005524 hole trap Effects 0.000 description 16
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
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- E—FIXED CONSTRUCTIONS
- E04—BUILDING
- E04H—BUILDINGS OR LIKE STRUCTURES FOR PARTICULAR PURPOSES; SWIMMING OR SPLASH BATHS OR POOLS; MASTS; FENCING; TENTS OR CANOPIES, IN GENERAL
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7882—Programmable transistors with only two possible levels of programmation charging by injection of carriers through a conductive insulator, e.g. Poole-Frankel conduction
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Abstract
【課題】二重トラップ層を備えた不揮発性メモリ素子を提供する。
【解決手段】電荷トラップ層は、正孔トラップが支配的に行われる第1トラップ層と、電子トラップが支配的に行われる第2トラップ層とを備える二重トラップ層を備えた不揮発性メモリ素子である。これにより、不揮発性メモリ素子は、フラットバンド電圧の範囲が(+)及び(−)方向に均一に拡張されるため、バイアス電圧によるフラットバンド電圧間の差を大きくし、したがって、非常に安定したマルチレベルセルを具現できる。
【選択図】図4
【解決手段】電荷トラップ層は、正孔トラップが支配的に行われる第1トラップ層と、電子トラップが支配的に行われる第2トラップ層とを備える二重トラップ層を備えた不揮発性メモリ素子である。これにより、不揮発性メモリ素子は、フラットバンド電圧の範囲が(+)及び(−)方向に均一に拡張されるため、バイアス電圧によるフラットバンド電圧間の差を大きくし、したがって、非常に安定したマルチレベルセルを具現できる。
【選択図】図4
Description
本発明は、電荷のトラップ特性を利用して情報の書き込み及び読み取り機能を具現する不揮発性メモリ素子に係り、特に、正孔トラップの支配的な層と電子トラップの支配的な層とを備えた不揮発性メモリ素子に関する。
最近では、不揮発性の特徴を有する多様な形態のメモリ素子が出現されている。図1は、電荷トラップ層をストレージノードとして利用するSONOSタイプのメモリ素子の構造を示す図面である。ソース領域S及びドレイン領域Dが形成されたシリコン基板11上に、トンネル絶縁膜12と、電荷トラップ層13と、ブロッキング絶縁膜14とが積層されている。ブロッキング絶縁膜14上には、ゲート電極15が形成される。トンネル絶縁膜12及びブロッキング絶縁膜14は、SiO2で形成されうる。前記電荷トラップ層13は、一例としてSi3N4層でありうる。
前記ゲート電極15に正(+)のバイアス電圧を印加すれば、前記電荷トラップ層13に電子が集まり、これにより、ソース領域Sとドレイン領域Dとの間のチャンネルに作用する電場の状態が変わりつつ通電特性が変わる。前記電荷トラップ層13に電子がトラップされた程度によって、“1”または“0”の値を与えることによって、メモリ素子10は、1ビット情報を記録/読み取り可能である。
図2Aは、図1のメモリ素子10の情報記録特性を示すグラフであり、図2Bは、図1のメモリ素子10の情報消去特性を示すグラフである。図2Aは、メモリ素子10に所定のバイアス電圧を印加する時間(プログラム時間)に対するフラットバンド電圧VFBを示すグラフである。前記フラットバンド電圧は、プログラム時間が長くなるにつれて、電子が電荷トラップ層13に多くトラップされるので、高く表れる。図2A及び図2Bに示すように、このメモリ素子10の場合には、フラットバンド電圧の情報記録特性及び情報消去特性が正(+)電圧側に多く偏って表れるということが分かる。すなわち、正側にシフトされる傾向を表している。
図2Bに示すように、メモリ素子10に負(−)のバイアス電圧を印加して、電荷トラップ層13に集まった電子を除去することによって、ストレージノード13に記録された情報を消去する場合、−3Vでフラットバンド電圧が飽和される。
前記電荷トラップ層13を前記したSi3N4窒化物層の代りに、SiO1.5のようなSRO(Silicon Rich Oxide)やシリコンナノクリスタル(Si−nc)で形成できる。この場合には、逆にフラットバンド電圧の記録特性及び消去特性が負側にシフトされる傾向にある。これは、電荷トラップ層に正孔をよくトラップするSi間の結合部が多くて、正孔のトラップが支配的に行われるため、フラットバンド電圧が負(−)にシフトされると見られる。したがって、この場合にも、フラットバンド電圧が何れか一方に偏るため、多様なレベルの値を識別するマルチレベルセルを具現し難くなる。
本発明は、前記問題点に鑑みてなされたものであって、フラットバンド電圧が正または負のいずれか一方に偏らず、広い範囲にわたって均一に分布させることによって、2ビット以上の情報を記録できる改善された不揮発性メモリ素子を提供するところにその目的がある。
前記目的を解決するための本発明の二重トラップ層を備えた不諱発声メモリ素子は、半導体基板上にトンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜及びゲート電極が順次に積層された不揮発性メモリ素子において、前記電荷トラップ層は、正孔トラップが支配的に行われる第1トラップ層と、電子トラップが支配的に行われる第2トラップ層と、を備えることを特徴とする。
前記第1トラップ層は、SROまたはシリコンナノクリスタルからなりうる。
本発明の一局面によれば、前記ブロッキング絶縁膜は、誘電率が酸化ケイ素より高い絶縁膜であり、前記第2トラップ層は、前記ブロッキング絶縁膜と前記第1トラップ層との境界面である。
そして、前記ブロッキング絶縁膜は、HfO2層でありうる。
本発明の他の局面によれば、前記第2トラップ層は、窒化ケイ素からなっている。
本発明によれば、前記電荷トラップ層は、マルチレベル情報を保存するストレージノードである。
本発明の二重トラップ層を備えた不揮発性メモリ素子は、正孔トラップ層及び電子トラップ層がそれぞれ設けられた電荷トラップ層により、フラットバンド電圧の範囲が(+)及び(−)方向に均一に拡張されるため、バイアス電圧によるフラットバンド電圧間の差を大きくし、したがって、非常に安定したマルチレベルセルを具現できる。
以下、添付された図面を参照して、本発明に係る二重トラップ層を備えた不揮発性メモリ素子の望ましい実施形態を詳細に説明する。
図3は、本発明の一実施形態に係る不揮発性メモリ素子100の構成を示す断面図である。シリコン基板110上にトンネル絶縁膜120、電荷トラップ層130、ブロッキング絶縁膜140及びゲート電極150が順次に積層された構造である。ソース領域S及びドレイン領域Dは、シリコン基板110でトンネル絶縁膜120の両側に形成されている。
トンネル絶縁膜120は、SiO2で形成されうる。
電荷トラップ層130は、正孔トラップが支配的に行われる正孔トラップ層131と、電子トラップが支配的に行われる電子トラップ層132とを備える。
前記正孔トラップ層131は、SiO1.5のようなSROやシリコンナノクリスタルからなりうる。この正孔トラップ層131は、正孔をよくトラップするSi間の結合部が多くて、正孔のトラップが支配的に行われ、したがって、フラットバンド電圧が(−)にシフトされる傾向を誘導する。
そして、前記電子トラップ層132は、Si3N4からなりうる。電子トラップ層132は、フラットバンド電圧が(+)にシフトされる傾向を誘導する。
したがって、本発明に係るメモリ素子100は、フラットバンド電圧の(−)シフト傾向と(+)シフト傾向とを同時に有し、これは、フラットバンド電圧幅を大きくすることができる。
前記ブロッキング絶縁膜140は、SiO2で形成されうる。また、ゲート電極150は、アルミニウム(Al)で形成されうる。
図4は、本発明の他の実施形態に係る不揮発性メモリ素子200の構成を示す断面図である。ソース領域S及びドレイン領域Dが設けられたシリコン基板210上にトンネル絶縁膜220、電荷トラップ層230、ブロッキング絶縁膜240及びゲート電極250が順次に積層された構造を持っている。
トンネル絶縁膜220は、SiO2で形成されうる。
電荷トラップ層230は、正孔トラップが支配的に行われる正孔トラップ層231と、正孔トラップ層231上に形成された電子トラップが支配的に行われる電子トラップ層232とを備える。
前記正孔トラップ層231は、SiO1.5のようなSROやシリコンナノクリスタルからなりうる。この正孔トラップ層231は、正孔をよくトラップするSi間の結合部が多くて、正孔のトラップが支配的に行われ、したがって、フラットバンド電圧が(−)にシフトされる傾向を誘導する。
そして、前記電子トラップ層232は、ブロッキング絶縁膜240と正孔トラップ層231との境界面になりうる。前記ブロッキング絶縁膜240を酸化ケイ素より高い誘電率を有する高誘電層、例えば、酸化ハフニウム(HfO2)材質からなり、正孔トラップ層231との境界面で電子がトラップされうる。HfO2層と、シリコン酸化物層やシリコンナノクリスタル層との界面で電子をトラップする傾向にあるということは多様な文献に開示されており、実際にSiO2トンネル絶縁膜220上に直ちにHfO2層をブロッキング絶縁膜240として積層すれば、その間の界面が電子をトラップする電荷トラップ層の役割を行って、フラットバンド電圧が(+)にシフトする傾向を表す。したがって、本発明では、別途の電子トラップ層を積層せず、界面で電子トラップが発生するようにブロッキング絶縁膜240をHfO2で構成した。
このように構成された不揮発性メモリ素子200のC−Vグラフ、すなわち、静電容量対印加電圧間のヒステリシス曲線を描けば、図5のような結果が得られる。すなわち、フラットバンド電圧VFBの範囲が約7.5V〜+5.5Vであり、SiとAlとの仕事関数の差による電圧である1Vを基準に、(+)または(−)の何れか一方に偏らずに両側に均一に広がって表れるということが確認できる。これは、電子トラップ層232及び正孔トラップ層231がそれぞれ電子及び正孔をトラップする機能を行いつつ、フラットバンド電圧の分布が+及び−に均一に拡張されるためであると判断される。
図6は、バイアス電圧の印加時間による記録及び消去の推移を示すグラフである。図6に示すように、フラットバンド電圧の範囲が正負にわたって広く分布されているため、同じ時間に他のバイアス電圧を印加したときに形成されるフラットバンド電圧間の差も十分に取られているということが分かる。これは、マルチレベルセルを具現可能にする。図6の例のように、2Vずつの差をもってバイアス電圧を印加して、100μsの間に記録を行うか、または10msの間に消去を行えば、印加電圧によるフラットバンド電圧間の間隔が約1.5Vである。情報レベルによるフラットバンドの電圧差が1.5V以上であれば、レベル間の情報の識別が可能であるため、本発明に係るメモリ素子200は、2ビットの情報を保存できる。
図7は、本発明に係るメモリ素子200の経時特性を示すグラフである。図7は、100usの間にメモリ素子200に当該バイアス電圧を印加して情報を記録した後と、10msの間に20V電圧を印加して情報を消去した後、常温で経時的にフラットバンド電圧が変わる傾向を測定したものである。実測は、1000秒まで行い、経時変化によるフラットバンド電圧の変化がほとんどなかった。このような状態が維持されれば、108秒である約3年が過ぎても、フラットバンド電圧に大きな変化はないと予測される。したがって、非常に安定したマルチレベルセルを備えたメモリ素子が具現されうる。
以上のように、本発明を、限定された実施形態及び図面により説明してきたが、本発明はこれらに限定されず、当業者によって本発明の技術的思想及び特許請求の範囲の均等な範囲内で多様な修正及び変形が可能であるということは言うまでもない。
本発明は、不揮発性メモリ素子に関連した技術分野に好適に適用され得る。
200 不揮発性メモリ素子
210 シリコン基板
220 トンネル絶縁膜
230 電荷トラップ層
231 正孔トラップ層
232 電子トラップ層
240 ブロッキング絶縁膜
250 ゲート電極
S ソース領域
D ドレイン領域
210 シリコン基板
220 トンネル絶縁膜
230 電荷トラップ層
231 正孔トラップ層
232 電子トラップ層
240 ブロッキング絶縁膜
250 ゲート電極
S ソース領域
D ドレイン領域
Claims (8)
- 半導体基板上にトンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜及びゲート電極が順次に積層された不揮発性メモリ素子において、
前記電荷トラップ層は、
正孔トラップが支配的に行われる第1トラップ層と、
電子トラップが支配的に行われる第2トラップ層と、を備えることを特徴とする二重トラップ層を備えた不揮発性メモリ素子。 - 前記第1トラップ層上に前記第2トラップ層が形成されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
- 前記第1トラップ層は、
SROまたはシリコンナノクリスタルからなることを特徴とする請求項2に記載の不揮発性メモリ素子。 - 前記ブロッキング絶縁膜は、誘電率が酸化ケイ素より高い絶縁膜であり、
前記第2トラップ層は、前記ブロッキング絶縁膜と前記第1トラップ層との境界面であることを特徴とする請求項3に記載の不揮発性メモリ素子。 - 前記ブロッキング絶縁膜は、HfO2層であることを特徴とする請求項4に記載の不揮発性メモリ素子。
- 前記第2トラップ層は、窒化ケイ素からなることを特徴とする請求項3に記載の不揮発性メモリ素子。
- 前記トンネル絶縁膜の両側の前記半導体基板には、それぞれソース領域及びドレイン領域がさらに形成されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
- 前記電荷トラップ層は、マルチレベル情報を保存するストレージノードであることを特徴とする請求項1に記載の不揮発性メモリ素子。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060013331A KR100718150B1 (ko) | 2006-02-11 | 2006-02-11 | 이중 트랩층을 구비한 비휘발성 메모리 소자 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007214552A true JP2007214552A (ja) | 2007-08-23 |
Family
ID=38270734
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007001404A Pending JP2007214552A (ja) | 2006-02-11 | 2007-01-09 | 二重トラップ層を備えた不揮発性メモリ素子 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20070187730A1 (ja) |
JP (1) | JP2007214552A (ja) |
KR (1) | KR100718150B1 (ja) |
CN (1) | CN101017853A (ja) |
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US10700078B1 (en) | 2019-02-18 | 2020-06-30 | Sandisk Technologies Llc | Three-dimensional flat NAND memory device having curved memory elements and methods of making the same |
US10700090B1 (en) | 2019-02-18 | 2020-06-30 | Sandisk Technologies Llc | Three-dimensional flat NAND memory device having curved memory elements and methods of making the same |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2006
- 2006-02-11 KR KR1020060013331A patent/KR100718150B1/ko not_active IP Right Cessation
- 2006-08-30 CN CNA200610126357XA patent/CN101017853A/zh active Pending
- 2006-12-07 US US11/635,047 patent/US20070187730A1/en not_active Abandoned
-
2007
- 2007-01-09 JP JP2007001404A patent/JP2007214552A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
CN101017853A (zh) | 2007-08-15 |
US20070187730A1 (en) | 2007-08-16 |
KR100718150B1 (ko) | 2007-05-14 |
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