JP2007208006A - Semiconductor device, and method and device for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体基板に形成した素子分離溝に絶縁膜を埋め込んで作製する素子分離領域を有する半導体装置と半導体装置の製造方法及び半導体装置の製造装置に関するものである。 The present invention relates to a semiconductor device having an element isolation region formed by embedding an insulating film in an element isolation groove formed in a semiconductor substrate, a semiconductor device manufacturing method, and a semiconductor device manufacturing apparatus.
システムＬＳＩをはじめとする半導体装置では、素子間を電気的に分離する必要があるが、現在、その分離にはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いるのが一般的である。これは、Ｓｉ基板をトレンチエッチングし、そこに絶縁膜を埋め込むものであるので、ＬＯＣＯＳ分離で生じるバーズビーク等の問題が発生しない、優れた分離技術である。 In a semiconductor device such as a system LSI, elements need to be electrically separated, but at present, STI (Shallow Trench Isolation) is generally used for the separation. This is an excellent isolation technique that does not cause problems such as bird's beak that occurs in LOCOS isolation because the Si substrate is trench-etched and an insulating film is embedded therein.
近年、ＬＳＩの微細化に伴って、デザインルールは縮小の一途をたどっているが、ＳＴＩにより素子間の電気的絶縁を果たすためには、溝幅が小さくなっても、その深さを変えることはできない。そのため、ＳＴＩの溝幅と深さのアスペクト比は時代とともに大きくなってきており、いかにして、溝幅の小ささに比べて深さの深い溝に絶縁膜を埋め込み堆積するかが大きな問題となっている。 In recent years, the design rule has been reduced with the miniaturization of LSI, but in order to achieve electrical insulation between elements by STI, the depth can be changed even if the groove width is reduced. I can't. Therefore, the aspect ratio of the groove width and depth of STI is increasing with the times, and how to embed and deposit an insulating film in a deep groove as compared with the small groove width is a big problem. It has become.
現在、ＳＴＩの絶縁膜埋め込み堆積には、高密度プラズマＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ； ＨＤＰ−ＣＶＤ）法を用いるのが主流になっている。これは、堆積と同時にスパッタを行い、溝開口を広げながら堆積することができるため、優れた段差被覆性を有している。しかし、このＨＤＰ−ＣＶＤ法による埋め込み堆積は、スパッタによる基板へのダメージが避けられないという問題があり、また、１００ｎｍ以下の微細領域ではもはや限界であると考えられており、新たな埋め込み方法が模索されている。 At present, the high-density plasma CVD (HDP-CVD) method is mainly used for STI insulating film embedding deposition. Since it can be sputtered simultaneously with deposition and deposited while widening the groove opening, it has excellent step coverage. However, the buried deposition by the HDP-CVD method has a problem that damage to the substrate due to sputtering is unavoidable, and is considered to be a limit in a fine region of 100 nm or less. Has been sought.
ここで、ＨＤＰ−ＣＶＤ法による従来の素子分離膜の形成方法を、図６を用いて説明する。
図６は従来の半導体装置の製造方法を示す工程断面図である。
Here, a conventional element isolation film forming method by HDP-CVD will be described with reference to FIG.
FIG. 6 is a process cross-sectional view illustrating a conventional method for manufacturing a semiconductor device.
図６において、まず、図６（ａ）のように、Ｓｉ基板５０２上に保護膜として熱酸化膜５０４を形成し、その上に減圧ＣＶＤ法によりＳｉＮ膜５０６を堆積する。次に、このＳｉＮ膜５０６を、フォトリソグラフィー、エッチングによりパターニングし（図６（ｂ））、残ったＳｉＮ膜をハードマスクとして、Ｓｉ基板５０２をエッチングすることで、素子分離溝５０８を作製する（図６（ｃ））。
In FIG. 6, first, as shown in FIG. 6A, a thermal oxide film 504 is formed on the Si substrate 502 as a protective film, and a
この上にＨＤＰ−ＣＶＤ法により、ＳｉＯ２を堆積することで素子分離膜を形成するが、このとき、溝上部の堆積速度が溝下部のそれよりも大きいために、堆積が進むにつれて、オーバーハングした形状になり、図６（ｄ）に示すオーバーハング形状のＳｉＯ２膜５１０が形成されてしまう。このオーバーハング形状は、成膜条件によりある程度抑制することは可能であるが、完全に回避することはできない。そのため、素子分離溝５０８内部に十分にＳｉＯ２が堆積される前に開口がなくなってしまい、図６（ｅ）に示すような素子分離膜５１２が形成され、内部にボイド５１４が存在してしまう（例えば、特許文献１参照）。 An element isolation film is formed by depositing SiO 2 thereon by HDP-CVD. At this time, since the deposition rate at the upper part of the groove is larger than that at the lower part of the groove, the overhang is caused as the deposition proceeds. As a result, the overhanging SiO 2 film 510 shown in FIG. 6D is formed. This overhang shape can be suppressed to some extent depending on the film formation conditions, but cannot be completely avoided. Therefore, the opening is lost before the SiO 2 is sufficiently deposited inside the element isolation trench 508, and the element isolation film 512 as shown in FIG. 6E is formed, and the void 514 exists inside. (For example, refer to Patent Document 1).
このボイドのために、素子間にリークが発生し、必要なトランジスタ特性が得られなくなってしまう。
素子分離溝を、従来のようにＣＶＤ法で埋め込む場合、素子分離溝のアスペクト比が高くなるにつれて埋め込みが困難になり、ボイドの発生は避けられない。本発明は、いかなるアスペクト比の素子分離溝においても、ボイドのない素子分離膜を有する半導体装置、またその半導体装置の製造方法、さらには半導体装置の製造装置を提供することを目的とする。 When embedding the element isolation trench by the CVD method as in the prior art, the embedding becomes difficult as the aspect ratio of the element isolation trench increases, and the generation of voids is inevitable. It is an object of the present invention to provide a semiconductor device having an element isolation film having no voids in an element isolation groove having any aspect ratio, a method for manufacturing the semiconductor device, and a semiconductor device manufacturing apparatus.
上記目的を達成するため、本発明の請求項１記載の半導体装置は、基板に形成された複数のトランジスタ素子間に素子分離領域を設けて成る半導体装置であって、前記素子分離領域が、前記各トランジスタ素子間に形成された素子分離溝と、前記素子分離溝に堆積する複数の素子分離膜とによって構成され、前記素子分離膜の内の少なくとも１層は、前記素子分離溝の上部付近における厚さより下部付近における厚さの方が厚い膜厚勾配を備えることを特徴とする。 In order to achieve the above object, a semiconductor device according to claim 1 of the present invention is a semiconductor device in which an element isolation region is provided between a plurality of transistor elements formed on a substrate, and the element isolation region includes the element isolation region. An element isolation groove formed between the transistor elements and a plurality of element isolation films deposited in the element isolation groove, and at least one of the element isolation films is located near the upper portion of the element isolation groove. It is characterized in that the thickness in the vicinity of the lower part is thicker than the thickness.
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記複数の素子分離膜全てが、前記素子分離溝の上部付近における厚さより下部付近における厚さの方が厚い膜厚勾配を備えることを特徴とする。 The semiconductor device according to claim 2 is the semiconductor device according to claim 1, wherein all of the plurality of element isolation films have a film thickness gradient that is thicker in the vicinity of the lower part than in the vicinity of the upper part of the element isolation groove. It is characterized by providing.
請求項３記載の半導体装置は、請求項１または請求項２のいずれかに記載の半導体装置において、前記素子分離膜がシリコン酸化膜であることを特徴とする。
請求項４記載の半導体装置の製造方法は、基板に形成された複数のトランジスタ素子間に素子分離領域を設けて成る半導体装置の製造方法であって、前記素子分離領域を形成するに際し、前記各トランジスタ素子間に素子分離溝を形成する工程と、前記素子分離溝に複数の素子分離膜を堆積する堆積工程と、堆積した前記素子分離膜の内の少なくとも１層を次層の素子分離膜を堆積する前に前記素子分離溝の上部付近における厚さより下部付近における厚さの方が厚くなるように収縮させる収縮工程とを有することを特徴とする。
According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the element isolation film is a silicon oxide film.
The method for manufacturing a semiconductor device according to claim 4 is a method for manufacturing a semiconductor device in which an element isolation region is provided between a plurality of transistor elements formed on a substrate. A step of forming an element isolation groove between transistor elements; a deposition step of depositing a plurality of element isolation films in the element isolation groove; and at least one of the deposited element isolation films as a next layer of an element isolation film And a shrinking step of shrinking so that the thickness in the vicinity of the lower part becomes thicker than that in the vicinity of the upper part of the element isolation groove before the deposition.
請求項５記載の半導体装置の製造方法は、基板に形成された複数のトランジスタ素子間に素子分離領域を設けて成る半導体装置の製造方法であって、前記素子分離領域を形成するに際し、前記各トランジスタ素子間に素子分離溝を形成する工程と、前記素子分離溝に複数の素子分離膜を堆積する堆積工程と、堆積した前記各素子分離膜を堆積する毎に前記素子分離溝の上部付近における厚さより下部付近における厚さの方が厚くなるように前記各素子分離膜を収縮させる収縮工程とを有することを特徴とする。 The method of manufacturing a semiconductor device according to claim 5 is a method of manufacturing a semiconductor device in which an element isolation region is provided between a plurality of transistor elements formed on a substrate. A step of forming an element isolation groove between transistor elements; a deposition step of depositing a plurality of element isolation films in the element isolation groove; and a portion near the upper portion of the element isolation groove each time the deposited element isolation films are deposited. A shrinking step of shrinking each of the element isolation films so that the thickness near the lower portion is thicker than the thickness.
請求項６記載の半導体装置の製造方法は、請求項４または請求項５のいずれかに記載の半導体装置の製造方法において、前記堆積工程と前記収縮工程とを同時に行なうことを特徴とする。 According to a sixth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the fourth or fifth aspect, wherein the deposition step and the shrinking step are performed simultaneously.
請求項７記載の半導体装置の製造方法は、請求項４〜６のいずれかに記載の半導体装置の製造方法において、前記素子分離膜の堆積を熱ＣＶＤ法により行なうことを特徴とする。 According to a seventh aspect of the present invention, there is provided a semiconductor device manufacturing method according to any one of the fourth to sixth aspects, wherein the element isolation film is deposited by a thermal CVD method.
請求項８記載の半導体装置の製造方法は、請求項４〜７のいずれかに記載の半導体装置の製造方法において、前記各素子分離膜の収縮を、前記素子分離溝の斜め上方からの電子線照射により行なうことを特徴とする。 The method for manufacturing a semiconductor device according to claim 8 is the method for manufacturing a semiconductor device according to any one of claims 4 to 7, wherein the contraction of each element isolation film is caused by an electron beam obliquely from above the element isolation groove. It is characterized by being performed by irradiation.
請求項９記載の半導体装置の製造方法は、請求項４〜７のいずれかに記載の半導体装置の製造方法において、前記各素子分離膜の収縮を、前記素子分離溝の斜め上方からの紫外線照射により行なうことを特徴とする。 The method for manufacturing a semiconductor device according to claim 9 is the method for manufacturing a semiconductor device according to any one of claims 4 to 7, wherein the shrinkage of each element isolation film is caused by ultraviolet irradiation from obliquely above the element isolation groove. It is characterized by performing by.
請求項１０記載の半導体装置の製造方法は、請求項４〜７のうちいずれかに記載の半導体装置の製造方法において、前記各素子分離膜の収縮を、前記素子分離溝の斜め上方からのイオンビーム照射により行なうことを特徴とする。 The method for manufacturing a semiconductor device according to claim 10 is the method for manufacturing a semiconductor device according to any one of claims 4 to 7, wherein the contraction of each element isolation film is caused by ions from obliquely above the element isolation groove. It is performed by beam irradiation.
請求項１１記載の半導体装置の製造方法は、請求項４〜１０のいずれかに記載の半導体装置の製造方法において、前記素子分離膜がシリコン酸化膜であることを特徴とする。
請求項１２記載の半導体装置の製造装置は、請求項１〜３のいずれかに記載の半導体装置を製造する製造装置であって、前記膜厚勾配を形成する機構として、前記半導体装置を形成するウエハにエネルギーを照射するエネルギー源と、前記ウエハを載置するウエハステージと、前記エネルギーの前記ウエハへの入射角を変化させるために前記ウエハステージを稼動させる第１のウエハ回転機構と、前記ウエハステージを前記ウエハの前記トランジスタ素子形成面の中心から前記形成面に垂直な方向を回転軸として回転させる第２のウエハ回転機構とを有し、前記第１のウエハ回転機構及び前記第２のウエハ回転機構により前記ウエハステージを稼動させて、前記ウエハの素子分離溝に堆積された前記素子分離膜に照射されるエネルギー量を変化させて、前記素子分離膜に前記素子分離溝の上部付近における厚さより下部付近における厚さの方が厚い膜厚勾配を設けることを特徴とする。
The method for manufacturing a semiconductor device according to claim 11 is the method for manufacturing a semiconductor device according to any one of claims 4 to 10, wherein the element isolation film is a silicon oxide film.
A semiconductor device manufacturing apparatus according to a twelfth aspect is the manufacturing apparatus for manufacturing the semiconductor device according to any one of the first to third aspects, wherein the semiconductor device is formed as a mechanism for forming the film thickness gradient. An energy source for irradiating the wafer with energy; a wafer stage on which the wafer is placed; a first wafer rotating mechanism for operating the wafer stage to change an incident angle of the energy on the wafer; and the wafer A second wafer rotation mechanism for rotating the stage from the center of the transistor element formation surface of the wafer with a direction perpendicular to the formation surface as a rotation axis, the first wafer rotation mechanism and the second wafer The wafer stage is operated by a rotation mechanism to change the amount of energy irradiated to the element isolation film deposited in the element isolation groove of the wafer. By, and providing a thick film thickness gradient towards the thickness in the vicinity of the lower portion than the thickness in the vicinity of the upper portion of the isolation layer in the element isolation trench.
請求項１３記載の半導体装置の製造装置は、請求項１２記載の半導体装置の製造装置において、前記エネルギー源が電子銃であることを特徴とする。
請求項１４記載の半導体装置の製造装置は、請求項１２記載の半導体装置の製造装置において、前記エネルギー源が紫外線源であることを特徴とする。
A semiconductor device manufacturing apparatus according to claim 13 is the semiconductor device manufacturing apparatus according to claim 12, wherein the energy source is an electron gun.
The semiconductor device manufacturing apparatus according to claim 14 is the semiconductor device manufacturing apparatus according to claim 12, wherein the energy source is an ultraviolet ray source.
請求項１５記載の半導体装置の製造装置は、請求項１２記載の半導体装置の製造装置において、前記エネルギー源がイオンビーム発生装置であることを特徴とする。
以上により、いかなるアスペクト比の素子分離溝においても、ボイドのない素子分離膜を形成することができる。
A semiconductor device manufacturing apparatus according to a fifteenth aspect is characterized in that, in the semiconductor device manufacturing apparatus according to the twelfth aspect, the energy source is an ion beam generator.
As described above, an element isolation film having no void can be formed in an element isolation trench having any aspect ratio.
本発明によると、その素子分離膜が多層構造をしており、さらにその内の少なくとも１層は、溝下部膜厚が溝上部膜厚より大きい構造をしている。これにより、素子分離溝内にボイドが発生することなく素子分離膜を形成することができ、良好な電気的分離特性を得ることができる。 According to the present invention, the element isolation film has a multilayer structure, and at least one of the element isolation films has a structure in which the groove lower layer thickness is larger than the groove upper layer thickness. Thereby, an element isolation film can be formed without generating a void in the element isolation trench, and good electrical isolation characteristics can be obtained.
（第１の実施の形態）
第１の実施の形態における、素子分離の構造を図１，図２，図３を用いて説明する。
図１は本発明に係る半導体装置の構造を示す断面図、図２は本発明に係る半導体装置の素子分離膜の構造を示す断面図、図３は本発明に係る半導体装置の素子分離膜の構造を示す要部拡大図である。
(First embodiment)
The element isolation structure in the first embodiment will be described with reference to FIGS.
1 is a cross-sectional view showing the structure of a semiconductor device according to the present invention, FIG. 2 is a cross-sectional view showing the structure of an element isolation film of the semiconductor device according to the present invention, and FIG. It is a principal part enlarged view which shows a structure.
本発明の半導体装置は、図１に示すように、Ｓｉ基板２上にＭＯＳトランジスタ素子４、及び素子分離領域６を有している。例えば、素子分離領域６は幅が約８０ｎｍ、深さが約３００ｎｍである。素子分離領域６の拡大図を図２に示すが、素子分離膜は第１から第５のＳｉＯ２膜８、１０、１２、１４、１６が積層された構成となっている。そして、これら第１から第５のＳｉＯ２膜８、１０、１２、１４、１６の溝壁面膜厚は、図３に示すように、それぞれ、溝下部膜厚２０が溝上部膜厚１８よりも５〜１０％程度大きいことを特徴としている。 The semiconductor device of the present invention has a MOS transistor element 4 and an element isolation region 6 on a Si substrate 2 as shown in FIG. For example, the element isolation region 6 has a width of about 80 nm and a depth of about 300 nm. An enlarged view of the element isolation region 6 is shown in FIG. 2, and the element isolation film has a structure in which first to fifth SiO 2 films 8, 10, 12, 14, and 16 are laminated. The groove wall thicknesses of the first to fifth SiO 2 films 8, 10, 12, 14, 16 are as follows. As shown in FIG. It is characterized by being about 5-10% larger.
この構造を有することで、先に形成された素子分離膜上に次層の素子分離膜を堆積する際に、溝上部の堆積速度が溝下部のそれよりも大きくなっても、溝上部に比べて溝下部の溝幅が狭くなるために、溝上部にオーバーハング形状の素子分離膜が形成されないため、素子分離溝内にボイドを残存することなく素子分離膜を形成することができ、良好な電気的分離特性が得られる。
（第２の実施の形態）
第２の実施の形態として、溝下部膜厚が溝上部膜厚よりも大きい素子分離膜を形成する方法について図４を用いて説明する。
With this structure, when depositing the next element isolation film on the previously formed element isolation film, even if the deposition rate of the upper part of the groove is higher than that of the lower part of the groove, it is higher than that of the upper part of the groove. Since the groove width at the bottom of the groove is narrowed, an overhang-shaped element isolation film is not formed in the upper part of the groove, so that the element isolation film can be formed without leaving voids in the element isolation groove. Electrical isolation characteristics are obtained.
(Second Embodiment)
As a second embodiment, a method of forming an element isolation film having a groove lower film thickness larger than the groove upper film thickness will be described with reference to FIG.
図４は本発明に係る半導体装置の製造方法を示す工程断面図である。
一般に、熱ＣＶＤ法で成膜したＳｉＯ２膜は、熱酸化膜と異なり、膜中にＯ原子、Ｈ原子をはじめとする多くの不純物を含有している。そのため、外部からエネルギーを印加すると、不純物が膜中から離脱し、ＳｉＯ２膜は収縮する。本発明は、これを利用してボイドのない素子分離膜を形成しようというものである。
FIG. 4 is a process cross-sectional view illustrating a method of manufacturing a semiconductor device according to the present invention.
In general, a SiO 2 film formed by a thermal CVD method contains many impurities such as O atoms and H atoms in the film unlike a thermal oxide film. Therefore, when energy is applied from the outside, impurities are released from the film, and the SiO 2 film contracts. The present invention is intended to form an element isolation film having no voids by utilizing this.
まず、素子分離溝は、従来の技術で記載した方法で作製する（図６の５０８）。その溝は幅８０ｎｍ、深さ４００ｎｍであるとする。
次に、作製した素子分離溝に、準常圧ＣＶＤ法を用い、第１のＳｉＯ２膜１０２を１０ｎｍ成膜する。このときの成膜条件は、ウエハ温度４００℃、圧力３０Ｔｏｒｒ、Ｏ３流量１７６００ｓｃｃｍ、ＴＥＯＳ導入量２０００ｍｇｍである（図４（ａ））。
First, the element isolation trench is manufactured by the method described in the prior art (508 in FIG. 6). It is assumed that the groove has a width of 80 nm and a depth of 400 nm.
Next, the first SiO 2 film 102 is formed to a thickness of 10 nm in the produced element isolation trench using a quasi-atmospheric pressure CVD method. The film formation conditions at this time are a wafer temperature of 400 ° C., a pressure of 30 Torr, an O 3 flow rate of 17600 sccm, and a TEOS introduction amount of 2000 mgm (FIG. 4A).
次に、第１のＳｉＯ２膜１０２を収縮させて膜厚勾配を形成するために、斜め上方に設置された電子線源から、電子線を電子線軸１０４に沿って照射する。このとき、ウエハを第１のウエハ回転軸１０６及び第２のウエハ回転軸１０８で回転させる。第１のウエハ回転軸１０６では、ウエハを９０°回転させ、電子線の入射角を０°から９０°まで回転させる。ここで入射角は、電子線軸１０４がウエハ面と垂直になる角を０°とする。また、第２のウエハ回転軸１０８では、ウエハを３６０°回転させる。ここで、第２のウエハ回転軸１０８は、第１のウエハ回転軸１０６の回転角にかかわらず、ウエハ面に対して垂直であるとする。 Next, in order to shrink the first SiO 2 film 102 and form a film thickness gradient, an electron beam is irradiated along the electron beam axis 104 from an electron beam source disposed obliquely above. At this time, the wafer is rotated by the first wafer rotation shaft 106 and the second wafer rotation shaft 108. In the first wafer rotation shaft 106, the wafer is rotated by 90 °, and the incident angle of the electron beam is rotated from 0 ° to 90 °. Here, the incident angle is defined as 0 ° at which the electron beam axis 104 is perpendicular to the wafer surface. Further, the second wafer rotation shaft 108 rotates the wafer by 360 °. Here, the second wafer rotation shaft 108 is assumed to be perpendicular to the wafer surface regardless of the rotation angle of the first wafer rotation shaft 106.
照射する電子線は３０ｋｅＶで加速させ、３ｍｉｎ間照射する。このときのウエハ温度は３５０℃に保つ。また、ウエハを第２のウエハ回転軸１０８，２０ｒｐｍで回転させ、第１のウエハ回転軸１０６で、入射角９０°から２０°まで、０．４ｄｅｇ／ｓｅｃで回転させる。これにより、溝下部の膜に比べて溝上部の膜に対してより多くのエネルギーが印加されるため、素子分離溝最上部に堆積されたＳｉＯ２は１０％収縮し、下部に堆積されたＳｉＯ２はほとんど収縮しないという、深さ方向に膜厚勾配をもつＳｉＯ２膜１１０を得ることができる。また、この際、照射するエネルギー源として、紫外線やイオンビームを用いることもできる（図４（ｂ））。 The electron beam to be irradiated is accelerated at 30 keV and irradiated for 3 minutes. At this time, the wafer temperature is maintained at 350.degree. Further, the wafer is rotated at the second wafer rotation axis 108 and 20 rpm, and the first wafer rotation axis 106 is rotated at an incident angle of 90 ° to 20 ° at 0.4 deg / sec. As a result, more energy is applied to the film in the upper part of the groove than in the film in the lower part of the groove, so that the SiO 2 deposited on the uppermost part of the element isolation groove shrinks by 10% and the SiO deposited on the lower part. It is possible to obtain the SiO 2 film 110 having a film thickness gradient in the depth direction, in which 2 hardly shrinks. At this time, ultraviolet rays or ion beams can also be used as an energy source for irradiation (FIG. 4B).
次に、ＳｉＯ２膜１１０上に再び同様の堆積工程を施し、ＳｉＯ２膜１１２を形成した後（図４（ｃ））、同様の電子線による収縮工程により収縮した膜厚勾配をもつ第２のＳｉＯ２膜１１４を得る（図４（ｄ））。さらに、この膜厚勾配をもつ第２のＳｉＯ２膜１１４上に、同様の堆積・収縮工程を３回繰り返す、即ち計５回の堆積・収縮工程により、ボイドの存在しない素子分離膜１１６が形成される（図４（ｅ））。 Next, after the same deposition process is performed again on the SiO 2 film 110 to form the SiO 2 film 112 (FIG. 4C), the second film thickness gradient contracted by the similar electron beam contraction process. An SiO 2 film 114 is obtained (FIG. 4D). Further, the same deposition / shrinkage process is repeated three times on the second SiO 2 film 114 having this film thickness gradient, that is, the element isolation film 116 having no void is formed by a total of five deposition / shrinkage processes. (FIG. 4E).
このように、素子分離溝に堆積された素子分離膜に対して、溝の上部に行くほど照射量が増えるように電子線を照射することにより、溝上部に行くほど膜厚が薄くなる膜厚勾配をもつ素子分離膜を形成することができ、この膜厚勾配をもつ素子分離膜を積層形成することにより、溝上部にオーバーハング形状の素子分離膜が形成されないため、高密度プラズマＣＶＤ法のように、スパッタを用いるものでないため、基板へのダメージを与えることなく、素子分離溝内にボイドを残存することなく素子分離膜を形成することができ、良好な電気的分離特性を得ることができる。 Thus, by irradiating the element isolation film deposited in the element isolation groove with an electron beam so that the irradiation amount increases toward the upper part of the groove, the film thickness becomes thinner toward the upper part of the groove. An element isolation film having a gradient can be formed. By stacking the element isolation films having a film thickness gradient, an overhang-shaped element isolation film is not formed on the upper portion of the groove. As described above, since no sputtering is used, an element isolation film can be formed without damaging the substrate and without leaving voids in the element isolation trench, and good electrical isolation characteristics can be obtained. it can.
ここで、素子分離膜の堆積と収縮を別々に行なう場合について説明したが、堆積させながら同時に収縮させることも可能である。
（第３の実施の形態）
第３の実施の形態として、溝下部膜厚が溝上部膜厚よりも大きい素子分離膜の形成に用いる装置について図５を用いて説明する。
Here, the case where the element isolation film is deposited and contracted separately has been described, but it is also possible to simultaneously contract while depositing.
(Third embodiment)
As a third embodiment, an apparatus used for forming an element isolation film having a groove lower film thickness larger than the groove upper film thickness will be described with reference to FIG.
図５は本発明に係る半導体装置の製造装置の構造を示す概略図である。
図５に示すように、本発明の半導体装置の製造装置は、一般的な準常圧ＣＶＤ装置と、エネルギー源である電子銃２１０、及びウエハ回転機構が一体となった構成をしている。ＣＶＤを行なうチャンバー２１８内には、ウエハを搭載し、回転可能なウエハステージ２０２が載置され、ウエハステージ２０２に載置されたウエハに電子銃２１０から任意の角度で電子線を照射することが可能となる構成である。
FIG. 5 is a schematic view showing the structure of a semiconductor device manufacturing apparatus according to the present invention.
As shown in FIG. 5, the semiconductor device manufacturing apparatus of the present invention has a configuration in which a general quasi-atmospheric pressure CVD apparatus, an electron gun 210 as an energy source, and a wafer rotation mechanism are integrated. A wafer stage 202 on which a wafer is mounted and can be rotated is placed in a chamber 218 for performing CVD, and the wafer placed on the wafer stage 202 can be irradiated with an electron beam from the electron gun 210 at an arbitrary angle. This is a possible configuration.
チャンバー２１８内のウエハステージ２０２は、温調を備えており、室温〜４５０℃の温度域で可変である。成膜に用いられるガスはガス導入口２０４より導入され、シャワープレート２０６により拡散されてウエハに噴射される。本発明で用いるガスはＯ３ガス、液体ＴＥＯＳを含んだＮ２ガスである。チャンバー２１８内に残留するガスは、排気口２０８より排気される。 The wafer stage 202 in the chamber 218 has temperature control and is variable in a temperature range of room temperature to 450 ° C. A gas used for film formation is introduced from the gas introduction port 204, diffused by the shower plate 206, and sprayed onto the wafer. The gas used in the present invention is O 3 gas and N 2 gas containing liquid TEOS. The gas remaining in the chamber 218 is exhausted from the exhaust port 208.
このチャンバー２１８には電子銃２１０が具備されており、ウエハに電子線を照射することができるのが大きな特徴である。図５中２１２は、ウエハへの電子線軸をあらわしている。 The chamber 218 is equipped with an electron gun 210, and the main feature is that the wafer can be irradiated with an electron beam. In FIG. 5, reference numeral 212 denotes an electron beam axis for the wafer.
ウエハステージ２０２は第１のウエハ回転軸２１４及び第２のウエハ回転軸２１６において稼動可能な第１のウエハ回転機構及び第２のウエハ回転機構を有する。第１のウエハ回転軸２１４ではウエハは９０°の回転が可能であり、電子線の入射角をこの範囲で変化させることができる。一方、トランジスタ素子形成面の中心から形成面に垂直な方向の第２のウエハ回転軸２１６では３６０°の回転が可能であり、電子線入射角を保ったまま、ウエハに任意の方向から電子線を入射することができる。ここで、第１のウエハ回転軸２１４での回転角は、電子線軸２１２が、ウエハ面と垂直となる角度を０°とする。 The wafer stage 202 has a first wafer rotation mechanism and a second wafer rotation mechanism that can be operated on the first wafer rotation shaft 214 and the second wafer rotation shaft 216. With the first wafer rotation shaft 214, the wafer can be rotated by 90 °, and the incident angle of the electron beam can be changed within this range. On the other hand, the second wafer rotation axis 216 in the direction perpendicular to the formation surface from the center of the transistor element formation surface can be rotated 360 °, and the electron beam can be applied to the wafer from any direction while maintaining the electron beam incident angle. Can be incident. Here, the rotation angle of the first wafer rotation shaft 214 is 0 ° at which the electron beam shaft 212 is perpendicular to the wafer surface.
また、上記製造装置におけるエネルギー源として、ここでは電子銃を用いる場合について説明したが、紫外線源やイオンビーム発生器を設置することも可能である。
以上のように、本発明の半導体装置の製造装置は、ウエハに電子線を照射する電子銃と、ウエハに照射する電子線の角度を調整するウエハ回転機構を備えることにより、素子分離溝に対して、溝上部に行くほど膜厚が薄くなる膜厚勾配をもつ素子分離膜を形成することが可能となり、この膜厚勾配をもつ素子分離膜を積層形成することにより、溝上部にオーバーハング形状の素子分離膜が形成されないため、素子分離溝内にボイドを残存することなく素子分離膜を形成することができ、良好な電気的分離特性を得ることができる。
Although the case where an electron gun is used as the energy source in the manufacturing apparatus has been described here, an ultraviolet ray source or an ion beam generator can be installed.
As described above, the semiconductor device manufacturing apparatus according to the present invention includes an electron gun that irradiates an electron beam on the wafer and a wafer rotation mechanism that adjusts the angle of the electron beam that irradiates the wafer. Thus, it is possible to form an element isolation film having a film thickness gradient that becomes thinner toward the upper part of the groove. By stacking the element isolation films having this film thickness gradient, an overhang shape is formed on the upper part of the groove. Since the element isolation film is not formed, the element isolation film can be formed without leaving voids in the element isolation trench, and good electrical isolation characteristics can be obtained.
上記実施の形態においては、素子分離膜としてＳｉＯ２膜を用いる場合を例として説明したが、その他、ＳｉＯＣ膜、ＳｉＣＯ膜、ＳｉＣＮ膜、ＳｉＮ膜等の絶縁膜を用いることも可能である。 In the above-described embodiment, the case where the SiO 2 film is used as the element isolation film has been described as an example. However, other insulating films such as a SiOC film, a SiCO film, a SiCN film, and a SiN film can be used.
また、積層する素子分離膜各層に膜厚勾配を形成する例について説明したが、溝上部にオーバーハング形状の素子分離膜が形成されない範囲で、少なくとも１層の素子分離膜に膜厚勾配を形成する構造でも同様の効果を奏する。 In addition, although an example of forming a film thickness gradient in each layer of the element isolation film to be laminated has been described, a film thickness gradient is formed in at least one element isolation film within a range where an overhang-shaped element isolation film is not formed in the upper part of the groove. The same effect can be obtained with the structure.
本発明は、素子分離溝内にボイドが発生することなく素子分離膜を形成することができ、半導体基板に形成した素子分離溝に絶縁膜を埋め込んで作製する素子分離領域を有する半導体装置及び半導体装置の製造方法並びに半導体装置の製造装置等に有用である。 The present invention is capable of forming an element isolation film without generating a void in the element isolation groove, and a semiconductor device and a semiconductor having an element isolation region formed by embedding an insulating film in an element isolation groove formed in a semiconductor substrate This is useful for a device manufacturing method, a semiconductor device manufacturing device, and the like.
２ Ｓｉ基板
４ ＭＯＳトランジスタ素子
６ 素子分離領域
８ 第１のＳｉＯ２膜
１０ 第２のＳｉＯ２膜
１２ 第３のＳｉＯ２膜
１４ 第４のＳｉＯ２膜
１６ 第５のＳｉＯ２膜
１８ 溝上部膜厚
２０ 溝下部膜厚
１０２ 第１のＳｉＯ２膜
１０４ 電子線軸
１０６ 第１のウエハ回転軸
１０８ 第２のウエハ回転軸
１１０ 膜厚勾配をもつ第１のＳｉＯ２膜
１１２ 第２のＳｉＯ２膜
１１４ 膜厚勾配をもつ第２のＳｉＯ２膜
１１６ 素子分離膜
２０２ ウエハステージ
２０４ ガス導入口
２０６ シャワープレート
２０８ 排気口
２１０ 電子銃
２１２ 電子線軸
２１４ 第１のウエハ回転軸
２１６ 第２のウエハ回転軸
２１８ チャンバー
５０２ Ｓｉ基板
５０４ 熱酸化膜
５０６ ＳｉＮ膜
５０８ 素子分離溝
５１０ オーバーハング形状のＳｉＯ２膜
５１２ 素子分離膜
５１４ ボイド
2 Si substrate 4 MOS transistor element 6 Element isolation region 8 1st SiO 2 film 10 2nd SiO 2 film 12 3rd SiO 2 film 14 4th SiO 2 film 16 5th SiO 2 film 18 Groove upper film Thickness 20 Groove
Claims (15)
前記素子分離領域が、
前記各トランジスタ素子間に形成された素子分離溝と、
前記素子分離溝に堆積する複数の素子分離膜と
によって構成され、前記素子分離膜の内の少なくとも１層は、前記素子分離溝の上部付近における厚さより下部付近における厚さの方が厚い膜厚勾配を備えることを特徴とする半導体装置。 A semiconductor device in which an element isolation region is provided between a plurality of transistor elements formed on a substrate,
The element isolation region is
An element isolation groove formed between the transistor elements;
A plurality of element isolation films deposited in the element isolation groove, and at least one of the element isolation films is thicker in the vicinity of the lower part than in the vicinity of the upper part of the element isolation groove. A semiconductor device comprising a gradient.
前記素子分離領域を形成するに際し、
前記各トランジスタ素子間に素子分離溝を形成する工程と、
前記素子分離溝に複数の素子分離膜を堆積する堆積工程と、
堆積した前記素子分離膜の内の少なくとも１層を次層の素子分離膜を堆積する前に前記素子分離溝の上部付近における厚さより下部付近における厚さの方が厚くなるように収縮させる収縮工程と
を有することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device, wherein an element isolation region is provided between a plurality of transistor elements formed on a substrate,
In forming the element isolation region,
Forming an element isolation trench between the transistor elements;
A deposition step of depositing a plurality of element isolation films in the element isolation grooves;
A shrinking step of shrinking at least one of the deposited element isolation films so that the thickness in the vicinity of the lower part is larger than the thickness in the vicinity of the upper part of the element isolation groove before depositing the next element isolation film. A method for manufacturing a semiconductor device, comprising:
前記素子分離領域を形成するに際し、
前記各トランジスタ素子間に素子分離溝を形成する工程と、
前記素子分離溝に複数の素子分離膜を堆積する堆積工程と、
堆積した前記各素子分離膜を堆積する毎に前記素子分離溝の上部付近における厚さより下部付近における厚さの方が厚くなるように前記各素子分離膜を収縮させる収縮工程と
を有することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device, wherein an element isolation region is provided between a plurality of transistor elements formed on a substrate,
In forming the element isolation region,
Forming an element isolation trench between the transistor elements;
A deposition step of depositing a plurality of element isolation films in the element isolation grooves;
A shrinking step of shrinking each element isolation film so that the thickness in the vicinity of the lower part becomes thicker than the thickness in the vicinity of the upper part of the element isolation groove each time the deposited element isolation films are deposited. A method for manufacturing a semiconductor device.
前記膜厚勾配を形成するに機構として、
前記半導体装置を形成するウエハにエネルギーを照射するエネルギー源と、
前記ウエハを載置するウエハステージと、
前記エネルギーの前記ウエハへの入射角を変化させるために前記ウエハステージを稼動させる第１のウエハ回転機構と、
前記ウエハステージを前記ウエハの前記トランジスタ素子形成面の中心から前記形成面垂直な方向を回転軸として回転させる第２のウエハ回転機構と
を有し、前記第１のウエハ回転機構及び前記第２のウエハ回転機構により前記ウエハステージを稼動させて、前記ウエハの素子分離溝に堆積された前記素子分離膜に照射されるエネルギー量を変化させて、前記素子分離膜に前記素子分離溝の上部付近における厚さより下部付近における厚さの方が厚い膜厚勾配を設けることを特徴とする半導体装置の製造装置。 A manufacturing apparatus for manufacturing the semiconductor device according to claim 1,
As a mechanism for forming the film thickness gradient,
An energy source for irradiating energy to a wafer forming the semiconductor device;
A wafer stage on which the wafer is placed;
A first wafer rotation mechanism that operates the wafer stage to change an incident angle of the energy to the wafer;
A second wafer rotation mechanism for rotating the wafer stage from a center of the transistor element formation surface of the wafer as a rotation axis in a direction perpendicular to the formation surface; and the first wafer rotation mechanism and the second wafer rotation mechanism The wafer stage is operated by a wafer rotation mechanism to change the amount of energy applied to the element isolation film deposited on the element isolation groove of the wafer, so that the element isolation film is near the upper part of the element isolation groove. An apparatus for manufacturing a semiconductor device, characterized in that a thicker film thickness gradient is provided in the vicinity of the lower portion than in the thickness.
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