JP2007206469A - 液晶表示装置 - Google Patents

Abstract

【課題】 小型携帯機器に用いられる表示装置において、電池等を電源とする場合に、表示が長時間切り替わらなくても低消費電力とする。画素にメモリ素子を設けても、部品点数を少なく抑え高開口率を保つ。
【解決手段】 液晶表示装置において、画素にメモリ素子を有し、映像信号を転送しないことで低消費電力とする。液晶表示パネルの画素メモリに保持された電圧を利用して、交流化駆動用の信号を画素内で作り出し、映像信号が書き換えられない場合でも、交流化駆動を行い液晶を劣化させることなく表示を行う。メモリ素子を簡潔な構成で実現して、開口率を犠牲にしない液晶表示装置とする。
【選択図】 図４

Description

本発明は、アクティブマトリックス型の表示装置に関する。特に高開口率で高精細な画素メモリ方式の表示を可能とした表示装置に好適なものである。

画素部にスイッチング素子を備えた、ＴＦＴ（Thin Film Transistor）方式の液晶表示装置は、パソコン等の表示装置として広く使用されている。また、ＴＦＴ方式の表示装置は、携帯電話機等の携帯用端末装置の表示装置にも利用されている。携帯用端末装置に用いられる表示装置は、従来の液晶表示装置に比べて、さらに小型で、低消費電力であることが要求されている。

特に携帯用端末装置の電源に電池等を用いる場合には、表示装置においても消費する電力の低減が必要になる。そのために、液晶表示装置の各画素にメモリ機能を持たせようという提案がなされている。

特許文献１には、映像信号を保持する２対のトランジスタと、画素電極に接続された容量の記載があり、データの書込み状態を容量に蓄積された電荷を利用して制御している。しかしながら、特許文献１ではデータの保持にスタティックラムを用いており、１対のトランジスタからなるインバータ回路を用いる際の回路が占有する面積の増大については考慮されていない。

特開２００３−３０２９４６号公報

他方、表示装置は透過開口率を高くすることが要求されている。そのため、画素部のトランジスタ等に占有される面積は小さく抑えられることが望ましい。さらに、メモリ動作をより安定させ確実にすることも要求されている。

本発明は、前記課題を解決するためになされたものであり、本発明の目的は、小型の表示装置において、低消費電力で最適な部品点数である駆動回路を実現する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。

同一基板上に画素電極を有する画素部と、画素部に映像信号を供給するスイッチング素子と、スイッチング素子に映像信号を供給する駆動回路と、走査信号を出力する駆動回路と、画素部に設けられたメモリ回路とを有し、
メモリ回路は容量素子を用いて電圧を保持し、メモリ回路に保持された電圧を用いて表示電圧・非表示電圧を画素電極に出力する。映像信号の電圧はメモリ回路に保持される電圧を考慮して最適な値が選ばれる。

画素メモリの回路規模を低減でき、画素レイアウトにおける省スペース化が図れる。

液晶表示装置に画素部を設け、画素部に画素電極とメモリ素子とを設け、画素電極に対向して対向電極とを設け、画素部に映像信号を供給するスイッチング素子と、スイッチング素子に映像信号を供給する映像信号線と、スイッチング素子を制御する走査信号を供給する走査信号線と、スイッチング素子に接続したメモリ素子と、メモリ素子と画素電極との間に設けられた出力回路とを設け、
対向電極には一定周期でロウレベルとハイレベルを繰り返す交番電圧を印加して交流化駆動を行い、
スイッチング素子をオン状態としてメモリ素子の容量に映像信号を元に保持電圧を保持し、スイッチング素子をオフ状態とした後、メモリ素子に保持された保持電圧により、画素電極に出力回路を用いて交番電圧に逆相の表示電圧または交番電圧に同相の非表示電圧を出力し、
出力回路の制御端子には、表示・非表示の場合で適切な電圧を印加する。

以下、図面を参照して本発明の実施例を詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

図１は、本発明の実施例の液晶表示装置の基本構成を示すブロック図である。同図に示すように、液晶表示装置１００は、液晶表示パネル１と、制御回路３とから構成される。

液晶表示パネル１は、透明なガラス、またはプラスチック等の絶縁基板や、半導体基板からなる素子基板２を備えている。素子基板２には、マトリクス状に画素部８が配置され表示領域９が形成されている。（図１では図が複雑になることを避け、１個の画素部を記載し他は省略している。）画素部８には画素電極１１、スイッチング素子１０、メモリ素子４０が設けられる。

表示領域９の周辺には、素子基板２の端辺に沿って映像信号線駆動回路部５と走査信号線駆動回路６とが形成されている。映像信号線駆動回路部５と走査信号線駆動回路６は素子基板２にスイッチング素子１０と同様の工程で形成される。

走査信号線駆動回路部６からは走査信号線２０が表示領域に伸びている。走査信号線２０はスイッチング素子１０の制御端子と電気的に接続している。そして走査信号線駆動回路部６は、走査信号線２０にスイッチング素子１０をオン・オフする制御信号（走査信号とも呼ぶ）を出力する。

また、映像信号線駆動回路部５からは映像信号線２５が表示領域９に伸びており、映像信号線２５はスイッチング素子１０の入力端子に接続している。映像信号線２５には映像信号線駆動回路部５から、映像信号が出力し、走査信号によりオン状態となったスイッチング素子１０を介して、映像信号が画素部８に書き込まれる。また、メモリ素子４０にも映像信号が供給される。

液晶表示パネル１には、フレキシブル基板３０が接続しており、フレキシブル基板３０には制御回路３が搭載されている。制御回路３は映像信号線駆動回路部５や走査信号線駆動回路部６に設けられた駆動回路を制御する機能を有しており、液晶表示パネル１にフレキシブル基板３０を介して制御信号及び、映像信号等を供給する。

また、フレキシブル基板３０には表示用配線３１が設けられており、入力端子３５を介して表示パネル１に電気的に接続している。表示用配線３１を介して制御回路３から表示パネル１を制御する信号が供給される。

走査信号線２０と並列に設けられた、符号２８で示す信号線は制御信号線で、メモリ素子４０を制御・駆動する信号が制御回路３から表示パネル１に供給される。

画素部８のメモリ素子４０は映像信号を元に表示・非表示のデータ（電圧）を保持する。静止画を表示する場合などは、映像信号線駆動回路部５を用いず、メモリ素子４０から画素電極１１に表示のための電圧を書き込む。

前述したように携帯電話機等の小型携帯機器では、電源として電池の利用が一般的である。そのため、表示装置も省電力であることが望まれている。画素部８にメモリ素子４０を設け、映像信号を転送する際に消費する電力を減少させることで、省電力化が図れる。

次に、図２を用いて画素部８に用いられるスイッチング素子１０とメモリ素子４０について説明する。図２は画素毎のスイッチング素子１０とメモリ素子４０を示した概略ブロック図である。図２において符号２６は１ビットの表示・非表示の状態を示すデータを保持するデータ保持素子である。省電力表示の場合には、まず図１に示した映像信号線駆動回路部５から映像信号線２５を介して１ビット分のデータが画素部８に定電圧（ハイ電圧又はロウ電圧）で供給される。

スイッチング素子１０は走査信号ΦＧＡＴＥにより制御され、オン状態のスイッチング素子１０を介して、１ビットデータがデータ保持素子２６に格納される。表示電圧出力素子２７は格納した１ビットのデータに応じた電圧を画素電極１１に出力する。

画素電極１１と対向電極１４との間には、液晶組成物（図示せず）が保持されており、画素電極１１と対向電極１４との間に電界を印加することで液晶分子の配向を変化させ表示を行う。

液晶表示パネル１を駆動する際に、液晶組成物の劣化を防止する目的で、交流化駆動が行われる。交流化駆動は液晶組成物に一定方向の電界が長時間印加されないように、周期的に画素電極１１と対向電極１４との間に印加される電界の方向を反転させるものである。

前述したように、図２に示す回路は、１ビットデータをデータ保持素子２６に格納し、格納した１ビットのデータに応じた電圧を画素電極１１に表示電圧出力素子２７から出力する。そのため、表示電圧出力素子２７からは１ビットデータの値に合わせて表示・非表示の２通りの電圧を出力する。

ただし、表示と非表示とは互いに相対的な関係であり、表示とは対向電極１４に印加される電圧（対向電圧）と画素電極１１に印加される電圧との電位差が、非表示に対して大きい場合とし、非表示とは電位差が表示に対して小さい場合を意味している。なお、本実施例では説明をわかり易くするために、表示（表示電圧）とは対向電極１４に印加される電圧と画素電極１１に印加される電圧との電位差が最大となる場合で説明し、非表示（非表示電圧）は電位差が最小となる場合で説明している。

そのため、表示電圧出力素子２７には制御信号線２８−１を介して対向電極１４に印加される電圧ΦＶＣＯＭと同様な電圧が供給され、制御信号線２８−２を介して電圧ΦＶＣＯＭを反転した電圧ΦＶＣＯＭｂｅｒが供給される。

次に図３にコモン反転駆動の場合の対向電極１４と画素電極１１に供給される信号波形を示す。所謂コモン反転駆動では図３に示すように交流化駆動を行う方法として、対向電極１４に印加する対向電圧ΦＶＣＯＭを一定周期で反転させる。

図３に示す（１）表示の場合は画素電極に対向電圧ΦＶＣＯＭを反転させた逆相の信号ΦＶＣＯＭｂａｒを印加し、（２）非表示の場合は画素電極に対向電圧ΦＶＣＯＭと同相に信号ΦＶＣＯＭを印加する。

前述したようにメモリ素子４０を有すると、データ保持素子２６に保持されたデータを用いて省電力化した表示を行うことができ、さらに保持したデータを元に交流化駆動のために交番電圧ΦＶＣＯＭ、ΦＶＣＯＭｂａｒを画素電極１１に書き込むことで簡単な構成で交流化駆動が行える。

次に、図４に本発明の単位画素メモリの回路構成を示す。図中符号ＮＭ１１は、前述したスイッチング素子１０で、回路構成を説明するため符号ＮＭ１１と表示する。また、１１は画素電極で、画素電極に対向して対向電極１４が配置されている。対向電極１４には、前述したコモン交流化駆動のために、信号電圧のハイレベルとロウレベルを周期的に繰り返すクロックパルス（矩形波、交番電流）ΦＶＣＯＭが印加されている。

スイッチング素子ＮＭ１１は走査信号線２０の走査信号ΦＧＡＴＥ（図５参照）によりオン・オフが制御される。図４ではスイッチング素子ＮＭ１１をｎ型トランジスタで示したので、走査信号ΦＧＡＴＥがハイレベルで導通状態となり、ロウレベルで高抵抗状態となる。スイッチング素子ＮＭ１１がオン状態となると映像信号線２５を介して伝送された映像信号ＤＡＴＡがノードＮ１に伝達される。

図４ではメモリ素子４０は、符号ＰＭ３２で示す１個のｐＭＯＳトランジスタと、符号ＮＭ２１、ＮＭ２２、ＮＭ３１で示す３個のｎＭＯＳトランジスタと、符号Ｃ１、Ｃ２で示す２個の容量と、符号ＶＣＯＭ，ＶＣＯＭｂｅｒ、ＣＬＫ、ＣＬＫｂｅｒで示す制御信号線（以下コントロール線とも呼ぶ）から構成される。

図４では、ｐＭＯＳトランジスタＰＭ３２とｎＭＯＳトランジスタＮＭ３１とが接続されているが、他はｎＭＯＳトランジスタで構成されている。そのため、ｎ型トランジスタとｐ型トランジスタとを接続する際に必要であるコンタクトホール、配線材（アルミ等）を用いることが抑えられている。従来、コンタクトホール周りの構成はレイアウト上大きな面積を占有して高精細化の妨げとなっていた。

図４に示すメモリ素子４０では、表示または非表示を示す映像信号を容量Ｃ１、Ｃ２及び各ノードの容量で保持する構成となっている。そのため、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを接続したインバータ回路を用いるスタティックＲＡＭの構成に比較して、コンタクトホール等を最小限に留めることで画素内でのメモリ素子の占有面積を小さく抑えることが可能となっている。

メモリ素子４０では、容量Ｃ１、Ｃ２及び各ノードの容量で表示・非表示を示す映像信号（デジタルデータ）を任意の電圧値（アナログデータ）で保持する。そのため、メモリ素子４０で保持される電圧は、表示電圧出力素子２７（以下、表示電圧出力回路とも呼ぶ）から表示・非表示の電圧が出力するように、各容量の値と各信号の電圧を考慮したものとなっている。

ｐＭＯＳトランジスタＰＭ３２とｎＭＯＳトランジスタＮＭ３１とは表示電圧出力回路２７を構成し、ノードＮ１の電圧で制御されて、コントロール信号線ＶＣＯＭとＶＣＯＭｂａｒから供給される信号をノードＮ２に出力する。ｎＭＯＳトランジスタＮＭ２１はノードＮ２と容量Ｃ１＋Ｃ２（直列に接続された容量Ｃ１とＣ２）とを電気的に接続し、ｎＭＯＳトランジスタＮＭ２１は容量Ｃ１＋Ｃ２とノードＮ１とを電気的に接続する。

容量Ｃ１＋Ｃ２は充電又は放電と、ノードＮ１との電気的接続を繰り返す。そのため、ノードＮ１の電圧は特定の値で振幅するが、ノードＮ１に保持される電圧は、表示電圧出力回路２７のｐＭＯＳトランジスタＰＭ３２とｎＭＯＳトランジスタＮＭ３１のオン・オフとを制御可能な電圧に設定される。また、映像信号の電圧は、ノードＮ１に保持される電圧及び、各トランジスタのしきい値電圧、各容量を考慮した値が選ばれる。

次に、図５に示すコントロール線に供給される信号を参照しながら図４のコントロール線について説明する。コントロール線ＶＣＯＭとＶＣＯＭｂａｒには、図５に示した逆相のクロックパルス（矩形波、交番電圧とも呼ぶ）ΦＶＣＯＭとΦＶＣＯＭｂａｒが供給される。信号ΦＶＣＯＭとΦＶＣＯＭｂａｒのハイ電圧は電圧Ｖｄ、ロウ電圧は電圧Ｖｓとする。

また、コントロール線ＣＬＫとＣＬＫｂａｒとは逆相の矩形波ΦＣＬＫとΦＣＬＫｂａｒが供給される。信号ΦＣＬＫとΦＣＬＫｂａｒのハイ電圧は電圧Ｖｄ＋Ｖｔｈ、ロウ電圧は電圧Ｖｓとする。なおＶｔｈはｎＭＯＳトランジスタのしきい値である。

図４において、各トランジスタのゲート容量ＣｇｓはＣ、信号ΦＶＣＯＭとΦＶＣＯＭｂａｒの間に直列接続した２つの容量は、Ｃ１＋Ｃ２＝５Ｃ、ノードＮ１の寄生容量Ｃｓ＝Ｃ、ΦＧＡＴＥのハイ電圧をＶｄ＋Ｖｔｈ＋Ｖｔｈ、映像信号ＤＡＴＡのハイ電圧はＶｄ＋Ｖｔｈとした。各信号の電圧はトランジスタのしきい値を考慮した値としている。

映像信号ＤＡＴＡの値は、信号ΦＶＣＯＭとΦＶＣＯＭｂａｒのハイ電圧を電圧Ｖｄ、ロウ電圧を電圧Ｖｓとした場合に、映像信号ＤＡＴＡのハイ電圧はＶｄ＋Ｖｔｈとしたのは、映像信号ＤＡＴＡのハイ電圧はできるだけ小さな値としながらも、映像信号ＤＡＴＡのハイ電圧をもとに表示電圧出力回路２７の制御が可能な電圧をメモリ素子４０が保持できる電圧となっている。

以下説明を簡単にするため、電圧Ｖｄ＝５Ｖ、電圧Ｖｓ＝０Ｖ、しきい値Ｖｔｈ＝２Ｖ、ΦＧＡＴＥのハイ電圧をＶｄ＋Ｖｔｈ＋Ｖｔｈ＝５Ｖ＋２Ｖ＋２Ｖ＝９Ｖ、映像信号ＤＡＴＡのハイ電圧はＶｄ＋Ｖｔｈ＝５Ｖ＋２Ｖ＝７Ｖとした場合で説明する。

前述したように、メモリ素子４０に保持したデータをもとに交流化駆動のためにクロックパルスΦＶＣＯＭまたは、ΦＶＣＯＭｂａｒを画素電極１１に書き込むことで簡単な構成で交流化駆動が行える。

ただし、コモン交流駆動を行うため、映像信号ＤＡＴＡの値にかかわらず、画素電極にはハイレベルとロウレベルの２通りの電圧が書き込まれる場合が生じる。例えば、映像信号ＤＡＴＡが表示を示していても、対向電極の電圧がロウレベルの場合には、画素電極にハイレベルの電圧を書き込み、対向電極の電圧がハイレベルの場合には、画素電極にロウレベルの電圧を書き込む必要がある。以下４つの場合に分けて図５〜８を用いて駆動方法を説明する。

図５は対向電極の対向電圧ΦＶＣＯＭがロウレベルの場合で、コントロール信号線のコントロール信号ΦＶＣＯＭｂａｒ＝Ｖｄ（ハイ電圧）、ΦＶＣＯＭ＝Ｖｓ（ロウ電圧）の状態で、メモリ素子４０に映像信号ＤＡＴＡのハイ電圧（７Ｖ）を書き込む場合の各信号の波形と各ノード（節点）の電圧を示している。

時刻ｔ１で走査信号線２０の走査信号ΦＧＡＴＥがハイ電圧（９Ｖ）になり、ｎＭＯＳトランジスタＮＭ１１はオン状態となって、ＤＡＴＡ信号のハイ電圧（７Ｖ）が取り込まれる。そのため、ノードＮ１の電圧は７Ｖとなる。

ノードＮ１に接続したｎＭＯＳトランジスタＮＭ３１のゲート端子の電圧も７Ｖとなるため、ｎＭＯＳトランジスタＮＭ３１はオン状態となり、ノードＮ２はコントロール線ΦＶＣＯＭｂａｒと導通状態となり、ノードＮ２の電圧は５Ｖとなる。

このときコントロール線ΦＣＬＫｂａｒは７Ｖなので、ｎＭＯＳトランジスタＮＭ２１はオン状態となり、ノードＮ３の電圧は５Ｖとなり、容量Ｃ１＋Ｃ２には５Ｖが印加せれる。他方、コントロール線ΦＣＬＫは０Ｖとなっているので、ｎＭＯＳトランジスタＮＭ２２はオフ状態となる。

次に、ΦＧＡＴＥがロウ電圧になり、ｎＭＯＳトランジスタＮＭ１１がオフ状態となった後、時刻ｔ２ではコントロール線ΦＣＬＫが７Ｖとなり、ΦＣＬＫｂａｒが０Ｖ、ΦＶＣＯＭが５Ｖ、ΦＶＣＯＭｂａｒが０Ｖとなる。

このとき、ｎＭＯＳトランジスタＮＭ２１はオフ状態となり、ＮＭ２２はオン状態となる。そのため、ノードＮ３とノードＮ１とが導通する。ノードＮ３の電荷量は容量Ｃ１＋Ｃ２の容量が５Ｃで５×５Ｃ、ノードＮ１の導通前の電荷量はノードＮ１の寄生容量をＣ、ｎＭＯＳトランジスタＮＭ３１のゲート容量をＣとしたので７×２Ｃ、導通後の電圧をＶｎａとすると導通後の電荷は（５＋２）Ｃ×Ｖｎａで表され、ｎＭＯＳトランジスタＮＭ３１のソース電圧が０Ｖになること考慮し、導通前と導通後の電荷の総量は変化しないことから、７×２Ｃ＋５×５Ｃ−５×１Ｃ＝７Ｃ×Ｖｎａが成り立ち、Ｖｎａ＝３４／７＝４．９Ｖとなる。よって、ノードＮ１は４．９Ｖ、ノードＮ２は０Ｖ、ノードＮ３は４．９Ｖとなる。

次に、時刻ｔ３ではコントロール線ΦＣＬＫが０Ｖとなり、ｎＭＯＳトランジスタＮＭ２２がオフ状態となりノードＮ１と容量Ｃ１＋Ｃ２とは電気的に分離される。このとき、ΦＣＬＫｂａｒは７ＶでｎＭＯＳトランジスタＮＭ２１はオン状態となり、コントロール線ΦＶＣＯＭは０Ｖ、ΦＶＣＯＭｂａｒは５Ｖとなる。

時刻ｔ３でのノードＮ１の電圧をＶｎｂとすると、電圧Ｖｎｂは電圧ＶｎａにノードＮ２のソース電圧が５Ｖに増加し、ノードＮ１の寄生容量ＣとｎＭＯＳトランジスタＮＭ３１のゲート容量が直列に接続されていることから容量が１／２Ｃとなり、Ｖｎｂ＝Ｖｎａ＋ΔＶ（Ｎ２）×１／２＝４．９＋５／２＝７．４Ｖとなる。

ノードＮ１が７．４Ｖとなるので、ｎＭＯＳトランジスタＮＭ３１はオン状態となり、ΦＶＣＯＭｂａｒの電圧５ＶがノードＮ２に出力する。ｎＭＯＳトランジスタＮＭ２１はΦＣＬＫｂａｒが７Ｖでオン状態であるから、ノードＮ２とノードＮ３は導通状態となり、ノードＮ３は５Ｖとなり、容量Ｃ１＋Ｃ２に電圧５Ｖが印加される。

次に、時刻ｔ４では、コントロール線ΦＣＬＫが７ＶとなりｎＭＯＳトランジスタＮＭ２２がオン状態となりノードＮ１と容量Ｃ１＋Ｃ２とが接続される。このとき、ΦＣＬＫｂａｒは０ＶでｎＭＯＳトランジスタＮＭ２１はオフ状態となる。

ノードＮ１とノードＮ３との接続前のノードＮ１の電圧は前述のように７．４Ｖなので、接続後のノードＮ１の電圧をＶｎｃとすると、７×２Ｃ＋５×５Ｃ−５×１Ｃ＝７Ｃ×Ｖｎｃが成り立ち、Ｖｃ＝３４．８／７＝４．９７Ｖとなる。よって、ノードＮ１は約５Ｖ、ノードＮ２は０Ｖ、ノードＮ３は５Ｖとなる。

次に時刻ｔ５では、ノードＮ１の電圧をＶｎｄとすると、電圧Ｖｎｄは電圧ＶｎｃにノードＮ２のソース電圧が５Ｖに増加し、ノードＮ１の寄生容量ＣとｎＭＯＳトランジスタＮＭ３１のゲート容量が直列に接続され容量が１／２Ｃであるから、Ｖｎｄ＝Ｖｃ＋ΔＶ（Ｎ２）×１／２＝５＋５／２＝７．５Ｖとなる。

時刻ｔ６では、ノードＮ１とノードＮ３との接続前のノードＮ１の電圧は７．５Ｖで、接続後のノードＮ１の電圧をＶｎｅとすると、７．５×２Ｃ＋５×５Ｃ−５×１Ｃ＝７Ｃ×Ｖｎｅが成り立ち、Ｖｎｅ＝３５／７＝５Ｖとなる。よって、ノードＮ１は５Ｖ、ノードＮ２は０Ｖ、ノードＮ３は５Ｖとなる。

以降ノードＮ１は５Ｖと７．５Ｖの状態を繰り返すので、ΦＧＡＴＥがオン電圧となって映像信号ΦＤＡＴＡが書き込まれて、メモリ素子４０のデータが入れ替わるまで、表示のための反転電圧（対向電圧ΦＶＣＯＭに対して逆相の信号）を画素電極に供給しつづける。

次に、図６にコントロール線ΦＶＣＯＭｂａｒがロウ電圧（０Ｖ）、ΦＣＬＫｂａｒがロウ電圧（０Ｖ）、ΦＶＣＯＭがハイ電圧（５Ｖ）、ΦＣＬＫがハイ電圧（７Ｖ）の状態で、映像信号ΦＤＡＴＡがハイ電圧（７Ｖ）を書き込む場合を説明する。

図６の時間ｔ１でΦＧＡＴＥがハイ電圧（９Ｖ）になり、映像信号ΦＤＡＴＡがハイ電圧（７Ｖ）でノードＮ１に取り込まれる。このとき、ノードＮ１は７Ｖとなり、ｎＭＯＳトランジスタＮＭ３１はオン状態となる。そのため、ΦＶＣＯＭｂａｒ（０Ｖ）とノードＮ２は導通状態となり、ノードＮ２は０Ｖとなる。

このとき、ΦＣＬＫｂａｒはロウ電圧（０Ｖ）なので、ｎＭＯＳトランジスタＮＭ２１はオフ状態となり、ノードＮ２とノードＮ３は電気的に分離されている。また、ΦＣＬＫはハイ電圧（７Ｖ）なので、ｎＭＯＳトランジスタＮＭ２２はオン状態となり、ノードＮ３とノードＮ１は導通状態となり、ノードＮ１の電圧７Ｖが容量Ｃ１＋Ｃ２に印加される。

時刻ｔ２では、ΦＣＬＫはロウ電圧（０Ｖ）となり、ｎＭＯＳトランジスタＮＭ２２はオフ状態となり、ノードＮ１とノードＮ３は電気的に分離される。また、ΦＣＬＫｂａｒはハイ電圧（７Ｖ）なので、ｎＭＯＳトランジスタＮＭ２１はオン状態となり、ノードＮ３とノードＮ２は導通状態となる。

よって時刻ｔ２では、ノードＮ１と容量Ｃ１＋Ｃ２が電気的に分離されるから、分離前のノードＮ１の電圧をＶｎａ２とすると、分離後の電圧Ｖｎｂ２は電圧Ｖｎａ２にノードＮ２のソース電圧が５Ｖに増加し、ノードＮ１の寄生容量ＣとｎＭＯＳトランジスタＮＭ３１のゲート容量が直列に接続されて容量が１／２Ｃとなることから、Ｖｎｂ２＝Ｖｎａ２＋ΔＶ（Ｎ２）×１／２＝７＋５／２＝９．５Ｖとなる。

よって、ｎＭＯＳトランジスタＮＭ３１はオン状態となるので、ノードＮ２にはコントロール線ΦＶＣＯＭｂａｒ（５Ｖ）と導通状態となるので、ノードＮ２は５Ｖとなる。またｎＭＯＳトランジスタＮＭ２１がオン状態なので、ノードＮ３も５Ｖとなる。

時刻ｔ３では、ΦＣＬＫは７Ｖとなり、ｎＭＯＳトランジスタＮＭ２２はオン状態となり、ノードＮ１と容量Ｃ１＋Ｃ２がｎＭＯＳトランジスタＮＭ２２を介して接続される。そのため、接続後のノードＮ１の電圧をＶｎｃ２とすると、９．５×２Ｃ＋５×５Ｃ−５×Ｃ＝７Ｃ×Ｖｎｓ２の関係が成り立ち、Ｖｎｃ２＝約５．６Ｖとなる。

次に時刻ｔ４では、ノードＮ１と容量Ｃ１＋Ｃ２とは電気的に分離されるので、分離後のノードＮ１の電圧Ｖｎｄ２＝Ｖｎｃ２＋５×１／２Ｃ＝５．６＋５／２＝８．１Ｖとなる。このときノードＮ２とノードＮ３の電圧は５Ｖである。

次に時刻ｔ５では、ノードＮ１と容量Ｃ１＋Ｃ２の接続後のノードＮ１の電圧をＶｎｄ２とすると、８．１×２Ｃ＋５×５Ｃ−５×Ｃ＝７Ｃ×Ｖｎｄ２より、Ｖｎｄ２＝３６．２／７＝５．２Ｖとなる。

次に時刻ｔ６では、ノードＮ１と容量Ｃ１＋Ｃ２とは電気的に分離されるから、分離後のノードＮ１の電圧をＶｎｅ２とすると、Ｖｎｅ２＝Ｖｎｄ２＋５×１／２＝５．２＋５／２＝７．７Ｖとなる。

次に時刻ｔ７では、ノードＮ１と容量Ｃ１＋Ｃ２とがｎＭＯＳトランジスタＮＭ２２を介して接続されるので、接続後のノードＮ１の電圧をＶｎｆ２とすると、７．７×２Ｃ＋５×５Ｃ−５×Ｃ＝７Ｃ×Ｖｎｆ２より、Ｖｎｆ２＝３４．４／７＝４．９１Ｖとなり、約５Ｖとなる。

時刻ｔ８では、ノードＮ１と容量Ｃ１＋Ｃ２は電気的に分離されるので、分離後のノードＮ１の電圧をＶｎｇ２とすると、Ｖｎｇ２＝Ｖｎｆ２＋５×１／２＝５＋５／２＝７．５Ｖとなる。

以降ノードＮ１は５Ｖと７．５Ｖの状態を繰り返すので、ΦＧＡＴＥがオン電圧となって映像信号ΦＤＡＴＡが書き込まれて、メモリ素子４０のデータが入れ替わるまで、表示のための反転電圧（対向電圧ΦＶＣＯＭに対して逆相の信号）を画素電極に供給しつづける。

図７にコントロール線ΦＶＣＯＭｂａｒがハイ電圧（５Ｖ）、ΦＣＬＫｂａｒがハイ電圧（７Ｖ）、ΦＶＣＯＭがロウ電圧（０Ｖ）、ΦＣＬＫがロウ電圧（０Ｖ）の状態で、映像信号ΦＤＡＴＡをロウ電圧（０Ｖ）で書き込む場合の説明をする。

時刻ｔ１でコントロール線ΦＧＡＴＥがハイ電圧（９Ｖ）となるので、ノードＮ１には映像信号ΦＤＡＴＡのロウ電圧（０Ｖ）が書き込まれる。ノードＮ１に接続したｐＭＯＳトランジスタＰＭ３２がオン状態となって、コントロール線ΦＶＣＯＭ（０Ｖ）とノードＮ２とがｐＭＯＳトランジスタＰＭ３２を介して接続される。

時刻ｔ１前のノードＮ２の状態がハイ電圧（５Ｖ）の場合は、ノードＮ２にはｐＭＯＳトランジスタＰＭ３２のしきい値電圧分の２Ｖが残るため、ノードＮ２とノードＮ３の電圧は２Ｖとなる。また、ｎＭＯＳトランジスタＮＭ２２がオフ状態のため、ノードＮ１と容量Ｃ１＋Ｃ２とは電気的に分離されている。

次に時刻ｔ２では、コントロール線ΦＶＣＯＭｂａｒがロウ電圧（０Ｖ）、ΦＣＬＫｂａｒがロウ電圧（０Ｖ）、ΦＶＣＯＭがハイ電圧（５Ｖ）、ΦＣＬＫがハイ電圧（７Ｖ）となり、ノードＮ１と容量Ｃ１＋Ｃ２とは電気的に接続される。また、ｐＭＯＳトランジスタＰＭ３２がオン状態でコントロール線ΦＶＣＯＭ（５Ｖ）とノードＮ２とがｐＭＯＳトランジスタＰＭ３２を介して接続し、ノードＮ２の電圧は５Ｖとなる。

接続後のノードＮ１の電圧をＶｎａ３とすると、０×２Ｃ＋２×５Ｃ＋５×Ｃ＝７Ｃ×Ｖｎａ３がなりたち、Ｖｎａ３は１５／７＝２．１Ｖとなる。

時刻ｔ３では、コントロール線ΦＶＣＯＭｂａｒがハイ電圧（５Ｖ）、ΦＣＬＫｂａｒがハイ電圧（７Ｖ）、ΦＶＣＯＭがロウ電圧（０Ｖ）、ΦＣＬＫがロウ電圧（０Ｖ）となるので、ノードＮ１と容量Ｃ１＋Ｃ２とは電気的に分離され、分離後のノードＮ１の電圧をＶｎｂ３とすると、Ｖｎｂ３＝Ｖｎａ３＋（−５）×１／２＝−０．４Ｖとなる。

このとき、ノードＮ２はコントロール線ΦＶＣＯＭ（０Ｖ）とｐＭＯＳトランジスタＰＭ３２を介して接続するが、ノードＮ１の電圧が−０．４Ｖなので、ノードＮ２に残る電圧も、しきい値から０．４Ｖ下がって１．６Ｖとなる。

時刻ｔ４では、ノードＮ１と容量Ｃ１＋Ｃ２とがｎＭＯＳトランジスタＮＭ２２を介して接続し、接続後のノードＮ１の電圧をＶｎｃ３とすると、−０．４×２Ｃ＋１．６×５Ｃ＋５×Ｃ＝７Ｃ×Ｖｎｃ３がなりたち、Ｖｎｃ３＝１．７Ｖとなる。

時刻ｔ５では、ノードＮ１と容量Ｃ１＋Ｃ２とは電気的に分離されるので、分離後のノードＮ１の電圧をＶｎｄ３とすると、Ｖｎｄ３＝Ｖｎｃ３＋（−５）×１／２＝−０．８Ｖとなる、ノードＮ２に残る電圧は、しきい値から０．８Ｖ下がって１．２Ｖとなる。

時刻ｔ６では、ノードＮ１と容量Ｃ１＋Ｃ２とがｎＭＯＳトランジスタＮＭ２２を介して接続し、接続後のノードＮ１の電圧をＶｎｅ３とすると、−０．８×２Ｃ＋１．２×５Ｃ＋５×Ｃ＝７Ｃ×Ｖｎｅ３がなりたち、Ｖｎｅ３＝１．３Ｖとなる。

時刻ｔ７では、ノードＮ１と容量Ｃ１＋Ｃ２とは電気的に分離されるので、分離後のノードＮ１の電圧をＶｎｆ３とすると、Ｖｎｆ３＝Ｖｎｅ３＋（−５）×１／２＝−１．２Ｖとなる、ノードＮ２に残る電圧は、しきい値から１．２Ｖ下がって０．８Ｖとなる。

時刻ｔ８では、ノードＮ１と容量Ｃ１＋Ｃ２とがｎＭＯＳトランジスタＮＭ２２を介して接続し、接続後のノードＮ１の電圧をＶｎｇ３とすると、−１．２×２Ｃ＋０．８×５Ｃ＋５×Ｃ＝７Ｃ×Ｖｎｇ３がなりたち、Ｖｎｇ３＝０．９Ｖとなる。

時刻ｔ９では、ノードＮ１と容量Ｃ１＋Ｃ２とは電気的に分離されるので、分離後のノードＮ１の電圧をＶｎｈ３とすると、Ｖｎｈ３＝Ｖｎｇ３＋（−５）×１／２＝−１．６Ｖとなる、ノードＮ２に残る電圧は、しきい値から１．６Ｖ下がって０．４Ｖとなる。

時刻ｔ１０では、ノードＮ１と容量Ｃ１＋Ｃ２とがｎＭＯＳトランジスタＮＭ２２を介して接続し、接続後のノードＮ１の電圧をＶｎｉ３とすると、−１．６×２Ｃ＋０．４×５Ｃ＋５×Ｃ＝７Ｃ×Ｖｎｉ３がなりたち、Ｖｎｉ３＝０．５Ｖとなる。

時刻ｔ１１では、ノードＮ１と容量Ｃ１＋Ｃ２とは電気的に分離されるので、分離後のノードＮ１の電圧をＶｎｊ３とすると、Ｖｎｊ３＝Ｖｎｉ３＋（−５）×１／２＝−２．０Ｖとなる、ノードＮ２に残る電圧は、しきい値から２．０Ｖ下がって０．０Ｖとなる。

時刻ｔ１２では、ノードＮ１と容量Ｃ１＋Ｃ２とがｎＭＯＳトランジスタＮＭ２２を介して接続し、接続後のノードＮ１の電圧をＶｎｋ３とすると、−２．０×２Ｃ＋０×５Ｃ＋５×Ｃ＝７Ｃ×Ｖｎｋ３がなりたち、Ｖｎｋ３＝０．１Ｖとなる。

時刻ｔ１３では、ノードＮ１と容量Ｃ１＋Ｃ２とは電気的に分離されるので、分離後のノードＮ１の電圧をＶｎｌ３とすると、Ｖｎｌ３＝Ｖｎｋ３＋（−５）×１／２＝−２．４Ｖとなる、ノードＮ２に残る電圧は、コントロール線ΦＶＣＯＭの電圧０Ｖとなる。

時刻ｔ１４では、ノードＮ１と容量Ｃ１＋Ｃ２とがｎＭＯＳトランジスタＮＭ２２を介して接続し、接続後のノードＮ１の電圧をＶｎｍ３とすると、−２．４×２Ｃ＋０×５Ｃ＋５×Ｃ＝７Ｃ×Ｖｎｍ３がなりたち、Ｖｎｍ３＝０Ｖとなる。

時刻ｔ１３では、ノードＮ１と容量Ｃ１＋Ｃ２とは電気的に分離されるので、分離後のノードＮ１の電圧をＶｎｎ３とすると、Ｖｎｎ３＝Ｖｎｍ３＋（−５）×１／２＝−２．５Ｖとなる、ノードＮ２に残る電圧は、コントロール線ΦＶＣＯＭの電圧０Ｖとなる。

以降ノードＮ１は−２．５Ｖと０Ｖの状態を繰り返すので、ΦＧＡＴＥがオン電圧となって映像信号ΦＤＡＴＡが書き込まれて、メモリ素子４０のデータが入れ替わるまで、非表示のための電圧（対向電圧ΦＶＣＯＭに対して同相の信号）を画素電極に供給しつづける。

次に、図８にコントロール線ΦＶＣＯＭｂａｒがロウ電圧（０Ｖ）、ΦＣＬＫｂａｒがロウ電圧（０Ｖ）、ΦＶＣＯＭがハイ電圧（５Ｖ）、ΦＣＬＫがハイ電圧（７Ｖ）の状態で、映像信号ΦＤＡＴＡをロウ電圧（０Ｖ）で書き込む場合の説明をする。

時刻ｔ１で、コントロール線ΦＧＡＴＥがハイ電圧（９Ｖ）となるので、ノードＮ１には映像信号ΦＤＡＴＡのロウ電圧（０Ｖ）が書き込まれる。ノードＮ１に接続したｐＭＯＳトランジスタＰＭ３２がオン状態となって、コントロール線ΦＶＣＯＭ（５Ｖ）とノードＮ２とがｐＭＯＳトランジスタＰＭ３２を介して接続されノードＮ２は５Ｖとなる。

また、ｎＭＯＳトランジスタＮＭ２２がオン状態のため、ノードＮ１と容量Ｃ１＋Ｃ２とはｎＭＯＳトランジスタＮＭ２２を介して電気的に接続されている。

時刻ｔ２では、コントロール線ΦＶＣＯＭｂａｒがハイ電圧（５Ｖ）、ΦＣＬＫｂａｒがハイ電圧（７Ｖ）、ΦＶＣＯＭがロウ電圧（０Ｖ）、ΦＣＬＫがロウ電圧（０Ｖ）となり、ノードＮ１と容量Ｃ１＋Ｃ２とは電気的に分離されるので、分離後のノードＮ１の電圧をＶｎａ４とすると、Ｖｎａ４＝０＋（−５）×１／２＝−２．５Ｖとなる。

このとき、ｐＭＯＳトランジスタＰＭ３２のゲート端子に−２．５Ｖが印加されていると、ノードＮ２はｐＭＯＳトランジスタＰＭ３２を介してΦＶＣＯＭ（０Ｖ）と接続され、ノードＮ２の電圧は０Ｖとなる。

時刻ｔ３では、ノードＮ１と容量Ｃ１＋Ｃ２とがｎＭＯＳトランジスタＮＭ２２を介して接続されるので、接続後のノードＮ１の電圧をＶｎｂ４とすると、−２．５×２Ｃ＋０×５Ｃ＋５×Ｃ＝７Ｃ×Ｖｎｂ４がなりたち、Ｖｎｂ４＝０／７＝０Ｖとなる。

以降ノードＮ１は−２．５Ｖと０Ｖの状態を繰り返すので、ΦＧＡＴＥがオン電圧となって映像信号ΦＤＡＴＡが書き込まれて、メモリ素子４０のデータが入れ替わるまで、非表示のための電圧（対向電圧ΦＶＣＯＭと同相の信号）を画素電極に供給しつづける。

本実施例によれば、表示・非表示のデータを画素メモリに電圧で保持し、表示電圧・非表示電圧を画素電極に出力することで、駆動回路、映像信号線等を介して表示データを書き換えることなく、液晶表示装置を交流化駆動することが可能である。また、画素メモリに必要なレイアウト面積も小さく抑えることができ、多ビット化した場合でも、画素メモリでありながら高開口率を得ることができる。

本発明の実施例の液晶表示装置を示す概略ブロック図である。 本発明の実施例の画素メモリを示す概略ブロック図である。 本発明の駆動波形を示す概略図である。 本発明の画素メモリを示す回路図である。 本発明の実施例の動作を示すタイミングチャートである。 本発明の実施例の動作を示すタイミングチャートである。 本発明の実施例の動作を示すタイミングチャートである。 本発明の実施例の動作を示すタイミングチャートである。

符号の説明

１…液晶表示パネル、２…表示領域、３…コントローラ、５…駆動回路、８…画素部、１０…スイッチング素子（薄膜トランジスタ）１１…画素電極、１４…対向電極、２６…データ保持素子、２７…表示電圧出力回路、２０…走査信号線、２５…映像信号線、３０…フレキシブルプリント基板、４０…メモリ素子。

Claims (2)

1. 第１の基板と、第２の基板と、
   上記第１の基板に設けられた複数の画素電極と、
   該画素電極に対向して配置され、一定周期で振幅するクロックパルスが供給される対向電極と、
   上記画素電極に電気的に接続されたメモリ素子と、
   上記メモリ素子に電気的に接続されたスイッチング素子と、
   上記スイッチング素子に映像信号を供給する映像信号線と、
   上記スイッチング素子を制御する走査信号を供給する走査信号線と、
   上記メモリ素子に設けられた容量素子と、
   該容量素子に保持された電圧が制御端子に供給される出力回路と、
   該出力回路に上記クロックパルスと逆相の表示電圧を供給する表示電圧供給線と、
   上記出力回路に上記クロックパルスと同相の非表示電圧を供給する非表示電圧線とを有し、
   上記スイッチング素子をオン状態として上記メモリ素子に映像信号を供給し、
   上記スイッチング素子をオフ状態とした後、上記容量素子に保持した電圧を上記出力回路の制御端子に供給して、
   上記映像信号が表示を示す場合に、上記出力回路は表示電圧を画素電極に出力し、
   上記映像信号が非表示を示す場合に、上記出力回路は非表示電圧を画素電極に出力し、
   上記容量素子は映像信号が表示の場合に、上記出力回路が表示電圧を出力する電圧を保持し、映像信号が非表示の場合には、上記出力回路が非表示電圧を出力する電圧を保持することを特徴とする液晶表示装置。
2. 第１の基板と、第２の基板と、
   上記第１の基板にマトリクス状に設けられた複数の画素部と、
   該画素部に形成された画素電極と、
   該画素電極に対向して配置された対向電極と、
   該対向電極には一定周期で第１の電圧と第２の電圧とに振幅する対向電圧が供給され、
   上記画素部に設けられたスイッチング素子と、
   上記スイッチング素子に映像信号を供給する映像信号線と、
   上記スイッチング素子を制御する走査信号を供給する走査信号線と、
   上記スイッチング素子を介して映像信号が供給されるメモリ素子と、
   上記第１の電圧と、第２の電圧を上記画素電極に出力する出力回路とを有し、
   上記映像信号はオン・オフの情報を示す１ビットデータであり、
   上記スイッチング素子をオン状態として上記メモリ素子に映像信号を供給し、
   上記スイッチング素子をオフ状態とした後、上記映像信号のオン・オフ情報を元にメモリ素子に電圧を保持し、
   上記保持した電圧を上記出力回路の制御端子に供給し、
   上記映像信号がオンを示し、対向電極に第１の電圧が供給されている場合に、画素電極に第２の電圧を供給し、
   上記映像信号がオフを示し、対向電極に第１の電圧が供給されている場合に、画素電極に第１の電圧を供給することを特徴とする液晶表示装置。
   

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