JP2007201338A - Semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置に係り、特に双方向の電流経路の切り替えが可能なスイッチング素子の低オン抵抗化を実現する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device that realizes a low on-resistance of a switching element that can switch a bidirectional current path.
二次電池の充放電バッテリーマネージメントを行う保護回路基板等に用いられるスイッチング素子は、オンオフだけでなく、電流経路の方向も切り替わる機能が要求される。 A switching element used for a protection circuit board or the like that performs charge / discharge battery management of a secondary battery is required to have a function of switching not only on / off but also the direction of a current path.
図４（Ａ）は、双方向の電流経路が切り替わる機能を有する、２つのＭＯＳトランジスタからなるスイッチング素子の回路図を示す。第１ＭＯＳトランジスタ１０１及び第２ＭＯＳトランジスタ２０１が直列に接続されており、第１ゲート端子１１０及び第２ゲート端子２１０にゲート信号が印加されて各ＭＯＳトランジスタが制御される。また、前記第１ＭＯＳトランジスタ１０１、前記第２ＭＯＳトランジスタ２０１はそれぞれ第１寄生ダイオード１０９、第２寄生ダイオード２０９を備えており、各寄生ダイオードは各ＭＯＳトランジスタがオフのとき、電流経路に整流性を導入する。したがって、前記第１ゲート端子１１０及び前記第２ゲート端子２１０に印加されるゲート信号と、第１ソース端子１１１及び第２ソース端子２１１に印加される電位差と、により電流経路が切り替わる。 FIG. 4A shows a circuit diagram of a switching element composed of two MOS transistors having a function of switching bidirectional current paths. The first MOS transistor 101 and the second MOS transistor 201 are connected in series, and a gate signal is applied to the first gate terminal 110 and the second gate terminal 210 to control each MOS transistor. The first MOS transistor 101 and the second MOS transistor 201 include a first parasitic diode 109 and a second parasitic diode 209, respectively. Each parasitic diode introduces rectification into the current path when each MOS transistor is off. To do. Therefore, the current path is switched by the gate signal applied to the first gate terminal 110 and the second gate terminal 210 and the potential difference applied to the first source terminal 111 and the second source terminal 211.
例えば、前記第２ゲート端子２１０にのみ電圧が印加され、前記第２ＭＯＳトランジスタ２０１のみがオンしている場合、前記第１ソース端子１１１が前記第２ソース端子２１１よりも高電位のときは、電流経路はａ方向となる。同様に、例えば、前記第１ゲート端子１１０にのみ電圧が印加され、前記第１ＭＯＳトランジスタ１０１のみがオンしている場合、前記第１ソース端子１１１が前記第２ソース端子２１１よりも低電位のときは、電流経路はｂ方向となる。 For example, when a voltage is applied only to the second gate terminal 210 and only the second MOS transistor 201 is on, when the first source terminal 111 is at a higher potential than the second source terminal 211, the current The route is the a direction. Similarly, for example, when a voltage is applied only to the first gate terminal 110 and only the first MOS transistor 101 is on, the first source terminal 111 is at a lower potential than the second source terminal 211. The current path is in the b direction.
図４（Ｂ）は、前記スイッチング素子が用いられた二次電池の保護回路の一例を示す回路図である。電池パック１３内において、ＬｉＢ（リチウムイオン電池）等の二次電池１０と、前記第１ＭＯＳトランジスタ１０１及び前記第２ＭＯＳトランジスタ２０１からなるＭＯＳトランジスタと、コントロールＩＣ１２と、コンデンサ１１と、が接続されている。前記第１ＭＯＳトランジスタ１０１と前記第２ＭＯＳトランジスタ２０１と、はドレイン電極が共通接続され、両端にそれぞれ、第１ソース電極と第２ソース電極とが配置されている。また、前記第１ＭＯＳトランジスタ１０１は第１ゲート電極を、前記第２ＭＯＳトランジスタ２０１は第２ゲート電極を、介して前記コントロールＩＣ１２に接続されている。該コントロールＩＣ１２は前記二次電池１０の電圧を前記コンデンサー１１の容量を介して検知しながら、前記第１ＭＯＳトランジスタ１０１と前記第２ＭＯＳトランジスタ２０１とのオンオフ制御を行って過充電、過放電あるいは負荷ショートから前記二次電池１０を保護している。 FIG. 4B is a circuit diagram illustrating an example of a protection circuit for a secondary battery in which the switching element is used. In the battery pack 13, a secondary battery 10 such as LiB (lithium ion battery), a MOS transistor including the first MOS transistor 101 and the second MOS transistor 201, a control IC 12, and a capacitor 11 are connected. . The first MOS transistor 101 and the second MOS transistor 201 have drain electrodes connected in common, and a first source electrode and a second source electrode are disposed at both ends, respectively. The first MOS transistor 101 is connected to the control IC 12 via a first gate electrode, and the second MOS transistor 201 is connected to the control IC 12 via a second gate electrode. The control IC 12 performs on / off control of the first MOS transistor 101 and the second MOS transistor 201 while detecting the voltage of the secondary battery 10 through the capacitance of the capacitor 11 to overcharge, overdischarge or load short circuit. Thus, the secondary battery 10 is protected.
図４（Ｃ）は、前記電池パック１３が設置されている電子機器１４にＡＣアダプタ等の外部電源１５が接続された回路図を示す。充電時には、充電電流が矢印ａの方向に供給され充電を行う。前記二次電池１０が過充電になると前記コントロールＩＣ１２で電圧の検出をして、前記第２ＭＯＳトランジスタ２０１のゲート電圧がハイレベルからローレベルになり、前記第２ＭＯＳトランジスタ２０１がオフし回路を遮断して前記二次電池１０の保護をする。また、放電時には、放電電流が矢印ｂの方向に負荷１６を通じて流れ放電を行う。その際、所定の電圧までは前記電子機器１４は動作を行う。しかし前記二次電池１０が過放電となると前記コントロールＩＣ１２で電圧を検知して、前記第１ＭＯＳトランジスタ１０１のゲート電圧をハイレベルからローレベルにして前記第１ＭＯＳトランジスタ１０１をオフして回路を遮断して前記二次電池１０の保護を行う。更に、負荷ショート時あるいは過電流が流れた時は前記第１ＭＯＳトランジスタ１０１及び前記第２ＭＯＳトランジスタ２０１に大電流が流れ、両端電圧が急激に上昇するので、この電圧を前記コントロールＩＣ１２で検出して放電時と同様に前記第１ＭＯＳトランジスタ１０１をオフし回路を遮断して前記二次電池１０の保護を行う。 FIG. 4C shows a circuit diagram in which an external power source 15 such as an AC adapter is connected to the electronic device 14 in which the battery pack 13 is installed. At the time of charging, a charging current is supplied in the direction of arrow a to perform charging. When the secondary battery 10 is overcharged, the control IC 12 detects the voltage, the gate voltage of the second MOS transistor 201 is changed from a high level to a low level, the second MOS transistor 201 is turned off, and the circuit is shut off. Thus, the secondary battery 10 is protected. At the time of discharging, a discharging current flows through the load 16 in the direction of the arrow b to perform discharging. At that time, the electronic device 14 operates up to a predetermined voltage. However, when the secondary battery 10 is overdischarged, the voltage is detected by the control IC 12, the gate voltage of the first MOS transistor 101 is changed from high level to low level, the first MOS transistor 101 is turned off, and the circuit is cut off. Thus, the secondary battery 10 is protected. Further, when the load is short-circuited or when an overcurrent flows, a large current flows through the first MOS transistor 101 and the second MOS transistor 201, and the voltage across both terminals rises rapidly. This voltage is detected by the control IC 12 and discharged. Similarly to the time, the first MOS transistor 101 is turned off, the circuit is cut off, and the secondary battery 10 is protected.
かかるスイッチング素子は、二次電池に２個のｎチャネルＭＯＳトランジスタを直列に接続した構成であるためオン抵抗の低減が要求されており、また二次電池のパッケージ内に内蔵されるため小型化が要求されている。このため、１つのチップに２つのＭＯＳトランジスタを集積化することでオン抵抗を減少させる開発が進められてきた。 Since such a switching element has a configuration in which two n-channel MOS transistors are connected in series to a secondary battery, a reduction in on-resistance is required, and since it is built in a package of the secondary battery, the switching element is downsized. It is requested. For this reason, development has been advanced to reduce the on-resistance by integrating two MOS transistors on one chip.
図５（Ａ）は、前記第１ＭＯＳトランジスタ１０１及び前記第２ＭＯＳトランジスタ２０１が１チップに集積化された半導体装置の平面図を示す。中心線の左側の第１領域７には、第１ソース領域１０６、第１ゲート連結電極１０２、第１ゲートパッド電極１０３、が配置される。また、中心線の右側の第２領域８には、第２ソース領域２０６、第２ゲート連結電極２０２、第２ゲートパッド電極２０３、が配置される。各ゲート連結電極は、各ＭＯＳトラジスタの応答速度を均一にすべく、各ＭＯＳトランジスタの形成される領域を取り囲むように形成されている。上記構成により、各ＭＯＳトランジスタはセル状に形成され、オン抵抗を低減すべく、微細加工によりセル密度を上げる開発が進められてきた。 FIG. 5A is a plan view of a semiconductor device in which the first MOS transistor 101 and the second MOS transistor 201 are integrated on one chip. In the first region 7 on the left side of the center line, the first source region 106, the first gate connection electrode 102, and the first gate pad electrode 103 are disposed. A second source region 206, a second gate connection electrode 202, and a second gate pad electrode 203 are disposed in the second region 8 on the right side of the center line. Each gate connection electrode is formed so as to surround a region where each MOS transistor is formed in order to make the response speed of each MOS transistor uniform. With the above configuration, each MOS transistor is formed in a cell shape, and development has been advanced to increase the cell density by microfabrication in order to reduce the on-resistance.
図５（Ｂ）は、前記第１ソース領域１０６に接続された１層目の第１ソース電極１０４及び前記第２ソース領域２０６に接続された１層目の第２ソース電極２０４を示した平面図である。前記１層目の第１ソース電極１０４は前記第１領域７に、前記１層目の第２ソース電極２０４は前記第２領域２０６に、それぞれ形成されている。すなわち、前記第１ＭＯＳトランジスタ１０１と前記１層目の第１ソース電極１０４、及び、第２ＭＯＳトランジスタと前記１層目の第２ソース電極２０４、の形成される領域は、それぞれ一致している。 FIG. 5B is a plan view showing the first source electrode 104 in the first layer connected to the first source region 106 and the second source electrode 204 in the first layer connected to the second source region 206. FIG. The first source electrode 104 of the first layer is formed in the first region 7 and the second source electrode 204 of the first layer is formed in the second region 206, respectively. That is, the regions where the first MOS transistor 101 and the first source electrode 104 of the first layer, and the second MOS transistor and the second source electrode 204 of the first layer are formed coincide with each other.
なお、関連した技術文献としては、例えば以下の特許文献が挙げられる。
しかしながら、上記の半導体装置では、微細加工によりセル密度を上げてもオン抵抗の減少には限界が見えてきた。 However, in the semiconductor device described above, even if the cell density is increased by microfabrication, there is a limit in reducing the on-resistance.
図６は、図５に示す半導体装置のＸ１−Ｘ１における断面図である。尚、以下ｎチャネル型ＭＯＳトランジスタを例に説明するが、ｐチャネルＭＯＳトランジスタの場合でも同様である。前記ｎ型半導体基板１上にｎ型ドレイン領域２が形成され、該ドレイン領域２上にｐ型チャネル層３が形成される。また、該チャネル層３の表面から前記ドレイン領域２に到達するようにトレンチ４が形成され、該トレンチ４内にはゲート絶縁膜５を介して、前記第１領域７では第１ゲート電極１０５が、前記第２領域８では第２ゲート電極２０５が埋設される。また、前記トレンチ４に隣接して、前記第１領域７では前記第１ソース領域１０６が、前記第２領域８では前記第２ソース領域２０６がｎ型にて形成され、前記第１ソース領域１０６間及び前記第２ソース領域２０６間にはボディ領域６がｐ型にて形成される。また、前記第１ソース領域１０６には前記１層目の第１ソース電極１０４が、前記第２ソース領域２０６には前記１層目の第２ソース電極２０４が、それぞれ接続されている。このとき、隣り合う前記トレンチ４に囲まれた領域において、前記第１領域７では前記第１ＭＯＳトランジスタ１０１が、前記第２領域８では前記第２ＭＯＳトランジスタ２０１が、それぞれ形成される。 6 is a cross-sectional view taken along line X1-X1 of the semiconductor device illustrated in FIG. Although an n-channel MOS transistor will be described below as an example, the same applies to a p-channel MOS transistor. An n-type drain region 2 is formed on the n-type semiconductor substrate 1, and a p-type channel layer 3 is formed on the drain region 2. A trench 4 is formed so as to reach the drain region 2 from the surface of the channel layer 3, and a first gate electrode 105 is formed in the first region 7 through the gate insulating film 5 in the trench 4. The second gate electrode 205 is buried in the second region 8. Further, adjacent to the trench 4, the first source region 106 is formed in the first region 7, and the second source region 206 is formed in the second region 8 in an n-type, and the first source region 106 is formed. A body region 6 is formed p-type between the second source region 206 and the second source region 206. The first source region 106 is connected to the first source electrode 104 of the first layer, and the second source region 206 is connected to the second source electrode 204 of the first layer. At this time, in the region surrounded by the adjacent trenches 4, the first MOS transistor 101 is formed in the first region 7, and the second MOS transistor 201 is formed in the second region 8.
この場合、前記第１領域７では、前記第１ＭＯＳトランジスタ１０１が前記第１ゲート電極１０５に印加される信号により制御される。また、前記第２領域８では、前記第２ＭＯＳトランジスタ２０１が前記第２ゲート電極２０５に印加される信号により制御される。したがって、当該信号と、前記１層目の第１ソース電極１０４又は前記１層目の第２ソース電極２０４に印加される電位差と、により、電流経路が切り替わる。例えば、当該電流経路の向きが前記第１ＭＯＳトランジスタ１０１から前記第２ＭＯＳトランジスタ２０１である場合、図６中の矢印で示すように、当該電流経路は中心線を跨いで前記第１領域７と前記第２領域８との間を、前記ドレイン領域２及び前記半導体基板１を通過する。オン抵抗は電流経路の距離の長さに大きく依存するため、ＭＯＳトランジスタのセル密度を上げても、オン抵抗の減少には限界が生じてきた。 In this case, in the first region 7, the first MOS transistor 101 is controlled by a signal applied to the first gate electrode 105. In the second region 8, the second MOS transistor 201 is controlled by a signal applied to the second gate electrode 205. Therefore, the current path is switched by the signal and the potential difference applied to the first source electrode 104 in the first layer or the second source electrode 204 in the first layer. For example, when the direction of the current path is from the first MOS transistor 101 to the second MOS transistor 201, the current path crosses the center line and the first region 7 and the second MOS transistor 201 as shown by arrows in FIG. The drain region 2 and the semiconductor substrate 1 are passed between the two regions 8. Since the on-resistance greatly depends on the distance of the current path, even if the cell density of the MOS transistor is increased, there is a limit in reducing the on-resistance.
本発明は、かかる課題に鑑みてなされ、１つの半導体基板上に第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタがそれぞれ複数形成されており、前記第１ＭＯＳトランジスタは、前記半導体基板上に形成されたドレイン領域と、該ドレイン領域上に形成されたチャネル層と、該チャネル層の表面から前記ドレイン領域に到達するよう形成されたトレンチと、該トレンチ内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に形成された第１ゲート電極と、該第１ゲート電極に隣接する前記チャネル層表面に形成された第１ソース領域と、隣接する２つの該第１ソース領域に接続された１層目の第１ソース電極とを備え、前記第２ＭＯＳトランジスタは、前記半導体基板上に形成されたドレイン領域と、該ドレイン領域上に形成されたチャネル層と、該チャネル層の表面から前記ドレイン領域に到達するよう形成されたトレンチと、該トレンチ内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に形成された第２ゲート電極と、該第２ゲート電極に隣接する前記チャネル層表面に形成された第２ソース領域と、隣接する２つの該第２ソース領域に接続された１層目の第２ソース電極とを備え、前記第１ゲート電極と前記第２ゲート電極とは２列ずつ交互に配置され、前記第１ソース領域と前記第２ソース領域とは２列ずつ交互に配置され、前記１層目の第１ソース電極と前記１層目の第２ソース電極とは交互に配置されていることを特徴とする。 The present invention has been made in view of such problems, and a plurality of first MOS transistors and a plurality of second MOS transistors are formed on one semiconductor substrate, and the first MOS transistor includes a drain region formed on the semiconductor substrate, A channel layer formed on the drain region, a trench formed to reach the drain region from the surface of the channel layer, a gate insulating film formed on the inner wall of the trench, and via the gate insulating film A first gate electrode formed in the trench; a first source region formed on the surface of the channel layer adjacent to the first gate electrode; and a single layer connected to the two adjacent first source regions A first source electrode of the eye, and the second MOS transistor includes a drain region formed on the semiconductor substrate, and the drain region. A channel layer formed above, a trench formed so as to reach the drain region from the surface of the channel layer, a gate insulating film formed on the inner wall of the trench, and in the trench through the gate insulating film A second gate electrode formed on the channel layer, a second source region formed on the surface of the channel layer adjacent to the second gate electrode, and a first layer connected to the two adjacent second source regions. Two source electrodes, the first gate electrodes and the second gate electrodes are alternately arranged in two columns, the first source regions and the second source regions are alternately arranged in two columns, The first source electrode of the first layer and the second source electrode of the first layer are alternately arranged.
第１ＭＯＳトランジスタ１０１と第２ＭＯＳトランジスタ２０１との形成領域が分離されないため、電流経路が縮小され装置のオン抵抗が低減される。 Since the formation regions of the first MOS transistor 101 and the second MOS transistor 201 are not separated, the current path is reduced and the on-resistance of the device is reduced.
本発明の実施の形態を、ｎチャネル型ＭＯＳトランジスタを例に図１乃至図４を参照して詳細に説明する。 An embodiment of the present invention will be described in detail with reference to FIGS. 1 to 4 by taking an n-channel MOS transistor as an example.
図１（Ａ）は、本実施形態の半導体装置における平面図を示す。半導体基板１上に、Ｘ方向に伸びたストライプ状の第１ソース領域１０６及び第２ソース領域２０６がＹ方向に２列ずつ交互に並んでいる。尚、前記半導体基板１におけるＹ方向の端部では、前記第１ソース領域１０６同士、又は前記第２ソース領域２０６同士、は隣り合わない。 FIG. 1A is a plan view of the semiconductor device of this embodiment. On the semiconductor substrate 1, stripe-shaped first source regions 106 and second source regions 206 extending in the X direction are alternately arranged in two rows in the Y direction. Note that the first source regions 106 or the second source regions 206 are not adjacent to each other at the end in the Y direction of the semiconductor substrate 1.
図１（Ｂ）に示すのは、本発明に係る半導体装置の１層目の第１ソース電極１０４及び１層目の第２ソース電極２０４を示した平面図である。前記第１ソース領域１０６に接続される前記１層目の第１ソース電極１０４と、前記第２ソース領域２０６に接続される前記１層目の第２ソース電極２０４と、は前記半導体基板１の全面に渡ってＸ方向に伸びるストライプ状に形成され、それぞれがＹ方向に交互に並んで配置される。尚、前記半導体基板１におけるＹ方向の端部に形成される前記１層目の第１ソース電極１０４には、前記第１ソース領域１０６が１列しか接続されない。したがって、前記１層目の第１ソース電極１０４のＹ方向の幅は、前記半導体基板１のＹ方向の端部以外に配置される前記１層目の第１ソース電極１０４のＹ方向の幅よりも小さくすることができ、例えば半分の幅でもよい。前記半導体基板１のＹ方向の端部に形成される１層目のソース電極が前記１層目の第２ソース電極２０４である場合も同様である。 FIG. 1B is a plan view showing the first source electrode 104 and the second source electrode 204 of the first layer of the semiconductor device according to the present invention. The first source electrode 104 in the first layer connected to the first source region 106 and the second source electrode 204 in the first layer connected to the second source region 206 are formed on the semiconductor substrate 1. They are formed in stripes extending in the X direction over the entire surface, and are arranged alternately in the Y direction. Note that only one column of the first source regions 106 is connected to the first source electrode 104 of the first layer formed at the end of the semiconductor substrate 1 in the Y direction. Therefore, the width in the Y direction of the first source electrode 104 of the first layer is larger than the width in the Y direction of the first source electrode 104 of the first layer arranged at a portion other than the end portion in the Y direction of the semiconductor substrate 1. For example, it may be half the width. The same applies to the case where the first-layer source electrode formed on the Y-direction end of the semiconductor substrate 1 is the first-layer second source electrode 204.
図２（Ａ）は、図１に示す半導体装置のＹ１−Ｙ１線における断面図を示す。ｎ＋型の前記半導体基板１上にｎ−型の半導体層からなるドレイン領域２が配置される。該ドレイン領域２上にはｐ型のチャネル層３が配置され、該チャネル層３の表面から前記ドレイン領域２に到達するようトレンチ４が配置される。該トレンチ４内壁にはゲート絶縁膜５が配置され、該ゲート絶縁膜５を介して前記トレンチ４内に、不図示の前記第１ゲートパッド電極１０３に接続された前記第１ゲート電極１０５又は不図示の前記第２ゲートパッド電極２０３に接続された前記第２ゲート電極２０５が配置される。 2A is a cross-sectional view taken along line Y1-Y1 of the semiconductor device illustrated in FIG. A drain region 2 made of an n− type semiconductor layer is disposed on the n + type semiconductor substrate 1. A p-type channel layer 3 is disposed on the drain region 2, and a trench 4 is disposed so as to reach the drain region 2 from the surface of the channel layer 3. A gate insulating film 5 is disposed on the inner wall of the trench 4, and the first gate electrode 105 connected to the first gate pad electrode 103 (not shown) or the like is connected to the trench 4 through the gate insulating film 5. The second gate electrode 205 connected to the illustrated second gate pad electrode 203 is disposed.
前記第１ゲート電極１０５間における、前記トレンチ４に隣接した前記チャネル層３表面には第１ソース領域１０６が配置される。同様に、前記第２ゲート電極２０５間における、前記トレンチ４に隣接した前記チャネル層３表面には第２ソース領域２０６が配置される。また、前記第１ソース領域１０６間及び前記第２ソース領域２０６間にはボディ領域６が形成され、該ボディ領域６及び前記第１ソース領域１０６には前記１層目の第１ソース電極１０４が、前記ボディ領域６及び前記第２ソース領域２０６には前記１層目の第２ソース電極２０４がコンタクトされる。図１（Ｂ）にて確認したように、前記１層目の第１ソース電極１０４と前記１層目の第２ソース電極２０４とは交互に並んで配置される。したがって、例えば前記第１ＭＯＳトランジスタ１０１から前記第２ＭＯＳトランジス２０１に電流が流れる場合、電流経路は図２（Ａ）中の矢印に示すようになる。 A first source region 106 is disposed on the surface of the channel layer 3 adjacent to the trench 4 between the first gate electrodes 105. Similarly, a second source region 206 is disposed on the surface of the channel layer 3 adjacent to the trench 4 between the second gate electrodes 205. A body region 6 is formed between the first source regions 106 and the second source region 206, and the first source electrode 104 of the first layer is formed in the body region 6 and the first source region 106. The second source electrode 204 of the first layer is in contact with the body region 6 and the second source region 206. As confirmed in FIG. 1B, the first source electrode 104 of the first layer and the second source electrode 204 of the first layer are alternately arranged. Therefore, for example, when a current flows from the first MOS transistor 101 to the second MOS transistor 201, the current path is as shown by an arrow in FIG.
一方、隣り合う前記第１ゲート電極１０５と前記第２ゲート電極２０５との間には、ソース領域及びボディ領域は形成されない。好ましくは図２（Ｂ）に示すように、前記第１ゲート電極１０５が配置された前記トレンチ４と、前記第２ゲート電極２０５が配置された前記トレンチ４と、が隙間無く配置される。この様に、ＭＯＳトランジスタが形成されない領域を微細化することにより、前記半導体基板１上に形成されるＭＯＳトランジスタの集積度は向上し、電流経路も短くなるため、オン抵抗の低減に寄与する。 On the other hand, a source region and a body region are not formed between the adjacent first gate electrode 105 and the second gate electrode 205. Preferably, as shown in FIG. 2B, the trench 4 in which the first gate electrode 105 is disposed and the trench 4 in which the second gate electrode 205 is disposed are disposed without a gap. As described above, by miniaturizing the region where the MOS transistor is not formed, the degree of integration of the MOS transistor formed on the semiconductor substrate 1 is improved and the current path is shortened, which contributes to the reduction of the on-resistance.
尚、図２から明らかな様に、図１の如く前記第１ソース領域１０６及び前記１層目の第１ソース電極１０４がストライプ状に形成されている場合、前記第１ゲート電極も同じ方向にストライプ状に伸びるように形成される。同様に、前記第２ソース領域２０６及び前記１層目の第２ソース電極２０４、がストライプ状に形成されている場合、前記第２ゲート電極も同じ方向にストライプ状に伸びるように形成される。すなわち、本実施形態に係る半導体装置では、前記第１ＭＯＳトランジスタ１０１及び第２ＭＯＳトランジスタ２０１はＸ方向に伸びるストライプ状に形成される。一方、図５に示す従来技術に係る半導体装置では、前記第１ＭＯＳトランジスタ１０１及び前記第２ＭＯＳトランジスタ２０１はセル状に形成されているため、本実施形態に係るＭＯＳトランジスタの集積度は従来技術よりも小さくなる。しかしながら、本実施形態に係る半導体装置では、前記第１ＭＯＳトランジスタ１０１と、前記第２ＭＯＳトランジスタ２０１と、が領域を分けずに形成されるため、ＭＯＳトランジスタを形成できる範囲が大きくなる。また、抵抗の大きい前記ドレイン領域２を電流が通過する距離は大幅に減少される。その結果、本実施形態に係る半導体装置では、図５に示す従来技術に係る半導体装置において、セルの集積度を大きくしても達成できない優れたオン抵抗値が得られる。 As is apparent from FIG. 2, when the first source region 106 and the first source electrode 104 of the first layer are formed in a stripe shape as shown in FIG. 1, the first gate electrode is also in the same direction. It is formed to extend in a stripe shape. Similarly, when the second source region 206 and the second source electrode 204 of the first layer are formed in a stripe shape, the second gate electrode is also formed to extend in the same direction in a stripe shape. That is, in the semiconductor device according to the present embodiment, the first MOS transistor 101 and the second MOS transistor 201 are formed in a stripe shape extending in the X direction. On the other hand, in the semiconductor device according to the prior art shown in FIG. 5, since the first MOS transistor 101 and the second MOS transistor 201 are formed in a cell shape, the integration degree of the MOS transistor according to this embodiment is higher than that of the prior art. Get smaller. However, in the semiconductor device according to this embodiment, since the first MOS transistor 101 and the second MOS transistor 201 are formed without dividing the region, the range in which the MOS transistor can be formed is increased. Further, the distance through which the current passes through the drain region 2 having a large resistance is greatly reduced. As a result, in the semiconductor device according to the present embodiment, an excellent on-resistance value that cannot be achieved even if the degree of cell integration is increased in the semiconductor device according to the prior art shown in FIG.
この場合、図１に示すように、前記第１ゲート電極１０５に接続される前記第１ゲート連結電極１０２、及び、前記第２ゲート電極２０５に接続される前記第２ゲート連結電極２０２は、各ゲート電極の伸びるＸ方向と直行するＹ方向に伸びるように形成される。このとき、図５に示す従来技術と比較すると、各ゲート連結電極から各ゲート電極の全体に電流が流れるまでの時間が増し、スイッチング素子としての応答速度が遅くなる。しかしながら、斯かるスイッチング素子が二次電池の保護回路基板等に用いられる場合には応答速度は要求されないため問題とならない。 In this case, as shown in FIG. 1, the first gate connection electrode 102 connected to the first gate electrode 105 and the second gate connection electrode 202 connected to the second gate electrode 205 are It is formed so as to extend in the X direction in which the gate electrode extends and in the Y direction perpendicular thereto. At this time, as compared with the prior art shown in FIG. 5, the time until the current flows from each gate connection electrode to the whole of each gate electrode increases, and the response speed as a switching element becomes slow. However, when such a switching element is used for a protection circuit board of a secondary battery, the response speed is not required, so there is no problem.
図３（Ａ）は、本実施形態に係る半導体装置の平面図であって、前記第１ＭＯＳトランジスタ１０１の前記１層目の第１ソース電極２０４に接続された２層目の第１ソース電極１０７、及び、前記第２ＭＯＳトランジスタ２０１の前記１層目の第２ソース電極２０５に接続された２層目の第２ソース電極２０７を示す。この様に各２層目のソース電極が、従来技術に係る半導体装置の１層目のソース電極と同じ領域に形成されるために、以下に示す配線構造が形成される。 FIG. 3A is a plan view of the semiconductor device according to the present embodiment, and is a second-layer first source electrode 107 connected to the first-layer first source electrode 204 of the first MOS transistor 101. And a second source electrode 207 in the second layer connected to the second source electrode 205 in the first layer of the second MOS transistor 201. In this way, each second-layer source electrode is formed in the same region as the first-layer source electrode of the semiconductor device according to the related art, so that the following wiring structure is formed.
図３（Ｂ）は図３（Ａ）の前記第１領域７におけるＹ２−Ｙ２の断面図を示す。また、図３（Ｃ）は図３（Ａ）の前記第２領域８におけるＹ３−Ｙ３の断面図を示す。すなわち、前記第１領域７では、前記１層目の第１ソース電極１０４が第１配線１０８により前記２層目の第１ソース電極１０７に接続され、前記１層目の第２ソース電極２０４は層間絶縁膜９により遮断される。同様に、前記第２領域８では、前記１層目の第２ソース電極２０４が第２配線２０８により前記２層目の第２ソース電極２０７に接続され、前記１層目の第１ソース電極１０４は層間絶縁膜９により遮断される。尚、この様に単純な配線構造であっても２層目のソース電極が２つの領域に分かれて形成されるのは、前記第１ＭＯＳトランジスタ１０１及び前記第２ＭＯＳトランジスタ２０１の伸びる方向がＸ方向であることの恩恵である。 FIG. 3B is a cross-sectional view of Y2-Y2 in the first region 7 of FIG. FIG. 3C is a cross-sectional view of Y3-Y3 in the second region 8 of FIG. That is, in the first region 7, the first source electrode 104 of the first layer is connected to the first source electrode 107 of the second layer by the first wiring 108, and the second source electrode 204 of the first layer is It is blocked by the interlayer insulating film 9. Similarly, in the second region 8, the second source electrode 204 of the first layer is connected to the second source electrode 207 of the second layer by the second wiring 208, and the first source electrode 104 of the first layer is connected. Is blocked by the interlayer insulating film 9. Even in such a simple wiring structure, the source electrode of the second layer is formed in two regions because the extending direction of the first MOS transistor 101 and the second MOS transistor 201 is the X direction. It is a benefit of being.
以上説明したように、本実施形態の半導体装置における前記２層目の第１ソース電極１０７、前記２層目の第２ソース電極２０７と、従来技術に係る半導体装置における前記１層目の第１ソース電極１０４、前記１層目の第２ソース電極２０４と、は同じ領域に形成される。 As described above, the first source electrode 107 of the second layer, the second source electrode 207 of the second layer in the semiconductor device of the present embodiment, and the first first layer of the first layer in the semiconductor device according to the related art. The source electrode 104 and the second source electrode 204 of the first layer are formed in the same region.
尚、本実施形態ではｎチャネル型のＭＯＳトランジスタを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳトランジスタであっても同様に実施できる。 In the present embodiment, an n-channel type MOS transistor has been described as an example. However, a p-channel type MOS transistor having a reversed conductivity type can be similarly implemented.
１ 半導体基板
２ ドレイン領域
３ チャネル層
４ トレンチ
５ ゲート絶縁膜
６ ボディ領域
７ 第１領域
８ 第２領域
９ 層間絶縁膜
１０ 二次電池
１１ コンデンサ
１２ コントロールＩＣ
１３ 電池パック
１４ 電子機器
１５ 外部電源
１６ 負荷
矢印ａ 充電電流
矢印ｂ 放電電流
１０１ 第１ＭＯＳトランジスタ
１０２ 第１ゲート連結電極
１０３ 第１ゲートパッド電極
１０４ １層目の第１ソース電極
１０５ 第１ゲート電極
１０６ 第１ソース領域
１０７ ２層目の第１ソース電極
１０８ 第１配線
１０９ 第１寄生ダイオード
１１０ 第１ゲート端子
１１１ 第１ソース端子
２０１ 第２ＭＯＳトランジスタ
２０２ 第２ゲート連結電極
２０３ 第２ゲートパッド電極
２０４ １層目の第２ソース電極
２０５ 第２ゲート電極
２０６ 第２ソース領域
２０７ ２層目の第２ソース電極
２０８ 第２配線
２０９ 第２寄生ダイオード
２１０ 第２ゲート端子
２１１ 第２ソース端子
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Drain area | region 3 Channel layer 4 Trench 5 Gate insulating film 6 Body area | region 7 1st area | region 8 2nd area | region 9 Interlayer insulating film 10 Secondary battery 11 Capacitor 12 Control IC
13 Battery pack 14 Electronic device 15 External power source 16 Load arrow a Charging current arrow b Discharging current 101 First MOS transistor 102 First gate connection electrode 103 First gate pad electrode 104 First source electrode 105 of the first layer First gate electrode 106 First source region 107 Second layer first source electrode 108 First wiring 109 First parasitic diode 110 First gate terminal 111 First source terminal 201 Second MOS transistor 202 Second gate connection electrode 203 Second gate pad electrode 204 1 Second source electrode 205 in the second layer Second gate electrode 206 Second source region 207 Second source electrode 208 in the second layer Second wiring 209 Second parasitic diode 210 Second gate terminal 211 Second source terminal
Claims (5)
前記第１ＭＯＳトランジスタは、前記半導体基板上に形成されたドレイン領域と、該ドレイン領域上に形成されたチャネル層と、該チャネル層の表面から前記ドレイン領域に到達するよう形成されたトレンチと、該トレンチ内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に形成された第１ゲート電極と、該第１ゲート電極に隣接する前記チャネル層表面に形成された第１ソース領域と、隣接する２つの該第１ソース領域に接続された１層目の第１ソース電極とを備え、
前記第２ＭＯＳトランジスタは、前記半導体基板上に形成されたドレイン領域と、該ドレイン領域上に形成されたチャネル層と、該チャネル層の表面から前記ドレイン領域に到達するよう形成されたトレンチと、該トレンチ内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に形成された第２ゲート電極と、該第２ゲート電極に隣接する前記チャネル層表面に形成された第２ソース領域と、隣接する２つの該第２ソース領域に接続された１層目の第２ソース電極とを備え、
前記第１ゲート電極と前記第２ゲート電極とは２列ずつ交互に配置され、
前記第１ソース領域と前記第２ソース領域とは２列ずつ交互に配置され、
前記１層目の第１ソース電極と前記１層目の第２ソース電極とは交互に配置されていることを特徴とする半導体装置。 A plurality of first MOS transistors and second MOS transistors are formed on one semiconductor substrate,
The first MOS transistor includes a drain region formed on the semiconductor substrate, a channel layer formed on the drain region, a trench formed to reach the drain region from the surface of the channel layer, A gate insulating film formed on the inner wall of the trench; a first gate electrode formed in the trench through the gate insulating film; and a first source formed on the surface of the channel layer adjacent to the first gate electrode A region and a first source electrode of a first layer connected to two adjacent first source regions,
The second MOS transistor includes a drain region formed on the semiconductor substrate, a channel layer formed on the drain region, a trench formed to reach the drain region from the surface of the channel layer, A gate insulating film formed on the inner wall of the trench; a second gate electrode formed in the trench through the gate insulating film; and a second source formed on the surface of the channel layer adjacent to the second gate electrode A region and a second source electrode of the first layer connected to the two adjacent second source regions,
The first gate electrode and the second gate electrode are alternately arranged in two columns,
The first source region and the second source region are alternately arranged in two columns,
The first source electrode of the first layer and the second source electrode of the first layer are alternately arranged.
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