JP2007195361A - Bootstrap circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a bootstrap circuit which inhibits a gate drive voltage of a switching element at an H side from becoming low by a voltage drop. <P>SOLUTION: The bootstrap circuit is constituted by connecting a switching means SW1 (30) which is low in voltage drop in series with a bootstrap capacitor C1 (4) in this order between a first terminal (11) connected to a supply voltage VDD of a control system and a second terminal (a nodal point M (5)) of which potential changes by an on/off operation of the switching element M1 (6) at the H side. The circuit is also constituted including a control circuit 150 which changes the switching means SW1 (30) to a continuity state when a potential of the first terminal (11) is higher than the potential of the second terminal (5), while the control circuit changes the switching means SW1 (30) to a cutoff state when the potential of the first terminal (11) is lower than the potential of the second terminal (5). <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、H(High)サイドのスイッチング素子としてNチャネルMOSFETを用いた電力変換装置において、上記スイッチング素子のゲート駆動電圧を生成するために用いられるブートストラップ回路に関するものである。   The present invention relates to a bootstrap circuit used for generating a gate drive voltage of the switching element in a power converter using an N-channel MOSFET as a switching element on the H (High) side.

HサイドNMOS構成のＤＣ−ＤＣコンバータなどに用いられる一般的なブートストラップ回路を図３に示す。これは下記特許文献１および２等において従来回路として記載されているものと同じである。   FIG. 3 shows a general bootstrap circuit used for a DC-DC converter having an H-side NMOS configuration. This is the same as that described as a conventional circuit in Patent Documents 1 and 2 below.

図３に示した従来のHサイドNMOS構成のＤＣ−ＤＣコンバータは、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）およびL(Low)サイドのスイッチング素子（NチャネルMOSFET）M2（7）を所定の時比率で交互に導通させることで、入力電圧PVDDから、出力電圧Voutを作り出している。   The conventional H-side NMOS configuration DC-DC converter shown in FIG. 3 includes an H-side switching element (N-channel MOSFET) M1 (6) and an L (Low) -side switching element (N-channel MOSFET) M2 (7). Are alternately conducted at a predetermined time ratio to produce the output voltage Vout from the input voltage PVDD.

図３において、電力変換装置（ＤＣ−ＤＣコンバータ）における従来のブートストラップ回路の動作について説明すると、初めにＬサイドのスイッチング素子（NチャネルMOSFET）M2（7）が導通状態で、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）は遮断状態にあるものとする。この時、節点M（5）の電位は概ね接地電位となっており、制御系の電源電圧VDDからダイオードD1（3）を通じてキャパシタC1（4）が充電される。Ｈサイドのスイッチング素子（NチャネルMOSFET）M1（6）のゲートは、キャパシタC1（4）両端（節点Y(2)−節点M(5)間）の電圧で動作するドライバDR1（8）によって駆動されるようになっている。   In FIG. 3, the operation of the conventional bootstrap circuit in the power converter (DC-DC converter) will be described. First, the L-side switching element (N-channel MOSFET) M2 (7) is in the conductive state, and the H-side switching is performed. The element (N-channel MOSFET) M1 (6) is assumed to be in a cut-off state. At this time, the potential of the node M (5) is approximately the ground potential, and the capacitor C1 (4) is charged through the diode D1 (3) from the power supply voltage VDD of the control system. The gate of the H-side switching element (N-channel MOSFET) M1 (6) is driven by a driver DR1 (8) that operates at the voltage across capacitor C1 (4) (between node Y (2) and node M (5)). It has come to be.

次にHサイドのスイッチング素子（NチャネルMOSFET）M1（6）が導通状態（その前にLサイドのスイッチング素子（NチャネルMOSFET）M2（7）は遮断している）となると、節点M（5）の電位は概ね入力電圧PVDDまで上昇するが、この時、節点Y（2）の電位も節点M（5）の電位にキャパシタC1（4）の両端電圧が上乗せされる形で同様に上昇するため、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）の駆動に必要な電圧は、常に確保されている。節点Y（2）の電位が、節点X（1）の電位よりも高くなると、ダイオードD1（3）が遮断状態となるため、キャパシタC1（4）に蓄えた電荷が放電されることはない。そして、再びLサイドのスイッチング素子（NチャネルMOSFET）M2（7）が導通すると、節点M（5）は概ね接地電位となり、この時、節点Y（2）の電位も同様に下降し（その前にＨサイドのスイッチング素子（NチャネルMOSFET）M1（6）は遮断している）、また制御系の電源電圧VDDからダイオードD1（3）を通じてキャパシタC1（4）が充電される。以下、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）およびLサイドのスイッチング素子（NチャネルMOSFET）M2（7）を決まった時比率で交互に導通するたびに、この動作を繰り返す。このように、図３に示したダイオードD1（3）は、節点X（1）よりも節点Y（2）の電位が低い時に導通してキャパシタC1（4）を充電し、節点X（1）よりも節点Y（2）の電位が高い時に遮断状態となりキャパシタC1（4）の放電を阻止する役割をしている。このような役割を持った、ダイオードD1（3）およびキャパシタC1（4）とから構成される回路を一般に‘ブートストラップ回路’と呼んでいる。
特開平１０−５６７７６号公報 特開平９−２８５１１０号公報 Next, when the H-side switching element (N-channel MOSFET) M1 (6) becomes conductive (the L-side switching element (N-channel MOSFET) M2 (7) is cut off before that), the node M (5 ) Generally rises to the input voltage PVDD, but at this time, the potential at node Y (2) also rises in the same manner, with the voltage across capacitor C1 (4) added to the potential at node M (5). Therefore, a voltage necessary for driving the H-side switching element (N-channel MOSFET) M1 (6) is always secured. When the potential of the node Y (2) becomes higher than the potential of the node X (1), the diode D1 (3) is cut off, so that the charge stored in the capacitor C1 (4) is not discharged. When the switching element (N-channel MOSFET) M2 (7) on the L side is turned on again, the node M (5) becomes approximately the ground potential, and at this time, the potential at the node Y (2) also decreases (before that) The H-side switching element (N-channel MOSFET) M1 (6) is cut off), and the capacitor C1 (4) is charged through the diode D1 (3) from the control system power supply voltage VDD. Thereafter, this operation is repeated each time the H-side switching element (N-channel MOSFET) M1 (6) and the L-side switching element (N-channel MOSFET) M2 (7) are alternately turned on at a predetermined time ratio. Thus, the diode D1 (3) shown in FIG. 3 is turned on to charge the capacitor C1 (4) when the potential of the node Y (2) is lower than the node X (1), and the node X (1) When the potential of the node Y (2) is higher than that, it becomes a cut-off state and plays a role of preventing the discharge of the capacitor C1 (4). A circuit composed of the diode D1 (3) and the capacitor C1 (4) having such a role is generally called a “bootstrap circuit”.
JP-A-10-56776 JP-A-9-285110

しかし、上記ブートストラップ回路には、ダイオードD1（3）の順方向電圧降下により、キャパシタC1（4）に保持される電圧、すなわち、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）のゲート駆動電圧が小さくなるという問題点がある。特に、外付けのショットキーダイオードなどではなく、ダイオードD1（3）を集積回路内のPN接合ダイオード(図４参照)を用いて実現する場合には、0.6V程度の電圧降下を生じることになり、制御系の電源電圧VDDが低くなるほど、この影響が大きくなるという問題点がある。   However, in the above bootstrap circuit, the voltage held in the capacitor C1 (4) due to the forward voltage drop of the diode D1 (3), that is, the gate of the H-side switching element (N-channel MOSFET) M1 (6) There is a problem that the drive voltage becomes small. In particular, when the diode D1 (3) is realized by using a PN junction diode (see FIG. 4) in the integrated circuit instead of an external Schottky diode, a voltage drop of about 0.6 V is generated. As the power supply voltage VDD of the control system is lowered, there is a problem that this influence is increased.

さらに、CMOSプロセスで図４に示すようなPN接合ダイオードを実現する場合に、PN接合ダイオードの順方向電圧降下に加え、寄生PNPトランジスタ14を通じて制御系の電源電圧VDDから接地電位GNDに抜ける電流（その大きさは、製造プロセスに依存）が存在するという問題点もある。因みに図４にはPN接合ダイオードを機能させるためのアノードA（12）端子とカソードK（13）端子を寄生PNPトランジスタ14とともに図示している。   Further, when a PN junction diode as shown in FIG. 4 is realized by the CMOS process, in addition to the forward voltage drop of the PN junction diode, a current (from the control system power supply voltage VDD to the ground potential GND through the parasitic PNP transistor 14 ( There is also a problem that the size depends on the manufacturing process). Incidentally, FIG. 4 shows an anode A (12) terminal and a cathode K (13) terminal together with a parasitic PNP transistor 14 for functioning a PN junction diode.

そこで本発明は、上記した課題を解決するため、電圧降下によりHサイドのスイッチング素子のゲート駆動電圧が小さくなるのを阻止するブートストラップ回路を提供することを目的とする。   Accordingly, an object of the present invention is to provide a bootstrap circuit that prevents the gate drive voltage of the H-side switching element from becoming small due to a voltage drop.

本発明は、電位が固定された第一の端子と電位が変化する第二の端子との間に、前記第一の端子からみてスイッチング手段およびキャパシタをこの順に直列接続し、前記第一の端子の電位が前記第二の端子の電位よりも高い時には、前記スイッチング手段を導通して前記キャパシタを充電し、また、前記第一の端子の電位が前記第二の端子の電位よりも低い時には、前記スイッチング手段を遮断する制御回路を備えていることを特徴とする。   According to the present invention, a switching means and a capacitor are connected in series in this order as viewed from the first terminal between the first terminal having a fixed potential and the second terminal having the potential changed, and the first terminal When the potential of the second terminal is higher than the potential of the second terminal, the switching means is conducted to charge the capacitor, and when the potential of the first terminal is lower than the potential of the second terminal, A control circuit for cutting off the switching means is provided.

本発明によれば、ダイオードの替わりに電圧降下の小さいスイッチング手段を用いるので、電圧降下によりHサイドのスイッチング素子のゲート駆動電圧が小さくなるのを阻止することができる。   According to the present invention, since the switching means having a small voltage drop is used instead of the diode, it is possible to prevent the gate drive voltage of the H-side switching element from becoming small due to the voltage drop.

以下、本発明の実施の形態を、図面を参照しながら説明する。
図１は、本発明の実施形態に係るブートストラップ回路の概略構成を示す回路ブロック図である。なお、図３に示した電力変換装置（ＤＣ−ＤＣコンバータ）における従来のブートストラップ回路と同一の記号または図示番号を付してあるものは同一の機能または動作をするものとして説明する。図１において本発明の実施形態に係るブートストラップ回路100は、制御系の電源電圧VDDに接続される第一の端子（11）と、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）のオン／オフによりその電位が変化する第二の端子（節点M(5)）との間に、ダイオードの順方向電圧降下より電圧降下が小さいスイッチング手段SW1（30）とブートストラップキャパシタC1（4）とをこの順に直列接続する構成と、上記第一の端子（11）の電位が第二の端子（5）の電位よりも高い時には、スイッチング手段SW1（30）を導通状態にし、また上記第一の端子（11）の電位が第二の端子（5）の電位よりも低い時には、スイッチング手段SW1（30）を遮断状態にする制御回路150を備えて構成される。制御回路150は、節点X（1）よりも節点Y（2）の電位が低い時、又は低い時の少なくとも一部期間にスイッチング手段SW1（30）を導通状態にし、また節点X（1）よりも節点Y（2）の電位が高い時はスイッチング手段SW1（30）を遮断状態にする。かような制御をすることによって、ブートストラップ回路において電圧降下によりHサイドのスイッチング素子のゲート駆動電圧が小さくなるのを阻止することができる。なお、制御系の電源電圧VDDは固定された電位状態に置かれているものである。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit block diagram showing a schematic configuration of a bootstrap circuit according to an embodiment of the present invention. In addition, what attached | subjected the code | symbol or illustration number same as the conventional bootstrap circuit in the power converter device (DC-DC converter) shown in FIG. 3 demonstrates as what has the same function or operation | movement. 1, a bootstrap circuit 100 according to an embodiment of the present invention includes a first terminal (11) connected to a power supply voltage VDD of a control system, and an H-side switching element (N-channel MOSFET) M1 (6). Switching means SW1 (30) and bootstrap capacitor C1 (4) whose voltage drop is smaller than the forward voltage drop of the diode between the second terminal (node M (5)) whose potential changes by ON / OFF And when the potential of the first terminal (11) is higher than the potential of the second terminal (5), the switching means SW1 (30) is turned on, and When the potential of the terminal (11) is lower than the potential of the second terminal (5), the control circuit 150 is configured to turn off the switching means SW1 (30). The control circuit 150 makes the switching means SW1 (30) conductive when the potential of the node Y (2) is lower than or lower than the node X (1), and from the node X (1). When the potential at node Y (2) is high, switching means SW1 (30) is turned off. By performing such control, it is possible to prevent the gate drive voltage of the H-side switching element from becoming small due to a voltage drop in the bootstrap circuit. Note that the power supply voltage VDD of the control system is placed in a fixed potential state.

図２は、本発明の実施例を示すブートストラップ回路の構成を示す詳細回路図である。図２においては、図１で示したスイッチング手段SW1（30）および制御回路150を詳細な回路でもって示したものである。図２では図１に示したスイッチング手段SW1（30）を図３に示した従来のダイオード（3）よりも電圧降下が小さいPチャネルMOSFETから成るスイッチング素子M3（31）で構成している。PチャネルMOSFETから成るスイッチング素子M3（31）をHおよびLサイドのスイッチング素子（NチャネルMOSFET）M1（6）、M2（7）と区別するために制御側のスイッチング素子と呼ぶことにする。そして図２の制御側のスイッチング素子M3（31）を構成するPチャネルMOSFETのN-WELLは、派生する寄生ダイオード（32）の動作を考慮すると、節点Y（2）側に接続する必要がある。なお、寄生ダイオード（32）の順方向はPチャネルMOSFETのN-WELLを節点Y（2）側に接続するので図２に示すような節点X（1）から節点Y（2）に向かうものになる。もし制御側のスイッチング素子M3（31）を構成するPチャネルMOSFETのN-WELLを節点X（1）側に接続してしまうと、寄生ダイオード（32）の方向は図２に示すのとは逆となり、PチャネルMOSFETに派生する寄生ダイオード（32）が電荷の保持を妨げ、正常に動作しないので注意を要する。   FIG. 2 is a detailed circuit diagram showing the configuration of the bootstrap circuit showing the embodiment of the present invention. In FIG. 2, the switching means SW1 (30) and the control circuit 150 shown in FIG. 1 are shown with detailed circuits. In FIG. 2, the switching means SW1 (30) shown in FIG. 1 is composed of a switching element M3 (31) made of a P-channel MOSFET having a smaller voltage drop than the conventional diode (3) shown in FIG. The switching element M3 (31) made of a P-channel MOSFET is referred to as a control-side switching element in order to distinguish it from the H- and L-side switching elements (N-channel MOSFETs) M1 (6) and M2 (7). The N-WELL of the P-channel MOSFET constituting the switching element M3 (31) on the control side in FIG. 2 needs to be connected to the node Y (2) side in consideration of the operation of the derived parasitic diode (32). . Note that the forward direction of the parasitic diode (32) is such that the N-WELL of the P-channel MOSFET is connected to the node Y (2), so that the node X (1) is directed to the node Y (2) as shown in FIG. Become. If the N-WELL of the P-channel MOSFET constituting the control side switching element M3 (31) is connected to the node X (1) side, the direction of the parasitic diode (32) is opposite to that shown in FIG. Note that the parasitic diode (32) derived from the P-channel MOSFET prevents charge retention and does not operate normally.

また図２では制御回路150を、第１ないし第３のインバータU1（151）〜U3（153）、抵抗R1（154）、対接地間キャパシタCs（155）、放電防止スイッチング素子M4（156）、第１および第２のダイオードD1（157）、D2（158）とで構成している。第１ないし第３のインバータU1（151）〜U3（153）は、ブートストラップキャパシタC1（4）の電圧を電源として動作する。また第１および第２のインバータU1（151）、U2（152）および抵抗R1（154）でもってラッチ回路を構成する。第１および第２のダイオードD1（157）、D2（158）は、クランプ用であり、第１のインバータU1（151）の入力に過電圧が掛かるのを防止する。なお、ブートストラップキャパシタC1（4）に蓄えた電荷が微少期間ではあるが制御側のスイッチング素子（PチャネルMOSFET）M3（31）を通じて放電され、僅かに損失が生じるのを許容できれば放電防止スイッチング素子M4（156）を構成から除外してもよい。   In FIG. 2, the control circuit 150 includes first to third inverters U1 (151) to U3 (153), a resistor R1 (154), a capacitor Cs (155) to ground, an anti-discharge switching element M4 (156), The first and second diodes D1 (157) and D2 (158) are included. The first to third inverters U1 (151) to U3 (153) operate using the voltage of the bootstrap capacitor C1 (4) as a power source. The first and second inverters U1 (151), U2 (152) and resistor R1 (154) constitute a latch circuit. The first and second diodes D1 (157) and D2 (158) are for clamping and prevent an overvoltage from being applied to the input of the first inverter U1 (151). If the charge stored in the bootstrap capacitor C1 (4) is discharged through the switching element (P-channel MOSFET) M3 (31) on the control side for a small period, but can be allowed to cause a slight loss, the discharge prevention switching element M4 (156) may be excluded from the configuration.

次に、図２に示した本発明の実施例に係るブートストラップ回路の動作を電力変換装置（ＤＣ−ＤＣコンバータ）に付随する動作とともに説明する。図２に示した本発明の実施例に係るブートストラップ回路において、まず、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）が遮断状態、Lサイドのスイッチング素子（NチャネルMOSFET）M2（7）が導通状態となった瞬間を考える。この時、節点M（5）の電位が立ち下がるので、第１および第２のインバータU1（151）、U2（152）、抵抗R1（154）から構成されるラッチ回路には、対接地間キャパシタCs（155）を通じて立ち上がりパルスが入力され、第３のインバータU3（153）の出力は、Ｌレベルとなる。この結果、制御側のスイッチング素子（PチャネルMOSFET）M3（31）は導通して、ブートストラップキャパシタC1（4）が充電される。   Next, the operation of the bootstrap circuit according to the embodiment of the present invention shown in FIG. 2 will be described together with the operation associated with the power converter (DC-DC converter). In the bootstrap circuit according to the embodiment of the present invention shown in FIG. 2, first, the H-side switching element (N-channel MOSFET) M1 (6) is cut off, and the L-side switching element (N-channel MOSFET) M2 (7 Consider the moment when) becomes conductive. At this time, since the potential of the node M (5) falls, the latch circuit composed of the first and second inverters U1 (151), U2 (152), and the resistor R1 (154) has a capacitor between ground. A rising pulse is input through Cs (155), and the output of the third inverter U3 (153) becomes L level. As a result, the switching element (P channel MOSFET) M3 (31) on the control side becomes conductive, and the bootstrap capacitor C1 (4) is charged.

次に、Lサイドのスイッチング素子（NチャネルMOSFET）M2（7）が遮断状態、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）が導通状態になると、節点M（5）の電位が（同時に、節点Y(2)の電位も）立ち上がるので、ラッチ回路には、対接地間キャパシタCs（155）を通じて立ち下がりパルスが入力され、第３のインバータU3（153）の出力はＨレベルとなり、制御側のスイッチング素子（PチャネルMOSFET）M3（31）は遮断状態となる。   Next, when the L-side switching element (N-channel MOSFET) M2 (7) is cut off and the H-side switching element (N-channel MOSFET) M1 (6) is turned on, the potential at the node M (5) becomes ( At the same time, the potential of the node Y (2) also rises, so that the falling pulse is input to the latch circuit through the capacitor Cs (155) between the ground and the output of the third inverter U3 (153) becomes H level. The switching element (P channel MOSFET) M3 (31) on the control side is cut off.

この場合には、節点M（5）の立ち上がりを検出してから制御側のスイッチング素子（PチャネルMOSFET）M3（31）を遮断しているため、ブートストラップキャパシタC1（4）に蓄えた電荷が微少期間ではあるが制御側のスイッチング素子（PチャネルMOSFET）M3（31）を通じて放電され、損失が生じることになる。この損失を許容しないようにするには、電力変換装置（ＤＣ−ＤＣコンバータ）の制御部（図示せず）からLサイドのスイッチング素子（NチャネルMOSFET）M2（7）のゲートにドライバDR2（9）を通じて送られる遮断信号（図示せず）の送出と同時に該遮断信号を基に放電防止スイッチング素子M4（156）を微少期間導通させるスイッチング信号（図示せず）を生成して放電防止スイッチング素子M4（156）のゲートに送出して放電防止スイッチング素子M4（156）を微少期間導通させ、これによりラッチ回路の入力に立ち下がりパルスを送ることで、節点M（5）の電位が立ち上がる前に制御側のスイッチング素子（PチャネルMOSFET）M3（31）を遮断する。その結果、ブートストラップキャパシタC1（4）に蓄えた電荷が制御側のスイッチング素子（PチャネルMOSFET）M3（31）を通じて放電されることによる損失を防止することができる。   In this case, since the switching element (P-channel MOSFET) M3 (31) on the control side is shut off after the rising edge of the node M (5) is detected, the charge stored in the bootstrap capacitor C1 (4) Although it is a very short period, it is discharged through the switching element (P-channel MOSFET) M3 (31) on the control side, resulting in a loss. In order not to allow this loss, a driver DR2 (9) is connected from the control unit (not shown) of the power converter (DC-DC converter) to the gate of the L-side switching element (N-channel MOSFET) M2 (7). At the same time when a cut-off signal (not shown) is sent through, a switching signal (not shown) that causes the discharge prevention switching element M4 (156) to conduct for a short period of time is generated based on the cut-off signal to generate the discharge prevention switching element M4. (156) is sent to the gate to prevent discharge switching element M4 (156) from conducting for a short period of time, thereby sending a falling pulse to the input of the latch circuit to control before the potential at node M (5) rises Side switching element (P-channel MOSFET) M3 (31) is cut off. As a result, it is possible to prevent a loss caused by discharging the charge stored in the bootstrap capacitor C1 (4) through the switching element (P-channel MOSFET) M3 (31) on the control side.

上記した放電防止スイッチング素子M4（156）の微少期間導通についてさらに説明すると、通常、電力変換装置（ＤＣ−ＤＣコンバータ）に設けられたHサイドおよびLサイドのスイッチング素子駆動用のドライバDR1（8）、DR2（9）は、当該ドライバに対する駆動指令が出されても直ぐには動作せずに動作までに時間を要する（これを遅延時間と称す）。ドライバDR2（9）への入力信号が立ち下がってからドライバDR2（9）の出力信号が立ち下がるまでの期間以外には放電防止スイッチング素子M4（156）が導通しないよう制御するロジック回路を設けることにより、Lサイドのスイッチング素子（NチャネルMOSFET）M2（7）が遮断する前に制御側のスイッチング素子（PチャネルMOSFET）M3（31）を遮断することができるため、ブートストラップキャパシタC1（4）に蓄えられた電荷が制御側のスイッチング素子（PチャネルMOSFET）M3（31）を通じて放電されることはない。上記ロジック回路の一つの例としては、ドライバDR2（9）への入力信号の立ち下がりでトリガーされ、その出力パルス幅がドライバDR2（9）の遅延時間より短いワンショット回路が挙げられる。このワンショット回路は、ドライバDR2（9）への入力信号が入力される奇数段のインバータを接続したインバータ回路を設け（その全遅延時間がドライバDR2（9）の遅延時間より短くなるようにしておく）、当該インバータ回路の出力信号とドライバDR2（9）への入力信号とのＮＯＲをとるようにしたものでもよい。また、上記ロジック回路の他の例としては、放電防止スイッチング素子M4（156）を直列接続された２つのスイッチング素子（NチャネルMOSFET）M4A，M4Bからなる複合素子として構成し、これに対し２つのスイッチング素子（NチャネルMOSFET）M4A，M4Bのうち一方のゲートにはドライバDR2（9）への入力信号の反転信号を入力し、他方のゲートにはドライバDR2（9）の出力信号を入力するようにしたものを挙げることができる。   Further description will be given of the micro-period conduction of the above-described discharge prevention switching element M4 (156). Usually, the driver DR1 (8) for driving the switching elements on the H side and the L side provided in the power converter (DC-DC converter). DR2 (9) does not operate immediately even when a drive command is issued to the driver, and takes time to operate (this is referred to as a delay time). Provide a logic circuit that controls the discharge prevention switching element M4 (156) so that it does not conduct except during the period from when the input signal to the driver DR2 (9) falls to when the output signal of the driver DR2 (9) falls. Can cut off the control-side switching element (P-channel MOSFET) M3 (31) before the L-side switching element (N-channel MOSFET) M2 (7) is cut off, so that the bootstrap capacitor C1 (4) Is not discharged through the switching element (P-channel MOSFET) M3 (31) on the control side. One example of the logic circuit is a one-shot circuit that is triggered by the falling edge of the input signal to the driver DR2 (9) and whose output pulse width is shorter than the delay time of the driver DR2 (9). This one-shot circuit is provided with an inverter circuit that is connected to an odd-numbered inverter to which an input signal to the driver DR2 (9) is input (with the total delay time being shorter than the delay time of the driver DR2 (9)). It is also possible to take a NOR between the output signal of the inverter circuit and the input signal to the driver DR2 (9). As another example of the logic circuit, the discharge prevention switching element M4 (156) is configured as a composite element composed of two switching elements (N-channel MOSFETs) M4A and M4B connected in series. An inverted signal of the input signal to the driver DR2 (9) is input to one gate of the switching elements (N-channel MOSFETs) M4A and M4B, and an output signal of the driver DR2 (9) is input to the other gate. Can be mentioned.

本発明の実施の形態に係るブートストラップ回路の概略構成を示す回路ブロック図である。1 is a circuit block diagram showing a schematic configuration of a bootstrap circuit according to an embodiment of the present invention. 本発明の実施例を示すブートストラップ回路の構成を示す詳細回路図である。It is a detailed circuit diagram which shows the structure of the bootstrap circuit which shows the Example of this invention. 従来のブートストラップ回路の構成を示す図である。It is a figure which shows the structure of the conventional bootstrap circuit. 集積回路における従来の一般的なダイオードの実現例を示す図である。It is a figure which shows the implementation example of the conventional common diode in an integrated circuit.

符号の説明Explanation of symbols

１ 節点X
２ 節点Y
３ ダイオード
４ （ブートストラップ）キャパシタ(C1)
５ 節点M（第二の端子）
６ Hサイドのスイッチング素子（NチャネルMOSFET）M1
７ Lサイドのスイッチング素子（NチャネルMOSFET）M2
８ ドライバDR1
９ ドライバDR2
10、100 ブートストラップ回路
11 第一の端子
12 アノードA
13 カソードK
14 寄生PNPトランジスタ
30 スイッチング手段(SW1)
31 制御側のPチャネルMOSFETからなるスイッチング素子(M3)
150 制御回路
151 制御回路内の第１のインバータ(U1)
152 制御回路内の第２のインバータ(U2)
153 制御回路内の第３のインバータ(U3)
154 抵抗R1
155 対接地間キャパシタ(Cs)
156 放電防止スイッチング素子(M4)
157、158 クランプ用ダイオード 1 Node X
2 Node Y
3 Diode 4 (Bootstrap) Capacitor (C1)
5 Node M (second terminal)
6 H-side switching element (N-channel MOSFET) M1
7 L-side switching element (N-channel MOSFET) M2
8 Driver DR1
9 Driver DR2
10, 100 Bootstrap circuit
11 First terminal
12 Anode A
13 Cathode K
14 Parasitic PNP transistor
30 Switching means (SW1)
31 Switching element consisting of P-channel MOSFET on control side (M3)
150 Control circuit
151 First inverter (U1) in the control circuit
152 Second inverter (U2) in the control circuit
153 Third inverter (U3) in the control circuit
154 Resistance R1
155 Capacitor between ground (Cs)
156 Discharge prevention switching element (M4)
157, 158 Clamp diode

Claims (7)

電位が固定された第一の端子と電位が変化する第二の端子との間に、前記第一の端子からみてスイッチング手段およびキャパシタをこの順に直列接続し、前記第一の端子の電位が前記第二の端子の電位よりも高い時には、前記スイッチング手段を導通して前記キャパシタを充電し、また、前記第一の端子の電位が前記第二の端子の電位よりも低い時には、前記スイッチング手段を遮断する制御回路を備えていることを特徴とするブートストラップ回路。   A switching means and a capacitor are connected in series in this order as viewed from the first terminal between the first terminal having a fixed potential and the second terminal having the potential changed, and the potential of the first terminal is When the potential of the second terminal is higher than the potential of the second terminal, the switching means is conducted to charge the capacitor, and when the potential of the first terminal is lower than the potential of the second terminal, the switching means is A bootstrap circuit comprising a control circuit for blocking. 前記スイッチング手段をPチャネルMOSFETで構成したことを特徴とする請求項１記載のブートストラップ回路。   2. The bootstrap circuit according to claim 1, wherein the switching means is composed of a P-channel MOSFET. 前記PチャネルMOSFETのN-WELLを前記第二の端子側に接続し前記PチャネルMOSFETに派生する寄生ダイオードの順方向を前記第一の端子から前記第二の端子に向かうようにしたことを特徴とする請求項２記載のブートストラップ回路。   The N-WELL of the P-channel MOSFET is connected to the second terminal side, and the forward direction of the parasitic diode derived from the P-channel MOSFET is directed from the first terminal to the second terminal. The bootstrap circuit according to claim 2. 前記制御回路は、前記キャパシタの両端電圧を電源として動作し、その出力により前記スイッチング手段の導通・遮断が定まるラッチ回路と、該ラッチ回路の入力と接地電位との間に接続されたキャパシタとを含むことを特徴とする請求項１記載のブートストラップ回路。   The control circuit operates using a voltage across the capacitor as a power source, and includes a latch circuit in which conduction / cutoff of the switching means is determined by its output, and a capacitor connected between an input of the latch circuit and a ground potential. The bootstrap circuit according to claim 1, further comprising: 前記制御回路は、前記第二の端子の電位が立ち上がる前に前記ラッチ回路の入力に立ち下がりパルスを微少期間供給して前記スイッチング手段を遮断するスイッチング素子を前記ラッチ回路の入力と前記接地電位との間に備えていることを特徴とする請求項４記載のブートストラップ回路。   The control circuit supplies a falling pulse to the input of the latch circuit for a short period before the potential of the second terminal rises, and switches the switching means to shut off the switching means and the input of the latch circuit and the ground potential. The bootstrap circuit according to claim 4, further comprising: 前記スイッチング素子をNチャネルMOSFETで構成したことを特徴とする請求項５記載のブートストラップ回路。   6. The bootstrap circuit according to claim 5, wherein the switching element is composed of an N-channel MOSFET. 請求項１ないし請求項６のいずれかに記載のブートストラップ回路をHサイドにNチャネルMOSFETを使用するスイッチング電源に適用したことを特徴とするＤＣ−ＤＣコンバータ。   7. A DC-DC converter, wherein the bootstrap circuit according to claim 1 is applied to a switching power supply using an N-channel MOSFET on the H side.
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