JP5710175B2 - Power switching circuit - Google Patents

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Description

本発明は、電源切替回路に関する。   The present invention relates to a power supply switching circuit.

２種類の電源間を切り替えて負荷に供給する電源切替回路が、例えば、特許文献１に記載されている。   For example, Patent Literature 1 discloses a power supply switching circuit that switches between two types of power supplies and supplies the load to a load.

特開２００８−８６１００号公報JP 2008-86100 A

２種類の電源間を切り換える電源切替回路としては、例えば、図５に示す回路が考えられる。
図５は、供給される電圧の異なる２つの電源端子４２（電源電圧＝Ｖ１）と電源端子６２（電源電圧＝Ｖ２、Ｖ１≧Ｖ２）とを切り替えて、出力端子５０を介して電源供給回路（図示せず）の入力部５０（ＶＩＮ）に選択的に供給できる回路を示している。 As a power supply switching circuit for switching between two types of power supplies, for example, a circuit shown in FIG. 5 can be considered.
FIG. 5 illustrates a power supply circuit (via a power supply circuit) via an output terminal 50 by switching between two power supply terminals 42 (power supply voltage = V1) and power supply terminals 62 (power supply voltage = V2, V1 ≧ V2) having different supplied voltages. A circuit that can be selectively supplied to an input unit 50 (VIN) of a not-shown device is shown.

電源電圧Ｖ１を出力端子５０に供給しようとした際には、制御ライン３０の選択信号入力端子３２に選択信号（ＳＥＬ＿Ｖ）としてローが供給され、そのロー信号がｐｍｏｓ４４のゲート４５に供給されてｐｍｏｓ４４がオンになり、一方では、そのロー信号が電圧Ｖ１で動作するインバータ３４を介してハイ（電圧Ｖ１）となり、ｐｍｏｓ６６のゲート６７に供給されてｐｍｏｓ６６がオフになる。また、インバータ３４の後方に接続されたレベルシフト回路９０よって、電圧Ｖ１の信号が電圧Ｖ２のハイの信号に変換され、ｐｍｏｓ６４のゲート６５に供給されてｐｍｏｓ６４がオフになる。その結果、電源電圧Ｖ１が電源ライン４０を介して出力端子５０に供給される。   When the power supply voltage V1 is to be supplied to the output terminal 50, a low signal is supplied to the selection signal input terminal 32 of the control line 30 as the selection signal (SEL_V), and the low signal is supplied to the gate 45 of the pmos 44. On the other hand, the low signal becomes high (voltage V1) via the inverter 34 operating at the voltage V1, and is supplied to the gate 67 of the pmos 66, and the pmos 66 is turned off. Further, the level shift circuit 90 connected to the rear side of the inverter 34 converts the signal of the voltage V1 into a high signal of the voltage V2, and supplies it to the gate 65 of the pmos 64, thereby turning off the pmos 64. As a result, the power supply voltage V1 is supplied to the output terminal 50 via the power supply line 40.

なお、レベルシフト回路９０は、図６（ａ）に示すように、電圧Ｖ１で動作するインバータ９２と電圧Ｖ２で動作するインバータ９４とを直列接続して構成されているので、選択信号（ＳＥＬ＿Ｖ＿Ｂ）として電圧Ｖ１のハイ信号が、Ｖ１の電圧で動作しているインバータ９２に供給され、インバータ９２によってロー信号となり、そのロー信号が、Ｖ２の電圧で動作しているインバータ９４に供給され、電圧Ｖ２レベルのハイ信号に変換される。   As shown in FIG. 6A, the level shift circuit 90 is configured by connecting in series an inverter 92 that operates at the voltage V1 and an inverter 94 that operates at the voltage V2, and therefore the selection signal (SEL_V_B). As a result, a high signal of voltage V1 is supplied to the inverter 92 operating at the voltage of V1, and becomes a low signal by the inverter 92, and the low signal is supplied to the inverter 94 operating at the voltage of V2. Converted to a high level signal.

電源電圧Ｖ２を出力端子５０に供給しようとした際には、選択信号入力端子３２に選択信号（ＳＥＬ＿Ｖ）としてハイが供給され、そのハイ信号がｐｍｏｓ４４のゲート４５に供給されてｐｍｏｓ４４がオフになり、一方では、そのハイ信号が電圧Ｖ１で動作するインバータ３４を介してローの選択信号（ＳＥＬ＿Ｖ＿Ｂ）となり、ｐｍｏｓ６６のゲート６７に供給されてｐｍｏｓ６６がオンになる。また、インバータ３４の後方に接続されたレベルシフト回路９０を介してロー信号がｐｍｏｓ６４のゲート６５に供給されてｐｍｏｓ６４がオンになる。その結果、電源電圧Ｖ２が電源ライン６０を介して出力端子５０に供給される。   When trying to supply the power supply voltage V2 to the output terminal 50, high is supplied to the selection signal input terminal 32 as the selection signal (SEL_V), and the high signal is supplied to the gate 45 of the pmos 44, and the pmos 44 is turned off. On the other hand, the high signal becomes a low selection signal (SEL_V_B) through the inverter 34 that operates at the voltage V1, and is supplied to the gate 67 of the pmos 66 to turn on the pmos 66. Further, a low signal is supplied to the gate 65 of the pmos 64 via the level shift circuit 90 connected to the rear of the inverter 34, and the pmos 64 is turned on. As a result, the power supply voltage V <b> 2 is supplied to the output terminal 50 through the power supply line 60.

このように、電源電圧Ｖ１を出力端子５０に供給する際には、電源ライン４０のｐｍｏｓ４４がオンとなると共に、電源ライン６０のｐｍｏｓ６４、６６がオフとなって、電源端子６２から出力端子５０への電源ライン６０を遮断し、電源電圧Ｖ２を入力部５０（ＶＩＮ）に供給する際には、電源ライン６０のｐｍｏｓ６４、６６がオンとなると共に、電源ライン４０のｐｍｏｓ４４がオフとなって、電源端子４２から出力端子５０への電源ライン４０を遮断している。   As described above, when the power supply voltage V1 is supplied to the output terminal 50, the pmos 44 of the power supply line 40 is turned on, and the pmos 64 and 66 of the power supply line 60 are turned off, so that the power supply terminal 62 transfers to the output terminal 50. When the power supply line 60 is cut off and the power supply voltage V2 is supplied to the input unit 50 (VIN), the pmoss 64 and 66 of the power supply line 60 are turned on and the pmos 44 of the power supply line 40 is turned off. The power supply line 40 from the terminal 42 to the output terminal 50 is shut off.

しかしながら、電源電圧Ｖ１が何らかの原因によって急激に低下し、一時的に０Ｖへ低下した場合には、Ｖ１の電圧で駆動しているインバータ３４は動作不可となり、選択信号入力端子３２に供給される選択信号（ＳＥＬ＿Ｖ）およびインバータ３４の出力である選択信号（ＳＥＬ＿Ｖ＿Ｂ）は共に０Ｖとなり、その結果、ｐｍｏｓ４４もオン、ｐｍｏｓ６６もオンとなる。   However, when the power supply voltage V1 suddenly drops for some reason and temporarily drops to 0V, the inverter 34 driven with the voltage V1 becomes inoperable and the selection supplied to the selection signal input terminal 32 The signal (SEL_V) and the selection signal (SEL_V_B) that is the output of the inverter 34 are both 0 V. As a result, the pmos 44 is also turned on and the pmos 66 is also turned on.

さらに、レベルシフト回路９０では、図６（ｂ）に示すように、電源電圧Ｖ１が０Ｖまで低下した場合、Ｖ１の電圧で駆動しているインバータ９２は動作不可となり、その出力が不定になる可能性がある。このように、インバータ９２の入力と出力が不定になるので、インバータ９４の出力も不定となり、ｐｍｏｓ６４をオフにできなくなってしまう。また、インバータ９４の入力がハイでもローでもない中間電圧になる可能性があり、インバータ９４において電源端子６２とＧＮＤ間に貫通電流が流れる危険性もある。   Further, in the level shift circuit 90, as shown in FIG. 6B, when the power supply voltage V1 drops to 0V, the inverter 92 driven with the voltage V1 becomes inoperable, and the output thereof may become unstable. There is sex. Thus, since the input and output of the inverter 92 are indefinite, the output of the inverter 94 is also indefinite, and the pmos 64 cannot be turned off. Further, there is a possibility that the input of the inverter 94 becomes an intermediate voltage that is neither high nor low, and there is a risk that a through current flows between the power supply terminal 62 and GND in the inverter 94.

このように、電源電圧Ｖ１が何らかの原因によって急激に低下し、一時的に０Ｖへ低下した場合には、ｐｍｏｓ４４、ｐｍｏｓ６６が共にオンとなり、ｐｍｏｓ６４をオフにできなくなってしまい、電源端子４２と電源端子６２とが接続されて電源端子４２と電源端子６２との間に電流が流れる危険性がある。   As described above, when the power supply voltage V1 suddenly decreases for some reason and temporarily decreases to 0V, both pmos44 and pmos66 are turned on, and pmos64 cannot be turned off. 62 is connected and current may flow between the power supply terminal 42 and the power supply terminal 62.

本発明の主な目的は、電圧の異なる２つの電源を切り替える電源切替回路であって、一方の電源の電圧が低下しても、２つの電源間に電流が流れるのを防止できる電源切替回路を提供することにある。   A main object of the present invention is a power supply switching circuit for switching two power supplies having different voltages, and a power supply switching circuit capable of preventing a current from flowing between the two power supplies even when the voltage of one power supply is lowered. It is to provide.

第１の電源に接続される第１の電源端子と、
前記第１の電源とは電源電圧の異なる第２の電源に接続される第２の電源端子と、
出力端子と、
前記第１の電源端子と前記出力端子との間の第１の電源ラインに設けられた電界効果トランジスタである第１のスイッチング素子と、
前記第２の電源端子と前記出力端子との間の第２の電源ラインに設けられ、前記第１のスイッチング素子と同一導電型の電界効果トランジスタである第２のスイッチング素子と、
制御信号入力端子と、
前記制御信号入力端子に接続され、前記制御信号入力端子に入力された制御信号に応じて前記第１のスイッチング素子と前記第２のスイッチング素子とを相補的に動作させ、少なくとも一部が第１の電源電圧で動作する制御手段と、を有し、
前記制御手段は、前記制御信号入力端子と前記第１のスイッチング素子のゲート電極とを接続する接続ラインと、前記制御信号入力端子に接続され、前記第１の電源電圧で動作する第１のインバータと、前記第１のインバータと前記第２のスイッチング素子のゲート電極との間に接続され、前記第１の電源電圧を第２の電源電圧に変更して前記第２のスイッチング素子のゲート電極に供給する電源電圧変換回路とを、備え、
前記電源電圧変換回路は、入力側が前記第１のインバータの出力側に接続され前記第１の電源電圧で動作する第２のインバータと、出力側が前記第２のスイッチング素子のゲート電極に接続され前記第２の電源電圧で動作する第３のインバータと、前記第２のインバータと前記第３のインバータとの間に接続され、前記第１の電源電圧が低下して前記第１のインバータの出力が低下した場合に、前記第３のインバータにロー信号を供給する回路と、を含む電源切替回路が提供される。 A first power supply terminal connected to a first power supply;
A second power supply terminal connected to a second power supply having a power supply voltage different from that of the first power supply;
An output terminal;
A first switching element that is a field effect transistor provided in a first power supply line between the first power supply terminal and the output terminal;
A second switching element that is provided in a second power supply line between the second power supply terminal and the output terminal and is a field effect transistor of the same conductivity type as the first switching element;
A control signal input terminal;
The first switching element and the second switching element are operated in a complementary manner in response to a control signal input to the control signal input terminal and input to the control signal input terminal, and at least a part of the first switching element is first Control means that operates at a power supply voltage of
The control means includes a connection line connecting the control signal input terminal and the gate electrode of the first switching element, and a first inverter connected to the control signal input terminal and operating at the first power supply voltage. Are connected between the first inverter and the gate electrode of the second switching element, and the first power supply voltage is changed to the second power supply voltage to be used as the gate electrode of the second switching element. A power supply voltage conversion circuit to supply,
The power supply voltage conversion circuit has an input side connected to the output side of the first inverter and a second inverter operating at the first power supply voltage, and an output side connected to the gate electrode of the second switching element. A third inverter that operates at a second power supply voltage, and is connected between the second inverter and the third inverter, and the output of the first inverter decreases when the first power supply voltage decreases. A power supply switching circuit including a circuit for supplying a low signal to the third inverter when the voltage drops.

また、好ましくは、前記第１のスイッチング素子と前記第２のスイッチング素子がＰ型電界効果トランジスタである。   Preferably, the first switching element and the second switching element are P-type field effect transistors.

また、好ましくは、前記電源切替回路は、前記第２のスイッチング素子と前記出力端子との間に接続され、ゲート電極が前記第１のインバータの出力側に接続されたＰ型電界効果トランジスタをさらに備える。 Preferably, the power supply switching circuit further includes a P-type field effect transistor connected between the second switching element and the output terminal and having a gate electrode connected to the output side of the first inverter. Prepare.

また、好ましくは、前記第１の電源が太陽電池であり、前記第２の電源が二次電池である。   Preferably, the first power source is a solar cell, and the second power source is a secondary battery.

本発明によれば、電圧の異なる２つの電源を切り替える電源切替回路であって、一方の電源の電圧が低下しても、２つの電源間に電流が流れるのを防止できる電源切替回路が提供される。   According to the present invention, there is provided a power supply switching circuit that switches between two power supplies having different voltages, and can prevent a current from flowing between the two power supplies even when the voltage of one power supply decreases. The

図１は、本発明の好ましい実施の形態の電源切替回路を説明するための回路図である。FIG. 1 is a circuit diagram for explaining a power supply switching circuit according to a preferred embodiment of the present invention. 図２は、本発明の好ましい実施の形態の電源切替回路に使用されるレベルシフト回路を説明するための回路図である。FIG. 2 is a circuit diagram for explaining a level shift circuit used in the power supply switching circuit according to the preferred embodiment of the present invention. 図３は、本発明の好ましい実施の形態の電源切替回路に使用されるレベルシフト回路の動作を説明するための波形図である。FIG. 3 is a waveform diagram for explaining the operation of the level shift circuit used in the power supply switching circuit according to the preferred embodiment of the present invention. 図４は、本発明の好ましい実施の形態の電源切替回路に使用されるレベルシフト回路の電源電圧Ｖ１が低下した時の動作を説明するための波形図である。FIG. 4 is a waveform diagram for explaining the operation when the power supply voltage V1 of the level shift circuit used in the power supply switching circuit according to the preferred embodiment of the present invention is lowered. 図５は、従来の電源切替回路を説明するための回路図である。FIG. 5 is a circuit diagram for explaining a conventional power supply switching circuit. 図６は、従来の電源切替回路に使用されるレベルシフト回路を説明するための回路図である。FIG. 6 is a circuit diagram for explaining a level shift circuit used in a conventional power supply switching circuit.

以下、本発明の好ましい実施の形態について図面を参照しながら説明する。   Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.

図１を参照すれば、本発明の好ましい実施の形態の電源切替回路１０は、太陽電池２２と二次電池２４の切替スイッチとして使用される。太陽電池２２は光の当たり具合によって発電する場合としない場合がある。太陽電池２２の電源電圧は電源電圧検知及び制御回路２６によって検知され、検知結果に応じて電源を選択する選択信号（ＳＥＬ＿Ｖ）が電源切替回路１０に供給される。太陽電池２２が発電している場合には、太陽電池２２から電源供給回路（図示せず）に電源が供給されるように、電源電圧検知及び制御回路２６から選択信号（ＳＥＬ＿Ｖ）が電源切替回路１０に供給され、発電していない場合には、二次電池２４側に切り替えて、二次電池２４から電源供給回路（図示せず）に電源が供給されように、電源電圧検知及び制御回路２６から選択信号（ＳＥＬ＿Ｖ）が電源切替回路１０に供給される。   Referring to FIG. 1, a power supply switching circuit 10 according to a preferred embodiment of the present invention is used as a changeover switch between a solar battery 22 and a secondary battery 24. The solar cell 22 may or may not generate power depending on how light strikes. The power supply voltage of the solar cell 22 is detected by the power supply voltage detection and control circuit 26, and a selection signal (SEL_V) for selecting a power supply according to the detection result is supplied to the power supply switching circuit 10. When the solar cell 22 is generating power, a selection signal (SEL_V) is supplied from the power supply voltage detection and control circuit 26 so that power is supplied from the solar cell 22 to a power supply circuit (not shown). 10 is switched to the secondary battery 24 side and power is supplied from the secondary battery 24 to a power supply circuit (not shown) so that the power supply voltage detection and control circuit 26 A selection signal (SEL_V) is supplied to the power supply switching circuit 10.

電源切替回路１０は、太陽電池２２（電源電圧＝Ｖ１）に接続される電源端子４２と、二次電池２４（電源電圧＝Ｖ２）に接続される電源端子６２と、出力端子５０と、電源端子４２と出力端子５０との間の電源ライン４０に設けられたＰ型ＭＯＳトランジスタ（ｐｍｏｓ）４４と、電源端子４４と出力端子５０との間の電源ライン６０に設けられたｐｍｏｓ６４と、ｐｍｏｓ６４と出力端子５０との間の電源ライン６０に設けられたｐｍｏｓ６６と、選択信号入力端子３２と、選択信号入力端子３２に接続され、ｐｍｏｓ４４と、ｐｍｏｓ６４、６６とを相補的に動作（ｐｍｏｓ４４がオンのときは、ｐｍｏｓ６４、６６がオフ、ｐｍｏｓ４４がオフのときは、ｐｍｏｓ６４、６６がオン）させる制御ライン３０とを備えている。ｐｍｏｓ４４と、ｐｍｏｓ６４、６６とが相補的に動作するので、２つの電源端子４２（電源電圧＝Ｖ１）と電源端子４４（電源電圧＝Ｖ２）とを切り替えて、出力端子５０を介して電源供給回路（図示せず）の入力部５０（ＶＩＮ）に、Ｖ１およびＶ２のいずれかが選択的に供給される。   The power supply switching circuit 10 includes a power supply terminal 42 connected to the solar battery 22 (power supply voltage = V1), a power supply terminal 62 connected to the secondary battery 24 (power supply voltage = V2), an output terminal 50, and a power supply terminal. P-type MOS transistor (pmos) 44 provided on the power supply line 40 between the power supply terminal 42 and the output terminal 50, pmos64 provided on the power supply line 60 between the power supply terminal 44 and the output terminal 50, pmos64 and the output The pmos 66 provided on the power supply line 60 between the terminal 50, the selection signal input terminal 32, and the selection signal input terminal 32 are connected to each other, and the pmos 44 and the pmos 64 and 66 operate in a complementary manner (when the pmos 44 is on). Includes a control line 30 that turns off pmos 64 and 66 when pmos 64 and 66 are off and pmos 44 is off. Since pmos 44 and pmos 64 and 66 operate complementarily, the power supply circuit is switched via the output terminal 50 by switching between the two power terminals 42 (power voltage = V1) and the power terminal 44 (power voltage = V2). One of V1 and V2 is selectively supplied to an input unit 50 (VIN) of (not shown).

制御ライン３０は、選択信号入力端子３２とｐｍｏｓ４４のゲート電極４５とを接続する接続ライン３１と、制御信号入力端子３２に接続され、電源電圧Ｖ１で動作するインバータ３４と、インバータ３４とｐｍｏｓ４４のゲート電極４５との間に接続され、電源電圧Ｖ１を電源電圧Ｖ２に変更してｐｍｏｓ６４のゲート電極６５に供給するレベルシフト回路７０とを備えている。なお、ｐｍｏｓ６６のゲート電極６７は、インバータ３４の出力側に接続されている。   The control line 30 includes a connection line 31 that connects the selection signal input terminal 32 and the gate electrode 45 of the pmos 44, an inverter 34 that is connected to the control signal input terminal 32 and operates at the power supply voltage V1, and a gate of the inverter 34 and the pmos 44. A level shift circuit 70 connected between the electrode 45 and changing the power supply voltage V1 to the power supply voltage V2 and supplying it to the gate electrode 65 of the pmos 64 is provided. Note that the gate electrode 67 of the pmos 66 is connected to the output side of the inverter 34.

電源電圧Ｖ１を出力端子５０に供給しようとした際には、制御ライン３０の選択信号入力端子３２に選択信号（ＳＥＬ＿Ｖ）としてローが供給され、そのロー信号がｐｍｏｓ４４のゲート４５に供給されてｐｍｏｓ４４がオンになり、一方では、そのロー信号が電圧Ｖ１で動作するインバータ３４を介してハイ（電圧Ｖ１）となり、ｐｍｏｓ６６のゲート６７に供給されてｐｍｏｓ６６がオフになる。また、インバータ３４の後方に接続されたレベルシフト回路７０よって、電圧Ｖ１の信号が電圧Ｖ２のハイの信号に変換され、ｐｍｏｓ６４のゲート６５に供給されてｐｍｏｓ６４がオフになる。その結果、電源電圧Ｖ１が電源ライン４０を介して出力端子５０に供給される。   When the power supply voltage V1 is to be supplied to the output terminal 50, a low signal is supplied to the selection signal input terminal 32 of the control line 30 as the selection signal (SEL_V), and the low signal is supplied to the gate 45 of the pmos 44. On the other hand, the low signal becomes high (voltage V1) via the inverter 34 operating at the voltage V1, and is supplied to the gate 67 of the pmos 66, and the pmos 66 is turned off. Further, the level shift circuit 70 connected to the rear side of the inverter 34 converts the signal of the voltage V1 into a high signal of the voltage V2, and supplies it to the gate 65 of the pmos 64, thereby turning off the pmos 64. As a result, the power supply voltage V1 is supplied to the output terminal 50 via the power supply line 40.

電源電圧Ｖ２を出力端子５０に供給しようとした際には、選択信号入力端子３２に選択信号（ＳＥＬ＿Ｖ）としてハイが供給され、そのハイ信号がｐｍｏｓ４４のゲート４５に供給されてｐｍｏｓ４４がオフになり、一方では、そのハイ信号が電圧Ｖ１で動作するインバータ３４を介してローの選択信号（ＳＥＬ＿Ｖ＿Ｂ）となり、ｐｍｏｓ６６のゲート６７に供給されてｐｍｏｓ６６がオンになる。また、インバータ３４の後方に接続されたレベルシフト回路７０を介してロー信号がｐｍｏｓ６４のゲート６５に供給されてｐｍｏｓ６４がオンになる。その結果、電源電圧Ｖ２が電源ライン６０を介して出力端子５０に供給される。   When trying to supply the power supply voltage V2 to the output terminal 50, high is supplied to the selection signal input terminal 32 as the selection signal (SEL_V), and the high signal is supplied to the gate 45 of the pmos 44, and the pmos 44 is turned off. On the other hand, the high signal becomes a low selection signal (SEL_V_B) through the inverter 34 that operates at the voltage V1, and is supplied to the gate 67 of the pmos 66 to turn on the pmos 66. Further, the low signal is supplied to the gate 65 of the pmos 64 via the level shift circuit 70 connected to the rear of the inverter 34, and the pmos 64 is turned on. As a result, the power supply voltage V <b> 2 is supplied to the output terminal 50 through the power supply line 60.

このように、電源電圧Ｖ１を出力端子５０に供給する際には、電源ライン４０のｐｍｏｓ４４がオンとなると共に、電源ライン６０のｐｍｏｓ６４、６６がオフとなって、電源端子６２から出力端子５０への電源ライン６０を遮断し、電源電圧Ｖ２を入力部５０（ＶＩＮ）に供給する際には、電源ライン６０のｐｍｏｓ６４、６６がオンとなると共に、電源ライン４０のｐｍｏｓ４４がオフとなって、電源端子４２から出力端子５０への電源ライン４０を遮断している。   As described above, when the power supply voltage V1 is supplied to the output terminal 50, the pmos 44 of the power supply line 40 is turned on, and the pmos 64 and 66 of the power supply line 60 are turned off, so that the power supply terminal 62 transfers to the output terminal 50. When the power supply line 60 is cut off and the power supply voltage V2 is supplied to the input unit 50 (VIN), the pmoss 64 and 66 of the power supply line 60 are turned on and the pmos 44 of the power supply line 40 is turned off. The power supply line 40 from the terminal 42 to the output terminal 50 is shut off.

なお、電源ライン６０にｐｍｏｓ６４だけでなく、ｐｍｏｓ６６もｐｍｏｓ６４と直列に接続しているのは、次の理由による。ｐｍｏｓ４４はオンで、ｐｍｏｓ６４、６６がオフの場合には、出力端子５０の電圧はＶ１となっている。今、電源ライン６０には、ｐｍｏｓ６６がなく、ｐｍｏｓ６４のみであるとすると、ｐｍｏｓ６４の出力端子５０側の端子（ソースおよびドレインの一方）の電圧はＶ１となる。ｐｍｏｓ６４のゲート電極６５には、レベルシフト回路７０により電圧Ｖ２が印加されている。そうすると、電圧Ｖ１と電圧Ｖ２の差がｐｍｏｓ６４の閾値電圧よりも大きいと、ｐｍｏｓ６４がオンとなってしまい、電源ライン４０と電源ライン６０とが接続されて電源端子４２と電源端子６２との間に電流が流れてしまう。これに対して、電源ライン６０に、ｐｍｏｓ６４のみでなくｐｍｏｓ６６も設けられていると、ｐｍｏｓ６６のゲート６７には、インバータ３４により、電圧Ｖ１が供給されるので、ｐｍｏｓ６６の出力端子５０側の端子（ソースおよびドレインの一方）の電圧がＶ１となっても、ｐｍｏｓ６６はオフとなり、電源ライン４０と電源ライン６０とが接続されて電源端子４２と電源端子６２との間に電流が流れるのを防止できる。   The reason why not only pmos 64 but also pmos 66 is connected in series with pmos 64 in power supply line 60 is as follows. When pmos 44 is on and pmos 64 and 66 are off, the voltage at the output terminal 50 is V1. If there is no pmos 66 in the power supply line 60 and only the pmos 64, the voltage at the output terminal 50 side (one of the source and the drain) of the pmos 64 is V1. A voltage V 2 is applied to the gate electrode 65 of the pmos 64 by the level shift circuit 70. Then, when the difference between the voltage V1 and the voltage V2 is larger than the threshold voltage of the pmos 64, the pmos 64 is turned on, the power line 40 and the power line 60 are connected, and the power terminal 42 and the power terminal 62 are connected. Current flows. On the other hand, if not only pmos 64 but also pmos 66 is provided in the power supply line 60, the voltage V1 is supplied to the gate 67 of the pmos 66 by the inverter 34. Therefore, the terminal (on the output terminal 50 side of the pmos 66 ( Even when the voltage of one of the source and the drain becomes V1, the pmos 66 is turned off and the power supply line 40 and the power supply line 60 are connected to prevent a current from flowing between the power supply terminal 42 and the power supply terminal 62. .

次に、図２を参照して、本実施の形態のレベルシフト回路７０を説明する。
レベルシフト回路７０は、インバータ３４の出力側に接続された入力端子７２と、ｐｍｏｓ６４のゲート電極６５に接続された出力端子８８と、入力側が入力端子７２に接続され、電圧Ｖ１で動作するインバータ７４と、出力側が出力端子８８に接続され、電圧Ｖ２で動作するインバータ８４と、インバータ７４とインバータ８４との間に接続され、インバータ７４の出力がオフのときは、オフの信号をインバータ８４の入力側に供給し、インバータ７４の出力がオン（電圧Ｖ１）のときは、電圧Ｖ１を電圧Ｖ２に変換して、電圧Ｖ２のオンの信号をインバータ８４の入力側に供給すると共に、電源端子４２に供給される電圧Ｖ１が低下して、インバータ３４の出力が低下して０Ｖとなって、入力端子７２に供給される信号電圧が低下して０Ｖとなった場合であっても、インバータ８４の入力側にロー信号を供給する回路７１とを備えている。 Next, the level shift circuit 70 of the present embodiment will be described with reference to FIG.
The level shift circuit 70 includes an input terminal 72 connected to the output side of the inverter 34, an output terminal 88 connected to the gate electrode 65 of the pmos 64, and an inverter 74 whose input side is connected to the input terminal 72 and operates at the voltage V1. And the output side is connected to the output terminal 88, and is connected between the inverter 84 operating at the voltage V2, and between the inverter 74 and the inverter 84. When the output of the inverter 74 is off, the off signal is input to the input of the inverter 84. When the output of the inverter 74 is on (voltage V1), the voltage V1 is converted into the voltage V2, and a signal indicating that the voltage V2 is on is supplied to the input side of the inverter 84, and at the power supply terminal 42 The supplied voltage V1 decreases, the output of the inverter 34 decreases to 0V, and the signal voltage supplied to the input terminal 72 decreases to 0. Even when it becomes a, and a circuit 71 for supplying a low signal on the input side of the inverter 84.

回路７１は、入力側がインバータ７４の出力側に接続され、電圧Ｖ１で動作するインバータ７６と、入力側の一端７８１がインバータ７６の出力側に接続され、出力側がインバータ８４の入力側に接続され、電圧Ｖ２で動作するＮＯＲ回路７８と、入力側がＮＯＲ回路７８の出力側に接続され、出力側がＮＯＲ回路の入力側の他端７８２接続され、電圧Ｖ２で動作するインバータ８２と、インバータ８２の出力側と接地との間に接続され、ゲート電極がインバータ７４の出力側に接続されたＮ型ＭＯＳ（ｎｍｏｓ）７５と、インバータ７６の出力側と接地との間に接続され、ゲート電極がＮＯＲ回路７８の出力側に接続されたｎｍｏｓ８０とを備えている。   In the circuit 71, the input side is connected to the output side of the inverter 74, the inverter 76 operating at the voltage V1, the one end 781 on the input side is connected to the output side of the inverter 76, the output side is connected to the input side of the inverter 84, The NOR circuit 78 operating at the voltage V2, the input side is connected to the output side of the NOR circuit 78, the output side is connected to the other end 782 of the input side of the NOR circuit, the inverter 82 operating at the voltage V2, and the output side of the inverter 82 Is connected between the output side of the inverter 74 and the ground, and the gate electrode is connected to the NOR circuit 78. And nmos 80 connected to the output side.

次に、図２、図３を参照して、レベルシフト回路７０の動作を説明する。ここで、ｒはインバータ７４の出力側（インバータ７６の入力側）であり、ｓａはインバータ７６の出力側（ＮＯＲ回路７８の入力側の一端７８１）であり、ｑｂはＮＯＲ回路７８の出力側（インバータ８２、８４の入力側）であり、ｑａはインバータ８２の出力側（ＮＯＲ回路７８の入力側の他端７８２）であり、ＩＮは入力端子７２であり、ＯＵＴは出力端子８８である。いま、Ｖ１＝３Ｖ，Ｖ２＝１．５Ｖとして説明する   Next, the operation of the level shift circuit 70 will be described with reference to FIGS. Here, r is the output side of the inverter 74 (input side of the inverter 76), sa is the output side of the inverter 76 (one end 781 on the input side of the NOR circuit 78), and qb is the output side of the NOR circuit 78 ( Qa is the output side of the inverter 82 (the other end 782 on the input side of the NOR circuit 78), IN is the input terminal 72, and OUT is the output terminal 88. Now, it is assumed that V1 = 3V and V2 = 1.5V.

レベルシフト回路７０の入力端子７２（ＩＮ）にロー（０Ｖ）が入力されると、インバータ７４の出力側（ｒ）がハイ（Ｖ１＝３Ｖ）となり、インバータ７６の入力側にハイ（Ｖ１＝３Ｖ）が供給され、インバータ７６の出力側（ｓａ）がロー（０Ｖ）となり、ＮＯＲ回路７８の入力側の一端７８１にロー（０Ｖ）が供給される。また、ｒがハイ（Ｖ１＝３Ｖ）となるので、ｎｍｏｓ７５がオンとなり、ｑａがロー（０Ｖ）となり、ＮＯＲ回路７８の入力側の他端７８２にロー（０Ｖ）が供給される。ＮＯＲ回路７８の両入力端７８１、７８２にロー（０Ｖ）が供給されるので、ＮＯＲ回路７８の出力側（ｑｂ）がハイ（Ｖ２＝１．５Ｖ）となり、インバータ８４の入力側にハイ（Ｖ２＝１．５Ｖ）が供給されるので、インバータ８４の出力側（ＯＵＴ）がロー（０Ｖ）となる。また、インバータ８２の入力側にハイ（Ｖ２＝１．５Ｖ）が供給されるので、インバータ８２の出力側ｑａがロー（０Ｖ）となる。また、ｎｍｏｓ８０がオンとなる。   When low (0 V) is input to the input terminal 72 (IN) of the level shift circuit 70, the output side (r) of the inverter 74 becomes high (V1 = 3V), and the input side of the inverter 76 becomes high (V1 = 3V). ) Is supplied, the output side (sa) of the inverter 76 becomes low (0 V), and low (0 V) is supplied to one end 781 on the input side of the NOR circuit 78. Since r becomes high (V1 = 3V), nmos75 is turned on, qa becomes low (0V), and low (0V) is supplied to the other end 782 on the input side of the NOR circuit 78. Since low (0 V) is supplied to both input ends 781 and 782 of the NOR circuit 78, the output side (qb) of the NOR circuit 78 becomes high (V2 = 1.5 V), and the input side of the inverter 84 becomes high (V2 = 1.5V), the output side (OUT) of the inverter 84 is low (0V). Further, since high (V2 = 1.5V) is supplied to the input side of the inverter 82, the output side qa of the inverter 82 becomes low (0V). Also, nmos 80 is turned on.

次に、レベルシフト回路７０の入力端子７２（ＩＮ）がハイ（Ｖ１＝３Ｖ）となると、インバータ７４の出力側（ｒ）がロー（０Ｖ）となり、インバータ７６の入力側にロー（０Ｖ）が供給され、インバータ７６の出力側（ｓａ）がハイ（Ｖ１＝３Ｖ）となり、ＮＯＲ回路７８の入力側の一端７８１にハイ（Ｖ１＝３Ｖ）が供給される。また、ｒがロー（０Ｖ）となるので、ｎｍｏｓ７５がオフとなる。ＮＯＲ回路７８の入力側の一端７８１にハイ（Ｖ１＝３Ｖ）が供給されるので、ＮＯＲ回路７８の出力側（ｑｂ）がロー（０Ｖ）となり、インバータ８４の入力側にロー（０Ｖ）が供給されるので、インバータ８４の出力側（ＯＵＴ）がハイ（Ｖ２＝１．５Ｖ）となる。また、インバータ８２の入力側にロー（０Ｖ）が供給されるので、インバータ８２の出力側（ｑａ）がハイ（Ｖ２＝１．５Ｖ）となる。また、ｎｍｏｓ８０はオフとなる。   Next, when the input terminal 72 (IN) of the level shift circuit 70 becomes high (V1 = 3V), the output side (r) of the inverter 74 becomes low (0V), and low (0V) appears on the input side of the inverter 76. Then, the output side (sa) of the inverter 76 becomes high (V1 = 3V), and high (V1 = 3V) is supplied to one end 781 on the input side of the NOR circuit 78. Since r is low (0 V), nmos75 is turned off. Since high (V1 = 3V) is supplied to one end 781 on the input side of the NOR circuit 78, the output side (qb) of the NOR circuit 78 becomes low (0V), and low (0V) is supplied to the input side of the inverter 84. Therefore, the output side (OUT) of the inverter 84 becomes high (V2 = 1.5V). Further, since low (0V) is supplied to the input side of the inverter 82, the output side (qa) of the inverter 82 becomes high (V2 = 1.5V). Also, nmos80 is turned off.

このように、レベルシフト回路７０は、入力（ＩＮ）がロー（０Ｖ）の時は、出力側（ＯＵＴ）がロー（０Ｖ）となり、入力（ＩＮ）がハイ（Ｖ１＝３Ｖ）の時は、電圧Ｖ１を電圧Ｖ２に変換して、出力側（ＯＵＴ）にハイ（Ｖ２＝１．５Ｖ）を出力する。また、回路７１は、インバータ７４の出力がロー（０Ｖ）のとき、ロー（０Ｖ）の信号をインバータ８４の入力側に供給し、インバータ７４の出力がハイ（電圧Ｖ１）のときは、電圧Ｖ１を電圧Ｖ２に変換して、電圧Ｖ２のハイの信号をインバータ８４の入力側に供給する。   As described above, when the input (IN) is low (0V), the level shift circuit 70 is low (0V) on the output side (OUT), and when the input (IN) is high (V1 = 3V), The voltage V1 is converted to the voltage V2, and high (V2 = 1.5V) is output to the output side (OUT). The circuit 71 supplies a low (0V) signal to the input side of the inverter 84 when the output of the inverter 74 is low (0V), and the voltage V1 when the output of the inverter 74 is high (voltage V1). Is converted to a voltage V 2, and a high signal of the voltage V 2 is supplied to the input side of the inverter 84.

次に、図２、図４を参照して、レベルシフト回路７０の入力（ＩＮ）がハイ（Ｖ１＝３Ｖ）の時（電源切替回路１０の選択信号入力端子３２に選択信号（ＳＥＬ＿Ｖ）としてローが供給される場合）に、Ｖ１電圧が３Ｖから０Ｖに下がった場合のレベルシフト回路７０の動作について説明する。なお、Ｖ２電圧は１．５のまま一定であるものとする。上述したように、レベルシフト回路７０の入力（ＩＮ）がハイ（Ｖ１＝３Ｖ）の時は、インバータ７４の出力側（ｒ）がロー（０Ｖ）となり、インバータ７６の入力側にロー（０Ｖ）が供給され、インバータ７６の出力側（ｓａ）がハイ（Ｖ１＝３Ｖ）となり、ＮＯＲ回路７８の出力側（ｑｂ）がロー（０Ｖ）となり、インバータ８４の入力側にロー（０Ｖ）が供給され、インバータ８４の出力側（ＯＵＴ）がハイ（Ｖ２＝１．５Ｖ）となり、インバータ８２の入力側にロー（０Ｖ）が供給されるので、インバータ８２の出力側（ｑａ）がハイ（Ｖ２＝１．５Ｖ）となる。この場合に、Ｖ１電圧が３Ｖから０Ｖに下がると、レベルシフト回路７０の入力（ＩＮ）も３Ｖから０Ｖに下がり、電圧Ｖ１で動作するインバータ７４の出力側（ｒ）はローのままであり、電圧Ｖ１で動作するインバータ７６の出力側（ｓａ）は３Ｖから０Ｖに下がる。インバータ８２の出力側（ｑａ）がハイ（Ｖ２＝１．５Ｖ）なので、ＮＯＲ回路７８の入力側の一端７８１はロー（０Ｖ）となり、ＮＯＲ回路７８の入力側の他端７８２はハイ（Ｖ２＝１．５Ｖ）であるので、ＮＯＲ回路７８の出力側（ｑｂ）はロー（０Ｖ）のままであり、インバータ８４の入力側はロー（０Ｖ）のままであり、インバータ８４の出力側（ＯＵＴ）もハイ（Ｖ２＝１．５Ｖ）のままとなる。   Next, referring to FIGS. 2 and 4, when the input (IN) of the level shift circuit 70 is high (V1 = 3 V) (the selection signal input terminal 32 of the power supply switching circuit 10 is low as the selection signal (SEL_V)). The operation of the level shift circuit 70 when the V1 voltage drops from 3V to 0V will be described. It is assumed that the V2 voltage remains constant at 1.5. As described above, when the input (IN) of the level shift circuit 70 is high (V1 = 3V), the output side (r) of the inverter 74 is low (0V), and the input side of the inverter 76 is low (0V). Is supplied, the output side (sa) of the inverter 76 becomes high (V1 = 3V), the output side (qb) of the NOR circuit 78 becomes low (0V), and low (0V) is supplied to the input side of the inverter 84 Since the output side (OUT) of the inverter 84 is high (V2 = 1.5V) and low (0V) is supplied to the input side of the inverter 82, the output side (qa) of the inverter 82 is high (V2 = 1). .5V). In this case, when the V1 voltage decreases from 3V to 0V, the input (IN) of the level shift circuit 70 also decreases from 3V to 0V, and the output side (r) of the inverter 74 operating at the voltage V1 remains low. The output side (sa) of the inverter 76 operating at the voltage V1 falls from 3V to 0V. Since the output side (qa) of the inverter 82 is high (V2 = 1.5V), one end 781 on the input side of the NOR circuit 78 is low (0V), and the other end 782 on the input side of the NOR circuit 78 is high (V2 = 1.5V), the output side (qb) of the NOR circuit 78 remains low (0V), the input side of the inverter 84 remains low (0V), and the output side (OUT) of the inverter 84 Also remains high (V2 = 1.5V).

このように、レベルシフト回路７０は、レベルシフト回路７０の入力（ＩＮ）がハイ（Ｖ１）の時に、Ｖ１電圧が低下して０Ｖに下がった場合であっても、電圧Ｖ２で動作するＮＯＲ回路７８とインバータ８２で、ｑｂがロー、ｑａがハイに保持され、その結果、電圧Ｖ２で動作するインバータ８４の出力（ＯＵＴ）はハイに保持される。その結果、電源切替回路１０の選択信号入力端子３２に選択信号（ＳＥＬ＿Ｖ）としてローが供給される場合に、Ｖ１電圧が低下して０Ｖに下がった場合であっても、レベルシフト回路７０の出力（ＯＵＴ）が電源Ｖ２でハイ（電圧Ｖ２）に保持されているので、ｐｍｏｓ６４はオフし続けることができる。その結果、ｐｍｏｓ４４とｐｍｏｓ６４が同時にオンになることが防止され、２つの電源２２、２４間に電流が流れるのを防止できる。なお、ｑｂがローに保持されるので、インバータ８４において電源端子６２とＧＮＤ間に貫通電流が流れることも防止される。   Thus, the level shift circuit 70 is a NOR circuit that operates at the voltage V2 even when the voltage V1 decreases to 0V when the input (IN) of the level shift circuit 70 is high (V1). 78 and inverter 82 hold qb low and qa high, with the result that the output (OUT) of inverter 84 operating at voltage V2 is held high. As a result, when low is supplied as the selection signal (SEL_V) to the selection signal input terminal 32 of the power supply switching circuit 10, the output of the level shift circuit 70 is output even when the V1 voltage decreases to 0V. Since (OUT) is held high (voltage V2) by the power supply V2, the pmos 64 can continue to be turned off. As a result, pmos 44 and pmos 64 can be prevented from being turned on simultaneously, and current can be prevented from flowing between the two power supplies 22 and 24. Since qb is held low, it is possible to prevent a through current from flowing between the power supply terminal 62 and GND in the inverter 84.

このように、２つの電源（太陽電池２２と二次電池２４）間に電流が流れるのを防止できるので、太陽電池２２が発電しない場合で制御信号が不定となっても、レベルシフト回路７０の出力はハイ（電圧Ｖ２）に保持され、二次電池２４側に接続されているｐｍｏｓ６４をオフにするので、二次電池２４の放電を防止することができる。   As described above, since current can be prevented from flowing between the two power sources (solar cell 22 and secondary battery 24), even if the control signal becomes indefinite when the solar cell 22 does not generate power, the level shift circuit 70 Since the output is held high (voltage V2) and the pmos 64 connected to the secondary battery 24 side is turned off, the secondary battery 24 can be prevented from discharging.

以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。   While various typical embodiments of the present invention have been described above, the present invention is not limited to these embodiments. Accordingly, the scope of the invention is limited only by the following claims.

１０ 電源切替回路
２２ 太陽電池
２４ 二次電池
２６ 電源電圧検知及び制御回路
３０ 制御ライン
３１ 接続ライン
３２ 選択信号入力端子
３４ インバータ
４２、６２ 電源端子
４４、６４、６６ Ｐ型ＭＯＳトランジスタ（ｐｍｏｓ）
４５、６５、６７ ゲート電極
５０ 出力端子
７０ レベルシフト回路
７１ 回路
７２ 入力端子
７４、７６、８２、８４ インバータ
７５、８０ Ｎ型ＭＯＳ（ｎｍｏｓ）
７８ ＮＯＲ回路７８
８８ 出力端子 DESCRIPTION OF SYMBOLS 10 Power supply switching circuit 22 Solar cell 24 Secondary battery 26 Power supply voltage detection and control circuit 30 Control line 31 Connection line 32 Selection signal input terminal 34 Inverter 42, 62 Power supply terminals 44, 64, 66 P-type MOS transistor (pmos)
45, 65, 67 Gate electrode 50 Output terminal 70 Level shift circuit 71 Circuit 72 Input terminals 74, 76, 82, 84 Inverter 75, 80 N-type MOS (nmos)
78 NOR circuit 78
88 output terminals

Claims (4)

第１の電源に接続される第１の電源端子と、
前記第１の電源とは電源電圧の異なる第２の電源に接続される第２の電源端子と、
出力端子と、
前記第１の電源端子と前記出力端子との間の第１の電源ラインに設けられた電界効果トランジスタである第１のスイッチング素子と、
前記第２の電源端子と前記出力端子との間の第２の電源ラインに設けられ、前記第１のスイッチング素子と同一導電型の電界効果トランジスタである第２のスイッチング素子と、
制御信号入力端子と、
前記制御信号入力端子に接続され、前記制御信号入力端子に入力された制御信号に応じて前記第１のスイッチング素子と前記第２のスイッチング素子とを相補的に動作させ、少なくとも一部が第１の電源電圧で動作する制御手段と、を有し、
前記制御手段は、前記制御信号入力端子と前記第１のスイッチング素子のゲート電極とを接続する接続ラインと、前記制御信号入力端子に接続され、前記第１の電源電圧で動作する第１のインバータと、前記第１のインバータと前記第２のスイッチング素子のゲート電極との間に接続され、前記第１の電源電圧を第２の電源電圧に変更して前記第２のスイッチング素子のゲート電極に供給する電源電圧変換回路とを、備え、
前記電源電圧変換回路は、入力側が前記第１のインバータの出力側に接続され前記第１の電源電圧で動作する第２のインバータと、出力側が前記第２のスイッチング素子のゲート電極に接続され前記第２の電源電圧で動作する第３のインバータと、前記第２のインバータと前記第３のインバータとの間に接続され、前記第１の電源電圧が低下して前記第１のインバータの出力が低下した場合に、前記第３のインバータにロー信号を供給する回路と、を含む電源切替回路。 A first power supply terminal connected to a first power supply;
A second power supply terminal connected to a second power supply having a power supply voltage different from that of the first power supply;
An output terminal;
A first switching element that is a field effect transistor provided in a first power supply line between the first power supply terminal and the output terminal;
A second switching element that is provided in a second power supply line between the second power supply terminal and the output terminal and is a field effect transistor of the same conductivity type as the first switching element;
A control signal input terminal;
The first switching element and the second switching element are operated in a complementary manner in response to a control signal input to the control signal input terminal and input to the control signal input terminal, and at least a part of the first switching element is first Control means that operates at a power supply voltage of
The control means includes a connection line connecting the control signal input terminal and the gate electrode of the first switching element, and a first inverter connected to the control signal input terminal and operating at the first power supply voltage. Are connected between the first inverter and the gate electrode of the second switching element, and the first power supply voltage is changed to the second power supply voltage to be used as the gate electrode of the second switching element. A power supply voltage conversion circuit to supply,
The power supply voltage conversion circuit has an input side connected to the output side of the first inverter and a second inverter operating at the first power supply voltage, and an output side connected to the gate electrode of the second switching element. A third inverter that operates at a second power supply voltage, and is connected between the second inverter and the third inverter, and the output of the first inverter decreases when the first power supply voltage decreases. And a circuit for supplying a low signal to the third inverter when the voltage drops. 前記第１のスイッチング素子と前記第２のスイッチング素子がＰ型電界効果トランジスタである請求項１記載の電源切替回路。   The power supply switching circuit according to claim 1, wherein the first switching element and the second switching element are P-type field effect transistors. 前記第２のスイッチング素子と前記出力端子との間に接続され、ゲート電極が前記第１のインバータの出力側に接続されたＰ型電界効果トランジスタをさらに備える請求項２記載の電源切替回路。   The power supply switching circuit according to claim 2, further comprising a P-type field effect transistor connected between the second switching element and the output terminal and having a gate electrode connected to the output side of the first inverter. 前記第１の電源が太陽電池であり、前記第２の電源が二次電池である請求項１〜３のいずれか一項に記載の電源切替回路。   The power supply switching circuit according to any one of claims 1 to 3, wherein the first power supply is a solar battery, and the second power supply is a secondary battery.
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