JP2007189506A - Dds signal generation apparatus - Google Patents
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Abstract
Description
本発明は、DDS(ダイレクト・ディジタル・シンセサイザー;ディジタル直接合成発信器)方式を用いたDDS信号発生装置に関する。 The present invention relates to a DDS signal generator using a DDS (direct digital synthesizer) method.
DDS信号発生装置は、メモリに格納された波形データのアドレスを指定して逐次読み出し、この読み出された波形データをD/A変換器でアナログ波形に変換するように構成されたものである。このDDS信号発生装置は、任意の波形を高精度で発生させることができるので、各種信号発生装置として広く用いられている。 The DDS signal generator is configured to designate and sequentially read the address of the waveform data stored in the memory, and convert the read waveform data into an analog waveform by a D / A converter. Since this DDS signal generator can generate an arbitrary waveform with high accuracy, it is widely used as various signal generators.
図3は、従来のDDS信号発生装置の一例を示すブロック図である。図3において位相演算器10は加算部11とレジスタ13とで構成されている。加算部11の一方の入力端子には位相増加分を表す周波数データが入力され、他方の入力端子にはレジスタ13の出力位相データが入力される。レジスタ13には基準クロック発生器60からクロックが入力される。レジスタ13の出力位相データは、波形メモリ20にアドレスデータとして入力される。
FIG. 3 is a block diagram showing an example of a conventional DDS signal generator. In FIG. 3, the
波形メモリ20には、波形データが、位相データをアドレスにして例えば正弦波の振幅に変換する形態で予め計算されて格納されている。レジスタ13から入力されるアドレスデータに基づいて波形メモリ20から読み出される波形データは、D/A変換器40に入力されてアナログ波形信号として変換出力される。なお、D/A変換器40にも基準クロック発生器60からクロックが入力される。D/A変換器40から変換出力されるアナログの波形信号は、その波形信号の折り返し成分である不要部分を遮断するローパスフィルタ50を介して図示しない外部装置に出力される。
In the
ここで、波形メモリ20に波形データを格納するのにあたり、全ての位相に対応する振幅データを格納しようとすると、データサイズが膨大になってしまうという問題がある。例えば、位相を表すビット数が12ビットのとき、直接テーブルを作成するためには12ビットのアドレスサイズが必要となり、テーブルサイズは212=4096(ビット)になる。
Here, when storing the waveform data in the
そのため、従来、サンダーランド法(Sunderland Architecture)に基づく近似演算や、下記式(1)に基づく演算を行い、それらの演算結果を格納するようにすることでメモリのデータサイズを小さくする技術が提案されている(例えば、特許文献1、2参照)。
sinX(X+Y)=sinX*cosY+cosX*sinY (1)
For this reason, conventionally, a technique for reducing the memory data size by performing an approximate operation based on the Sunderland method or an operation based on the following equation (1) and storing the operation results has been proposed. (For example, see
sinX (X + Y) = sinX * cosY + cosX * sinY (1)
図4、図5は、上記(1)式を実現させるための具体的なブロック例図である。レジスタ13は位相データX、Yをラッチする。波形メモリ20は、sinX及びcosXのデータを格納する第1の記憶領域21と、sinY及びcosYのデータを格納する第2の記憶領域22に分割されている。第1の記憶領域21にはレジスタ13から位相データXがアドレスとして入力され、第2の記憶領域22にはレジスタ13から位相データYがアドレスとして入力される。
FIG. 4 and FIG. 5 are specific block diagram examples for realizing the above equation (1). The
波形演算部30には、レジスタ13からの位相データXをアドレスとして第1の記憶領域21から出力されるsinXとレジスタ13からの位相データYをアドレスとして第2の記憶領域22から出力されるcosYとを乗算する乗算器31と、レジスタ13からの位相データXをアドレスとして第1の記憶領域21から出力されるcosYとレジスタ13からの位相データYをアドレスとして第2の記憶領域22から出力されるsinYとを乗算する乗算器32と、これら乗算器31、32の出力を加算する加算器33が設けられている。この波形演算部30で演算されたデータは、D/A変換器40に入力され、アナログの波形信号として出力される。そして、この波形信号はローパスフィルタ50を介して図示しない外部装置へと出力される。
The
このような構成において、加算部11のビット数をnビットとすると、加算部11の出力は0〜2n−1の間の値の出力を繰り返して出力することになる。このため、波形メモリ20に格納されている波形を繰り返し波形として出力するにあたっては、その期待される波形は2n個のデータ数(以下、最大位相積算値という)で、波形メモリ20に格納する必要がある。
上記した従来の技術では、最終生成物となる波形信号の一周期分、即ち、位相データの一周期分の最大位相積算値は2nを基準として取り扱われるため、その自由度は低く、波形信号の周波数を所望する値とすることができない場合がある。一般に、基準クロックは2nに応じた10.24MHz等の2進数で表現することが可能な値が用いられているが、測定器等の用途においては、基準クロックを10MHz等の切りのいい値を用いて、切りのいい値の周波数を有した波形信号を生成させるという要求がなされる場合がある。例えば、2n*P(Pは整数)個の最大位相積算値からなる波形信号を所望した場合、上記した従来技術では、生成される波形信号の周波数を所望する値とすることができない場合がある。 In the conventional technique described above, the maximum phase integrated value for one cycle of the waveform signal as the final product, that is, one cycle of the phase data is handled on the basis of 2 n. In some cases, the desired frequency cannot be set to a desired value. In general, the reference clock is a value that can be expressed by a binary number such as 10.24 MHz corresponding to 2 n . However, in applications such as measuring instruments, the reference clock is a good value such as 10 MHz. There is a case where a request is made to generate a waveform signal having a frequency with a good value using. For example, when a waveform signal composed of 2 n * P (P is an integer) number of maximum phase integrated values is desired, the above-described conventional technique may not be able to set the frequency of the generated waveform signal to a desired value. is there.
本発明の課題は、一周期分の波形信号をなす最大位相積算値の自由度を向上させることが可能なDDS信号発生装置を提供することである。 The subject of this invention is providing the DDS signal generator which can improve the freedom degree of the largest phase integration value which makes the waveform signal for one period.
上記課題を解決するため、請求項1に記載の発明は、
外部からの第1周波数データを入力とする第1加算部と、
外部からの第2周波数データを入力とする第2加算部と、
外部から入力される基準クロックに基づいて前記第1加算器及び第2加算器からの出力値を夫々ラッチし、第1位相データ及び第2位相データを出力するとともに、当該第1位相データ及び第2位相データを前記第1加算器及び第2加算器の夫々に出力するラッチ回路と、
前記第1位相演算器及び第2位相演算器からの出力値に対応する三角関数をテーブル化して格納する波形メモリと、
前記第1位相演算器及び第2位相演算器からの出力値に対応する三角関数を前記波形メモリから読み出して所定の波形演算式に基づいた演算を行う波形演算部と、
前記波形演算部による演算結果をアナログ波形信号に変換するD/A変換器と、
を備え、
前記第1加算部は、前記第2加算部からのキャリー信号を、前記第1周波数データ及び第1位相データと加算し、前記位相演算器に出力することを特徴としている。
In order to solve the above-mentioned problem, the invention described in
A first adder that receives first frequency data from outside;
A second adder that receives second frequency data from outside;
Based on a reference clock input from the outside, the output values from the first adder and the second adder are latched, respectively, and the first phase data and the second phase data are output. A latch circuit for outputting two-phase data to each of the first adder and the second adder;
A waveform memory that stores trigonometric functions corresponding to output values from the first phase calculator and the second phase calculator in a table;
A waveform calculator that reads a trigonometric function corresponding to the output values from the first phase calculator and the second phase calculator from the waveform memory and performs a calculation based on a predetermined waveform calculation formula;
A D / A converter for converting a calculation result by the waveform calculation unit into an analog waveform signal;
With
The first adder adds the carry signal from the second adder with the first frequency data and the first phase data, and outputs the result to the phase calculator.
更に、請求項2に記載の発明は、請求項1に記載の発明において、
前記第1加算部は、
前記第1周波数データと前記第1位相データとを加算する第1加算器と、当該第1加算器の出力と前記第2加算部から出力されたキャリー信号とを加算する第2加算器と、を有することを特徴としている。
Furthermore, the invention according to
The first adding unit includes
A first adder for adding the first frequency data and the first phase data; a second adder for adding the output of the first adder and the carry signal output from the second adder; It is characterized by having.
更に、請求項3に記載の発明は、請求項1に記載の発明において、
前記第2加算部は、
前記第2周波数データと前記第2位相データとを加算する第3加算器と、当該第3加算器からの出力に基づいて所定の周期毎にキャリー信号を出力する第4加算器と、を有することを特徴としている。
Furthermore, the invention according to claim 3 is the invention according to
The second adding unit is
A third adder that adds the second frequency data and the second phase data; and a fourth adder that outputs a carry signal at predetermined intervals based on an output from the third adder. It is characterized by that.
更に、請求項4に記載の発明は、請求項1に記載の発明において、
前記波形演算式は、
sin(X+Y)=sinX*cosY+cosX*sinY
であることを特徴としている。
Furthermore, the invention according to claim 4 is the invention according to
The waveform calculation formula is
sin (X + Y) = sinX * cosY + cosX * sinY
It is characterized by being.
更に、請求項5に記載の発明は、請求項4に記載の発明において、
前記波形メモリは、第1位相データXをアドレスとしてsinXとcosXを格納する第1の記憶領域と、第2位相データYをアドレスとしてsinYとcosYを格納する第2の記憶領域とを有することを特徴としている。
Furthermore, the invention according to claim 5 is the invention according to claim 4,
The waveform memory has a first storage area for storing sinX and cosX using the first phase data X as an address, and a second storage area for storing sinY and cosY using the second phase data Y as an address. It is a feature.
更に、請求項6に記載の発明は、請求項4に記載の発明において、
前記波形演算部は、
前記波形メモリの第1の記憶領域から読み出されるsinXと第2の記憶領域から読み出されるcosYとを乗算する第1乗算器と、
前記波形メモリの第1の記憶領域から読み出されるcoxXと第2の記憶領域から読み出されるsinYを乗算する第2乗算器と、
これら第1乗算器の出力と第2乗算器の出力を加算してD/A変換器に出力する第5加算器と、
を有することを特徴としている。
Furthermore, the invention according to claim 6 is the invention according to claim 4,
The waveform calculation unit
A first multiplier for multiplying sinX read from the first storage area of the waveform memory by cosY read from the second storage area;
A second multiplier for multiplying coxX read from the first storage area of the waveform memory by sinY read from the second storage area;
A fifth adder that adds the output of the first multiplier and the output of the second multiplier and outputs the result to the D / A converter;
It is characterized by having.
請求項1〜3に記載の発明によれば、第1加算部、第2加算部の夫々により積算された積算値に応じて得られる第1位相データ、第2位相データに基づいて、波形メモリ(波形メモリ20)から対応する三角関数を読み出し、所定の波形演算式(sin(X+Y))に基づいて波形信号の生成を行う。これにより、例えば、最大位相積算値が2n*Pとなる波形信号を生成することが可能となるため、一周期分の波形信号をなす最大位相積算値の自由度を向上させることができる。
また、オーバーフローの発生に伴ってキャリー信号を出力し、上位(第1加算部)のビットに加算させるため、一周期分の波形信号をなすデータのカウントを正確に行うことが可能となり、正確な波形信号を生成することができる。
According to the first to third aspects of the present invention, the waveform memory is based on the first phase data and the second phase data obtained according to the integrated values integrated by the first adding unit and the second adding unit, respectively. A corresponding trigonometric function is read from the (waveform memory 20), and a waveform signal is generated based on a predetermined waveform arithmetic expression (sin (X + Y)). As a result, for example, a waveform signal having a maximum phase integrated value of 2 n * P can be generated, so that the degree of freedom of the maximum phase integrated value forming the waveform signal for one cycle can be improved.
In addition, since a carry signal is output with the occurrence of an overflow and added to the higher-order (first addition unit) bits, it is possible to accurately count data constituting a waveform signal for one cycle, and to accurately A waveform signal can be generated.
請求項4〜6に記載の発明によれば、波形メモリのサイズを比較的小さくでき、近似式によらない厳密式に基づく演算結果で動作するDDS信号発生装置が実現できる。 According to the fourth to sixth aspects of the present invention, it is possible to realize a DDS signal generator that can operate with a calculation result based on a strict expression that is not based on an approximate expression, with the size of the waveform memory being relatively small.
以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。ただし、発明の範囲は図示例に限定されないものとする。 The best mode for carrying out the present invention will be described below in detail with reference to the drawings. However, the scope of the invention is not limited to the illustrated examples.
図1は、本発明の原理ブロック図を示した図である。なお、前述した図4と共通する部分については同一の符号を付与している。図1において、図4と異なる点は、位相演算器10に加算部12が設けられていることであって、外部から入力される二つの周波数データMx、Myが夫々加算部11、加算部12に入力されるようになっている。ここで、周波数データMx及びMyは、所望する波形信号の周波数に応じて予め導出された周波数データであるものとする。
FIG. 1 is a diagram showing a principle block diagram of the present invention. In addition, the same code | symbol is provided about the part which is common in FIG. 4 mentioned above. 1 is different from FIG. 4 in that an
図2は、図1の原理に基づく本発明の実施の形態例を示すDDS信号発生装置100の主要部のブロック図である。図2に示すとおり、位相演算器10は、加算部11、加算部12、レジスタ13を有している。本実施の形態では、所望する波形信号の最大位相積算値が2n*P(n、Pは整数)であるものとし、この最大位相積算値をなす成分「2n」、「P」が、加算部11、加算部12の夫々により積算されるものとする。例えば、最大位相積算値が26*56の場合には、「26」にかかる積算が加算部11により行われ、「56」にかかる積算が加算部12により行われる。
FIG. 2 is a block diagram of the main part of a
加算部11は、加算器111と加算器112とを有している。加算器111は、外部から入力される周波数データMxと、レジスタ13の出力位相データXとを加算し、加算器112へと出力する。加算器112は、2nの値でオーバーフローするnビットのフルアダーであって、加算器111からの出力と後述するモジュロ加算器122からの桁上がり信号(キャリー信号)とを加算し、レジスタ13に出力する。
The adding
加算部12は、加算部121とモジュロ加算器122とを有している。加算部121は、外部から入力される周波数データMyと、レジスタ13の出力位相データYとを加算し、モジュロ加算器122へと出力する。モジュロ加算器122は、P(Pは整数)の値でオーバーフローするフルアダーであって、加算部121からの出力をレジスタ13に出力するとともに、オーバーフローした際には加算器112にキャリー信号を出力する。このように、オーバーフローに伴ってキャリー信号を出力し、上位(加算部11)のビットに加算させるため、一周期分の波形信号をなすデータのカウントを正確に行うことが可能となり、正確な波形信号を生成することができる。
The adding
レジスタ13は、加算部11及び加算部12からの夫々の入力に対し、位相データX、Yをラッチする。ここで、レジスタ13は加算部11、12からの入力に応じた第1のレジスタ領域131と第2のレジスタ領域132とに区分けされており、各領域は加算部11、12から入力されるデータ量(本例では、2nとP)に応じた位相データ、記憶容量を有するものとする。
The
波形メモリ20は波形演算式の三角関数をテーブル化して格納するものであり、レジスタ13から位相データXがアドレスとして入力される第1の記憶領域21とレジスタ13から位相データYがアドレスとして入力される第2の記憶領域22とに区分けされている。なお、本実施の形態では、波形演算式は上述した式(1)で表されるものとし、第1の記憶領域21には三角関数sinXとcosXとが所定の角度分解能でテーブル化して格納され、第2の記憶領域22には三角関数sinYとcosYが所定の角度分解能でテーブルかして格納される。そして、波形演算部30により演算されたデータは、D/A変換器40に入力されアナログの波形信号として出力される。そして、この波形信号はローパスフィルタ50を介して図示しない外部装置へと出力される。
The
このように、位相をアドレスとして利用できるX、Y二つの領域に区分けし、波形演算式の三角関数を位相データX、Yを読み出しアドレスとする波形データテーブルとして波形メモリ20に格納し、この波形メモリ20から読み出される三角関数の性質を利用して波形演算部で振幅幅を合成するための演算処理を行うので、波形メモリのサイズを比較的小さくでき、近似式によらない厳密式に基づく演算結果で動作させることができる。
In this way, the phase is divided into two areas X and Y that can be used as addresses, and the trigonometric function of the waveform calculation formula is stored in the
以上のように、本発明によれば、一の最大位相積算値を二つの成分に区分けし、各成分が加算部11、加算部12の夫々により積算された積算値に応じて得られる位相データX、位相データYに基づいて、波形メモリ20から対応する三角関数を読み出し、波形演算式(sin(X+Y))に基づいて波形信号の生成を行う。これにより、最大位相積算値が2n*Pとなる波形信号を生成することが可能となるため、一周期分の波形信号をなす最大位相積算値の自由度を向上させることができる。
As described above, according to the present invention, one maximum phase integrated value is divided into two components, and phase data obtained according to the integrated values obtained by adding the respective components by the
上記実施の形態におけるDDS信号発生装置100の細部構成および詳細動作に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
The detailed configuration and detailed operation of the DDS
100 DDS信号発生装置
10 位相演算器
11 加算部
111 加算器
112 加算器
12 加算部
121 加算部
122 モジュロ加算器
13 レジスタ
131 第1のレジスタ領域
132 第2のレジスタ領域
20 波形メモリ
21 第1の記憶領域
22 第2の記憶領域
30 波形演算部
31 乗算器
32 乗算器
33 加算器
40 D/A変換器
50 ローパスフィルタ
60 基準クロック発生器
100
Claims (6)
外部からの第2周波数データを入力とする第2加算部と、
外部から入力される基準クロックに基づいて前記第1加算器及び第2加算器からの出力値を夫々ラッチし、第1位相データ及び第2位相データを出力するとともに、当該第1位相データ及び第2位相データを前記第1加算器及び第2加算器の夫々に出力するラッチ回路と、
前記第1位相演算器及び第2位相演算器からの出力値に対応する三角関数をテーブル化して格納する波形メモリと、
前記第1位相演算器及び第2位相演算器からの出力値に対応する三角関数を前記波形メモリから読み出して所定の波形演算式に基づいた演算を行う波形演算部と、
前記波形演算部による演算結果をアナログ波形信号に変換するD/A変換器と、
を備え、
前記第1加算部は、前記第2加算部からのキャリー信号を、前記第1周波数データ及び第1位相データと加算し、前記位相演算器に出力することを特徴とするDDS信号発生装置。 A first adder that receives first frequency data from outside;
A second adder that receives second frequency data from outside;
Based on a reference clock input from the outside, the output values from the first adder and the second adder are latched, respectively, and the first phase data and the second phase data are output. A latch circuit for outputting two-phase data to each of the first adder and the second adder;
A waveform memory that stores trigonometric functions corresponding to output values from the first phase calculator and the second phase calculator in a table;
A waveform calculator that reads a trigonometric function corresponding to the output values from the first phase calculator and the second phase calculator from the waveform memory and performs a calculation based on a predetermined waveform calculation formula;
A D / A converter for converting a calculation result by the waveform calculation unit into an analog waveform signal;
With
The DDS signal generator, wherein the first adder adds the carry signal from the second adder with the first frequency data and the first phase data, and outputs the result to the phase calculator.
前記第1周波数データと前記第1位相データとを加算する第1加算器と、当該第1加算器の出力と前記第2加算部から出力されたキャリー信号とを加算する第2加算器と、を有することを特徴とする請求項1に記載のDDS信号発生装置。 The first adding unit includes
A first adder for adding the first frequency data and the first phase data; a second adder for adding the output of the first adder and the carry signal output from the second adder; The DDS signal generator according to claim 1, comprising:
前記第2周波数データと前記第2位相データとを加算する第3加算器と、当該第3加算器からの出力に基づいて所定の周期毎にキャリー信号を出力する第4加算器と、を有することを特徴とする請求項1に記載のDDS信号発生装置。 The second adding unit is
A third adder that adds the second frequency data and the second phase data; and a fourth adder that outputs a carry signal at predetermined intervals based on an output from the third adder. The DDS signal generator according to claim 1.
sin(X+Y)=sinX*cosY+cosX*sinY
であることを特徴とする請求項1に記載のDDS信号発生装置。 The waveform calculation formula is
sin (X + Y) = sinX * cosY + cosX * sinY
The DDS signal generator according to claim 1, wherein
前記波形メモリの第1の記憶領域から読み出されるsinXと第2の記憶領域から読み出されるcosYとを乗算する第1乗算器と、
前記波形メモリの第1の記憶領域から読み出されるcoxXと第2の記憶領域から読み出されるsinYを乗算する第2乗算器と、
これら第1乗算器の出力と第2乗算器の出力を加算してD/A変換器に出力する第5加算器と、
を有することを特徴とする請求項4に記載のDDS信号発生装置。 The waveform calculation unit
A first multiplier for multiplying sinX read from the first storage area of the waveform memory by cosY read from the second storage area;
A second multiplier for multiplying coxX read from the first storage area of the waveform memory by sinY read from the second storage area;
A fifth adder that adds the output of the first multiplier and the output of the second multiplier and outputs the result to the D / A converter;
The DDS signal generator according to claim 4, comprising:
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