JP2007188093A - 表示装置 - Google Patents

Abstract

【課題】電源回路と駆動回路との接続の信頼性を向上するとともに、消費電力を格段に低減するようにした表示装置を提供する。
【解決手段】液晶表示装置１１は、画素スイッチング素子Ｔｒと画素電極Ｍとを有する単位画素４５がマトリクス状に配列された液晶表示部２０と、走査側駆動回路２１と、信号側駆動回路２２と、補償電圧印加用駆動回路２３と、電源回路２４と、を備える。画素スイッチング素子Ｔｒは、基板２８上に形成された多結晶シリコン半導体で構成される薄膜トランジスタである。電源回路２４は、チャージポンプ方式の電源回路であり、更に、この電源回路２４は、多結晶シリコン半導体で構成され、基板２８上に一体的に形成された内蔵回路である。信号側駆動回路２２は単結晶シリコン半導体で形成され、走査側駆動回路２１は多結晶シリコン半導体で形成されている。
【選択図】図２

Description

本発明は、携帯電話機の表示部等に好適に実施することができる表示装置に関する。

液晶表示装置は、薄型・軽量で低消費電力であるという特徴を有している。そのため、近年、ラップトップパソコンやノートパソコン用の液晶ディスプレイ、更に携帯電話機等の携帯情報端末の情報表示部に広く使用されている。このような従来の液晶表示装置は、外部の電源回路から液晶表示パネル内の駆動回路に必要な電源電圧を供給するように構成されていた。具体的に説明すると、従来の電源回路は、図２１示すように、基準電圧をトランスを含む昇圧回路１４０により高電圧とし、この高電圧を直列接続された複数の抵抗（分圧抵抗）を備える分圧回路１４１により分圧し、各分圧点からそれぞれボルテージホロワー１４２を介して液晶表示素子を駆動するための複数の駆動電圧Ｖ１〜Ｖ３（例えばＶ３＝１５、Ｖ２＝５、Ｖ＝−３）を生成している。

従って、上記従来例では、以下の問題があった。
１） トランスを含む昇圧回路の変換効率が悪いために、この部分での消費電力が増加するという問題があった。
２） また、昇圧した高電圧を直列接続された複数の分圧抵抗により分圧して希望する複数の駆動電圧を得るため、分圧抵抗での無駄な電力消費を本質的に伴なうものであった。
３） また、電源回路が外部回路であるため、液晶表示パネルの駆動回路との接続での信頼性が劣っていた。

本発明の目的は、上記課題を解決し、電源回路と駆動回路との接続の信頼性を向上するとともに、消費電力を格段に低減するようにした表示装置を提供することである。

上記課題を解決するために、請求項１記載の発明は、単位画素がマトリクス状に配列された表示部と、走査線に走査信号を供給する走査側駆動回路と、信号線にデジタル画像信号を供給する信号側駆動回路と、基準電源電圧を入力し、基準電源電圧から上記走査側駆動回路および上記信号側駆動回路の駆動用電源電圧を生成し、この駆動用電源電圧を上記走査側駆動回路および上記信号側駆動回路に供給する電源回路と、を備え、上記単位画素は複数の副画素に分割され、各副画素は、それぞれ個別に、副画素電極と、絶縁性基板上に形成された多結晶シリコン半導体で構成される薄膜トランジスタからなる副画素スイッチング素子とを有し、上記電源回路は、チャージポンプ方式の電源回路であり、更に、この電源回路は、多結晶シリコン半導体で構成され、上記絶縁性基板上に一体的に形成された内蔵回路である。上記信号側駆動回路は単結晶シリコン半導体で形成され、上記走査側駆動回路は多結晶シリコン半導体で形成されている。

上記構成によって、デジタル画像信号に基づいて階調表示を行う表示装置が実現される。
また、上記信号側駆動回路は単結晶シリコン半導体で形成され、上記走査側駆動回路は多結晶シリコン半導体で形成されるという構成により、信号側駆動回路を多結晶シリコン半導体で形成された内蔵回路とするよりも、トランジスタの膜厚が大きくなって容量を小さくでき、信号側駆動回路での消費電力を低減することができる。

請求項２記載の発明は、請求項１記載の表示装置であって、上記表示部が液晶表示部であることを特徴とする。

請求項３記載の発明は、請求項１記載の表示装置であって、上記表示部は、ＥＬ素子の発光により表示を行うＥＬ表示部であり、このＥＬ表示部の副画素は、上記副画素スイッチング素子および上記副画素電極に加えて、ＥＬ素子への電流量を制御する電流制御素子を有し、この電流制御素子は、上記絶縁性基板上に形成された多結晶シリコン半導体で構成される薄膜トランジスタであることを特徴とする。

請求項４記載の発明は、請求項１記載の表示装置であって、上記単位画素内における副画素電極の面積が、それぞれ上記デジタル画像信号の重み付けに対応した大きさに形成されていることを特徴とする。

上記構成により、表示品位の向上した階調表示が可能となる。

請求項５記載の発明は、請求項１記載の表示装置であって、上記走査線が副画素毎に配線され、上記信号線が副画素全てに共通に配線された配線構造を有することを特徴とする。

副画素の配線構造としては、信号線を副画素毎に配線し、かつ、走査線を副画素全てに共通に配線する配線構造も考えられる。しかし、このような配線構造を、フルカラー表示の表示装置におけるＲ、Ｇ、Ｂの副画素の配線構造に適用した場合に、配線の接続本数が増大し、接続ピン数の飛躍的な増大に起因した接続不良の増大、更には表示欠陥等の画質の低下の発生を招くおそれがある。この点に関して、本発明の配線構造であれば、フルカラー表示の表示装置におけるＲ、Ｇ、Ｂの副画素に適用しても、配線の接続本数がそれ程増大しないため、上記問題を解消することが可能となる。

請求項６記載の発明は、請求項２記載の表示装置であって、上記各副画素は、一方の電極が上記副画素電極に接続される電圧制御容量と、この電圧制御容量の他方の電極に接続され補償電圧信号を供給する電圧制御容量配線とを有し、上記電圧制御容量配線は、上記副画素への書き込み終了後に上記補償電圧信号の電位を変化させて副画素電極の電位を変調させる補償電圧印加用駆動回路に接続され、上記電源回路は、上記走査側駆動回路および上記信号側駆動回路の駆動用電源電圧に加えて、上記補償電圧印加用駆動回路に供給する駆動用電源電圧をも生成することを特徴とする。

上記構成により、デジタル画像信号に基づいて、独立容量結合駆動方式で階調表示を行う液晶表示装置が実現される。そして、駆動方式として、独立容量結合駆動方式を用いることにより、消費電力の低減を図ることが可能となる。

請求項７記載の発明は、請求項６記載の表示装置であって、上記単位画素内における副画素電極の面積が、それぞれ上記デジタル画像信号の重み付けに対応した大きさに形成されていることを特徴とする。

上記構成により、表示品位の向上した階調表示が可能となる。

請求項８記載の発明は、請求項６記載の表示装置であって、上記単位画素内における副画素スイッチング素子は、それぞれＯＮ電流の能力が上記デジタル画像信号の重み付けに対応した大きさとされていることを特徴とする。

上記構成により、画素トランジスタは、副画素の電極の大きさに対応したＯＮ電流能力が得られることになり、画像信号を十分な書き込むことが可能となる。なお、画素トランジスタのＯＮ電流能力の設定は、チャネル幅を変化させてもよく、またチャネル長を変化させてもよく、また、チャネル幅とチャネル長の両者を変化させるようにしてもよい。

請求項９記載の発明は、請求項６記載の表示装置であって、上記単位画素内における各電圧制御容量は、それぞれ容量値が上記デジタル画像信号の重み付けに対応した大きさとなるように形成されていることを特徴とする。

上記構成により、各副画素の電極電位の変動を可及的に低減することができ、表示品位の向上を図ることができる。

請求項１０記載の発明は、請求項６記載の表示装置であって、上記走査線のうちの前段走査線と上記画素電極との間に、蓄積容量が形成されていることを特徴とする。

上記構成により、複数の副画素それぞれにおいて、必要な負荷容量が得られることになる。そのため、各副画素の保持特性が向上し、画質の低下を防止できる。

以上のように本発明の構成によれば、以下の効果を奏する。
（１）チャージポンプ方式の電源回路を用いることにより、従来例のような分圧回路が不要となり、分圧回路等での電力ロスを低減できるとともに、電圧変換効率の優れた電源回路を備えた低消費電力の液晶表示装置を実現することが可能となる。
（２）電源回路を、絶縁性基板上に一体的に形成することにより、外付けの電源回路において生じる接続不良がなくなり、信頼性が向上する。また、製造コストの低減を図ることができる。
（３）容量結合駆動方式の液晶表示装置において、補償電圧の電圧振幅や走査信号の電圧振幅の最適化を図ることにより、消費電力を可及的に低減すると共に、表示品位を保持し、且つ開口率を向上することが可能となる。

（実施の形態１）

図１は本発明に係る液晶表示装置を備えた携帯電話機１の電気的構成を示すブロック図である。図１において、２は電話機能プログラムを実行することにより、携帯電話機各部の動作を制御するＣＰＵ（中央処理装置）である。３は通信部であり、この通信部３はアンテナ４に接続され、送信信号の変調および受信信号の復調機能を有する。５はランダムアクセスメモリ（ＲＡＭ）であり、このＲＡＭは、例えばユーザ設定データなどの記憶用メモリである。６はリードオンリメモリ（ＲＯＭ）であり、このＲＯＭ６にはＣＰＵ２が実行する送信や受信の各種電話機能プログラムなどが予め格納されている。７は音声処理部であり、この音声処理部７は通信部３で復調された受信信号を復号し、スピーカ８を介して音声出力させ、一方、マイク９から入力された送話用の音声信号を圧縮符号化し、ＣＰＵ２の制御下で、通信部３を通じて送信可能にしている。１０はテンキーやファンクションキー等を備えた操作部である。１１は液晶表示装置であり、この液晶表示装置１１では電話機能のメニュや、テンキーやファンクションキーなどの操作に応じた表示がなされる。

１２はバッテリであり、このバッテリ１２からの直流電源は電源回路１３に与えられ、携帯電話機各部（液晶表示装置１１を除く）に必要な駆動電圧を生成して、携帯電話機各部に供給している。

なお、液晶表示装置１１は、後述するように、バッテリ１２が直接接続されており、液晶表示装置１１内の電源回路により液晶表示装置１１内の駆動回路に必要な駆動電圧を生成して供給するように構成されている。

図２は液晶表示装置１１の回路図である。この液晶表示装置１１は、容量結合駆動方式を採用したアクティブマトリクス型液晶表示装置である。液晶表示装置１１は、液晶表示部２０と、走査線ＳＬに走査信号を供給する走査側駆動回路２１と、信号線ＧＬに画像信号を供給する信号側駆動回路２２と、補償電圧印加用信号配線２６に補償電圧を供給する補償電圧印加用駆動回路２３と、各駆動回路２１，２２，２３に駆動用電源電圧を供給する電源回路２４と、外部から供給される低振幅の制御信号を各駆動回路２１，２２，２３で使用可能な高振幅の制御信号に変換して各駆動回路２１，２２，２３に供給するレベルシフタ２５回路とを有する。液晶表示部２０は、マトリクス状に配置された複数の走査線ＧＬと複数の信号線Ｓと、マトリクス状に配置された単位画素４５を有する。単位画素４５は、画素電極Ｍと、画素電極Ｍに接続された画素スイッチング素子Ｔｒと、容量結合駆動を行うための電圧制御容量Ｃsとを有する。電圧制御容量Ｃsの一方の電極は、画素電極Ｍに接続され、他方の電極は補償電圧印加用信号配線２６に接続されている。前記画素スイッチング素子Ｔｒは、多結晶シリコン半導体で構成された薄膜トランジスタ（ＴＦＴ）である。

走査側駆動回路２１において、２１ａは転送クロック入力端子、２１ｂはスタートパルス入力端子、２１ｃはシフトレジスタである。また、補償電圧印加用駆動回路２３において、２３ａは転送クロック入力端子、２３ｂはスタートパルス入力端子、２３ｃはシフトレジスタである。また、信号側駆動回路２２において、２２ａは転送クロック入力端子、２２ｂはスタートパルス入力端子、２２ｃはシフトレジスタ、２２ｄは画像信号入力端子、２２ｅはトランスファーゲート素子である。

また、Ｖｃは対向基板上に形成された対向電極電位、２８はガラスから成るアクティブ基板、２７はアクティブ基板２８と対向基板との間に保持された液晶層である。

なお、本実施の形態１では、電源回路２４、走査側駆動回路２１、補償電圧印加用駆動回路２３、信号側駆動回路２２およびレベルシフタ回路２５は、いずれも多結晶シリコン半導体で構成されており、前記画素スイッチング素子Ｔｒの製造プロセス時に同時にアクティブ基板２８に一体的に作り込まれた内蔵回路である。

図３にこの液晶表示装置の駆動方法における駆動波形図を示す。図３において、Ｖｇ１，Ｖｇ２は第１および第２の走査信号、Ｖｓは画像信号、Ｖｄは画素電極電位、Ｖｃは対向電極電位である。走査信号Ｖｇ１はスイッチング素子４をオンにする電位（Ｖｇｔ）とオフにする電位（Ｖｇｂ）からなる。また、補償電圧信号Ｖｇ２は２値のバイアス電位（Ｖｅ（＋），Ｖｅ（−））からなる。この容量結合駆動方法では、対向電極は一定とされ、ソース電極にオフセットを加えることにより、突き抜け電圧による電位ΔＶを補償している。また、容量結合駆動方法を用いることにより、画像信号電圧を低くすることができ、信号側駆動回路２２での消費電力を低減することができる。

液晶表示部２０の画素スイッチング素子Ｔｒは、走査側駆動回路２１から走査線ＧＬに印加される走査信号Ｖｇ１がオン電位（Ｖｇｔ）である期間だけオン状態となる。このとき信号側駆動回路２２から信号線ＳＬに伝達された画像信号Ｖｓが、オン状態のスイッチング素子Ｔｒを介して画素電極Ｍに印加される。走査信号Ｖｇ１がオフ電位（Ｖｇｂ）に変化してスイッチング素子Ｔｒがオフ状態になると、画素電極電位Ｖｄは液晶容量および電圧制御容量Ｃsによって保持されるが、電圧制御容量Ｃsおよび補償電圧印加用信号配線２６を介して補償電圧印加用駆動回路２３から与えられる補償電圧信号Ｖｇ２の電位に応じてシフトする。一画面の描画が終わり次のフレームになると、画像信号Ｖｓはその中心電位Ｖｓｃに対して極性が反転し、同様の動作が繰り返される。このようにして、容量結合駆動方式による表示が行われる。

ここで、注目すべきは、本実施の形態における各駆動回路２１，２２，２３は、その駆動電圧が基準電源電圧ＶDDの整数倍とされていることである。即ち、電源回路２４は、チャージポンプ方式の電源回路で構成され、基準基準電源電圧ＶDDに基づいてＶDDの整数倍の駆動用電源電圧に変換して各駆動回路２１，２２，２３に駆動用電源電源を供給するように構成されている。

図４はチャージポンプ方式の電源回路２４の具体的な回路図であり、図５は電源回路のチャージポンプ動作原理を説明するための図である。本実施の形態１では、電源回路２４は、基準電源電圧ＶDDから３種類の駆動電圧Ｖ１，Ｖ２，Ｖ３を生成している。この電源回路２４は、図４に示すように、３つのチャージポンプ回路ＣＰ１，ＣＰ２，ＣＰ３を有している。チャージポンプ回路ＣＰ１は基準電圧Ｖinを２倍昇圧する回路であり、チャージポンプ回路ＣＰ２は基準電圧Ｖinを６倍昇圧する回路であり、チャージポンプ回路ＣＰ３は基準電圧Ｖinを−２倍昇圧する回路である。そして、チャージポンプ回路ＣＰ１により２倍昇圧された駆動電圧Ｖ１は、信号側駆動回路２２に供給される。チャージポンプ回路ＣＰ２により６倍昇圧された駆動電圧Ｖ２は、走査側駆動回路２１および補償電圧印加用駆動回路２３に供給される。また、チャージポンプ回路ＣＰ３により−２倍昇圧された駆動電圧Ｖ３は、走査側駆動回路２１および補償電圧印加用駆動回路２３に供給される。

ここで、図５を参照して、チャージポンプ回路の昇圧原理について簡単に説明する。なお、３倍昇圧を例に挙げて説明する。先ず、スイッチＳＷ１，ＳＷ３がＯＮで、スイッチＳＷ２がＯＦＦされると、基準電圧ＶinがコンデンサＣ１に印加され、コンデンサＣ１はその端子間電圧がＶDDになるまで充電される。次いで、スイッチＳＷ２，ＳＷ４，ＳＷ６がＯＮで、スイッチＳＷ１，ＳＷ３，ＳＷ５がＯＦＦされると、コンデンサＣ２にはコンデンサＣ１の充電電圧ＶDDと基準電圧ＶDDの和２ＶDDが印加され、コンデンサＣ２はその端子間電圧が２ＶDDになるまで充電される。次いで、スイッチＳＷ１，ＳＷ５，ＳＷ７がＯＮで、スイッチＳＷ２，ＳＷ３，ＳＷ４，ＳＷ６がＯＦＦされると、コンデンサＣ３にはコンデンサＣ２の充電電圧２ＶDDと基準電圧ＶDDの和３ＶDDが印加され、コンデンサＣ３はその端子間電圧が３ＶDDになるまで充電される。従って、コンデンサＣ３の端子間電圧を出力電圧とすれば、基準電圧の３倍昇圧された電圧を出力することができることになる。このような原理に基づき、チャージポンプ回路ＣＰ１は、基準電圧ＶDDを２倍昇圧し、チャージポンプ回路ＣＰ２は基準電圧ＶDDを６倍昇圧する。

なお、本実施の形態では、基準電圧ＶDD＝１．８Ｖとし、Ｖ１＝３．６Ｖ、Ｖ２＝１０．８Ｖ、Ｖ３＝−３．６Ｖとされている。

このようなチャージポンプ方式の電源回路２４を用いることにより、従来例のような分圧回路が不要となり、分圧回路等での電力ロスを低減できるとともに、電圧変換効率の優れた電源回路を備えた低消費電力の液晶表示装置を実現することが可能となる。また、上記したように電源回路２４を基板２８に一体的に形成することにより、外付けの電源回路において生じる接続不良がなくなり、信頼性が向上するとともに、製造コストの低減を図ることができる。また、このような電源回路２４を使用することにより、容量結合駆動方式を採用するアクティブマトリクス型液晶表示装置において、電圧制御容量の値を最適値とし、且つ走査信号の電圧振幅を液晶の駆動できる範囲内で最小の電圧振幅として、消費電力を一層低減することが可能となる。

以下、具体的に説明する。
（１）電圧制御容量の最適化本実施の形態に係る液晶表示装置においては、電圧制御容量Ｃsは以下の第１式によって決定されている。
Ｃs＝（Ｖbias／Ｖepp）・（Ｃtot） …（１）
ここで、Ｖeppは補償電圧の電圧振幅、Ｖbiasは補償電圧の変化による画素電圧の変化、Ｃtotは液晶容量Ｃlcとトランジスタの寄生容量Ｃgdと電圧制御容量Ｃsの総和である。

ここで、補償電圧印加用回路２３の電源は、基準電源電圧ＶDDの整数倍とされているため、補償電圧の電圧振幅Ｖepp（図６参照）は基準電源電圧ＶDDのｎ倍、即ち、Ｖepp＝ｎ・ＶDD （但し、ｎは自然数である）となる。従って、上記第１式は以下の式で表せる。
Ｃs＝（Ｖbias／ＶDD）・（Ｃtot）・（１／ｎ） …（２）
ここで、本実施の形態ではｎが１≦ｎ≦４の範囲に設定されている。これにより、開口率を大きくとり、且つリーク電流の増大を抑え、表示特性の向上した液晶表示装置を構成することができる。以下にその理由について詳述する。

先ず、上記第１式の導入について説明する。液晶を駆動するに際して、Ｖbiasは液晶の最小電圧振幅Ｖsppを考慮すると、図６に示す範囲となる。そして、本発明のような容量結合駆動方式では、補償電圧Ｖeppを電圧制御容量の一方の電極から印加することにより、信号線に必要な振幅を液晶の振幅電圧（Ｖspp）と同じに設定できるものである。従って、ＶbiasはＶbias＝（Ｃs／Ｃtot）・Ｖeppとなる。この式を変形し、上記第１式が導かれる。そして、上記第１式から導かれる第２式を満たすようにＣsを設定すれば、液晶を最適に駆動できる。

しかしながら、第２式の条件下でｎを任意の値とする、即ち、Ｃsを任意の値とすると、以下のような問題が生じる。即ち、Ｃsを任意の値とする（ｎを任意の値とすることに相当する）と、Ｖbiasが左右にシフトし、例えば右側にシフトすると図７のようにＡ，Ｂ間で振幅することになり、白が表示されないことになる。逆に、左側にシフトすれば、黒が十分に沈まない。即ち、最適なコントラストが得られない。勿論、図７はノーマリホワイトモードの場合であり、ノーマリブラックモードの場合は、Ｖbiasの左右のシフトに応じて上記とは逆の現象が発生する。一方、振幅を大きくすれば、かかる問題は解消することができるが、消費電力が大きくなる。そこで、本発明は、最も少ない消費電力で、且つ小さい振幅で、十分なコントラストを得るため、上記第２式を充足し、且つｎが１≦ｎ≦４の範囲に設定するようにしたものである。

そして、このようなｎの規制により、以下の効果も奏することになる。即ち、ｎが大きいと、Ｃsは小となり、従って、リーク電流が増大する。一方、ｎが小さいと、Ｃsは大となり、従って、電圧制御容量用の電極面積の増大により開口率が小さくなる。従って、上記１≦ｎ≦４の範囲に設定することにより、リーク電流の増大を抑え、且つ高開口率の液晶表示装置を実現できる。

（２）走査信号の電圧振幅Ｖgppの最適化

走査側駆動回路２１の電源は、基準電源電圧ＶDDの整数倍とされているため、走査信号の電圧振幅Ｖgppは基準電源電圧ＶDDのｍ倍、即ち、Ｖgpp＝ｍ・ＶDD（但し、ｍは自然
数である）となる。そして、ｍは、電圧振幅Ｖgppが、単位画素に画像信号を書き込むことが可能な電圧範囲内で最小の電圧値になるような値に設定する。これにより電圧振幅Ｖgppを小さくでき、消費電力を低減することができる。例えば、ＶDD＝１．８（Ｖ）の場合、Ｖepp＝ｎ・ＶDD＝２×１．８とされ、Ｖgpp＝ｍ・ＶDD＝７×１．８とされる。

以下に図８を参照して説明する。なお、図８において、Ｖｏｎはオンマージン、Ｖｏｆｆはオフマージン、ＶｔｈはＴＦＴのしきい値電圧、Ｖｓｐｐは液晶の最小振幅、Ｖｌｃは液晶のＯＮ電圧、Ｖｏｆｆｓｅｔはオフセット電圧（映像信号センターと対向電圧の差）、Ｖｓｃは信号センター、Ｖｇｐｐは走査信号振幅を示す。例えば、ｍ＝６の場合は、しきい値電圧Ｖth以下となり、液晶表示をＯＮ状態にできない。一方、ｍ＝８の場合は、液晶表示ををＯＮ状態にすることはできるが、消費電力の観点からは適切でない。最小の電圧振幅で液晶を駆動するためには、ｍ＝７であることが必要であることが理解される。

このようにして、走査信号の電圧振幅Ｖgppを最小振幅で駆動することができるため、消費電力の低減を図ることができる。

こうして、本発明においては、容量結合駆動方式の液晶表示装置において、電圧制御容量を最適化、補償電圧の電圧振幅Ｖepp及び走査信号の電圧振幅Ｖgppの最適化を図ることにより、液晶の表示品位を保持しつつ、最小の電圧振幅で液晶を駆動することが可能となり、大幅な消費電力の低減を図ることができる。

なお、液晶表示装置に入力される画像データは、アナログ信号であってもデジタル信号であってもよい。入力画像データがデジタル信号の場合は、デジタル／アナログ変換回路を備えた信号側駆動回路２２を用いればよい。

また、デジタル／アナログ変換回路を用いない場合は、１フレームを書き込み期間と保持期間からなる複数のサブフレームで構成し前記保持期間の累積効果で階調表示を行うＰＷＭ（Pulse Width Modulation）駆動方式（例えば特開平５−１０７５６１号公報参照）を用いれば、デジタル信号をそのまま信号線ＳＬに供給してデジタル駆動が可能となる。

（実施の形態２）

図９は実施の形態２に係る液晶表示装置の回路図であり、図１０は単位画素の構成を示す回路図である。この実施の形態２の液晶表示装置は、上記の実施の形態１に類似し、対応する部分には同一の参照符号を付す。この実施の形態２は、面積階調表示方式を用いることを特徴とする。なお、実施の形態２に用いられるデジタル画像信号は４ビットデータ構成とされ、１６階調を表示することができるアクティブマトリクス型の液晶表示装置を示している。

本実施の形態２における液晶表示装置は、面積階調表示方式を採用するため、単位画素４５は複数個（本実施の形態１では４個）の副画素Ｐ１，Ｐ２，Ｐ３，Ｐ４から構成されている。副画素Ｐ１は、副画素電極Ｍ１と、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で構成される副画素トランジスタＴｒ１と、容量結合駆動を行うための電圧制御容量Ｃ１を有している。その他の副画素Ｐ２〜Ｐ４も、副画素Ｐ１と同様に、副画素電極Ｍ２〜Ｍ４と副画素トランジスタＴｒ２〜Ｔｒ４と電圧制御容量Ｃ２〜Ｃ４から構成されている。

本実施の形態２では、前記副画素Ｍ１〜Ｍ４の電極面積比が、デジタル画像データの重み付けに対応した大きさに形成されている。即ち、副画素電極Ｍ１の面積：副画素電極Ｍ２の面積：副画素電極Ｍ３の面積：副画素電極Ｍ４の面積＝１：２：４：８となっている。そして、４ビット画像データの第１番目のビットデータが副画素Ｐ１に対応し、第２番目のビットデータが副画素Ｐ２に対応し、第３番目のビットデータが副画素Ｐ３に対応し、第４番目のビットデータが副画素Ｐ４に対応する。このような副画素電極がデジタル信号の重み付けに対応した大きさとされているため、デジタル画像データに応じて、１６階調の表示が可能となる。なお、副画素電極の電極面積とは、実効的に光の変調に寄与する部分の面積であり、例えば透過型の場合では、電極面積から遮光体で覆われた部分の面積を除いた実効面積を意味する。

また、各単位画素４５は、走査線ＧＬが副画素毎に個別に配線されると共に、信号線ＳＬが副画素全てに共通に配線された配線構造となっている。なお、副画素の配線構造としては、上記配線構造に限らず、信号線ＳＬを副画素毎に配線し、かつ、走査線ＧＬを副画素全てに共通に配線する配線構造としてもよい。但し、そのような配線構造を、フルカラー表示の液晶表示装置におけるＲ、Ｇ、Ｂの副画素の配線構造に適用した場合に、配線の接続本数が増大し、接続ピン数の飛躍的な増大に起因した接続不良の増大、更には表示欠陥等の画質の低下の発生を招くおそれがある。この点に関して、本実施の形態の配線構造であれば、フルカラー表示の液晶表示装置におけるＲ、Ｇ、Ｂの副画素の配線構造に適用しても、配線の接続本数がそれ程増大しないため、上記問題を解消することが可能となる。

また、本実施の形態２における液晶表示装置は、実施の形態１と同様に容量結合駆動方式（対向電極電位一定）が用いられる。具体的な構成について説明すると、電圧制御容量配線２６は単位画素４５毎に配線されており、この電圧制御容量配線２６に接続される共通接続線３０を介して、前記各電圧制御容量Ｃ１〜Ｃ４の一方の電極がそれぞれ電圧制御容量配線２６に接続された構造となっている。これにより、突き抜け電圧に起因した表示品位の低下を防止することができる。また、このような独立した電圧制御容量配線２６を設けることにより、走査線に走査信号と補償電圧を重畳する構成（例えば特開平２−１５７８１５号公報）に比べて、走査側駆動回路２１の低電圧化が可能となる。

なお、後述するように、補償電圧印加用駆動回路２３は、図１４に示すように、単位画素を構成する全ての副画素の書き込み終了後に補償電圧信号を変化させて、各副画素の画素電極電位を一括して変調させるように構成されている。これにより、例えば、副画素毎に電圧制御容量配線２６を配線し、且つ電圧制御容量Ｃ１〜Ｃ４をそれぞれ電圧制御容量配線２６に個別に接続した構造に比べて、電圧制御容量配線２６の配線数が少なくて済み、このため、開口率の向上及び駆動制御の簡素化を図ることができる。また、１水平走査周波数（ここで、１水平走査とは、本実施の形態のような容量結合駆動方式においては、副画素の書き込み終了後に補償電圧を変化させて副画素電極の電位を変調させることを意味する。）が小さくなり、消費電力の低減を図ることができる。更に、本実施の形態のような容量結合方式を用いる駆動方法にあっては、各副画素毎に反転駆動する（１つの副画素を通常の１つの画素と見なせば、１Ｈ反転駆動に相当する）と、容量結合に起因して階調特性（γ特性）が直線的にならず、凹凸状の非線形なものとなる。従って、表示品位の劣化を招く。この点に関して、本実施の形態のように、単位画素毎に反転駆動（１つの副画素を通常の１つの画素と見なせば、４Ｈ反転駆動に相当する）することにより、γ特性の直線性を高めることができ、表示品位の向上を図ることができる。

なお、補償電圧印加用駆動回路２３に代えて、走査側駆動回路２１に補償電圧印加機能を持たせると共に、走査側駆動回路２１に電圧制御容量配線２６を接続するようにしてもよく、このようにすれば補償電圧印加用駆動回路２３の分だけ回路面積を小さくすることができる。

ここで、副画素電極の面積比が１：２：４：８とされていることから、電圧制御容量もそれに応じた容量値となるように構成されている。即ち、電圧制御容量Ｃ１の値：電圧制御容量Ｃ２の値：電圧制御容量Ｃ３の値：電圧制御容量Ｃ４の値＝１：２：４：８とされている。これにより、画素電極電位の変動を小さく抑えることができ、良好な画質を得ることが可能となる。

更に、各副画素トランジスタＴｒ１〜Ｔｒ４は、ＯＮ電流の能力がデジタル画像信号の重み付けに対応した大きさに設定されている。具体的には、本実施の形態では、各副画素トランジスタＴｒ１〜Ｔｒ４のチャネル幅が副画素の電極の大きさに対応する大きさ、即ち、１：２：４：８のチャネル幅比となっている。このような構成により、適切に書き込むことが可能となる。なお、各副画素トランジスタＴｒ１〜Ｔｒ４のチャネル幅を異ならせるのに代えて、チャネル長をデジタル画像信号の重み付けに対応した大きさとなるように設定してもよい。また、チャネル幅とチャネル長さの両者を異ならせ、ＯＮ電流の能力をデジタル画像信号の重み付けに対応した大きさになるように設定してもよい。

図１１は信号側駆動回路の具体的な構成を示すブロック回路図である。本実施の形態２に係る信号側駆動回路２２Ａは、シフトレジスタ４０と、デジタル画像信号をラッチする第１ラッチ回路４１と、第１ラッチ回路の出力をラッチする第２ラッチ回路４２と、例えばＥＸ−ＯＲによって実現される極性反転回路４３とから構成されている。この信号側駆動回路２２Ａは、上記実施の形態１の信号側駆動回路２２と同様に、多結晶シリコン半導体で構成されて、副画素トランジスタＴｒ１〜Ｔｒ４の製造プロセス時に同時にアクティブ基板２８に一体的に作り込まれた内蔵回路である。

図１２は画像データのデータ列を示す図であり、図１３は副画素の配置状態を模式的に示す図であり、図１４は画素電極電位の変位のタイミングチャートである。図５において、（ｉ，ｊ）はｉ番目の信号線ＳＬｉとｊ番目の走査線ＧＬｊに関する副画素を示している。なお、一例としてＶＧＡ対応（６４０×４８０画素）の液晶パネル構成を示する。勿論、副画素はその面積がデジタル信号の重み付けに対応した大きさとなっており、副画素が同一の大きさであるとして描かれた図１３の配置状態は実際の配置状態とは異なる。しかし、表示動作の説明としては、全体の副画素のうちのどの副画素かを信号線ＳＬと走査線ＧＬとにより特定できれば十分であるため、図１３の模式図を用いることにする。また、図１４（ａ）は第ｎ番目の画素に関するタイミング、図１４（ｂ）は第ｎ＋１番目の画素に関するタイミングを示している。

先ず、画像信号は、外部のデータ変換回路（図示せず）により、予め図１２（１）に示す本来の画像データが図１２（２）に示す画像データ列に変換されている。即ち、第１ラッチ回路４１の入力データ線には、図１２（２）に示す画像データが供給される。図１２（２）において、ビットデータｄ（ｉ，ｊ）は、ｉ番目の信号線ＳＬｉとｊ番目の走査線ＧＬｊに関する副画素に関するデータを示す。図１２（１），（２）より明らかなように、１画素は４ビットデータで、この４ビットデータが連続する４行毎の１ラインデータに振り分けられている。例えば、副画素（１，１），副画素（１，２），副画素（１，３），副画素（１，４）で構成される画素［１，１］を例にして説明すると、副画素（１，１）に関するビットデータｄ（１，１）は第１ラインデータ列に、副画素（１，２）に関するビットデータｄ（１，２）は第２ラインデータ列に、副画素（１，３）に関するビットデータｄ（１，３）は第３ラインデータ列に、副画素（１，４）に関するビットデータｄ（１，４）は第４ラインデータ列に振り分けられ、且つ、各第１〜第４ラインデータ列の第１番目のビットデータとされている。このような単位画素に関する４ビット画像データの振り分けは、他の単位画素に関しても行われている。

先ず、入力データ線に図１２（２）に示す画像データが供給されると、これと同期してラッチパルスがシフトレジスタ４０から順次出力される。これにより、第１ラインデータの各ビットデータが順次第１ラッチ回路４１にラッチされる。こうして、１ラインデータの各ビットデータが第１ラッチ回路４１にラッチされた後、ラッチパルスが全ての第２ラッチ回路４２に共通に供給される。これにより、第１ラッチ回路４１からラインデータが第２ラッチ回路４２にラッチされるとともに、信号線ＳＬ…を介して液晶表示部２０に出力される。これと同期して、第１走査線ＧＬ１が選択される。これにより、第１ラインデータが、第１走査線ＧＬ１に接続される各副画素電極に書き込まれる。次いで、同様の動作により、第２ラインデータ、第３ラインデータ、第４ラインデータが書き込まれていく。そして、第４ラインデータの書き込み完了後（即ち、第１行に属する単位画素の書き込み完了後）、図１４（ａ）に示すように、電圧制御容量配線２６を介して補償電圧が高電位側にシフトする。これにより、第１行に属する単位画素の画素電極電位が所定電位に変調される。この結果、第１行に属する単位画素は、対向電極電位Ｖｃに対して正極性で印加されることになる。

また、このとき、画素［１，１］に着目すれば、第１ラインの書き込みにより、副画素（１，１）にビットデータｄ（１，１）が書き込まれる。同様にして、第２ライン〜第４ラインの書き込みにより、副画素（１，２）にビットデータｄ（１，２）が書き込まれ、副画素（１，３）にビットデータｄ（１，３）が書き込まれ、副画素（１，４）にビットデータｄ（１，４）が書き込まれる。次いで、補償電圧の高電位側のシフトにより、ビットデータｄ（１，１）〜ビットデータｄ（１，４）に対応した副画素電極電位に変調されて表示され、画素［１，１］は所定の階調で表示されることになる。

例えば、ビットデータｄ（１，１）＝「１」、ビットデータｄ（１，２）＝「０」、ビットデータｄ（１，３）＝「０」、ビットデータｄ（１，４）＝「０」の場合は、副画素（１，１）のみがＯＮで、副画素（１，２）、副画素（１，３）、及び副画素（１，４）は、ＯＦＦとなる。従って、画素［１，１］は１６階調のうちレベル１の明るさで表示されることになる。また、例えば、ビットデータｄ（１，１）＝「１」、ビットデータｄ（１，２）＝「１」、ビットデータｄ（１，３）＝「０」、ビットデータｄ（１，４）＝「０」の場合は、副画素（１，１）及び副画素（１，２）がＯＮで、副画素（１，３）及び副画素（１，４）はＯＦＦとなる。従って、画素［１，１］は１６階調のうちレベル３の明るさで表示されることになる。上記の例は画素［１，１］について説明したけれども、他の画素についても同様な表示動作が行われ、所定の階調レベルの明るさで表示される。こうして、映像信号に応じた階調表示が行われる。

次いで、第５〜第８ラインデータの書き込み、即ち、第２行に属する単位画素の書き込みが行われる。この第５〜第８ラインデータの書き込みは、基本的には上記第１〜第４ラインデータの書き込み動作と同様である。但し、第５〜第８ラインデータの書き込み完了後（即ち、第２行に属する単位画素の書き込み完了後）、図１４（ｂ）に示すように、電圧制御容量配線２６を介して補償電圧が低電位側にシフトする。これにより、第２行に属する単位画素の画素電極電位が所定電位に変調される。この結果、第２行に属する単位画素は、対向電極電位Ｖｃに対して負極性で印加されることになる。

以下、同様な動作が行われ、４ライン毎に極性が変化する４Ｈ反転駆動が行われる（単位画素について見れば、単位画素毎に極性反転駆動することになる）。従って、フリッカーの発生を防止することができる。

なお、上記の例では、４ビット（１６階調）の例について説明したけれども、本発明はこれに限定されるものではなく、単位画素を５個、６個あるいはそれ以上の個数の副画素から構成し、５ビット（３２階調）、６ビット（６４階調）あるいはその他の多階調表示を行うようにしてもよい。

また、上記の例では、白黒表示の液晶表示装置について説明したけれども、Ｒ（赤色）Ｇ（緑色）Ｂ（青色）の副画素を有するフルカラー表示の液晶表示装置についても本発明は適用することができる。フルカラー表示の液晶表示装置に適用する場合は、単位画素４５・４５・４５をＲＧＢの副画素とし、単位画素４５・４５・４５の３つにより１画素を構成するようにして、水平方向（液晶表示パネルの横方向）に並ぶ単位画素をそれぞれＲＧＢの副画素に振り分けるように構成すればよい。

（実施の形態３）

本実施の形態３では、各副画素毎に、電圧制御容量に加えて蓄積容量が形成されていることを特徴とするものである。このような構成により、負荷容量を大きくとることができ、画素電極電位の良好な保持特性を向上することができる。また、これにより、画質の向上を図ることが可能となる。以下、図１５及び図１６を参照して、本実施の形態の形態を具体的に説明する。

図１５は実施の形態３の液晶表示装置における単位画素の構成を示す図であり、図１６は１つの副画素の等価回路図である。なお、実施の形態２に対応する部分には、同一の参照符号を付して詳細な説明は省略する。本実施の形態に係る液晶表示装置における副画素Ｐ１には、電圧制御容量Ｃ１の他に、副画素電極と前段走査線ＧＬとの間に蓄積容量６０が形成されている。その他の副画素Ｐ２〜Ｐ４も、副画素Ｐ１と同様な構成を有している。なお、蓄積容量６０の容量値をＣs1で示すことにする。また、液晶容量２７の容量値をＣlcとし、電圧制御容量Ｃ１〜Ｃ４の容量値をCcとする。

従来の付加容量の構成は、電圧制御容量配線に設ける（図１７（ａ））か、あるいは前段の走査線間に設ける（図１７（ｂ））かであった。これに対し本実施の形態は、付加容量を電圧制御容量配線及び前段走査線の両方に設ける（図１７（ｃ））構成となっている。これにより、液晶に付加される容量の値を大きくすることができ、良好な保持特性を得ることが可能となる。

特に、単位画素を分割して複数の副画素を有する構成とする本実施の形態に係る液晶表示装置では、各副画素内に形成された電圧制御容量のみでは十分な容量値を確保することが困難であり、従って、このような電圧制御容量に加えて蓄積容量を別途形成するような構成により、必要十分な容量値を確保することが可能となる。

次に本実施の形態において最適な駆動条件を求める。表１は、本実施の形態における最適駆動条件の求め方を表したものである。

まず液晶パネルを駆動するために望ましい条件を決める。本実施の形態においては電圧制御容量配線に与える補償信号の振幅Ｖeppを３．６Ｖとした。これは液晶パネルのコントローラが１．８Ｖの電圧で駆動される場合が多く、これより、他の信号電圧は１．８Ｖの整数倍で設計したほうが、電源の設計効率が有利になるためである。つまり、Ｖeppが、コントローラ制御用電圧に代表される外部より与えられる基準電圧の整数培とすることにより、電源回路としてチャージポンプに代表される高効率のＤＣ／ＤＣコンバータが使用できる。従って、システムとしての消費電力を下げることが可能となる。

次に補償電圧Ｖeppにより液晶に印加されるバイアス電圧の値を決める。これは液晶の電圧・透過率特性により決定され、その値は図１８に示すように、ちょうど透過率が変化する中心点に設定すると、必要な信号電圧の振幅値が最小となる。本実施の形態ではこの値を１．５Ｖに設定した。

次に前段の走査線間に形成する蓄積容量の値を決める。この値は走査電極の信号線幅より決定される。本実施の形態では走査電極の幅を６μｍに設定したため、蓄積容量の値は０．１３ｐＦに設計した。

次に制御容量Ccの値を以下の式３に従って決める。
Ｃcc＝｛（Ｖbias／Ｖepp−Ｖbias）｝・（Ｃlc＋Ｃs1） …（３）
但し、Ｖbiasは補償電圧の変化による画素電圧の変化量、Ｖeppは補償電圧信号の電圧振幅、Ｃlcは液晶容量、Ｃs1は蓄積容量である。この式３に前記値と画素電極の大きさにより決定される液晶容量Clcを代入することにより求める。最終的にClc、Ｃs1及びCcの総和を求めて、これが液晶の保持特性を満足する容量を満たすように設計を行った。本実施の形態では、ＴＦＴのオフ抵抗を考慮して、総和が０．２５ｐＦ以上となるように設計した。

この組み合わせを表２に示す。

本実施の形態における液晶容量Ｃlc、蓄積容量Ｃs1、電圧制御容量Ｃc、全容量の総和Ｃtotを表２に示された組み合わせとなるように液晶表示装置を作製した。これにより、すべての副画素で同一のバイアス電圧で駆動することが可能となると共に、すべての副画素内での必要十分な保持特性を確保することが可能となる。

なお、アクティブ基板の走査側駆動回路および信号側駆動回路の回路素子、および、画素スイッチング素子は、多結晶シリコン薄膜トランジスタを用いることが好ましい。これによって、副画素内のトランジスタの小型化が可能となり、設計が容易となる。あわせてアクティブ基板上に駆動回路を内蔵することが容易になり、コスト低減および小形化に寄与することができる。

なお、上記の例では、１画素を複数の副画素に分割しそれぞれの副画素が上記表２に示す条件を満たすように構成したけれども、上記の電圧制御容量の値の最適化の方法は、副画素構成でない通常の単位画素についても適用することができる。

（実施の形態４）

図１９は実施の形態４の液晶表示装置の一部構成を示すブロック図である。７０は電圧検出回路７０であり、７１は電源回路２４からの駆動用電源電圧の補償回路である。バッテリ１２の電源電圧レベルは電圧検出回路７０によって検出され、検出された信号は補償回路７１に与えられる。これにより、補償回路７１は検出信号に応じて駆動用電源電圧のレベルを補償する。このため、バッテリ１２の電源電圧が変動しても、常に所定の駆動用電源電圧が得られることになる。この結果、駆動回路２１，２２，２３は、誤動作がなく最適な状態で駆動されることになり、希望する液晶表示が達成される。

（実施の形態５）

図２０は実施の形態５に係る表示装置の全体構成図である。この実施の形態５は、実施の形態１に類似し、対応する部分には同一の参照符号を付す。実施の形態５に係る表示装置は、アクティブマトリクス型ＥＬ（エレクトロルミネッセンス）表示装置である。図２０において、８０はＥＬ素子であり、８１はＥＬ素子８０に駆動電流を供給する電流供給線である。また、Ｔｒａは画素スイッチング素子としてのスイッチングトランジスタであり、ＴｒｂはＥＬ素子への電流量を制御する電流制御素子として機能する駆動用トランジスタである。本実施の形態５では、スイッチングトランジスタＴｒａおよび駆動用トランジスタＴｒｂのいずれもが、基板２８上に形成された多結晶シリコン半導体で構成される薄膜トランジスタである。なお、電流供給線８１は定電流源（図示せず）に接続されている。この定電流源の駆動用電源は、電源回路２４から供給するように構成されていてもよく、また、外部の電源回路から供給するように構成されていてもよい。

このように、本発明は、液晶表示装置に限らず、ＥＬ表示装置にも適用することができる。但し、ＥＬ表示装置は容量結合駆動を適用できないため、上記実施の形態の液晶表示装置における電圧制御容量、電圧制御容量配線、補償電圧印加用駆動回路等の容量結合駆動に関係する構成は省略される。従って、その他の副画素構成の液晶表示装置に関する本発明は、ＥＬ表示装置にも適用することができる。

（その他の事項）

上記実施の形態では、レベルシフタ回路２５は、多結晶シリコン半導体で形成された内蔵回路であったけれども、単結晶シリコン半導体で形成されたＩＣチップでレベルシフタ回路を構成し、基板に実装するようにしてもよい。また、上記実施の形態では、信号側駆動回路２２は、多結晶シリコン半導体で形成された内蔵回路であったけれども、単結晶シリコン半導体で形成されたＩＣチップで信号側駆動回路を構成し、基板に実装するようにしてもよい。このようにすれば、内蔵回路とするよりもトランジスタの膜厚が大きくなって容量を小さくでき、信号側駆動回路での消費電力を低減することができる。更に、内蔵回路の場合、欠陥不良が存在すると、リペアが不可能であるが、ＩＣチップの場合は不良のＩＣチップのみを交換すればよく、歩留まりが向上する。

本発明によれば、電源回路と駆動回路との接続の信頼性を向上するとともに、消費電力を格段に低減するようにした表示装置が得られる。

図１は本発明に係る液晶表示装置を備えた携帯電話機１の電気的構成を示すブロック図である。 図２は実施の形態１に係る液晶表示装置の全体構成図である。 図３は実施の形態１に係る液晶表示装置の駆動波形図である。 図４はチャージポンプ方式の電源回路の具体的な回路図である。 図５は電源回路のチャージポンプ動作原理を説明するための図である。 図６はＶbiasの範囲を示すグラフである。 図７はＶbiasが右側にシフトした状態を示すグラフである。 図８は走査信号の電圧振幅Ｖgppの範囲を示す図である。 図９は実施の形態２に係る液晶表示装置の全体構成図である。 図１０は実施の形態２に係る液晶表示装置の単位画素の構成を示す回路図である。 図１１は実施の形態２に係る液晶表示装置の信号側駆動回路の具体的な構成を示すプロック回路図である。 図１２は実施の形態２に係る液晶表示装置における画像データのデータ列を示す図である。 図１３は実施の形態２に係る液晶表示装置の副画素の配置状態を模式的に示す図であり、 図１４は実施の形態２に係る液晶表示装置における画素電極電位の変位のタイミングチャートである。 図１５は実施の形態３に係る液晶表示装置における単位画素の構成を示す図である。 図１６は実施の形態３に係る液晶表示装置における１つの副画素の等価回路図である。 図１７は実施の形態３と従来例におけるそれぞれの容量構成図であり、図１７（ａ）、（ｂ）は従来例の容量構成図であり、図１７（ｃ）は本発明の容量構成図である。 図１８は実施の形態３に係る液晶表示装置の駆動波形図である。 図１９は実施の形態４に係る液晶表示装置の一部構成を示すブロック図である。 図２０は実施の形態５に係る液晶表示装置の構成図である。 図２１は従来例の電源回路の構成を示す回路図である。

符号の説明

１１ ：液晶表示装置
１２ ：バッテリ
２０ ：液晶表示部
２１ ：走査側駆動回路
２２，２２Ａ ：信号側駆動回路
２３ ：補償電圧印加用駆動回路
２４ ：電源回路
２５ ：レベルシフタ回路
２６ ：補償電圧印加用信号配線
２８ ：アクティブ基板
４５ ：単位画素
８０ ：ＥＬ素子
ＣＰ１〜ＣＰ３ ：チャージポンプ回路
ＶDD ：基準基準電源電圧
Ｔｒ，Ｔｒａ ：画素スイッチング素子
Ｔｒｂ ：駆動用トランジスタ（電流制御素子）
Ｔｒ１〜Ｔｒ４ ：副画素トランジスタ
Ｃｓ，Ｃ１〜Ｃ４ ：電圧制御容量
Ｍ ：副画素電極
Ｍ１〜Ｍ４ ：副画素電極
Ｐ１〜Ｐ４ ：副画素
ＳＬ ：信号線
ＧＬ ：走査線

Claims (10)

1. 単位画素がマトリクス状に配列された表示部と、
   走査線に走査信号を供給する走査側駆動回路と、
   信号線にデジタル画像信号を供給する信号側駆動回路と、
   基準電源電圧を入力し、基準電源電圧から前記走査側駆動回路および前記信号側駆動回路の駆動用電源電圧を生成し、この駆動用電源電圧を前記走査側駆動回路および前記信号側駆動回路に供給する電源回路と、を備え、
   前記単位画素は複数の副画素に分割され、
   各副画素は、それぞれ個別に、副画素電極と、絶縁性基板上に形成された多結晶シリコン半導体で構成される薄膜トランジスタからなる副画素スイッチング素子とを有し、
   前記電源回路は、チャージポンプ方式の電源回路であり、
   更に、この電源回路は、多結晶シリコン半導体で構成され、前記絶縁性基板上に一体的に形成された内蔵回路であり、
   前記信号側駆動回路は単結晶シリコン半導体で形成され、前記走査側駆動回路は多結晶シリコン半導体で形成されている表示装置。
2. 前記表示部が液晶表示部である請求項１記載の表示装置。
3. 前記表示部は、ＥＬ素子の発光により表示を行うＥＬ表示部であり、このＥＬ表示部の副画素は、前記副画素スイッチング素子および前記副画素電極に加えて、ＥＬ素子への電流量を制御する電流制御素子を有し、
   この電流制御素子は、前記絶縁性基板上に形成された多結晶シリコン半導体で構成される薄膜トランジスタである請求項１記載の表示装置。
4. 前記単位画素内における副画素電極の面積が、それぞれ前記デジタル画像信号の重み付けに対応した大きさに形成されている請求項１記載の表示装置。
5. 前記走査線が副画素毎に配線され、前記信号線が副画素全てに共通に配線された配線構造を有する請求項１記載の表示装置。
6. 前記各副画素は、一方の電極が前記副画素電極に接続される電圧制御容量と、この電圧制御容量の他方の電極に接続され補償電圧信号を供給する電圧制御容量配線とを有し、
   前記電圧制御容量配線は、前記副画素への書き込み終了後に前記補償電圧信号の電位を変化させて副画素電極の電位を変調させる補償電圧印加用駆動回路に接続され、
   前記電源回路は、前記走査側駆動回路および前記信号側駆動回路の駆動用電源電圧に加えて、前記補償電圧印加用駆動回路に供給する駆動用電源電圧をも生成する請求項２記載の表示装置。
7. 前記単位画素内における副画素電極の面積が、それぞれ前記デジタル画像信号の重み付けに対応した大きさに形成されている請求項６記載の表示装置。
8. 前記単位画素内における副画素スイッチング素子は、それぞれＯＮ電流の能力が前記デジタル画像信号の重み付けに対応した大きさとされている請求項６記載の表示装置。
9. 前記単位画素内における各電圧制御容量は、それぞれ容量値が前記デジタル画像信号の重み付けに対応した大きさとなるように形成されている請求項６記載の表示装置。
10. 前記走査線のうちの前段走査線と前記画素電極との間に、蓄積容量が形成されている請求項６記載の表示装置。

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