JP2007187925A

JP2007187925A - Signal voltage generating circuit, drive device of display device, and liquid crystal display device

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Publication number: JP2007187925A
Application number: JP2006006667A
Authority: JP
Inventors: Hiroyuki Hirashima; 博之平島
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-01-13
Filing date: 2006-01-13
Publication date: 2007-07-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a signal voltage generating circuit that can generate signal voltages with high accuracy, responding to display data, while suppressing the circuit scale. <P>SOLUTION: The signal voltage generating circuit includes a linear DAC (digital/analog converter) circuit 8, having a linear relation between the gradation represented by input data and voltages generated corresponding to the data, and a signal voltage input terminal 9. When the gradation, represented by the input data, is predetermined gradation, voltages given to the signal voltage input terminal 9 is outputted as the signal voltages, without using the linear DAC circuit 8; however, when the gradation, represented by the display data, lies out of the predetermined gradation, voltages generated by the linear DAC circuit 8 are outputted as signal voltages. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、表示装置（例えば、液晶表示パネル）の駆動装置に用いられる信号電圧生成回路（例えば、γ変換テーブルとリニアＤＡＣを備える信号電圧生成回路）に関する。 The present invention relates to a signal voltage generation circuit (for example, a signal voltage generation circuit including a γ conversion table and a linear DAC) used in a driving device of a display device (for example, a liquid crystal display panel).

近年、コンピュータ用モニタやテレビジョンにおいて、ＣＲＴに代わる表示装置として、低電圧、軽量、薄型を特徴とする液晶表示パネル（ＴＦＴ−ＬＣＤ）等が注目されている。このような表示パネルの駆動装置には、入力階調（入力される表示データが示す階調）に対応する信号電圧を生成する信号電圧生成回路が設けられており、該信号電圧生成回路では表示パネルの光学特性に基づいてγ補正が行われる。 In recent years, liquid crystal display panels (TFT-LCDs) characterized by low voltage, light weight, and thinness have attracted attention as display devices that replace CRTs in computer monitors and televisions. Such a display panel driving device is provided with a signal voltage generation circuit that generates a signal voltage corresponding to an input gradation (a gradation indicated by input display data). Γ correction is performed based on the optical characteristics of the panel.

例えば、信号電圧生成回路にγ補正を考慮したブリーダ抵抗型ＤＡＣ回路を設けておくことで、各入力階調に応じて適切な信号電圧（γ補正が考慮された信号電圧）を生成することができる。しかし、γ補正は表示パネルの光学特性に合わせて行う必要があるため、このようにγ補正をＤＡＣ回路で直接行うと新規の表示パネルにあわせてＤＡＣ回路（信号電圧生成回路）を開発しなければならず、生産効率の低下ひいてはコスト高が招来されるという問題がある。 For example, by providing a bleeder resistance type DAC circuit in consideration of γ correction in the signal voltage generation circuit, an appropriate signal voltage (signal voltage in which γ correction is considered) can be generated according to each input gradation. it can. However, since it is necessary to perform gamma correction according to the optical characteristics of the display panel, if gamma correction is directly performed by the DAC circuit in this way, a DAC circuit (signal voltage generation circuit) must be developed for the new display panel. In other words, there is a problem that the production efficiency is lowered and the cost is increased.

これに対し、ＤＡＣ回路にγ変換テーブルを組み合わせ、デジタル−アナログ変換の前に、γ変換テーブルを用いたデジタル−デジタル変換を行うことでγ補正の自由度を高めることができる。すなわち、新規の表示パネルにあわせてγ変換テーブルを変更するだけで済み、ＤＡＣ回路（信号電圧生成回路）の開発機種削減の実現が可能となる。 On the other hand, by combining a DAC circuit with a γ conversion table and performing digital-digital conversion using the γ conversion table before digital-analog conversion, the degree of freedom of γ correction can be increased. That is, it is only necessary to change the γ conversion table in accordance with a new display panel, and it is possible to reduce the number of developed models of the DAC circuit (signal voltage generation circuit).

もっとも、このように設計の自由度が高まっても、ＤＡＣ回路をブリーダ抵抗型等で構成すると、回路規模が増大するという問題がある。そこで、回路規模の小さなリニアＤＡＣを用いる構成が提案されている（例えば、特許文献１参照）。この従来の信号電圧生成回路の構成を図１２に示す。同図に示されるように、信号電圧生成回路１０３は、γ変換テーブル１０５（６ビット→８ビット変換対応）と、リニアＤＡＣ１０７（８ビット対応）とを備える。このγ変換テーブル１０５では、表示データの階調（６ビット分２^６通り）に対し、リニアＤＡＣが対応可能な２^８通りの階調から１つの階調がγ曲線に従って選択され、これが出力される。８ビット対応のリニアＤＡＣ１０７は、１階調増加するごとに（Ｖｍａｘ−Ｖｍｉｎ）／２^８（Ｖ）だけ高い電圧を生成するもの（入力されるデータが示す階調とこれに対して生成される電圧との間に線形関係があるＤＡＣ）であり、γ変換テーブル１０５から出力されたγ補正後の階調（８ビット）に基づいて電圧（信号電圧）を生成し、これを液晶パネル１０４に出力する。
特開平１１−２４９６２８（公開日：１９９９年９月１７日） However, even if the degree of freedom of design increases in this way, there is a problem that the circuit scale increases if the DAC circuit is configured by a bleeder resistance type or the like. Therefore, a configuration using a linear DAC having a small circuit scale has been proposed (see, for example, Patent Document 1). The configuration of this conventional signal voltage generation circuit is shown in FIG. As shown in the figure, the signal voltage generation circuit 103 includes a γ conversion table 105 (corresponding to 6 bits → 8 bits conversion) and a linear DAC 107 (corresponding to 8 bits). In the γ conversion table 105, to the gradation (6 bits 2 ^six) of the display data, one gradation linear DAC from gradation of 2 ^eight adaptable is selected in accordance with γ curve, which is outputted The The 8-bit linear DAC 107 generates a voltage that is higher by (Vmax−Vmin) / 2 ⁸ (V) each time one gradation is increased (the gradation indicated by the input data is generated for this). The voltage (signal voltage) is generated based on the γ-corrected gradation (8 bits) output from the γ conversion table 105, and this is applied to the liquid crystal panel 104. Output.
JP 11-249628 (release date: September 17, 1999)

この従来の構成では、図１３に示すように、設定可能な最小階調間電圧Ａ（いわゆる分解能）は、（Ｖｍａｘ−Ｖｍｉｎ）／２^８〔Ｖ〕で与えられる。したがって、Ａを小さくするためには、リニアＤＡＣの対応ビット数を大きくするか、あるいは動作範囲電圧（Ｖｍａｘ−Ｖｍｉｎ）を下げる必要がある。しかしながら、対応ビット数を増加させるとリニアＤＡＣ１０７のみならず、γ変換テーブル１０５の回路面積も増大する。一方で動作範囲電圧は表示パネル側の設計に関わるためその変更も難しい。なお、この動作範囲電圧は６Ｖ程度、表示パネルによってはそれ以上の電圧が要求される。このように、この従来技術では、最小階調間電圧Ａを小さくすることが難しく、表示データに対応する信号電圧を高精度に生成することができなかった。 In this conventional configuration, as shown in FIG. 13, the minimum gradation voltage A (so-called resolution) that can be set is given by (Vmax−Vmin) / 2 ⁸ [V]. Therefore, in order to reduce A, it is necessary to increase the number of corresponding bits of the linear DAC or lower the operating range voltage (Vmax−Vmin). However, when the number of corresponding bits is increased, not only the linear DAC 107 but also the circuit area of the γ conversion table 105 is increased. On the other hand, since the operating range voltage is related to the design on the display panel side, it is difficult to change it. The operating range voltage is about 6 V, and a voltage higher than that is required depending on the display panel. As described above, in this prior art, it is difficult to reduce the minimum gradation voltage A, and the signal voltage corresponding to the display data cannot be generated with high accuracy.

本発明は上記課題に鑑みてなされたものであり、その目的は、回路規模を抑制しつつ、高精度な信号電圧を生成しうる信号電圧生成回路を提供する点にある。 The present invention has been made in view of the above problems, and an object thereof is to provide a signal voltage generation circuit capable of generating a highly accurate signal voltage while suppressing the circuit scale.

本発明の信号電圧生成回路は、上記課題を解決するために、表示データに対応する信号電圧を出力する信号電圧生成回路であって、入力されるデータが示す階調およびこれに対応して生成される電圧の間に線形関係があるリニアＤＡＣ回路と、信号電圧入力用端子とを備え、表示データが示す階調が所定階調である場合には上記リニアＤＡＣ回路によることなく上記信号電圧入力用端子に与えられる電圧を信号電圧として出力する一方、表示データが示す階調が上記所定階調以外である場合には上記リニアＤＡＣ回路により生成された電圧を信号電圧として出力することを特徴としている。 In order to solve the above-described problem, the signal voltage generation circuit of the present invention is a signal voltage generation circuit that outputs a signal voltage corresponding to display data, and generates a gradation corresponding to input data and corresponding to this. When the gradation indicated by the display data is a predetermined gradation, the signal voltage input is not performed by the linear DAC circuit. The voltage applied to the terminal is output as a signal voltage, and when the gradation indicated by the display data is other than the predetermined gradation, the voltage generated by the linear DAC circuit is output as the signal voltage. Yes.

表示装置の駆動装置（回路）等には、入力される表示データ（デジタルデータ）に対し、これに対応する信号（階調）電圧（アナログ信号）を生成する信号電圧生成回路が搭載される。表示データがＮビットであれば、この表示データが示す階調は２^Ｎ通りあり（６ビットなら６４階調）、信号電圧生成回路はこれに対応する２^Ｎ通りの信号電圧を生成する。 A display device driver (circuit) or the like is equipped with a signal voltage generation circuit that generates a signal (gradation) voltage (analog signal) corresponding to input display data (digital data). If the display data is N bits, the gradation indicated by the display data is Street 2 ^N (64 gradations if 6 bits), the signal voltage generating circuit for generating a signal voltage of 2 ^N as corresponding thereto.

上記構成によれば、表示データが示す階調が所定階調である場合には信号電圧入力用端子に与えられる電圧を信号電圧として出力する。一方、表示データが示す階調が上記所定階調以外である場合にはリニアＤＡＣ回路を用いて信号電圧を生成する。いわば、生成すべき２^Ｎ通りの信号電圧のうち、一部（例えば、低・高階調領域に対応する信号電圧）は信号電圧入力端子が担当し、その残りをリニアＤＡＣが担当することになる。したがって、リニアＤＡＣが生成すべき信号電圧の範囲を小さくすることができる。これにより、隣接階調間の信号電圧差（分解能）を小さくでき、表示データに対して精度の高い信号電圧を生成することができる。加えて、リニアＤＡＣを用いているため、回路規模も抑制することができる。 According to the above configuration, when the gradation indicated by the display data is a predetermined gradation, the voltage applied to the signal voltage input terminal is output as the signal voltage. On the other hand, when the gradation indicated by the display data is other than the predetermined gradation, a signal voltage is generated using a linear DAC circuit. In other words, of the ^2N signal voltages to be generated, a part (for example, a signal voltage corresponding to the low / high gradation region) is in charge of the signal voltage input terminal, and the rest is in charge of the linear DAC. . Therefore, the range of the signal voltage to be generated by the linear DAC can be reduced. Thereby, the signal voltage difference (resolution) between adjacent gradations can be reduced, and a highly accurate signal voltage can be generated for display data. In addition, since the linear DAC is used, the circuit scale can be suppressed.

また、本信号電圧生成回路においては、上記表示データに対し、γ補正曲線に基づく多階調変換を行うγ変換回路を備え、上記リニアＤＡＣ回路には該γ変換回路で多階調変換されたデータが入力されることが好ましい。上記構成によれば、上記γ変換回路にて、リニアＤＡＣが担当する表示データ（上記所定階調以外の階調を示す表示データ）に対し、γ補正曲線に基づくＭ（＞Ｎ）ビット変換がなされる。この場合、リニアＤＡＣはＭビット対応の構成とされる。これにより、リニアＤＡＣが担当する各階調に対し、リニアＤＡＣが生成可能な２^Ｍ通りの電圧から適切な（γ補正曲線により忠実に従うような）電圧を選択、対応付けることができ、より精度の高いγ補正を実現することができる。 In addition, the signal voltage generation circuit includes a γ conversion circuit that performs multi-gradation conversion on the display data based on a γ correction curve, and the linear DAC circuit is subjected to multi-gradation conversion by the γ conversion circuit. Preferably data is entered. According to the above configuration, M (> N) bit conversion based on the γ correction curve is performed on the display data (display data indicating gradation other than the predetermined gradation) for the linear DAC in the γ conversion circuit. Made. In this case, the linear DAC is configured to support M bits. As a result, it is possible to select and associate an appropriate voltage (such as faithfully following the γ correction curve) from the ^2M types of voltages that can be generated by the linear DAC for each gradation handled by the linear DAC. γ correction can be realized.

また、本信号電圧生成回路において、上記所定階調は、表示データが示す最小階調（表示データが６ビットであれば１番目の階調である「０階調」）を含んだ連続する複数の階調であることが好ましい。また、上記所定階調は、表示データが示す最大階調（表示データが６ビットであれば６４番目の「６３階調」）を含んだ連続する複数の階調であることが好ましい。γ補正曲線は、低階調領域および高階調領域では隣り合う階調間の信号電圧差が大きく、中間階調領域では隣り合う階調間の信号電圧差が小さい。すなわち、細かい分解能（隣接階調間の信号電圧差）が要求されるのは中間階調領域であり、低階調領域や高階調領域では粗い分解能でも構わない。そこで、この粗くても構わない低・高階調領域は信号電圧入力端子の担当とする一方、中間階調領域をリニアＤＡＣの担当とする。これにより、γ変換回路の対応ビット数を大きくすることなく、また動作範囲電圧の大きな表示装置（液晶パネル等）であっても良好な分解能を得ることが可能となる。 In the signal voltage generation circuit, the predetermined gradation includes a plurality of continuous gradations including the minimum gradation indicated by the display data (the first gradation “0 gradation” if the display data is 6 bits). It is preferable that the gradation is. The predetermined gradation is preferably a plurality of continuous gradations including the maximum gradation indicated by the display data (the 64th “63 gradation” if the display data is 6 bits). In the γ correction curve, the signal voltage difference between adjacent gradations is large in the low gradation region and the high gradation region, and the signal voltage difference between adjacent gradations is small in the intermediate gradation region. That is, it is the intermediate gradation region that requires fine resolution (signal voltage difference between adjacent gradations), and coarse resolution may be used in the low gradation region and the high gradation region. Therefore, the low and high gradation regions which may be rough are assigned to the signal voltage input terminal, while the intermediate gradation region is assigned to the linear DAC. As a result, it is possible to obtain good resolution without increasing the number of corresponding bits of the γ conversion circuit and even in a display device (liquid crystal panel or the like) having a large operating range voltage.

また、本信号電圧生成回路は、表示データに対応する信号電圧を出力する信号電圧生成回路であって、入力されるデータが示す階調およびこれに対応して生成される電圧の間に線形関係があるリニアＤＡＣと、信号電圧入力用端子とを備え、上記信号電圧の一部を信号電圧入力用端子から直接入力することによってリニアＤＡＣが生成する信号電圧のレンジを狭め、該レンジにおける隣接階調間の信号電圧差（分解能）を小さくすることを特徴とする。 The signal voltage generation circuit is a signal voltage generation circuit that outputs a signal voltage corresponding to display data, and has a linear relationship between a gradation indicated by input data and a voltage generated corresponding to the gradation. A linear DAC and a signal voltage input terminal, and by directly inputting a part of the signal voltage from the signal voltage input terminal, the range of the signal voltage generated by the linear DAC is narrowed, The signal voltage difference (resolution) between the keys is reduced.

また、本発明の表示装置の駆動装置（駆動回路）は、上記信号電圧生成回路を備えることを特徴とする。 In addition, a display device driving device (driving circuit) according to the present invention includes the signal voltage generation circuit.

また、本発明の液晶表示装置は、上記した表示装置の駆動装置を備えることを特徴とする。 In addition, a liquid crystal display device of the present invention includes the above-described display device driving device.

以上のように、本発明の信号電圧生成回路によれば、表示データが示す階調が所定階調である場合には信号電圧入力用端子に与えられる電圧を信号電圧として出力する。一方、表示データが示す階調が上記所定階調以外である場合にはリニアＤＡＣ回路を用いて信号電圧を生成する。すなわち、信号電圧生成回路が生成すべき２^Ｎ通りの信号電圧のうち、一部（例えば、低・高階調領域に対応する信号電圧）を信号電圧入力端子が担当し、その残りをリニアＤＡＣが担当することになる。したがって、リニアＤＡＣが生成すべき信号電圧の範囲を狭めることができる。これにより、隣接階調間の信号電圧差（分解能）を小さくでき、表示データに対して精度の高い信号電圧を生成することができる。また、リニアＤＡＣを用いているため、回路規模も抑制することができる。 As described above, according to the signal voltage generation circuit of the present invention, when the gradation indicated by the display data is a predetermined gradation, the voltage applied to the signal voltage input terminal is output as the signal voltage. On the other hand, when the gradation indicated by the display data is other than the predetermined gradation, a signal voltage is generated using a linear DAC circuit. That is, the signal voltage input terminal is responsible for a part of the ^2N signal voltages to be generated by the signal voltage generation circuit (for example, the signal voltage corresponding to the low / high gradation region), and the rest is the linear DAC. I will be in charge. Therefore, the range of the signal voltage to be generated by the linear DAC can be narrowed. Thereby, the signal voltage difference (resolution) between adjacent gradations can be reduced, and a highly accurate signal voltage can be generated for display data. Further, since the linear DAC is used, the circuit scale can be suppressed.

本発明の実施の一形態を図１〜図１３に基づいて説明すれば、以下のとおりである。 An embodiment of the present invention will be described below with reference to FIGS.

図１は本実施形態にかかる液晶パネル駆動装置の構成を示すブロック図である。同図に示されるように、本液晶パネル駆動装置は、信号電圧生成回路７と、ソースドライバ４とを備える。なお、信号電圧生成回路７とソースドライバ４とが個別に構成されていても良いし、信号電圧生成回路７およびソースドライバ４が液晶パネルに一体化されるような構成でも構わない。 FIG. 1 is a block diagram showing a configuration of a liquid crystal panel driving apparatus according to the present embodiment. As shown in the figure, the present liquid crystal panel drive device includes a signal voltage generation circuit 7 and a source driver 4. The signal voltage generation circuit 7 and the source driver 4 may be configured separately, or the signal voltage generation circuit 7 and the source driver 4 may be integrated with the liquid crystal panel.

信号電圧生成回路７は、Ｒ（赤）・Ｇ（緑）・Ｂ（青）それぞれの表示データに対応するγ変換回路（テーブル）６Ｒ・６Ｇ・６Ｂと、入力ラッチ回路１１と、Ｒ（赤）・Ｇ（緑）・Ｂ（青）それぞれの表示データに対応するＤＡＣ回路３Ｒ・３Ｇ・３Ｂと、を備える。 The signal voltage generation circuit 7 includes γ conversion circuits (tables) 6R, 6G, and 6B corresponding to display data of R (red), G (green), and B (blue), an input latch circuit 11, and R (red). DAC circuits 3R, 3G, and 3B corresponding to display data of G) (green) and B (blue), respectively.

ＤＡＣ回路３Ｒは、Ｒの表示データに対応する信号電圧入力回路１０ＲおよびリニアＤＡＣ８Ｒを備える。また、ＤＡＣ回路３Ｇは、Ｇの表示データに対応する信号電圧入力回路１０ＧおよびリニアＤＡＣ８Ｇを備え、ＤＡＣ回路３Ｂは、Ｂの表示データに対応する信号電圧入力回路１０ＢおよびリニアＤＡＣ８Ｂを備える。ここで、信号電圧入力回路１０Ｒには信号電圧入力端子９Ｒが設けられ、信号電圧入力回路１０Ｇには信号電圧入力端子９Ｇが設けられ、信号電圧入力回路１０Ｂには信号電圧入力端子９Ｂが設けられている。本実施の形態では、各信号電圧入力回路１０（Ｒ・Ｇ・Ｂ）を８ビット対応としている。 The DAC circuit 3R includes a signal voltage input circuit 10R corresponding to R display data and a linear DAC 8R. The DAC circuit 3G includes a signal voltage input circuit 10G corresponding to G display data and a linear DAC 8G, and the DAC circuit 3B includes a signal voltage input circuit 10B corresponding to B display data and a linear DAC 8B. Here, the signal voltage input circuit 10R is provided with a signal voltage input terminal 9R, the signal voltage input circuit 10G is provided with a signal voltage input terminal 9G, and the signal voltage input circuit 10B is provided with a signal voltage input terminal 9B. ing. In the present embodiment, each signal voltage input circuit 10 (R, G, B) corresponds to 8 bits.

また、ソースドライバ４は、シフトレジスタ回路１２、サンプリングメモリ回路１３、ホールドメモリ回路１４および出力回路１５を備える。また、信号源ＶＳから信号電圧生成回路７に入力されるＲ、Ｇ、Ｂの６ビットデータ（表示データ）をそれぞれ、データＤＲ１、ＤＲ１、ＤＲ１とする。また、γ変換回路６Ｒ・６Ｇ・６Ｂそれぞれから出力されるγ変換後のＲ、Ｇ、Ｂの８ビットデータを、データＤＲ２、ＤＲ２、ＤＲ２とする。また、データＤＲ２、ＤＲ２、ＤＲ２が示す階調を入力階調と称する。また、ＤＡＣ回路３Ｒ、３Ｇ、３Ｂそれぞれから出力されたＲ、Ｇ、Ｂの信号電圧をそれぞれ、ＳＶＲ、ＳＶＧ、ＳＶＢとする。 The source driver 4 includes a shift register circuit 12, a sampling memory circuit 13, a hold memory circuit 14, and an output circuit 15. In addition, 6-bit data (display data) of R, G, and B input from the signal source VS to the signal voltage generation circuit 7 is referred to as data DR1, DR1, and DR1, respectively. Further, the 8-bit data of R, G, B after γ conversion output from each of the γ conversion circuits 6R, 6G, 6B is referred to as data DR2, DR2, DR2. The gradation indicated by the data DR2, DR2, DR2 is referred to as input gradation. In addition, the R, G, and B signal voltages output from the DAC circuits 3R, 3G, and 3B are SVR, SVG, and SVB, respectively.

以下では、γ変換回路６との記載はγ変換回路６Ｒ、６Ｇ、６Ｂのいずれかを示すものとする。同様に、ＤＡＣ回路３との記載はＤＡＣ回路３Ｒ・３Ｇ・３Ｂのいずれかを示し、リニアＤＡＣ８との記載はリニアＤＡＣ８Ｒ・８Ｇ・８Ｂのいずれかを示し、信号電圧入力端子９との記載は信号電圧入力端子９Ｒ・９Ｇ・９Ｂのいずれかを示すものとする。同様に、データＤ１との記載はデータＤＲ１、ＤＧ１、ＤＢ１のいずれかを示すものとし、データＤ２との記載はデータＤＲ２、ＤＧ２、ＤＢ２のいずれかを示すものとし、信号電圧ＳＶとの記載は信号ＳＶＲ、ＳＶＧ、ＳＶＢのいずれかを示すものとする。 Hereinafter, the description of the γ conversion circuit 6 indicates any one of the γ conversion circuits 6R, 6G, and 6B. Similarly, the description of the DAC circuit 3 indicates one of the DAC circuits 3R, 3G, and 3B, the description of the linear DAC 8 indicates one of the linear DACs 8R, 8G, and 8B, and the description of the signal voltage input terminal 9 Any one of the signal voltage input terminals 9R, 9G, and 9B is shown. Similarly, description of data D1 indicates any of data DR1, DG1, and DB1, description of data D2 indicates any of data DR2, DG2, and DB2, and description of signal voltage SV One of the signals SVR, SVG, and SVB is assumed to be indicated.

図１に示す液晶パネル駆動装置の機能を説明すれば以下のとおりである。 The function of the liquid crystal panel driving device shown in FIG. 1 will be described as follows.

信号源ＶＳからのデータＤ１（表示データ）はγ変換回路６に入力される。データＤ１は６ビットのデジタルデータである。γ変換回路６は、６ビット（６４階調）のデータＤ１の入力に対して８ビット（２５６階調）のγ変換（γ補正曲線に基づく多階調変換）を行い、８ビットのデータＤ２（デジタルデータ）を出力する。入力ラッチ回路１１は、γ変換回路６からのデータＤ２をラッチし、適切なタイミングでＤＡＣ回路３に出力する。 Data D1 (display data) from the signal source VS is input to the γ conversion circuit 6. Data D1 is 6-bit digital data. The γ conversion circuit 6 performs 8-bit (256 gradations) γ conversion (multi-gradation conversion based on a γ correction curve) on the input of 6-bit (64 gradations) data D1, and outputs 8-bit data D2. (Digital data) is output. The input latch circuit 11 latches the data D2 from the γ conversion circuit 6 and outputs it to the DAC circuit 3 at an appropriate timing.

このＤＡＣ回路３は、図２に示すように、リニアＤＡＣ８と、信号電圧入力端子９（１０個のパッドａ〜ｊ）を有する信号電圧入力回路１０と、切替回路２２とを備える。ここで、パッドａには最下位（階調）電圧Ｖｍｉｎ、パッドｂには第１低入力電圧ＶＡ、パッドｃには第２低入力電圧ＶＢ、パッドｄには第３低入力電圧ＶＣ、パッドｅには低閾値入力電圧ＶＬ、パッドｆには高閾値入力電圧ＶＨ、パッドｇには第１高入力電圧ＶＸ、パッドｈには第２高入力電圧ＶＹ、パッドｉには第３高入力電圧ＶＺ、パッドｊには最上位（階調）電圧ＶＭａｘが与えられる。ここで、本実施の形態に係るＤＡＣ回路３では、図３に示すように、データＤ１（表示データ）が示す階調Ｇ１が最小階調≦Ｇ１≦低閾値階調である場合（例えば、Ｇ１＝１〜５階調）および高閾値階調≦Ｇ１≦最大階調である場合（例えば、Ｇ１＝６０〜６４階調）には、リニアＤＡＣ８によることなく信号電圧入力端子９（パッドａ〜ｊ）に与えられる電圧を信号電圧として出力する。すなわち、表示データが階調１であればパッドａからＶｍｉｎ、階調２であればパッドｂからＶＡ、階調３であればパッドｃからＶＢ、階調４であればパッドｄからＶＣ、階調５であればパッドｅからＶＬ、階調６０であればパッドｆからＶＨ、階調６１であればパッドｇからＶＸ、階調６２であればパッドｈからＶＹ、階調６３であればパッドｉからＶＺ、階調６４であればパッドｊからＶｍａｘを与える。一方、データＤ１（表示データ）が示す階調Ｇ１が低閾値階調＜Ｇ１＜高閾値階調（例えば、Ｇ１＝６〜５９階調）である場合には、γ変換回路６から出力されたデータＤ２（６ビット表示データが示す階調Ｇ１をγ補正曲に基づき階調変換した、８ビットの階調）がリニアＤＡＣ８に入力され、リニアＤＡＣ８により生成された電圧を信号電圧として出力する。このように、ＤＡＣ回路３は、入力ラッチ回路１１から出力されるデータＤ２（デジタルデータ）に基づいて、信号電圧ＳＶ（アナログ信号）を生成する。 As shown in FIG. 2, the DAC circuit 3 includes a linear DAC 8, a signal voltage input circuit 10 having a signal voltage input terminal 9 (10 pads a to j), and a switching circuit 22. Here, the lowest (gradation) voltage Vmin is applied to the pad a, the first low input voltage VA is applied to the pad b, the second low input voltage VB is applied to the pad c, and the third low input voltage VC is applied to the pad d. e is a low threshold input voltage VL, pad f is a high threshold input voltage VH, pad g is a first high input voltage VX, pad h is a second high input voltage VY, and pad i is a third high input voltage. The most significant (gradation) voltage VMax is applied to VZ and pad j. Here, in the DAC circuit 3 according to the present embodiment, as shown in FIG. 3, when the gradation G1 indicated by the data D1 (display data) is the minimum gradation ≦ G1 ≦ low threshold gradation (for example, G1 = 1 to 5 gradations) and high threshold gradation ≦ G1 ≦ maximum gradation (for example, G1 = 60 to 64 gradations), the signal voltage input terminal 9 (pads a to j) without using the linear DAC 8. ) Is output as a signal voltage. That is, if the display data is gradation 1, pad a to Vmin, if gradation 2, pad b to VA, if gradation 3, pad c to VB, if gradation 4, pad d to VC, gradation. In case of tone 5, pad e to VL; in case of gradation 60, pad f to VH; in case of gradation 61, pad g to VX; in case of gradation 62; from pad h to VY; For i to VZ and gradation 64, Vmax is given from pad j. On the other hand, when the gradation G1 indicated by the data D1 (display data) is low threshold gradation <G1 <high threshold gradation (for example, G1 = 6 to 59 gradations), it is output from the γ conversion circuit 6. Data D2 (8-bit gradation obtained by gradation conversion of gradation G1 indicated by 6-bit display data based on γ correction music) is input to linear DAC 8, and a voltage generated by linear DAC 8 is output as a signal voltage. In this way, the DAC circuit 3 generates the signal voltage SV (analog signal) based on the data D2 (digital data) output from the input latch circuit 11.

なお、ソースドライバ４のシフトレジスタ回路１２は、サンプリング開始信号ＳＰと動作クロックＣＫに基づいて、データのサンプリングタイミングを決定する。サンプリングメモリ回路１３は、このサンプリングタイミングに基づいて、順次時分割でＤＡＣ回路３（リニアＤＡＣ８）から出力された信号電圧（アナログ信号）をサンプリングする。すなわち、サンプリング回路１３は、図５に示すように、サンプリングした信号電圧を保持するサンプリングコンデンサ８０と、シフトレジスタ回路１２からの制御信号が入力され、充電を制御するアナログスイッチ７０とを備えており、上記サンプリングイミングでアナログスイッチ７０を順次オンとし、サンプリングコンデンサ８０に各信号電圧に対応する電圧を設定していく。一方、ホールドメモリ回路１４は、ラッチ信号ＬＳが入力されるアナログスイッチ７１と、サンプリングコンデンサ８０から転送された信号電圧を保持するホールドコンデンサ９０とを備えており、ラッチ信号ＬＳによってアナログスイッチ７１をＯＮとし、サンプリングコンデンサ８０に保持されている信号電圧をホールドコンデンサ９０に受け入れる。このホールドコンデンサ９０の信号電圧は、出力回路１５にてオペアンプ７２等によるインピーダンス変換がなされた後、液晶パネル（図示せず）の各ラインに書き込まれる。 The shift register circuit 12 of the source driver 4 determines the data sampling timing based on the sampling start signal SP and the operation clock CK. Based on this sampling timing, the sampling memory circuit 13 sequentially samples the signal voltage (analog signal) output from the DAC circuit 3 (linear DAC 8) in a time division manner. That is, as shown in FIG. 5, the sampling circuit 13 includes a sampling capacitor 80 that holds a sampled signal voltage, and an analog switch 70 that receives a control signal from the shift register circuit 12 and controls charging. The analog switch 70 is sequentially turned on by the sampling imming, and the voltage corresponding to each signal voltage is set in the sampling capacitor 80. On the other hand, the hold memory circuit 14 includes an analog switch 71 to which the latch signal LS is input and a hold capacitor 90 for holding the signal voltage transferred from the sampling capacitor 80. The analog switch 71 is turned on by the latch signal LS. The signal voltage held in the sampling capacitor 80 is received by the hold capacitor 90. The signal voltage of the hold capacitor 90 is written in each line of a liquid crystal panel (not shown) after impedance conversion by the operational amplifier 72 or the like in the output circuit 15.

γ変換回路６の構成および作用を説明すれば以下のとおりである。γ変換回路（テーブル）６は、例えば、図７に示すような選択回路と記憶回路（メモリー）とで構成され、６ビットのデータＤ１の入力に対し、γ変換された８ビットデータ（データＤ２）を出力する。データＤ１が６ビットの場合、６入力６４出力の選択回路が用いられ、これらの出力と記憶回路とによって、γ変換後の８ビットデータ（データＤ２）を生成することができる。 The configuration and operation of the γ conversion circuit 6 will be described as follows. The γ conversion circuit (table) 6 is composed of, for example, a selection circuit and a storage circuit (memory) as shown in FIG. 7, and γ-converted 8-bit data (data D2) with respect to 6-bit data D1 input. ) Is output. When the data D1 is 6 bits, a 6-input / 64-output selection circuit is used, and 8-bit data (data D2) after γ conversion can be generated by these outputs and the storage circuit.

図９はこのγ変換回路６による階調変換例および変換前後の各階調と信号電圧との関係を示す表である。上記のように、ＤＡＣ回路３では、データＤ１が示す階調Ｇ１が最小階調（１）≦Ｇ１≦低閾値階調（５）である場合および高閾値階調（６０）≦Ｇ１≦最大階調（６４）である場合には、リニアＤＡＣ８によることなく信号電圧入力端子９に与えられる電圧を信号電圧として出力する一方、データＤ１（表示データ）が示す階調が低閾値階調＜Ｇ１＜高閾値階調（すなわち、６≦Ｔ１≦５９）である場合にはリニアＤＡＣ８により生成された電圧を信号電圧として出力する。これを考慮して、図９左端２列に示すように、データＤ１（６ビット）の階調１〜５それぞれに対し、γ補正曲線に基づいて８ビットの階調１〜５を対応付け、データＤ２とする。また、データＤ１（６ビット）の階調６〜５９それぞれに対して、８ビットの階調１５〜２４５の中からγ補正曲線に基づいて選択された階調を対応付け、データＤ２とする。また、データＤ１（６ビット）の階調６０〜６４それぞれに対し、γ補正曲線に基づいて８ビットの階調２５２〜２５６を対応付け、データＤ２とする。 FIG. 9 is a table showing an example of gradation conversion by the γ conversion circuit 6 and the relationship between each gradation before and after the conversion and the signal voltage. As described above, in the DAC circuit 3, when the gradation G1 indicated by the data D1 is the minimum gradation (1) ≦ G1 ≦ the low threshold gradation (5) and the high threshold gradation (60) ≦ G1 ≦ the maximum order In the case of the tone (64), the voltage applied to the signal voltage input terminal 9 is output as the signal voltage without using the linear DAC 8, while the gradation indicated by the data D1 (display data) is the low threshold gradation <G1 < In the case of a high threshold gradation (that is, 6 ≦ T1 ≦ 59), the voltage generated by the linear DAC 8 is output as a signal voltage. Considering this, as shown in the two columns at the left end of FIG. 9, 8-bit gradations 1 to 5 are associated with gradations 1 to 5 of data D1 (6 bits) based on the γ correction curve, Let it be data D2. Further, the gradations selected from the 8-bit gradations 15 to 245 based on the γ correction curve are associated with the gradations 6 to 59 of the data D1 (6 bits), and are set as data D2. Further, 8-bit gradations 252 to 256 are associated with the gradations 60 to 64 of the data D1 (6 bits) based on the γ correction curve, and are set as data D2.

例えば、１階調（６ビット）を示すデータＤ１（００００００）が図７の選択回路（６つの入力）に入力されれば、記憶回路（８つの出力）から１階調（８ビット）を示す（００００００００）が出力され、６階調（６ビット）を示すデータＤ１（０００１０１）が選択回路（６つの入力）に入力されれば、記憶回路（８つの出力）から１５階調（８ビット）を示す（００００１１１０）が出力され、５９階調（６ビット）を示すデータＤ１（１１１０１０）が選択回路（６つの入力）に入力されれば、記憶回路（８つの出力）から２４５階調（８ビット）を示す（１１１１０１００）が出力され、６４階調（６ビット）を示すデータＤ１（１１１１１１）が選択回路（６つの入力）に入力されれば、記憶回路（８つの出力）から２５６階調（８ビット）を示す（１１１１１１１１）が出力される。 For example, if data D1 (000000) indicating one gradation (6 bits) is input to the selection circuit (six inputs) in FIG. 7, one gradation (8 bits) is indicated from the memory circuit (eight outputs). When (00000000) is output and data D1 (000101) indicating 6 gradations (6 bits) is input to the selection circuit (6 inputs), 15 gradations (8 bits) are output from the storage circuit (8 outputs). Is output, and data D1 (1111010) indicating 59 gradations (6 bits) is input to the selection circuit (six inputs), the storage circuit (eight outputs) outputs 245 gradations (8 (11110100) indicating 64 bits) and data D1 (111111) indicating 64 gradations (6 bits) are input to the selection circuit (6 inputs), 256 gradations are output from the memory circuit (8 outputs). Shows the 8-bit) (11111111) are outputted.

ＤＡＣ回路３の一回路構成例を図４に示す。同図に示されるように、ＤＡＣ回路３は、信号電圧入力回路１０と、リニアＤＡＣ８と、切替回路２２とを備える。信号電圧入力回路１０は、入力Ｔ０〜Ｔ７と、ラインＬ０〜Ｌ９と、信号電圧入力端子９（パッドａ〜ｊ）と、ＡＮＤ回路ＡＮＤ０〜５と、ＯＲ回路０Ｒ０〜６と、インバータ回路ＩＮ０〜１０と、アナログスイッチＳＷ１〜１０と、出力ＯＵＴを備える。一方、リニアＤＡＣ８は、８つのバッファＢＦ０〜ＢＦ７と、８つの同一抵抗Ｒと、８つの同一抵抗２Ｒと、ラインＬ１０・Ｌ１１とを備える。この各抵抗２Ｒの抵抗値は、各抵抗Ｒの抵抗値の２倍である。また、切替回路２２は、アナログスイッチＳＷ１・２と、インバータ回路ＩＮ１１とを備える。 An example of the circuit configuration of the DAC circuit 3 is shown in FIG. As shown in the figure, the DAC circuit 3 includes a signal voltage input circuit 10, a linear DAC 8, and a switching circuit 22. The signal voltage input circuit 10 includes inputs T0 to T7, lines L0 to L9, signal voltage input terminals 9 (pads a to j), AND circuits AND0 to AND5, OR circuits 0R0 to 6, and inverter circuits IN0 to IN0. 10, analog switches SW1 to SW10, and an output OUT. On the other hand, the linear DAC 8 includes eight buffers BF0 to BF7, eight identical resistors R, eight identical resistors 2R, and lines L10 and L11. The resistance value of each resistor 2R is twice the resistance value of each resistor R. The switching circuit 22 includes analog switches SW1 and SW2 and an inverter circuit IN11.

ＤＡＣ回路３において、８つの入力Ｔ０〜Ｔ７は、γ変換回路６（図７参照）の８ビット出力に対応して設けられる。まず、ラインＬ０〜Ｌ７はそれぞれ、Ｔ０〜Ｔ７に接続される。例えば、ラインＬ０は入力Ｔ０に接続され、Ｌ７はそれぞれ、入力Ｔ７に接続される。ラインＬ８はＡＮＤ０の出力に、ラインＬ９はＯＲ０の出力に接続される。ＡＮＤ０は５つの入力を有し、ＡＮＤ１〜５は４つの入力を有する。また、ＯＲ０は５つの入力を有し、ＯＲ１〜５は４つの入力を有し、ＯＲ６は１０個の入力を有する。なお、ＩＮ１〜１１は出力側に負論理記号が付くインバータ回路であるものとする。 In the DAC circuit 3, eight inputs T0 to T7 are provided corresponding to the 8-bit output of the γ conversion circuit 6 (see FIG. 7). First, the lines L0 to L7 are connected to T0 to T7, respectively. For example, line L0 is connected to input T0, and L7 is connected to input T7, respectively. Line L8 is connected to the output of AND0, and line L9 is connected to the output of OR0. AND0 has five inputs, and AND1-5 have four inputs. OR0 has 5 inputs, OR1-5 have 4 inputs, and OR6 has 10 inputs. Note that IN1 to IN11 are inverter circuits having a negative logic symbol on the output side.

ここで、信号電圧入力端子（以下、パッド）ａは、最下位（階調）電圧ＶＭｉｎのラインに接続され、パッドｂは、第１低入力電圧ＶＡのラインに接続され、パッドｃは、第２低入力電圧ＶＢのラインに接続され、パッドｄは、第３低入力電圧ＶＣのラインに接続され、パッドｅは、低閾値入力電圧ＶＬのラインに接続され、パッドｆは、高閾値入力電圧ＶＨのラインに接続され、パッドｇは、第１高入力電圧ＶＸのラインに接続され、パッドｈは、第２高入力電圧ＶＹのラインに接続され、パッドｉは、第３高入力電圧ＶＺのラインに接続され、パッドｊは、最上位（階調）電圧ＶＭａｘのラインに接続されている。なお、動作電圧範囲が１０〔Ｖ〕であれば、上記の最下位（階調）電圧ＶＭｉｎ、第１低入力電圧ＶＡ、第２低入力電圧ＶＢ、第３低入力電圧ＶＣ、低閾値入力電圧ＶＬ、高閾値入力電圧ＶＨ、第１高入力電圧ＶＸ、第２高入力電圧ＶＹ、第３高入力電圧ＶＺおよび最上位（階調）電圧ＶＭａｘはそれぞれ、例えば図９の表に基づいて、０．０３９〔Ｖ〕、２．７３４〔Ｖ〕、３．０４７〔Ｖ〕、３．３５９〔Ｖ〕、３．６７２〔Ｖ〕、６．０９４〔Ｖ〕、６．４０６〔Ｖ〕、６．７１９〔Ｖ〕、７．８１３〔Ｖ〕、１０．０００〔Ｖ〕とすれば良い。 Here, the signal voltage input terminal (hereinafter referred to as a pad) a is connected to the line of the lowest (gradation) voltage VMin, the pad b is connected to the line of the first low input voltage VA, and the pad c is 2 is connected to the line of the low input voltage VB, the pad d is connected to the line of the third low input voltage VC, the pad e is connected to the line of the low threshold input voltage VL, and the pad f is the high threshold input voltage The pad g is connected to the first high input voltage VX line, the pad h is connected to the second high input voltage VY line, and the pad i is connected to the third high input voltage VZ. The pad j is connected to the line of the highest (gradation) voltage VMax. If the operating voltage range is 10 [V], the lowest (gradation) voltage VMin, the first low input voltage VA, the second low input voltage VB, the third low input voltage VC, and the low threshold input voltage are described. The VL, the high threshold input voltage VH, the first high input voltage VX, the second high input voltage VY, the third high input voltage VZ, and the most significant (grayscale) voltage VMax are 0 based on, for example, the table of FIG. .039 [V], 2.734 [V], 3.047 [V], 3.359 [V], 3.672 [V], 6.094 [V], 6.406 [V], 6. 719 [V], 7.813 [V], and 10.000 [V] may be used.

また、パッドａ〜ｅはそれぞれ、アナログスイッチＳＷ１〜５およびノードＰを介して切替回路２２に接続され、パッドｆ〜ｊはそれぞれ、アナログスイッチＳＷ１０〜６およびノードＰを介して切替回路２２に接続されている。例えば、パッドａは、アナログスイッチＳＷ１およびノードＰを介して切替回路２２に接続され、パッドｂは、アナログスイッチＳＷ２およびノードＰを介して切替回路２２に接続されている。また、パッドｆは、アナログスイッチＳＷ１０およびノードＰを介して切替回路２２に接続され、パッドｇは、アナログスイッチＳＷ９およびノードＰを介して切替回路２２に接続されている。 The pads a to e are connected to the switching circuit 22 through the analog switches SW1 to SW5 and the node P, respectively, and the pads f to j are connected to the switching circuit 22 through the analog switches SW10 to 6 and the node P, respectively. Has been. For example, the pad a is connected to the switching circuit 22 via the analog switch SW1 and the node P, and the pad b is connected to the switching circuit 22 via the analog switch SW2 and the node P. The pad f is connected to the switching circuit 22 via the analog switch SW10 and the node P, and the pad g is connected to the switching circuit 22 via the analog switch SW9 and the node P.

ＡＮＤ０の５つの入力は、Ｌ０〜４に接続され、ＯＲ０の５つの入力も、Ｌ０〜４に接続される。 The five inputs of AND0 are connected to L0-4, and the five inputs of OR0 are also connected to L0-4.

ＯＲ１の４つの入力は、ラインＬ５〜７およびラインＬ９に接続される。また、ＯＲ２の４つの入力のうち３つはラインＬ５〜６およびＬ９に接続され、残りの１つ入力はＩＮ１を介してラインＬ７に接続される。なお、ＯＲ２はＩＮ１の出力側になる。ＯＲ３の４つの入力のうち３つはラインＬ５、７およびＬ９に接続され、残りの１つ入力はＩＮ２を介してラインＬ６に接続される。なお、ＯＲ３はＩＮ２の出力側になる。ＯＲ４の４つの入力のうち２つはラインＬ５、Ｌ９に接続され、残りの２つの入力のうち、一方はＩＮ３を介してラインＬ６に接続され、他方はＩＮ４を介してラインＬ７に接続される。なお、ＯＲ４はＩＮ３・４の出力側になる。また、ＯＲ５の４つの入力のうち３つはラインＬ６〜７およびＬ９に接続され、残りの１つ入力はＩＮ５を介してラインＬ５に接続される。なお、ＯＲ５はＩＮ５の出力側になる。 The four inputs of OR1 are connected to lines L5-7 and line L9. Also, three of the four inputs of OR2 are connected to lines L5-6 and L9, and the remaining one input is connected to line L7 via IN1. Note that OR2 is the output side of IN1. Three of the four inputs of OR3 are connected to lines L5, 7 and L9, and the remaining one input is connected to line L6 via IN2. Note that OR3 is on the output side of IN2. Two of the four inputs of OR4 are connected to lines L5 and L9, and one of the remaining two inputs is connected to line L6 via IN3 and the other is connected to line L7 via IN4. . Note that OR4 is the output side of IN3 · 4. Three of the four inputs of OR5 are connected to lines L6-7 and L9, and the remaining one input is connected to line L5 via IN5. Note that OR5 is the output side of IN5.

ＡＮＤ１の４つの入力は、ラインＬ５〜７およびラインＬ８に接続される。また、ＡＮＤ２の４つの入力のうち３つはラインＬ５〜６およびＬ８に接続され、残りの１つ入力はＩＮ６を介してラインＬ７に接続される。なお、ＡＮＤ２はＩＮ６の出力側になる。ＡＮＤ３の４つの入力のうち３つはラインＬ５、７およびＬ８に接続され、残りの１つ入力はＩＮ７を介してラインＬ６に接続される。なお、ＡＮＤ３はＩＮ７の出力側になる。ＡＮＤ４の４つの入力のうち２つはラインＬ５、Ｌ８に接続され、残りの２つの入力のうち、一方はＩＮ８を介してラインＬ６に接続され、他方はＩＮ９を介してラインＬ７に接続される。なお、ＡＮＤ４はＩＮ８・９の出力側になる。また、ＡＮＤ５の４つの入力のうち３つはラインＬ６〜７およびＬ８に接続され、残りの１つ入力はＩＮ１０を介してラインＬ５に接続される。なお、ＡＮＤ５はＩＮ１０の出力側になる。 The four inputs of AND1 are connected to lines L5-7 and line L8. Also, three of the four inputs of AND2 are connected to lines L5-6 and L8, and the remaining one input is connected to line L7 via IN6. Note that AND2 is the output side of IN6. Three of the four inputs of AND3 are connected to lines L5, 7 and L8, and the remaining one input is connected to line L6 via IN7. Note that AND3 is the output side of IN7. Two of the four inputs of AND4 are connected to lines L5 and L8, and one of the remaining two inputs is connected to line L6 via IN8 and the other is connected to line L7 via IN9. . Note that AND4 is the output side of IN8 · 9. Also, three of the four inputs of AND5 are connected to lines L6-7 and L8, and the remaining one input is connected to line L5 via IN10. Note that AND5 is the output side of IN10.

また、ＯＲ１〜ＯＲ５それぞれの出力は、アナログスイッチＳＷ１〜ＳＷ５の制御入力とされるとともに、ＯＲ６の入力とされる。例えば、ＯＲ１の出力はＳＷ１の制御入力とされるとともに、ＯＲ６の入力とされる。そして、ＡＮＤ１〜ＡＮＤ５それぞれの出力は、アナログスイッチＳＷ６〜ＳＷ１０の制御入力とされるとともに、ＯＲ６の入力とされる。例えば、ＡＮＤ１の出力はＳＷ６の制御入力とされるとともに、ＯＲ６の入力とされる。 The outputs of OR1 to OR5 are used as control inputs for the analog switches SW1 to SW5 and as inputs for the OR6. For example, the output of OR1 is used as the control input of SW1 and as the input of OR6. The outputs of AND1 to AND5 are used as control inputs for the analog switches SW6 to SW10 and as inputs for the OR6. For example, the output of AND1 is used as the control input of SW6 and as the input of OR6.

リニアＤＡＣ８においては、９つのノードｎ０〜ｎ８における隣接するノード間（ｎ０−ｎ１，ｎ１−ｎ２，ｎ２−ｎ３，ｎ３−ｎ４，ｎ４−ｎ５，ｎ５−ｎ６，ｎ６−ｎ７，ｎ７−ｎ８）に１つずつ抵抗Ｒが接続される。例えば、ノードｎ０とノードｎ１との間に抵抗Ｒが接続され、ノードｎ１とノードｎ２との間に抵抗Ｒが接続され、ノードｎ７とノードｎ８との間に抵抗Ｒが接続されている。また、バッファＢＦ０〜バッファＢＦ７それぞれの出力と、ノード０〜７それぞれのとの間に、１つずつ抵抗２Ｒが接続されている。例えば、バッファＢＦ０とノードｎ０との間に抵抗２Ｒが接続され、バッファＢＦ１とノードｎ１との間に抵抗２Ｒが接続され、バッファＢＦ７とノードｎ７との間に抵抗２Ｒが接続されている。なお、各バッファＢＦ（０〜７）は、例えば図６に示す回路構成である。 In the linear DAC 8, between the adjacent nodes in the nine nodes n0 to n8 (n0-n1, n1-n2, n2-n3, n3-n4, n4-n5, n5-n6, n6-n7, n7-n8). Resistors R are connected one by one. For example, a resistor R is connected between the node n0 and the node n1, a resistor R is connected between the node n1 and the node n2, and a resistor R is connected between the node n7 and the node n8. Further, one resistor 2R is connected between each output of the buffers BF0 to BF7 and each of the nodes 0 to 7. For example, the resistor 2R is connected between the buffer BF0 and the node n0, the resistor 2R is connected between the buffer BF1 and the node n1, and the resistor 2R is connected between the buffer BF7 and the node n7. Each buffer BF (0 to 7) has a circuit configuration shown in FIG. 6, for example.

ここで、バッファＢＦ０〜７それぞれの低電源電圧端子がパッドｅに接続するラインＬ１０に接続される。一方、バッファＢＦ０〜７それぞれの高電源電圧端子がパッドｊに接続するラインＬ１１に接続されている。また、ノードｎ８がパッドａに接続されている。さらに、バッファＢＦ０〜７それぞれの入力がラインＬ０〜Ｌ７に接続されている。例えば、バッファＢＦ０入力がラインＬ０に接続され、バッファＢＦ１入力がラインＬ１に接続され、バッファＢＦ７の入力がラインＬ７に接続されている。 Here, the low power supply voltage terminals of the buffers BF0 to BF7 are connected to the line L10 connected to the pad e. On the other hand, the high power supply voltage terminals of the buffers BF0 to BF7 are connected to a line L11 connected to the pad j. Further, the node n8 is connected to the pad a. Further, the inputs of the buffers BF0 to BF7 are connected to the lines L0 to L7. For example, the buffer BF0 input is connected to the line L0, the buffer BF1 input is connected to the line L1, and the input of the buffer BF7 is connected to the line L7.

切替回路２２においては、ノードＰ・ＯＵＴ間の通電を制御するようなアナログスイッチＳＷ１１が設けられるとともに、ノードｎ０・ＯＵＴ間の通電を制御するようなアナログスイッチＳＷ１２が設けられる。アナログスイッチＳＷ１１の制御用入力およびＯＲ６の出力が互いに接続されるとともにＩＮ１１の出力とされ、このＩＮ１１の出力がＳＷ１２の制御入力とされている。 The switching circuit 22 is provided with an analog switch SW11 for controlling energization between the nodes P and OUT, and an analog switch SW12 for controlling energization between the nodes n0 and OUT. The control input of the analog switch SW11 and the output of the OR6 are connected to each other and used as the output of IN11. The output of IN11 is used as the control input of SW12.

以上のようなＤＡＣ回路３において、信号電圧入力回路１０の８つの入力Ｔ０〜Ｔ７には、入力ラッチ回路１１を介してγ変換回路６から出力されたデータＤ２（８ビットデータ）が入力される。 In the DAC circuit 3 as described above, the data D2 (8-bit data) output from the γ conversion circuit 6 is input to the eight inputs T0 to T7 of the signal voltage input circuit 10 via the input latch circuit 11. .

ここで、入力Ｔ０〜Ｔ７に１階調（８ビット）を示す（００００００００）が入力された場合、ＯＲ１からＳＷ１を開く出力がなされとともに、ＯＲ１の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドａとＯＵＴとが導通し、ＯＵＴにはパッドａに与えられる最下位（階調）電圧ＶＭｉｎが出力される。このとき、ＯＲ６の出力はＩＮ１１を介してＳＷ１２を閉じることになり、リニアＤＡＣ８（ノードｎ０）とＯＵＴとは遮断される。また、入力Ｔ０〜Ｔ７に２階調（８ビット）を示す（０００００００１）が入力された場合、ＯＲ２からＳＷ２を開く出力がなされとともに、ＯＲ２の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｂとＯＵＴとが導通し、ＯＵＴにはパッドｂに与えられる第１低入力電位ＶＡが出力される。このとき、ＯＲ６の出力はＩＮ１１を介してＳＷ１２を閉じることになり、リニアＤＡＣ８（ノードｎ０）とＯＵＴとは遮断される。同様に、（００００００１０）が入力された場合、ＯＲ３からＳＷ３を開く出力がなされとともに、ＯＲ３の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｃとＯＵＴとが導通し、ＯＵＴにはパッドｃに与えられる第２低入力電位ＶＢが出力される。また、（００００００１１）が入力された場合、ＯＲ４からＳＷ４を開く出力がなされとともに、ＯＲ４の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｄとＯＵＴとが導通し、ＯＵＴにはパッドｄに与えられる第３低入力電位ＶＣが出力される。また、（０００００１００）が入力された場合、ＯＲ５からＳＷ５を開く出力がなされとともに、ＯＲ５の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｅとＯＵＴとが導通し、ＯＵＴにはパッドｅに与えられる低閾値入力電圧ＶＬが出力される。 Here, when (00000000) indicating one gradation (8 bits) is input to the inputs T0 to T7, an output for opening SW1 from OR1 and an output for opening SW11 from OR6 to which the output of OR1 is input are provided. As a result, the pads a and OUT become conductive, and the lowest (gradation) voltage VMin applied to the pad a is output to OUT. At this time, the output of OR6 closes SW12 via IN11, and the linear DAC 8 (node n0) and OUT are blocked. Further, when (00000001) indicating two gradations (8 bits) is input to the inputs T0 to T7, an output for opening SW2 from OR2 and an output for opening SW11 from OR6 to which the output of OR2 is input are made. As a result, the pad b and OUT become conductive, and the first low input potential VA applied to the pad b is output to OUT. At this time, the output of OR6 closes SW12 via IN11, and the linear DAC 8 (node n0) and OUT are blocked. Similarly, when (00000010) is inputted, an output for opening SW3 is made from OR3, and an output for opening SW11 is made from OR6 to which the output of OR3 is inputted. As a result, pads c and OUT become conductive, and OUT Outputs the second low input potential VB applied to the pad c. When (00000011) is input, an output for opening SW4 is made from OR4, and an output for opening SW11 is made from OR6 to which the output of OR4 is inputted. As a result, pads d and OUT become conductive, and OUT Outputs the third low input potential VC applied to the pad d. When (00000100) is input, an output for opening SW5 is made from OR5, and an output for opening SW11 is made from OR6 to which the output of OR5 is inputted. As a result, pads e and OUT become conductive, and OUT Outputs a low threshold input voltage VL applied to the pad e.

また、入力Ｔ０〜Ｔ７に２５２階調（８ビット）を示す（１１１１１０１１）が入力された場合、ＡＮＤ５からＳＷ１０を開く出力がなされとともに、ＡＮＤ５の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｆとＯＵＴとが導通し、ＯＵＴにはパッドｆに与えられる高閾値入力電圧ＶＨが出力される。このとき、ＯＲ６の出力はＩＮ１１を介してＳＷ１２を閉じることになり、リニアＤＡＣ８（ノードｎ０）とＯＵＴとは遮断される。また、（１１１１１１０１）が入力された場合、ＡＮＤ４からＳＷ９を開く出力がなされとともに、ＡＮＤ４の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｇとＯＵＴとが導通し、ＯＵＴにはパッドｇに与えられる第１高入力電圧ＶＸが出力される。また、（１１１１１１０１）が入力された場合、ＡＮＤ３からＳＷ９を開く出力がなされとともに、ＡＮＤ３の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｈとＯＵＴとが導通し、ＯＵＴにはパッドｈに与えられる第２高入力電圧ＶＹが出力される。また、（１１１１１１１０）が入力された場合、ＡＮＤ２からＳＷ７を開く出力がなされとともに、ＡＮＤ２の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｉとＯＵＴとが導通し、ＯＵＴにはパッドｉに与えられる第３高入力電圧ＶＺが出力される。また、（１１１１１１１１）が入力された場合、ＡＮＤ１からＳＷ６を開く出力がなされとともに、ＡＮＤ１の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｊとＯＵＴとが導通し、ＯＵＴにはパッドｊに与えられる最上位（階調）電圧ＶＭａｘが出力される。 When (11111011) indicating 252 gradations (8 bits) is input to the inputs T0 to T7, an output for opening SW10 is made from AND5, and an output for opening SW11 is made from OR6 to which the output of AND5 is inputted. As a result, the pad f and OUT are conducted, and the high threshold input voltage VH applied to the pad f is output to OUT. At this time, the output of OR6 closes SW12 via IN11, and the linear DAC 8 (node n0) and OUT are blocked. When (11111101) is input, an output that opens SW9 is made from AND4, and an output that opens SW11 is made from OR6 to which the output of AND4 is input. As a result, pad g and OUT are conducted, and OUT is connected to OUT. Outputs the first high input voltage VX applied to the pad g. When (11111101) is input, an output for opening SW9 is made from AND3, and an output for opening SW11 is made from OR6 to which the output of AND3 is inputted. As a result, pad h and OUT become conductive, and OUT Outputs the second high input voltage VY applied to the pad h. When (11111110) is input, an output that opens SW7 from AND2 is made, and an output that opens SW11 is made from OR6 to which the output of AND2 is input. As a result, pad i and OUT become conductive, and OUT Outputs the third high input voltage VZ applied to the pad i. When (11111111) is input, an output that opens SW6 from AND1 is output, and an output that opens SW11 is output from OR6 to which the output of AND1 is input. As a result, pad j and OUT are electrically connected to OUT. Outputs the most significant (grayscale) voltage VMax applied to the pad j.

ここで、入力Ｔ０〜Ｔ７に、上記した１〜５階調（８ビット）および２５２〜２５６階調（８ビット）以外の階調が入力された場合は、ＳＷ１〜ＳＷ１０がすべてＯＦＦとなるともに、ＯＲ１〜５・ＡＮＤ１〜５の出力が入力されるＯＲ６からＳＷ１１を閉じる出力がなされ、これによりパッドａ〜ｊ（９）とＯＵＴとは遮断される。 Here, when gradations other than the above-described 1 to 5 gradations (8 bits) and 252 to 256 gradations (8 bits) are input to the inputs T0 to T7, all of SW1 to SW10 are turned off. , OR1-5, and the outputs of AND1-5 are input from OR6 to close SW11, thereby shutting off pads aj (9) and OUT.

一方で、入力Ｔ０〜Ｔ７に、上記した１〜５階調（８ビット）および２５２〜２５６階調（８ビット）以外の階調が入力された場合、ＯＲ６の出力はＩＮ１１を介してＳＷ１２を開けることになり、リニアＤＡＣ８（ノードｎ０）とＯＵＴとが導通される。このとき、入力Ｔ０〜Ｔ７への信号（０あるいは１、ＨあるいはＬ）は、リニアＤＡＣ８のバッファＢＦ０〜７それぞれに入力される。例えば、入力Ｔ０への信号（０あるいは１、ＨあるいはＬ）は、ラインＬ０を介してバッファＢＦ０に入力され、入力Ｔ１への信号はラインＬ１を介してバッファＢＦ１に入力され、入力Ｔ７への信号は、ラインＬ７を介してバッファＢＦ７に入力される。これにより、リニアＤＡＣ８では、入力された階調に応じた（リニアな関係の）電圧が生成され、この電圧にパッドｅに与えられる低閾値入力電圧ＶＬを付加した電圧が、信号電圧としてＯＮ状態のＳＷ１２およびＯＵＴを介してシフトレジスタ回路１２へ出力される。すなわち、リニアＤＡＣ８（Ｒ−２ＲＤＡＣ）はパッドｅとパッドｊに印加される電圧間でＤＡ変換を行うものあり、リニアＤＡＣ８に入力されるデータＤ２は、パッドｅとパッドｊを電源とする降圧回路を通ることでアナログの信号電圧に変換される。 On the other hand, when the gradations other than the above-described 1 to 5 gradations (8 bits) and 252 to 256 gradations (8 bits) are input to the inputs T0 to T7, the output of OR6 is connected to SW12 via IN11. As a result, the linear DAC 8 (node n0) and OUT are brought into conduction. At this time, signals (0 or 1, H or L) to the inputs T0 to T7 are input to the buffers BF0 to BF7 of the linear DAC 8, respectively. For example, a signal (0 or 1, H or L) to the input T0 is input to the buffer BF0 via the line L0, and a signal to the input T1 is input to the buffer BF1 via the line L1, and is input to the input T7. The signal is input to the buffer BF7 via the line L7. As a result, the linear DAC 8 generates a voltage (in a linear relationship) corresponding to the input gradation, and a voltage obtained by adding the low threshold input voltage VL applied to the pad e to this voltage is ON as the signal voltage. Are output to the shift register circuit 12 via SW12 and OUT. That is, the linear DAC 8 (R-2RDAC) performs DA conversion between voltages applied to the pad e and the pad j, and the data D2 input to the linear DAC 8 is a step-down circuit using the pad e and the pad j as power sources. By passing through, it is converted to an analog signal voltage.

例えば、Ｔ０〜Ｔ７への信号がそれぞれ、０、０、０、０、１、１、１、０（８ビット１５階調）であるときには、リニアＤＡＣ８で（高閾値入力電圧ＶＨ−高閾値入力電圧ＶＬ）／２^８}×１５の電圧（図９の例で、０．１４２Ｖ）が生成され、これに低閾値入力電圧ＶＬ（図９の例で、３．６７２Ｖ）を加えた信号電圧（図９の例で、３．８１４Ｖ）がＯＵＴから出力される。また、Ｔ０〜Ｔ７への信号がそれぞれ１、１、１、１、０、１、０、０（８ビット２４５階調）であるときには、リニアＤＡＣ８で（高閾値入力電圧ＶＨ−高閾値入力電圧ＶＬ）／２^８}×２４５の電圧（図９の例で、２．３１８Ｖ）が生成され、これに低閾値入力電圧ＶＬ（図９の例で、３．６７２Ｖ）を加えた信号電圧（図９の例で、５．９８９Ｖ）がＯＵＴから出力される。 For example, when the signals to T0 to T7 are 0, 0, 0, 0, 1, 1, 1, 0 (8 bits, 15 gradations), respectively, the linear DAC 8 (high threshold input voltage VH−high threshold input) Voltage VL) / 2 ⁸ } × 15 (0.142 V in the example of FIG. 9) is generated, and a signal voltage (0.172 V in the example of FIG. 9) plus the low threshold input voltage VL (3.672 V in the example of FIG. 9) In the example of FIG. 9, 3.814V) is output from OUT. When the signals to T0 to T7 are 1, 1, 1, 1, 0, 1, 0, 0 (8-bit 245 gradation), respectively, the linear DAC 8 (high threshold input voltage VH−high threshold input voltage) VL) / 2 ⁸ } × 245 (2.318 V in the example of FIG. 9) is generated, and a signal voltage (FIG. 9) is added to the low threshold input voltage VL (3.672 V in the example of FIG. 9). In the example of 9, 5.989V) is output from OUT.

このように、本信号電圧生成回路２では、図３に示すように、最下位（階調）電圧Ｖｍｉｎ〜低閾値入力電圧ＶＬの低階調範囲と、高閾値入力電圧ＶＨ〜最上位（階調）電圧Ｖｍａｘの高階調領域には信号電圧入力端子９（パッドａ〜ｊ）を設けて信号電圧を直接入力し、それ以外の中間階調範囲（低閾値入力電圧ＶＬ〜高閾値入力電圧ＶＨ）ではリニアＤＡＣ８によって信号電圧を生成する。γ補正曲線は、上記低階調領域および高階調領域では隣り合う階調間の信号電圧差が大きく、中間階調領域では隣り合う階調間の信号電圧差が小さい。すなわち、階調として細かい分解能が必要なのは中間階調領域であり、低階調領域や高階調領域では粗い分解能でも構わない。そこで、この粗くても構わない低・高階調領域に対応する信号電圧を外部より直接入力することで、γ変換のビット数を大きくすることなく、また動作範囲電圧の大きな液晶パネルであっても必要な分解能（隣接階調間の信号電圧差）を得ることが可能となる。 In this way, in the signal voltage generation circuit 2, as shown in FIG. 3, the low gradation range from the lowest (gradation) voltage Vmin to the low threshold input voltage VL, and the high threshold input voltage VH to the highest (level). A signal voltage input terminal 9 (pads a to j) is provided directly in the high gradation region of the voltage Vmax to directly input the signal voltage, and the other intermediate gradation range (low threshold input voltage VL to high threshold input voltage VH) ) Generates a signal voltage by the linear DAC 8. The γ correction curve has a large signal voltage difference between adjacent gradations in the low gradation region and the high gradation region, and a small signal voltage difference between adjacent gradations in the intermediate gradation region. That is, it is the intermediate gradation area that requires fine resolution as gradation, and coarse resolution may be used in the low gradation area and high gradation area. Therefore, even if it is a liquid crystal panel with a large operating range voltage without increasing the number of bits of γ conversion by directly inputting the signal voltage corresponding to the low / high gradation region which may be rough from the outside. It is possible to obtain the necessary resolution (signal voltage difference between adjacent gradations).

本実施の形態では、データＤ１（表示データ）が示す階調（１〜６４）に対するリニアＤＡＣ８の守備範囲は、６〜５９階調となり、中間階調領域（低閾値階調＜Ｇ１＜高閾値階調）の分解能が高める（隣接階調間の信号電圧差を小さくする）ことができる。また、本実施の形態では、γ変換回路６で６→８ビットのγ補正（階調変換）を行うとともに、リニアＤＡＣ８を８ビット対応に構成しているため、中間階調領域の分解能は（高閾値入力電圧ＶＨ−低閾値入力電圧ＶＬ）／２^８となり、高精度のγ補正が可能となっている。ここで、図１１は、本実施の形態におけるデータＤ１（表示データ）の階調と出力される信号電圧との関係を示すグラフである。なお、図８は、上記した従来の構成における表示データの階調と出力される信号電圧との関係、図１０はそのグラフである。図８と図９とを比較すれば、従来の構成（図８）の分解能が３９．０６〔ｍＶ〕であるのに対し、本実施の形態の構成（図９）の分解能は９．４６〔ｍＶ〕であり、高精度であることがわかる。また、図１０と１１とを比較すれば、本実施の形態（図１１）は曲線が滑らかであり、高精度のγ補正が可能となっていることが読み取れる。 In this embodiment, the defense range of the linear DAC 8 with respect to the gradation (1 to 64) indicated by the data D1 (display data) is 6 to 59 gradations, and the intermediate gradation area (low threshold gradation <G1 <high threshold). (Gradation) can be improved (the signal voltage difference between adjacent gradations can be reduced). In this embodiment, the γ conversion circuit 6 performs 6 → 8-bit γ correction (gradation conversion) and the linear DAC 8 is configured to support 8 bits, so that the resolution of the intermediate gradation region is ( high threshold input voltage VH- low threshold input voltage VL) / 2 ⁸ becomes, which enables highly accurate γ correction. Here, FIG. 11 is a graph showing the relationship between the gradation of the data D1 (display data) and the output signal voltage in this embodiment. FIG. 8 is a graph showing the relationship between the gray level of display data and the output signal voltage in the above-described conventional configuration, and FIG. 10 is a graph thereof. Comparing FIG. 8 and FIG. 9, the resolution of the conventional configuration (FIG. 8) is 39.06 [mV], whereas the resolution of the configuration of this embodiment (FIG. 9) is 9.46 [9]. mV], which indicates that the accuracy is high. Further, comparing FIGS. 10 and 11, it can be seen that the present embodiment (FIG. 11) has a smooth curve and enables highly accurate γ correction.

なお、本実施の形態では、リニアＤＡＣ８にいわゆるＲ−２Ｒ回路を用いているがこれに限定されず、他の構成のリニアＤＡＣでも構わない。また、信号電圧入力回路１０にはＤＡＣ回路３の他にγ変換回路６や入力ラッチ回路１１を設けているが、γ変換回路６および入力ラッチ回路１１は必須の構成ではない。例えば、データＤ１（表示データ）をＤＡＣ回路３に入力するような構成であっても分解能を向上させることが可能である。また、本実施の形態では、データＤ１を６ビットとし、γ変換回路６で６ビット→８ビットのγ変換を行っているがこれに限定されない。例えば、データＤ１を８ビットとし、８ビット→１０ビットのγ変換を行っても構わない。また、信号電圧入力用端子（パッド）の数も上記した１０個より多くしても少なくしても構わない。また、低階調領域のみ、あるいは高階調領域のみに信号電圧入力用端子を設けることも可能である。 In the present embodiment, a so-called R-2R circuit is used for the linear DAC 8. However, the present invention is not limited to this, and a linear DAC having another configuration may be used. In addition to the DAC circuit 3, the signal voltage input circuit 10 is provided with a γ conversion circuit 6 and an input latch circuit 11, but the γ conversion circuit 6 and the input latch circuit 11 are not essential components. For example, the resolution can be improved even when the data D1 (display data) is input to the DAC circuit 3. In this embodiment, the data D1 is 6 bits, and the γ conversion circuit 6 performs 6 bits → 8 bits γ conversion, but the present invention is not limited to this. For example, the data D1 may be 8 bits and γ conversion from 8 bits to 10 bits may be performed. The number of signal voltage input terminals (pads) may be more or less than the above ten. It is also possible to provide signal voltage input terminals only in the low gradation region or only in the high gradation region.

なお、本実施の形態に係る信号電圧生成回路は、ＮビットリニアＤＡＣを内蔵し、リニアＤＡＣが生成する２^Ｎ階乗のなかから２^Ｎ−Ｍ階乗分を選択しγ補正を実現する半導体回路において、隣り合う階調間電圧差が大きい部分については、専用端子を設けて直接入力し、隣り合う階調間電圧差が小さい部分においてはＮビットリニアＤＡＣを利用し、分解能の高い階調設定を可能にすることを特徴としていると表現することもできる。 Incidentally, the signal voltage generating circuit according to the present embodiment, a built-in N-bit linear DAC, to realize the 2 ^N-M selects the factorial fraction γ correction from among the 2 ^N factorial linear DAC produces semiconductor In the circuit, a portion with a large voltage difference between adjacent gradations is directly input by providing a dedicated terminal, and a portion with a small voltage difference between adjacent gradations uses an N-bit linear DAC to provide a high resolution gradation. It can also be expressed as a feature that enables setting.

本発明は、液晶表示装置等の表示装置に搭載される信号電圧生成回路（ＤＡＣ回路）に広く適用可能である。 The present invention is widely applicable to a signal voltage generation circuit (DAC circuit) mounted on a display device such as a liquid crystal display device.

本実施の形態にかかる液晶表示装置の構成を示すブロック図である。It is a block diagram which shows the structure of the liquid crystal display device concerning this Embodiment. 図１の液晶表示装置のＤＡＣ回路の構成を示す模式図である。FIG. 2 is a schematic diagram illustrating a configuration of a DAC circuit of the liquid crystal display device of FIG. 1. 本信号電圧生成回路での信号生成の方法を示す説明図である。It is explanatory drawing which shows the method of signal generation in this signal voltage generation circuit. 本ＤＡＣ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of this DAC circuit. 本ＤＡＣ回路３模式図である。3 is a schematic diagram of the present DAC circuit 3. FIG. 本ＤＡＣ回路３に用いられるバッファの構成を示す回路図である。3 is a circuit diagram showing a configuration of a buffer used in the DAC circuit 3. FIG. 本信号電圧生成回路のγ変換回路の構成を示す模式図である。It is a schematic diagram which shows the structure of (gamma) conversion circuit of this signal voltage generation circuit. 従来の信号電圧生成回路における変換前後の階調（６ビット・８ビット）と生成される信号電圧との関係を示す表である。It is a table | surface which shows the relationship between the gradation (6 bits * 8 bits) before and behind conversion in the conventional signal voltage generation circuit, and the signal voltage produced | generated. 本信号電圧生成回路における変換前後の階調（６ビット・８ビット）と生成される信号電圧との関係を示す表である。It is a table | surface which shows the relationship between the gradation (6 bits * 8 bits) before and behind conversion in this signal voltage generation circuit, and the signal voltage produced | generated. 従来の信号電圧生成回路におけるγ変換前（表示データ）の階調（６ビット）と生成される信号電圧との関係を示すグラフである。It is a graph which shows the relationship between the gradation (6 bits) before (gamma) conversion (display data) and the signal voltage produced | generated in the conventional signal voltage generation circuit. 本信号電圧生成回路におけるγ変換前（表示データ）の階調（６ビット）と生成される信号電圧との関係を示すグラフである。It is a graph which shows the relationship between the gradation (6 bits) before (gamma) conversion (display data) and the signal voltage produced | generated in this signal voltage generation circuit. 従来の信号電圧生成回路の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional signal voltage generation circuit. 従来の信号電圧生成回路における信号電圧生成方法を示す説明図である。It is explanatory drawing which shows the signal voltage generation method in the conventional signal voltage generation circuit.

Explanation of symbols

１液晶パネル駆動装置（表示装置の駆動装置）
２信号電圧生成回路
３（３Ｒ・３Ｇ・３Ｂ）ＤＡＣ回路
４ソースドライバ
６（６Ｒ・６Ｇ・６Ｂ） γ変換回路
８（８Ｒ・８Ｇ・８Ｂ）リニアＤＡＣ
９（９Ｒ・９Ｇ・９Ｂ）信号電圧入力端子
１０（１０Ｒ・１０Ｇ・１０Ｂ）信号電圧入力回路
１１入力ラッチ回路
１２シフトレジスタ回路
１３サンプリングメモリ回路
１４ホールドメモリ回路
１５出力回路
ＶＳ映像信号源
Ｄ１表示データ（６ビットデジタルデータ）
Ｄ２ γ変換後データ（８ビットデジタルデータ） 1 Liquid crystal panel drive device (display device drive device)
2 Signal voltage generation circuit 3 (3R, 3G, 3B) DAC circuit 4 Source driver 6 (6R, 6G, 6B) γ conversion circuit 8 (8R, 8G, 8B) Linear DAC
9 (9R, 9G, 9B) Signal voltage input terminal 10 (10R, 10G, 10B) Signal voltage input circuit 11 Input latch circuit 12 Shift register circuit 13 Sampling memory circuit 14 Hold memory circuit 15 Output circuit VS Video signal source D1 Display data (6 bit digital data)
D2 Data after γ conversion (8-bit digital data)

Claims

A signal voltage generation circuit that outputs a signal voltage corresponding to display data,
A linear DAC in which there is a linear relationship between the gray scale indicated by the input data and the voltage generated corresponding to the gray scale;
A signal voltage input terminal,
When the gradation indicated by the display data is a predetermined gradation, the voltage applied to the signal voltage input terminal is output as a signal voltage without using the linear DAC,
A signal voltage generation circuit that outputs a voltage generated by the linear DAC as a signal voltage when a gradation indicated by display data is other than the predetermined gradation.

A γ conversion circuit that performs multi-gradation conversion on the display data based on a γ correction curve is provided, and data that has been subjected to multi-gradation conversion by the γ conversion circuit is input to the linear DAC. Item 2. The signal voltage generation circuit according to Item 1.

3. The signal voltage generation circuit according to claim 2, wherein the predetermined gradation is a plurality of continuous gradations including a minimum gradation indicated by display data.

3. The signal voltage generation circuit according to claim 2, wherein the predetermined gradation is a plurality of continuous gradations including a maximum gradation indicated by display data.

A signal voltage generation circuit that outputs a signal voltage corresponding to display data,
A linear DAC in which there is a linear relationship between the gray scale indicated by the input data and the voltage generated corresponding to the gray scale;
A signal voltage input terminal,
By directly inputting a part of the signal voltage from the signal voltage input terminal, the range of the signal voltage generated by the linear DAC is narrowed, and the signal voltage difference between adjacent gradations in this range is reduced. Voltage generation circuit.

A drive device for a display device, comprising the signal voltage generation circuit according to claim 1.

A liquid crystal display device comprising the drive device for a display device according to claim 6.