JP2007184591A - Phase change storage element including contact with multi-bit cell and diameter to be adjusted therein, its manufacturing method, and its program method - Google Patents
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Links
- 238000003860 storage Methods 0.000 title claims abstract description 103
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 150000004770 chalcogenides Chemical class 0.000 claims abstract description 108
- 238000010438 heat treatment Methods 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims description 140
- 238000000034 method Methods 0.000 claims description 25
- 239000000126 substance Substances 0.000 abstract 3
- 210000004027 cell Anatomy 0.000 description 90
- 239000012782 phase change material Substances 0.000 description 48
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 229910010037 TiAlN Inorganic materials 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 238000010791 quenching Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000012417 linear regression Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000611 regression analysis Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101001077600 Homo sapiens Insulin receptor substrate 2 Proteins 0.000 description 1
- 102100025092 Insulin receptor substrate 2 Human genes 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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Abstract
Description
本発明は相変化記憶素子、その製造方法及びそのプログラム方法に関し、特にマルチビットセル及び直径が調節されるコンタクトを具備する相変化記憶素子、その製造方法及びそのプログラム方法に関するものである。 The present invention relates to a phase change memory element, a manufacturing method thereof, and a programming method thereof, and more particularly to a phase change memory element including a multi-bit cell and a contact whose diameter is adjusted, a manufacturing method thereof and a programming method thereof.
近来、相変化記憶素子が開発されている。前記相変化記憶素子は電源の供給が遮断された場合でも保存された情報を維持する不揮発性の特性を有している。相変化記憶素子の単位セルはデータ保存媒質のような相変化物質を用いる。前記相変化物質は複数の安定した状態、すなわち、結晶質状態及び非晶質状態を具備する。前記状態は印加される電流を介して前記セルの構造に供給された熱によって調節される。一般的に知られている相変化物質、すなわちカルコゲナイドは通常ＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）物質として称されるＧｅ、Ｓｂ及びＴｅからなっている化合物である。特に、前記ＧＳＴ物質の一形態は、Ｇｅ２Ｓｂ２Ｔｅ５である。前記ＧＳＴ物質を物質の溶融点に近い温度で短時間に加熱させた後、迅速に冷却させたり、急冷（クエンチ）させた場合、前記ＧＳＴ物質は非晶質状態となる。前記ＧＳＴ物質を前記溶融点よりも低い結晶化温度で長期間に加熱させた後、ゆっくり冷却させた場合、前記ＧＳＴ物質は結晶質状態となる。前記非晶質状態のＧＳＴは前記結晶質状態のＧＳＴの比抵抗よりも高い比抵抗を有する。これによって、前記相変化記憶セル内に保存される情報が論理「１」であるか、または「０」であるかは前記相変化物質を介して流動する電流の量を感知することによって決定される。 Recently, phase change memory elements have been developed. The phase change memory element has a non-volatile characteristic that maintains stored information even when power supply is interrupted. The unit cell of the phase change memory element uses a phase change material such as a data storage medium. The phase change material has a plurality of stable states, that is, a crystalline state and an amorphous state. The state is controlled by heat supplied to the cell structure via an applied current. A generally known phase change material, that is, chalcogenide, is a compound composed of Ge, Sb and Te, usually referred to as GST (Ge-Sb-Te) material. In particular, one form of the GST material is Ge 2 Sb 2 Te 5 . When the GST material is heated at a temperature close to the melting point of the material for a short time, and then rapidly cooled or quenched (quenched), the GST material is in an amorphous state. When the GST material is heated at a crystallization temperature lower than the melting point for a long time and then slowly cooled, the GST material is in a crystalline state. The amorphous GST has a specific resistance higher than that of the crystalline GST. Accordingly, whether the information stored in the phase change memory cell is logic “1” or “0” is determined by sensing the amount of current flowing through the phase change material. The
ジュール熱は前記相変化物質へ供給された熱として用いられる。すなわち、電流が前記相変化物質に接続されている電極に供給される場合、ジュール熱が前記電極から発生して前記相変化物質に供給される。前記相変化物質に供給された熱の温度は前記供給された電流の量に依る。 Joule heat is used as the heat supplied to the phase change material. That is, when an electric current is supplied to the electrode connected to the phase change material, Joule heat is generated from the electrode and supplied to the phase change material. The temperature of the heat supplied to the phase change material depends on the amount of current supplied.
図１は、従来の相変化記憶セルの構造を説明する断面図である。図１を参照すると、下部絶縁膜１０２が半導体基板上に形成される。上部絶縁膜１２２が前記下部絶縁膜１０２上に形成される。前記下部絶縁膜１０２を貫通する第１コンタクトホール１０５が形成され、前記上部絶縁膜１２２を貫通する第２コンタクトホール１２５が形成される。前記第２コンタクトホール１２５はタングステン（Ｗ）、アルミニウム（Ａｌ）、または、銅（Ｃｕ）のような導電性物質で形成された上部導電性コンタクトプラグ１２７で埋め込まれる。前記第１コンタクトホール１０５はＴｉＡｌＮ、ＴｉＮ、またはこれらと類似の物質である導電性物質で形成されたヒータ１１３ａ及び下部導電性コンタクトプラグで埋め込まれる。 FIG. 1 is a cross-sectional view illustrating the structure of a conventional phase change memory cell. Referring to FIG. 1, a lower insulating film 102 is formed on a semiconductor substrate. An upper insulating film 122 is formed on the lower insulating film 102. A first contact hole 105 penetrating the lower insulating film 102 is formed, and a second contact hole 125 penetrating the upper insulating film 122 is formed. The second contact hole 125 is filled with an upper conductive contact plug 127 formed of a conductive material such as tungsten (W), aluminum (Al), or copper (Cu). The first contact hole 105 is filled with a heater 113a and a lower conductive contact plug formed of a conductive material such as TiAlN, TiN, or a similar material.
ＧＳＴ相変化物質膜１１５は前記下部絶縁膜１０２上の前記上部絶縁膜１２２内に形成される。ＴｉＮ、ＴａＮ、ＷＮ、または、これらと類似の物質からなる導電性上部電極１１９は前記ＧＳＴ相変化物質膜１１５の上部面上に形成される。前記相変化物質膜１１５の下部面は前記下部プラグまたはヒータ１１３ａに電気的に接続され、前記相変化物質膜１１５の上部面は上部電極１１９及び上部コンタクトプラグ１２７に電気的に接続される。Ｗ、Ａｌ、Ｃｕ、またはこれらと類似の物質である導電性物質で形成された導電性金属パターン１２９は上部コンタクトプラグ１２７及び上部電極１１９に電気的に接続される。 A GST phase change material layer 115 is formed in the upper insulating layer 122 on the lower insulating layer 102. A conductive upper electrode 119 made of TiN, TaN, WN, or a similar material is formed on the upper surface of the GST phase change material film 115. The lower surface of the phase change material layer 115 is electrically connected to the lower plug or heater 113a, and the upper surface of the phase change material layer 115 is electrically connected to the upper electrode 119 and the upper contact plug 127. A conductive metal pattern 129 formed of a conductive material such as W, Al, Cu, or a similar material is electrically connected to the upper contact plug 127 and the upper electrode 119.
メモリセルがプログラムされる場合、前記金属パターン１２９及び下部コンタクト、そしてヒータ１１３ａに電流が印加される。ヒータ１１３ａを介する電流の流れによって熱を発生させ、発生された熱は前記ＧＳＴ物質膜１１５内のプログラム可能領域１１７の状態に影響を及ぼす。前記印加されたプログラムプロセスと係って前記プログラム可能領域１１７のＧＳＴ物質が結晶質状態または非晶質状態に変わる。例えば、前記結晶質状態に前記プログラム可能領域をプログラムするために、前記ＧＳＴ物質を介して約０．５６ｍＡの電流を流れるようにして前記ＧＳＴ物質を約１５０℃で加熱した後、約５００ｎｓの時間冷却する。さらに例えば、前記非晶質状態で前記プログラム可能領域をプログラムするために、前記ＧＳＴ物質を介して約１．２ｍＡの電流が流れるようにして前記ＧＳＴ物質を約６２０℃に加熱した後、約４−５ｎｓの時間冷却する。 When the memory cell is programmed, a current is applied to the metal pattern 129, the lower contact, and the heater 113a. Heat is generated by the flow of current through the heater 113a, and the generated heat affects the state of the programmable region 117 in the GST material film 115. In connection with the applied program process, the GST material in the programmable region 117 changes to a crystalline state or an amorphous state. For example, to program the programmable region into the crystalline state, after heating the GST material at about 150 ° C. with a current of about 0.56 mA flowing through the GST material, a time of about 500 ns Cooling. Further, for example, to program the programmable region in the amorphous state, after heating the GST material to about 620 ° C. with a current of about 1.2 mA flowing through the GST material, about 4 Cool for -5 ns.
図２Ａは図１の記憶セルの概略的な構成図である。図２Ｂは図１の記憶セルが用いられる概略的な等価回路図である。図２Ａ及び図２Ｂを参照すると、ビットラインＢＬから前記上部電極１１９及び前記ＧＳＴ相変化物質膜１１５を通って電流が流れる場合、前記プログラム可能領域１１７は所望の状態にプログラムされる。前記ＧＳＴ物質膜１１５は可変抵抗として示される。ワードラインがトランジスタ１２１を調節するのに用いられてプログラムプロセスが進行される。前記ヒータ１１３ａを通る電流が前記ＧＳＴ物質膜１１５を加熱して前記プログラム可能領域１１７を所望の状態にプログラムする。例えば、前記プログラム可能領域１１７が非晶質状態の場合、前記メモリセルは論理「０」状態にプログラムされ、前記プログラム可能領域１１７が結晶質状態の場合、前記メモリセルは論理「１」状態にプログラムされる。 FIG. 2A is a schematic configuration diagram of the memory cell of FIG. FIG. 2B is a schematic equivalent circuit diagram in which the memory cell of FIG. 1 is used. Referring to FIGS. 2A and 2B, when a current flows from the bit line BL through the upper electrode 119 and the GST phase change material layer 115, the programmable region 117 is programmed to a desired state. The GST material film 115 is shown as a variable resistance. The word line is used to adjust transistor 121 and the program process proceeds. A current through the heater 113a heats the GST material film 115 to program the programmable region 117 to a desired state. For example, if the programmable region 117 is in an amorphous state, the memory cell is programmed to a logic “0” state, and if the programmable region 117 is in a crystalline state, the memory cell is in a logic “1” state. Programmed.
上述のメモリセルは複数の可能な状態、すなわち論理「０」状態または論理「１」状態のうちの１つの状態を保存する。一般に、メモリのデータ保存容量を増加させるために複数の可能な状態を保存することのできるマルチビットメモリセルが好ましい。セル当たり１ビット以上の情報を保存するように前記プログラム可能領域をハイブリッド状態として用いられるマルチビット相変化記憶素子が開発されている。一般に、前記プログラム可能領域は３つの可能な状態のうちの１つの状態にプログラムされる。完全リセット状態と称される第１状態において、前記プログラム可能領域の全体領域が非晶質状態にプログラムされる。完全セット状態と称される第２状態において、前記プログラム可能全体領域が結晶質状態にプログラムされる。第３状態において、前記プログラム可能領域の一部は結晶質状態にプログラムされ、前記プログラム可能領域の他の部分は非晶質状態にプログラムされる。 The memory cell described above stores one of a plurality of possible states, a logic “0” state or a logic “1” state. In general, multi-bit memory cells that can store multiple possible states are preferred to increase the data storage capacity of the memory. Multi-bit phase change storage elements have been developed that use the programmable area in a hybrid state to store more than one bit of information per cell. In general, the programmable area is programmed to one of three possible states. In a first state, referred to as a complete reset state, the entire programmable region is programmed to an amorphous state. In a second state, referred to as a fully set state, the entire programmable area is programmed to a crystalline state. In the third state, a portion of the programmable region is programmed to a crystalline state and another portion of the programmable region is programmed to an amorphous state.
このような形態のハイブリッド素子において、前記プログラム可能領域の体積分率Ｘ、すなわち非晶質状態の前記プログラム可能領域の分率は前記プログラム電流の大きさ及び／または前記プログラム電流が除去された後に遂行される急冷時間を制御することによって調節される。一般に、前記体積分率Ｘは０と１と間の値である。完全リセット状態ではＸ＝１であり、完全セット状態ではＸ＝０である。前記ハイブリッドまたは混合型状態では、Ｘは０と１と間、すなわち０＜Ｘ＜１である。これによって、理論的に前記ハイブリッドメモリセルは３つの可能な状態を保存することができる。しかし、実際にこのような形態の素子のプログラムは非常に難しい。前記体積分率は前記プログラムプロセスを介して正確に調節することができなく非常に高いプログラムエラーを生じさせ、最も低いプログラム信頼度を生じさせる。
メモリ装置として実用に供されている。
In the hybrid element of this form, the volume fraction X of the programmable region, that is, the fraction of the programmable region in the amorphous state is the magnitude of the program current and / or after the program current is removed. Adjusted by controlling the quenching time carried out. In general, the volume fraction X is a value between 0 and 1. In the complete reset state, X = 1, and in the complete set state, X = 0. In the hybrid or mixed state, X is between 0 and 1, that is, 0 <X <1. This theoretically allows the hybrid memory cell to store three possible states. However, it is actually very difficult to program such an element. The volume fraction cannot be accurately adjusted through the program process, resulting in a very high program error and the lowest program reliability.
It is used practically as a memory device.
本発明は簡単な構造によってセル当たり２ビット以上のマルチビット情報を保存できる相変化記憶素子、その製造方法及びそのプログラム方法を提供することにある。 It is an object of the present invention to provide a phase change memory element that can store multi-bit information of 2 bits or more per cell with a simple structure, a manufacturing method thereof, and a programming method thereof.
本発明の一様態に係る前記相変化記憶素子は、加熱電流の印加によって結晶質状態または非晶質状態に変わる物質を具備する第１カルコゲナイド情報保存要素を含む。前記第１カルコゲナイド情報保存要素の第１領域に接続され、第１断面領域を有する第１コンタクトを提供する。前記第１カルコゲナイド情報保存要素の第２領域に接続され、第２断面領域を有する第２コンタクトを提供する。前記第１コンタクトに係る第１抵抗によりプログラムされた状態を有し、前記第１カルコゲナイド情報保存要素の第１領域内に限定される第１プログラム可能領域を具備する。前記第２コンタクトに係る第２抵抗によりプログラムされた状態を有し、前記第１カルコゲナイド情報保存要素の第２領域内に限定される第２プログラム可能領域を具備する。 The phase change memory element according to an embodiment of the present invention includes a first chalcogenide information storage element including a material that changes to a crystalline state or an amorphous state upon application of a heating current. A first contact connected to a first region of the first chalcogenide information storage element and having a first cross-sectional region is provided. A second contact connected to a second region of the first chalcogenide information storage element and having a second cross-sectional region; A first programmable region having a state programmed by a first resistor associated with the first contact and limited within a first region of the first chalcogenide information storage element; A second programmable region having a state programmed by a second resistor associated with the second contact and limited within a second region of the first chalcogenide information storage element;
本発明の一様態に係るいくつかの実施形態において、前記第１コンタクトを形成する物質は前記第２コンタクトを形成する物質の抵抗と異なる抵抗を有することができる。
他の実施形態において、前記第１コンタクトを形成する物質は前記第２コンタクトを形成する物質の抵抗と実質的に等しい抵抗を有することができる。
さらに他の実施形態において、前記第１コンタクト及び前記第２コンタクトは互いに異なる物質からなっている。
さらに他の実施形態において、前記第１コンタクト及び前記第２コンタクトは実質的に互いに等しい物質からなっている。
さらに他の実施形態において、第２カルコゲナイド情報保存要素をさらに含み、前記第２カルコゲナイド情報保存要素は前記第２カルコゲナイド情報保存要素の第３領域内に限定される第３プログラム可能領域を具備することができる。
さらに他の実施形態において、前記第１及び第２コンタクトのうちの１つは前記第２カルコゲナイド情報保存要素の前記第３領域に接続され、前記第３プログラム可能領域の状態は前記第３領域に接続されている前記第１及び第２コンタクトのうちの１つと係る抵抗によりプログラムされることができる。
さらに他の実施形態において、前記第１コンタクトを形成する物質は、前記第２コンタクトを形成する物質の抵抗とは異なる抵抗を有することができる。
さらに他の実施形態において、前記第１及び第２コンタクトは互いに異なる物質で形成されることができる。
さらに他の実施形態において、前記第１及び第２コンタクトのうちの少なくとも１つは１つ以上の断面領域を有することができる。
さらに他の実施形態において、前記第１及び第２コンタクトのうちの少なくとも１つはテーパ状を有することができる。
さらに他の実施形態において、前記第１コンタクトを形成する物質は前記第２コンタクトを形成する物質の抵抗とは異なる抵抗を有することができる。
さらに他の実施形態において、前記第１及び第２コンタクトは互いに異なる物質で形成されることができる。
さらに他の実施形態において、第３断面領域を有し、前記第２カルコゲナイド情報保存要素の第４領域に接続される第３コンタクトをさらに含むことができる。この場合、前記第２カルコゲナイド情報保存要素の前記第４領域は第４プログラム可能領域を含むことができる。また、前記第４プログラム可能領域の状態は前記第４領域に接続されている前記第３コンタクトに係る抵抗によりプログラムされることができる。
さらに他の実施形態において、前記第３断面領域は前記第１及び第２断面領域のうちの１つと同じ大きさを有することができる。
さらに他の実施形態において、前記第３断面領域は前記第１及び第２断面領域のうちの１つと異なる大きさを有することができる。
さらに他の実施形態において、前記第３コンタクトを形成する物質は前記第１及び第２コンタクトのうちの少なくとも１つを形成する物質の抵抗と異なる抵抗を有することができる。
さらに他の実施形態において、前記第１及び第２コンタクトのうちの少なくとも１つと前記第３コンタクトとは互いに異なる物質で形成されることができる。
さらに他の実施形態において、前記第３コンタクトは１つ以上の断面領域を有することができる。
さらに他の実施形態において、前記第３コンタクトはテーパ状を有することができる。
さらに他の実施形態において、前記相変化記憶素子は複数の値を有することができるデータを保存することができる。
In some embodiments according to an aspect of the present invention, the material forming the first contact may have a resistance different from the resistance of the material forming the second contact.
In another embodiment, the material forming the first contact may have a resistance that is substantially equal to the resistance of the material forming the second contact.
In still another embodiment, the first contact and the second contact are made of different materials.
In still another embodiment, the first contact and the second contact are made of substantially the same material.
In yet another embodiment, further comprising a second chalcogenide information storage element, the second chalcogenide information storage element comprising a third programmable area limited within a third area of the second chalcogenide information storage element. Can do.
In yet another embodiment, one of the first and second contacts is connected to the third region of the second chalcogenide information storage element, and the state of the third programmable region is in the third region. One of the connected first and second contacts can be programmed with a resistor.
In still another embodiment, the material forming the first contact may have a resistance different from that of the material forming the second contact.
In still other embodiments, the first and second contacts may be formed of different materials.
In still other embodiments, at least one of the first and second contacts may have one or more cross-sectional areas.
In still other embodiments, at least one of the first and second contacts may have a taper shape.
In still other embodiments, the material forming the first contact may have a resistance different from that of the material forming the second contact.
In still other embodiments, the first and second contacts may be formed of different materials.
In yet another embodiment, the semiconductor device may further include a third contact having a third cross-sectional area and connected to a fourth area of the second chalcogenide information storage element. In this case, the fourth area of the second chalcogenide information storage element may include a fourth programmable area. In addition, the state of the fourth programmable region can be programmed by a resistor related to the third contact connected to the fourth region.
In still other embodiments, the third cross-sectional area may have the same size as one of the first and second cross-sectional areas.
In still other embodiments, the third cross-sectional area may have a size different from one of the first and second cross-sectional areas.
In still another embodiment, the material forming the third contact may have a resistance different from that of the material forming at least one of the first and second contacts.
In still another embodiment, at least one of the first and second contacts and the third contact may be formed of different materials.
In still other embodiments, the third contact may have one or more cross-sectional areas.
In still another embodiment, the third contact may have a tapered shape.
In still other embodiments, the phase change memory element can store data that can have multiple values.
本発明の他の様態に係る前記相変化記憶素子は、加熱電流の印加によって結晶質状態または非晶質状態に変わる物質を具備する第１カルコゲナイド情報保存要素を含む。前記第１カルコゲナイド情報保存要素の第１領域に接続され、第１断面領域を有する第１コンタクトを提供する。前記第１カルコゲナイド情報保存要素の第２領域に接続され、前記第１断面領域とは異なる第２断面領域を有する第２コンタクトを具備し、前記第１カルコゲナイド情報保存要素の第１プログラム可能領域は前記第１カルコゲナイド情報保存要素の第１領域内に限定され、前記第１プログラム可能領域の状態は前記第１コンタクトに係る第１抵抗によりプログラムされる。前記第１カルコゲナイド情報保存要素の前記第２領域内に限定される前記第１カルコゲナイド情報保存要素の第２プログラム可能領域を具備し、前記第２プログラム可能領域の状態は前記第２コンタクトに係る第２抵抗によりプログラムされる。 The phase change memory element according to another aspect of the present invention includes a first chalcogenide information storage element including a material that changes to a crystalline state or an amorphous state upon application of a heating current. A first contact connected to a first region of the first chalcogenide information storage element and having a first cross-sectional region is provided. A second contact connected to a second region of the first chalcogenide information storage element and having a second cross-sectional region different from the first cross-sectional region; and a first programmable region of the first chalcogenide information storage element is Limited to a first region of the first chalcogenide information storage element, the state of the first programmable region is programmed by a first resistor associated with the first contact. A second programmable area of the first chalcogenide information storage element limited within the second area of the first chalcogenide information storage element, wherein the state of the second programmable area is the second contact associated with the second contact; Programmed with two resistors.
本発明の他の様態に係るいくつかの実施形態において、前記第１コンタクトを形成する物質は、前記第２コンタクトを形成する物質の抵抗とは異なる抵抗を有することができる。
他の実施形態において、前記第１及び第２コンタクトは互いに異なる物質で形成されることができる。
さらに他の実施形態において、第２カルコゲナイド情報保存要素をさらに含み、前記第２カルコゲナイド情報保存要素は前記第２カルコゲナイド情報保存要素の第３領域内に限定される第３プログラム可能領域を具備することができる。
さらに他の実施形態において、前記第１及び第２コンタクトのうちの１つは前記第２カルコゲナイド情報保存要素の前記第３領域に接続され、前記第３プログラム可能領域の状態は前記第３領域に接続される前記第１及び第２コンタクトのうちの１つに係る抵抗によりプログラムされることができる。
さらに他の実施形態において、前記第１コンタクトを形成する物質は前記第２コンタクトを形成する物質の抵抗と異なる抵抗を有することができる。
さらに他の実施形態において、前記第１及び第２コンタクトは互いに異なる物質で形成されることができる。
さらに他の実施形態において、前記第１及び第２コンタクトのうちの少なくとも１つは１つ以上の断面領域を有することができる。
さらに他の実施形態において、前記第１及び第２コンタクトのうちの少なくとも１つはテーパ状を有することができる。
さらに他の実施形態において、前記第１コンタクトを形成する物質は前記第２コンタクトを形成する物質の抵抗と異なる抵抗を有することができる。
さらに他の実施形態において、前記第１及び第２コンタクトは互いに異なる物質で形成されることができる。
さらに他の実施形態において、第３断面領域を有し、前記第２カルコゲナイド情報保存要素の第４領域に接続される第３コンタクトをさらに含むことができる。この場合、前記第２カルコゲナイド情報保存要素の前記第４領域は第４プログラム可能領域を具備し、前記第４プログラム可能領域の状態は前記第４領域に接続されている前記第３コンタクトに係る抵抗によりプログラムされることができる。
さらに他の実施形態において、前記第３断面領域は前記第１及び第２断面領域のうちの１つと同じ大きさを有することができる。
さらに他の実施形態において、前記第３断面領域は前記第１及び第２断面領域のうちの１つと異なる大きさを有することができる。
さらに他の実施形態において、前記第３コンタクトを形成する物質は前記第１及び第２コンタクトのうちの少なくとも１つを形成する物質の抵抗とは異なる抵抗を有することができる。
さらに他の実施形態において、前記第１及び第２コンタクトのうちの少なくとも１つと前記第３コンタクトとは互いに異なる物質で形成されることができる。
さらに他の実施形態において、前記第３コンタクトは１つ以上の断面領域を有することができる。
さらに他の実施形態において、前記第３コンタクトはテーパ状を有することができる。
さらに他の実施形態において、前記相変化記憶素子は複数の値を有することができるデータを保存することができる。
In some embodiments according to other aspects of the present invention, the material forming the first contact may have a resistance different from the resistance of the material forming the second contact.
In other embodiments, the first and second contacts may be formed of different materials.
In yet another embodiment, further comprising a second chalcogenide information storage element, the second chalcogenide information storage element comprising a third programmable area limited within a third area of the second chalcogenide information storage element. Can do.
In yet another embodiment, one of the first and second contacts is connected to the third region of the second chalcogenide information storage element, and the state of the third programmable region is in the third region. It can be programmed by a resistor associated with one of the first and second contacts to be connected.
In still another embodiment, the material forming the first contact may have a resistance different from that of the material forming the second contact.
In still other embodiments, the first and second contacts may be formed of different materials.
In still other embodiments, at least one of the first and second contacts may have one or more cross-sectional areas.
In still other embodiments, at least one of the first and second contacts may have a taper shape.
In still another embodiment, the material forming the first contact may have a resistance different from that of the material forming the second contact.
In still other embodiments, the first and second contacts may be formed of different materials.
In yet another embodiment, the semiconductor device may further include a third contact having a third cross-sectional area and connected to a fourth area of the second chalcogenide information storage element. In this case, the fourth region of the second chalcogenide information storage element includes a fourth programmable region, and the state of the fourth programmable region is a resistance associated with the third contact connected to the fourth region. Can be programmed.
In still other embodiments, the third cross-sectional area may have the same size as one of the first and second cross-sectional areas.
In still other embodiments, the third cross-sectional area may have a size different from one of the first and second cross-sectional areas.
In still another embodiment, the material forming the third contact may have a resistance different from the resistance of the material forming at least one of the first and second contacts.
In still another embodiment, at least one of the first and second contacts and the third contact may be formed of different materials.
In still other embodiments, the third contact may have one or more cross-sectional areas.
In still another embodiment, the third contact may have a tapered shape.
In still other embodiments, the phase change memory element can store data that can have multiple values.
本発明のさらに他の様態に係る前記相変化記憶素子は、加熱電流の印加によって結晶質状態または非晶質状態に変わる物質を具備する第１カルコゲナイド情報保存要素を含む。前記第１カルコゲナイド情報保存要素の第１領域に接続され、第１断面領域を有する第１コンタクトを提供する。前記第１カルコゲナイド情報保存要素の第２領域に接続され、前記第１断面領域と実質的に等しい第２断面領域を有する第２コンタクトを提供する。前記第１コンタクトに係る第１抵抗によりプログラムされる状態を有し、前記第１カルコゲナイド情報保存要素の第１領域内に限定される第１プログラム可能領域を具備する。前記第２コンタクトに係る第２抵抗によりプログラムされる状態を有し、前記第１カルコゲナイド情報保存要素の第２領域内に限定される第２プログラム可能領域を具備する。 According to still another aspect of the present invention, the phase change memory element includes a first chalcogenide information storage element including a material that changes to a crystalline state or an amorphous state upon application of a heating current. A first contact connected to a first region of the first chalcogenide information storage element and having a first cross-sectional region is provided. A second contact connected to a second region of the first chalcogenide information storage element and having a second cross-sectional area substantially equal to the first cross-sectional area; A first programmable region having a state programmed by a first resistor associated with the first contact and limited within a first region of the first chalcogenide information storage element; A second programmable region having a state programmed by a second resistor associated with the second contact and limited within a second region of the first chalcogenide information storage element;
本発明のさらに他のいくつかの実施形態において、前記第１コンタクトを形成する物質は、前記第２コンタクトを形成する物質の抵抗とは異なる抵抗を有することができる。
本発明の他の実施形態において、前記第１及び第２コンタクトは互いに異なる物質で形成されることができる。
本発明のさらに他の実施形態において、第２カルコゲナイド情報保存要素をさらに含むことができる。この場合、前記第２カルコゲナイド情報保存要素は前記第２カルコゲナイド情報保存要素の第３領域内に限定される第３プログラム可能領域を具備することができる。
本発明のさらに他の実施形態において、前記第１及び第２コンタクトのうちの１つは前記第２カルコゲナイド情報保存要素の前記第３領域に接続され、前記第３プログラム可能領域の状態は前記第３領域に接続されている前記第１及び第２コンタクトのうちの１つと係る抵抗によりプログラムされることができる。
本発明のさらに他の実施形態において、前記第１コンタクトを形成する物質は前記第２コンタクトを形成する物質の抵抗と異なる抵抗を有することができる。
本発明のさらに他の実施形態において、前記第１及び第２コンタクトは互いに異なる物質で形成されることができる。
本発明のさらに他の実施形態において、前記第１及び第２コンタクトのうちの少なくとも１つは１つ以上の断面領域を有することができる。
本発明のさらに他の実施形態において、前記第１及び第２コンタクトのうちの少なくとも１つはテーパ状を有することができる。
本発明のさらに他の実施形態において、前記第１コンタクトを形成する物質は前記第２コンタクトを形成する物質の抵抗と異なる抵抗を有することができる。
本発明のさらに他の実施形態において、前記第１及び第２コンタクトは互いに異なる物質で形成されることができる。
本発明のさらに他の実施形態において、第３断面領域を有し、前記第２カルコゲナイド情報保存要素の第４領域に接続される第３コンタクトをさらに含むことができる。この場合に、前記第２カルコゲナイド情報保存要素の前記第４領域は第４プログラム可能領域を含むことができる。また、前記第４プログラム可能領域の状態は前記第４領域に接続されている前記第３コンタクトに係る抵抗によりプログラムされることができる。
本発明のさらに他の実施形態において、前記第３断面領域は前記第１及び第２断面領域のうちの１つと同じ大きさを有することができる。
本発明のさらに他の実施形態において、前記第３断面領域は前記第１及び第２断面領域のうちの１つと異なる大きさを有することができる。
本発明のさらに他の実施形態において、前記第３コンタクトを形成する物質は前記第１及び第２コンタクトのうちの少なくとも１つを形成する物質の抵抗と異なる抵抗を有することができる。
本発明のさらに他の実施形態において、前記第１及び第２コンタクトのうちの少なくとも１つと前記第３コンタクトとは互いに異なる物質で形成されることができる。
本発明のさらに他の実施形態において、前記第３コンタクトは１つ以上の断面領域を有することができる。
本発明のさらに他の実施形態において、前記第３コンタクトはテーパ状を有することができる。
本発明のさらに他の実施形態において、前記相変化記憶素子は複数の値を有することができるデータを保存することができる。
In some other embodiments of the present invention, the material forming the first contact may have a resistance different from the resistance of the material forming the second contact.
In another embodiment of the present invention, the first and second contacts may be formed of different materials.
In still other embodiments of the present invention, a second chalcogenide information storage element may be further included. In this case, the second chalcogenide information storage element may include a third programmable area limited to a third area of the second chalcogenide information storage element.
In still another embodiment of the present invention, one of the first and second contacts is connected to the third region of the second chalcogenide information storage element, and the state of the third programmable region is the first It can be programmed with a resistor associated with one of the first and second contacts connected to three regions.
In another embodiment of the present invention, the material forming the first contact may have a resistance different from that of the material forming the second contact.
In still other embodiments of the present invention, the first and second contacts may be formed of different materials.
In still another embodiment of the present invention, at least one of the first and second contacts may have one or more cross-sectional areas.
In still another embodiment of the present invention, at least one of the first and second contacts may have a tapered shape.
In another embodiment of the present invention, the material forming the first contact may have a resistance different from that of the material forming the second contact.
In still other embodiments of the present invention, the first and second contacts may be formed of different materials.
In yet another embodiment of the present invention, a third contact having a third cross-sectional region and connected to a fourth region of the second chalcogenide information storage element may be further included. In this case, the fourth area of the second chalcogenide information storage element may include a fourth programmable area. In addition, the state of the fourth programmable region can be programmed by a resistor related to the third contact connected to the fourth region.
In still another embodiment of the present invention, the third cross-sectional area may have the same size as one of the first and second cross-sectional areas.
In still other embodiments of the present invention, the third cross-sectional area may have a size different from one of the first and second cross-sectional areas.
In another embodiment of the present invention, the material forming the third contact may have a resistance different from that of the material forming at least one of the first and second contacts.
In still other embodiments of the present invention, at least one of the first and second contacts and the third contact may be formed of different materials.
In still another embodiment of the present invention, the third contact may have one or more cross-sectional areas.
In another embodiment of the present invention, the third contact may have a tapered shape.
In still another embodiment of the present invention, the phase change memory element may store data that can have a plurality of values.
本発明のさらに他の様態に係る前記相変化記憶素子の製造方法は、加熱電流の印加によって結晶質状態または非晶質状態に変わる物質を具備する第１カルコゲナイド情報保存要素を提供することを含む。前記第１カルコゲナイド情報保存要素の第１領域に接続され、第１断面領域を有する第１コンタクトを形成する。前記第１カルコゲナイド情報保存要素の第２領域に接続され、第２断面領域を有する第２コンタクトを形成する。前記第１カルコゲナイド情報保存要素の第１プログラム可能領域は前記第１カルコゲナイド保存情報要素の前記第１領域内に限定され、前記第１プログラム可能領域の状態は前記第１コンタクトに係る第１抵抗によりプログラムされることを具備する。前記第１カルコゲナイド情報保存要素の第２プログラム可能領域は、前記第１カルコゲナイド保存情報要素の前記第２領域内に限定され、前記第２プログラム可能領域の状態は前記第２コンタクトに係る第２抵抗によりプログラムされることを具備する。 The method of manufacturing a phase change memory element according to still another aspect of the present invention includes providing a first chalcogenide information storage element including a material that changes to a crystalline state or an amorphous state by applying a heating current. . A first contact having a first cross-sectional area is formed, connected to the first area of the first chalcogenide information storage element. A second contact connected to the second region of the first chalcogenide information storage element and having a second cross-sectional region is formed. The first programmable area of the first chalcogenide information storage element is limited to the first area of the first chalcogenide storage information element, and the state of the first programmable area is determined by a first resistance associated with the first contact. To be programmed. The second programmable area of the first chalcogenide information storage element is limited to the second area of the first chalcogenide storage information element, and the state of the second programmable area is a second resistance associated with the second contact. Programmed.
本発明のさらに他の様態に係るいくつかの実施形態において、前記第１及び第２断面領域は実質的に同じ大きさを有するように形成することができる。
本発明の他の実施形態において、前記第１及び第２断面領域は互いに異なる大きさを有するように形成することができる。
本発明のさらに他の実施形態において、前記第１コンタクトを形成する物質は前記第２コンタクトを形成する物質の抵抗と異なる抵抗を有するように形成することができる。
本発明のさらに他の実施形態において、前記第１コンタクトを形成する物質は前記第２コンタクトを形成する物質の抵抗と実質的に等しい抵抗を有するように形成することができる。
本発明のさらに他の実施形態において、前記第１コンタクト及び前記第２コンタクトは互いに異なる物質で形成されることができる。
本発明のさらに他の実施形態において、前記第１コンタクト及び前記第２コンタクトは実質的に互いに等しい物質で形成されることができる。
本発明のさらに他の実施形態において、第２カルコゲナイド情報保存要素を形成することをさらに含むことができる。この場合、前記第２カルコゲナイド情報保存要素は前記第２カルコゲナイド情報保存要素の第３領域内に限定される第３プログラム可能領域を具備することができる。
本発明のさらに他の実施形態において、前記第１及び第２コンタクトのうちの１つは前記第２カルコゲナイド情報保存要素の前記第３領域に接続されるように形成することができる。この場合、前記第３プログラム可能領域の状態は前記第３領域に接続されている前記第１及び第２コンタクトのうちの１つと係る抵抗によりプログラムされることができる。
本発明のさらに他の実施形態において、前記第１コンタクトを形成する物質は前記第２コンタクトを形成する物質の抵抗と異なる抵抗を有するように形成することができる。
本発明のさらに他の実施形態において、前記第１及び第２コンタクトは互いに異なる物質で形成されることができる。
本発明のさらに他の実施形態において、前記第１及び第２コンタクトのうちの少なくとも１つは１つ以上の断面領域を有するように形成することができる。
本発明のさらに他の実施形態において、前記第１及び第２コンタクトのうちの少なくとも１つはテーパ状を有するように形成することができる。
本発明のさらに他の実施形態において、前記第１コンタクトを形成する物質は前記第２コンタクトを形成する物質の抵抗と異なる抵抗を有するように形成することができる。
本発明のさらに他の実施形態において、前記第１及び第２コンタクトは互いに異なる物質で形成されることができる。
本発明のさらに他の実施形態において、第３断面領域を有し、前記第２カルコゲナイド情報保存要素の第４領域に接続される第３コンタクトを形成することをさらに含むことができる。この場合、前記第２カルコゲナイド情報保存要素の前記第４領域は第４プログラム可能領域を具備するように形成することができる。また、前記第４プログラム可能領域の状態は前記第４領域に接続されている前記第３コンタクトに係る抵抗によりプログラムされることができる。
本発明のさらに他の実施形態において、前記第３断面領域は前記第１及び第２断面領域のうちの１つと同じ大きさを有するように形成することができる。
本発明のさらに他の実施形態において、前記第３断面領域は前記第１及び第２断面領域のうちの１つと異なる大きさを有するように形成することができる。
本発明のさらに他の実施形態において、前記第３コンタクトを形成する物質は前記第１及び第２コンタクトのうちの少なくとも１つを形成する物質の抵抗と異なる抵抗を有するように形成することができる。
本発明のさらに他の実施形態において、前記第１及び第２コンタクトのうちの少なくとも１つと前記第３コンタクトは互いに異なる物質で形成されることができる。
本発明のさらに他の実施形態において、前記第３コンタクトは１つ以上の断面領域を有するように形成することができる。
本発明のさらに他の実施形態において、前記第３コンタクトはテーパ状を有するように形成することができる。
本発明のさらに他の実施形態において、前記相変化記憶素子は複数の値を有することができるデータを保存するように形成することができる。
In some embodiments according to still other aspects of the present invention, the first and second cross-sectional regions may be formed to have substantially the same size.
In another embodiment of the present invention, the first and second cross-sectional areas may be formed to have different sizes.
In still another embodiment of the present invention, the material forming the first contact may have a resistance different from that of the material forming the second contact.
In still another embodiment of the present invention, the material forming the first contact may be formed to have a resistance substantially equal to the resistance of the material forming the second contact.
In another exemplary embodiment of the present invention, the first contact and the second contact may be formed of different materials.
In still other embodiments of the present invention, the first contact and the second contact may be formed of substantially the same material.
In still other embodiments of the present invention, the method may further include forming a second chalcogenide information storage element. In this case, the second chalcogenide information storage element may include a third programmable area limited to a third area of the second chalcogenide information storage element.
In still other embodiments of the present invention, one of the first and second contacts may be formed to be connected to the third region of the second chalcogenide information storage element. In this case, the state of the third programmable region can be programmed by a resistor associated with one of the first and second contacts connected to the third region.
In still another embodiment of the present invention, the material forming the first contact may have a resistance different from that of the material forming the second contact.
In still other embodiments of the present invention, the first and second contacts may be formed of different materials.
In still another embodiment of the present invention, at least one of the first and second contacts may be formed to have one or more cross-sectional areas.
In still another embodiment of the present invention, at least one of the first and second contacts may be formed to have a taper shape.
In still another embodiment of the present invention, the material forming the first contact may have a resistance different from that of the material forming the second contact.
In still other embodiments of the present invention, the first and second contacts may be formed of different materials.
In yet another embodiment of the present invention, the method may further include forming a third contact having a third cross-sectional area and connected to a fourth area of the second chalcogenide information storage element. In this case, the fourth region of the second chalcogenide information storage element may be formed to include a fourth programmable region. In addition, the state of the fourth programmable region can be programmed by a resistor related to the third contact connected to the fourth region.
In still another embodiment of the present invention, the third cross-sectional area may be formed to have the same size as one of the first and second cross-sectional areas.
In still another embodiment of the present invention, the third cross-sectional area may be formed to have a size different from one of the first and second cross-sectional areas.
In another exemplary embodiment of the present invention, the material forming the third contact may have a resistance different from that of the material forming at least one of the first and second contacts. .
In still another embodiment of the present invention, at least one of the first and second contacts and the third contact may be formed of different materials.
In still another embodiment of the present invention, the third contact may be formed to have one or more cross-sectional areas.
In still another embodiment of the present invention, the third contact may be formed to have a taper shape.
In still other embodiments of the present invention, the phase change memory element may be formed to store data that may have a plurality of values.
本発明による相変化記憶素子は、簡単な構造であり、セル当たり２ビット以上のマルチビットの情報を保存することができる。また、セル当たり２ビット以上の情報を保存することができるので、前記相変化記憶素子の集積度を飛躍的に向上させられる。 The phase change memory device according to the present invention has a simple structure and can store multi-bit information of 2 bits or more per cell. In addition, since information of 2 bits or more per cell can be stored, the degree of integration of the phase change memory element can be dramatically improved.
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。また、層が、他の層、または基板「上」にあると言われた場合、それは他の層、または基板上に直接形成することができるか、またはそれらの間に第３の層が介在されることもある。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein, and may be embodied in other forms. Rather, the embodiments introduced herein are provided to demonstrate that the disclosed invention has been completed and to fully convey the spirit of the invention to those skilled in the art. Like reference numerals refer to like elements throughout the specification. Also, if a layer is said to be “on” another layer, or substrate, it can be formed directly on the other layer, or substrate, or a third layer interposed between them. Sometimes it is done.
一般に、前記下部コンタクトまたは前記ヒータの断面領域はプログラム可能領域を所望の状態にプログラムするために適用されたプログラムプロセスに対して効果を有するようになる。図３は２つの可能な断面領域のうちの１つを有する下部コンタクトまたはヒータ５の２つのケースを説明するための相変化記憶セル１０の概略的な断面図を示す。図３の相変化記憶セル１０はその上部に絶縁膜３が形成された基板１を具備する。前記絶縁膜３上に上部金属パターン１１が形成される。カルコゲナイドＧＳＴ相変化物質膜７が前記絶縁膜３内に形成され、その下部面は前記下部コンタクト５と接触される。上部電極９が前記ＧＳＴ相変化物質膜７の上部に形成され、この場合に前記上部電極９は前記ＧＳＴ相変化物質膜７及び前記上部金属パターン１１に接触する。図３に示すように、上述の発明を説明するために前記下部コンタクトは２つの可能な断面領域のうちの１つを具備することができる。前記２つの可能な断面領域は前記下部コンタクト５が有することができる２つの可能な直径Ｄ１、Ｄ２によって限定することができる。 In general, the lower contact or the heater cross-sectional area will have an effect on the programming process applied to program the programmable area to the desired state. FIG. 3 shows a schematic cross-sectional view of the phase change memory cell 10 for illustrating the two cases of a lower contact or heater 5 having one of two possible cross-sectional areas. The phase change memory cell 10 of FIG. 3 includes a substrate 1 on which an insulating film 3 is formed. An upper metal pattern 11 is formed on the insulating film 3. A chalcogenide GST phase change material film 7 is formed in the insulating film 3, and its lower surface is in contact with the lower contact 5. An upper electrode 9 is formed on the GST phase change material layer 7. In this case, the upper electrode 9 is in contact with the GST phase change material layer 7 and the upper metal pattern 11. As shown in FIG. 3, the lower contact may comprise one of two possible cross-sectional areas to illustrate the above-described invention. The two possible cross-sectional areas can be limited by the two possible diameters D1, D2 that the lower contact 5 can have.
図４は、図３に示す相変化記憶セル１０の２つのケースに対する電流−抵抗（Ｉ−Ｒ）特性を概略的な波形ダイヤグラムを示す。図４の波形は、下部コンタクト断面領域における２つの条件での図３における記憶セル１０のプログラムを示す。具体的に説明すると、曲線Ｇ１は直径Ｄ１を有する下部コンタクトを具備している記憶セル１０のプログラムを示し、曲線Ｇ２は直径Ｄ２を有する下部コンタクトを具備している記憶セル１０のプログラムを示す。 FIG. 4 shows schematic waveform diagrams of current-resistance (IR) characteristics for the two cases of the phase change memory cell 10 shown in FIG. The waveform of FIG. 4 shows the program of memory cell 10 in FIG. 3 under two conditions in the lower contact cross-sectional area. More specifically, curve G1 represents a program for memory cell 10 having a lower contact having a diameter D1, and curve G2 represents a program for memory cell 10 having a lower contact having a diameter D2.
図４の波形Ｇ１に示すように、より小さい断面領域を有する下部コンタクトを具備している記憶セルがリセット状態の場合、上述のプログラム可能領域は非晶質状態になって、前記記憶セルの抵抗ＲＲＳ１は比較的に高い。セット電流ＩＳ１が印加された場合、前記記憶セルは前記プログラム可能領域が結晶質状態になるセット状態になって、前記セット状態にある記憶セルの抵抗ＲＳ１は実質的に低くなる。前記セット状態の間にリセット電流ＩＲＳ１が印加される場合に、前記記憶セルは前記プログラム可能領域が非晶質状態になるリセット状態となって、この場合に前記記憶セルの抵抗は前記リセット抵抗値ＲＲＳ１に回帰する。 As shown in the waveform G1 of FIG. 4, when the memory cell having the lower contact having a smaller cross-sectional area is in the reset state, the above-described programmable region is in an amorphous state, and the resistance of the memory cell R RS1 is relatively high. When the set current I S1 is applied, the memory cell is in a set state in which the programmable region is in a crystalline state, and the resistance R S1 of the memory cell in the set state is substantially reduced. When the reset current I RS1 is applied during the set state, the memory cell is in a reset state in which the programmable region is in an amorphous state. In this case, the resistance of the memory cell is the reset resistor. Return to value R RS1 .
図４の波形Ｇ２に示すように、より大きい断面領域を有する下部コンタクトを具備している記憶セルがリセット状態の場合に、上述のプログラム可能領域は非晶質状態になって、前記記憶セルの抵抗ＲＲＳ２は比較的に高く、より小さい断面領域を有する下部コンタクトを具備している前記記憶セルの前記リセット抵抗ＲＲＳ１よりも低い。セット電流ＩＳ２が印加された場合、前記記憶セルは前記プログラム可能領域が結晶質状態になるセット状態になって、前記セット状態にある記憶セルの抵抗ＲＳ１は実質的に低くなって、この場合に前記抵抗ＲＳ１はより小さい断面領域を有する前記下部コンタクトを具備している前記記憶セルの前記セット抵抗ＲＳ１よりも低い値を有する。前記セット状態の間にリセット電流ＩＲＳ２が印加される場合に、前記記憶セルは前記プログラム可能領域が非晶質状態になるリセット状態となって、この場合に前記記憶セルの抵抗は前記リセット抵抗値ＲＲＳ２に回帰する。 As shown in the waveform G2 of FIG. 4, when the memory cell having the lower contact having a larger cross-sectional area is in the reset state, the above-described programmable region is in an amorphous state, and the memory cell The resistance R RS2 is relatively high and lower than the reset resistance R RS1 of the memory cell with a lower contact having a smaller cross-sectional area. When the set current I S2 is applied, the memory cell is in a set state in which the programmable region is in a crystalline state, and the resistance R S1 of the memory cell in the set state is substantially lowered, In some cases, the resistance R S1 has a lower value than the set resistance R S1 of the memory cell including the lower contact having a smaller cross-sectional area. When the reset current IRS2 is applied during the set state, the memory cell is in a reset state in which the programmable region is in an amorphous state, and in this case, the resistance of the memory cell is the reset resistor. Return to value R RS2 .
図４に示すように、前記２つの場合における記憶セルの下部コンタクトにおける断面領域の差のため、リセット状態の記憶セルの抵抗とセット状態の記憶セルの抵抗とが互いに異なる。相対的に大きい断面領域を有する下部コンタクトを具備している記憶セルは相対的に小さい断面領域を有する下部コンタクトを具備している記憶セルよりも低いリセット抵抗及び低いセット抵抗を示す。前記２つの記憶セルにおけるセル抵抗の差のため、前記２つの記憶セルのセット電流及びリセット電流が互いに異なる。詳しく説明すると、相対的に大きい下部コンタクトを有する記憶セルのセット電流ＩＳ２は相対的に小さい下部コンタクトを有する記憶セルのセット電流ＩＳ１よりも高い。また、相対的に大きい下部コンタクトを有する記憶セルのリセット電流ＩＲＳ２は相対的に小さい下部コンタクトを有する記憶セルのリセット電流ＩＲＳ１よりも高い。 As shown in FIG. 4, the resistance of the memory cell in the reset state and the resistance of the memory cell in the set state are different from each other due to the difference in the cross-sectional area in the lower contact of the memory cell in the two cases. A memory cell having a lower contact having a relatively large cross-sectional area exhibits a lower reset resistance and a lower set resistance than a memory cell having a lower contact having a relatively small cross-sectional area. Due to the difference in cell resistance between the two memory cells, the set current and the reset current of the two memory cells are different from each other. More specifically, the set current I S2 of the memory cell having a relatively large lower contact is higher than the set current I S1 of the memory cell having a relatively small lower contact. Further, the reset current I RS2 of the memory cell having a relatively large lower contact is higher than the reset current I RS1 of the memory cell having a relatively small lower contact.
図５は、相変化記憶セルにおいて、下部コンタクトの直径ＣＤとリセット電流ＩＲＥＳＥＴに対する関係を説明するために１次回帰分析したグラフである。図５のグラフにおいて、四角の点はＴｉＮで形成された下部コンタクトのケースを示し、丸点はＴｉＡｌＮで形成された下部コンタクトのケースを示す。前記リセット電流ＩＲＥＳＥＴは前記記憶セルのプログラムを結晶質状態から非晶質状態に変化させるために必要な電流である。図５に示すように、下部コンタクトの直径ＣＤに対するリセット電流ＩＲＥＳＥＴ比の減少は１次回帰分析を示す。図５の曲線を参照すると、ＴｉＮ下部コンタクトにおいて、下部直径ＣＤに対するリセット電流比は３８．９μＡ／ｎｍであり、ＴｉＡｌＮ下部コンタクトにおいて、下部直径ＣＤに対するリセット電流比は２７．４μＡ／ｎｍである。前記リセット電流は４４ｎｍのＴｉＡｌＮ下部コンタクト及び３６ｎｍのＴｉＮ下部コンタクトに対して０．８ｍＡである。 FIG. 5 is a graph obtained by linear regression analysis for explaining the relationship between the diameter CD of the lower contact and the reset current I RESET in the phase change memory cell. In the graph of FIG. 5, a square point indicates a case of a lower contact formed of TiN, and a round point indicates a case of a lower contact formed of TiAlN. The reset current I RESET is a current necessary for changing the program of the memory cell from the crystalline state to the amorphous state. As shown in FIG. 5, a decrease in the reset current I RESET ratio with respect to the diameter CD of the lower contact indicates a linear regression analysis. Referring to the curve of FIG. 5, in the TiN lower contact, the reset current ratio to the lower diameter CD is 38.9 μA / nm, and in the TiAlN lower contact, the reset current ratio to the lower diameter CD is 27.4 μA / nm. The reset current is 0.8 mA for a 44 nm TiAlN bottom contact and a 36 nm TiN bottom contact.
図６は、相変化記憶セルにおいて下部コンタクトの直径ＣＤとリセット電流ＩＲＥＳＥＴに対する関係を説明するために２次回帰分析したグラフである。図６を参照すると、前記リセット電流ＩＲＥＳＥＴは下部コンタクトの直径ＣＤの二乗に比例する。図６のグラフにおいて、四角の点はＴｉＮで形成された下部コンタクトのケースを示し、丸点はＴｉＡｌＮで形成された下部コンタクトのケースを示す。前記リセット電流ＩＲＥＳＥＴは前記記憶セルのプログラムを結晶質状態から非晶質状態に変化させるために必要な電流である。図６の曲線を参照すると、前記リセット電流は３９ｎｍのＴｉＡｌＮ下部コンタクト及び３２ｎｍのＴｉＮ下部コンタクトに対して０．８ｍＡである。 FIG. 6 is a graph obtained by second order regression analysis to explain the relationship between the lower contact diameter CD and the reset current I RESET in the phase change memory cell. Referring to FIG. 6, the reset current I RESET is proportional to the square of the lower contact diameter CD. In the graph of FIG. 6, a square point indicates a case of a lower contact formed of TiN, and a round point indicates a case of a lower contact formed of TiAlN. The reset current I RESET is a current necessary for changing the program of the memory cell from the crystalline state to the amorphous state. Referring to the curve of FIG. 6, the reset current is 0.8 mA for a 39 nm TiAlN bottom contact and a 32 nm TiN bottom contact.
図７は、相変化記憶セルにおいてセット抵抗ＲＳＥＴが下部コンタクトの直径ＣＤの二乗に反比例することを示すために下部コンタクトの直径ＣＤとセット抵抗ＲＳＥＴに対する関係を説明するグラフである。図７のグラフにおいて、四角の点はＴｉＮで形成された下部コンタクトのケースを示し、丸点はＴｉＡｌＮで形成された下部コンタクトのケースを示す。図７の曲線を参照すると、０．８ｍＡのリセット電流ＩＲＥＳＥＴ及びＴｉＡｌＮ下部コンタクトに対してセット抵抗ＲＳＥＴは２．５−３ｋΩであり、０．８ｍＡのリセット電流ＩＲＥＳＥＴ及びＴｉＮ下部コンタクトに対してセット抵抗ＲＳＥＴは２．２−２．９ｋΩである。 FIG. 7 is a graph illustrating the relationship between the lower contact diameter CD and the set resistance R SET in order to show that the set resistance R SET is inversely proportional to the square of the lower contact diameter CD in the phase change memory cell. In the graph of FIG. 7, a square point indicates a case of a lower contact formed of TiN, and a round point indicates a case of a lower contact formed of TiAlN. Referring to the curve of FIG. 7, for a 0.8 mA reset current I RESET and a TiAlN bottom contact, the set resistance R SET is 2.5-3 kΩ and for a 0.8 mA reset current I RESET and a TiN bottom contact The set resistance R SET is 2.2-2.9 kΩ.
本発明による相変化記憶セルのそれぞれは、カルコゲナイドＧＳＴ相変化物質膜の多重プログラム可能領域を具備することができる。前記多重プログラム可能領域は互いに独立的にプログラムされるので前記記憶セルのそれぞれは多数のビットのデータを保存することができる。本発明によるプログラム可能領域のそれぞれは、それぞれのコンタクトに接続される。コンタクトのそれぞれは、断面積を調節して制御されることによってすべてのコンタクトを通って流れるプログラム電流はプログラム領域を選択した状態で独立的にプログラムすることができる。 Each of the phase change memory cells according to the present invention may include multiple programmable regions of chalcogenide GST phase change material films. Since the multiple programmable regions are programmed independently of each other, each of the storage cells can store a number of bits of data. Each programmable area according to the present invention is connected to a respective contact. Each of the contacts is controlled by adjusting the cross-sectional area so that the program current flowing through all the contacts can be independently programmed with the program area selected.
図８は、本発明の一実施形態に係るマルチビット相変化記憶セル２００を説明するための断面図である。図８を参照すると、前記記憶セル２００はその上部に絶縁膜２１３が形成される基板２１０を具備する。相変化ＧＳＴ物質パターン２１７は前記絶縁膜２１３内に形成される。直径Ｄ３を有する下部コンタクト２１５は前記相変化物質パターン２１７の下部面に接触されて前記絶縁膜２１３内に形成される。前記下部コンタクト２１５は前記相変化物質パターン２１７内の第１プログラム可能領域Ｐ１を限定する。直径Ｄ４を有する上部コンタクト２１９は前記相変化物質パターン２１７の上部面に接触されて前記絶縁膜２１３内に形成される。前記上部コンタクト２１９は前記相変化物質パターン２１７内の第２プログラム可能領域Ｐ２を限定する。導電性プレートライン２２１は前記上部コンタクト２１９が上端部に接触される構造の上部に形成される。 FIG. 8 is a cross-sectional view illustrating a multi-bit phase change memory cell 200 according to an embodiment of the present invention. Referring to FIG. 8, the memory cell 200 includes a substrate 210 on which an insulating film 213 is formed. A phase change GST material pattern 217 is formed in the insulating layer 213. A lower contact 215 having a diameter D3 is formed in the insulating layer 213 in contact with the lower surface of the phase change material pattern 217. The lower contact 215 defines a first programmable region P1 in the phase change material pattern 217. An upper contact 219 having a diameter D4 is formed in the insulating layer 213 in contact with an upper surface of the phase change material pattern 217. The upper contact 219 defines a second programmable region P2 in the phase change material pattern 217. The conductive plate line 221 is formed on the upper part of the structure in which the upper contact 219 is in contact with the upper end.
本発明によれば、一定のプログラム電流が前記プログラム可能領域Ｐ１、Ｐ２を所望の状態で独立的にプログラムするように印加されることによって前記複数のコンタクト２１５、２１９の抵抗が独立的に調節される。前記抵抗が互いに異なる際、前記プログラム可能領域Ｐ１、Ｐ２内で発生する熱が異なって、前記プログラム可能領域Ｐ１、Ｐ２が独立的にプログラムされることができる。例えば、前記直径Ｄ３、Ｄ４は、それらのそれぞれのコンタクト２１５、２１９の抵抗が互いに異なるように、互いに異なるように形成することができる。例えば、前記コンタクト２１５、２１９のうちの１つはＴｉＡｌＮで形成され、他の１つはＴｉＮで形成される。また、互いに異なる抵抗のみでなく、互いに異なる直径Ｄ３、Ｄ４の組み合わせが抵抗の差を調節するために用いられることができる。互いに同じであったり異なったりすることができる前記コンタクト２１５、２１９の直径Ｄ３、Ｄ４は、通常５０ｎｍ以下になって加熱要素として作用することができる。 According to the present invention, the resistance of the plurality of contacts 215 and 219 is independently adjusted by applying a constant program current to independently program the programmable regions P1 and P2 in a desired state. The When the resistances are different from each other, the heat generated in the programmable areas P1 and P2 is different, and the programmable areas P1 and P2 can be programmed independently. For example, the diameters D3 and D4 may be formed to be different from each other such that the resistances of their respective contacts 215 and 219 are different from each other. For example, one of the contacts 215, 219 is made of TiAlN and the other is made of TiN. Also, not only different resistances but also combinations of different diameters D3 and D4 can be used to adjust the resistance difference. The diameters D3 and D4 of the contacts 215 and 219, which can be the same or different from each other, are usually 50 nm or less and can act as a heating element.
図９は、図８に示す相変化記憶セル２００に対する電流−抵抗（Ｉ−Ｒ）特性を説明するための概略的な波形図である。図９のグラフにおいて、抵抗を示す参照番号Ｒと電流を示す参照番号Ｉのそれぞれは添字「Ａ」または「Ｂ」を含んでおり、前記添字は前記プログラム可能領域Ｐ１、Ｐ２の非晶質状態または結晶質状態を示す。さらに詳しく説明すると、前記添字のうちの第１添字は前記第１プログラム可能領域Ｐ１を示し、前記添字のうちの第２添字は前記第２プログラム可能領域Ｐ２を示す。抵抗ＲＡＡは非晶質状態のプログラム可能領域Ｐ１、Ｐ２のセル抵抗である。前記プログラム可能領域Ｐ２が非晶質状態の間に、前記プログラム可能領域Ｐ１が結晶質状態にプログラムされるようにプログラム電流ＩＣＡが用いられ、この場合にセルの抵抗はＲＣＡとなる。電流ＩＣＣは前記プログラム可能領域Ｐ１、Ｐ２が結晶質状態になるように前記セルをプログラムするために用いられる電流であり、この場合に前記セルの抵抗はＲＣＣとなる。前記プログラム可能領域Ｐ２が結晶質状態を維持する間、電流ＩＡＣは前記プログラム可能領域Ｐ１が非晶質状態に回帰するように前記セルをプログラムするために用いられた電流であり、この場合に前記セルの抵抗はＲＡＣとなる。電流ＩＡＡは前記プログラム可能領域Ｐ１、Ｐ２が非晶質状態に回帰するように前記セルをプログラムするために用いられた電流であり、この場合に前記セルの抵抗はＲＡＡとなる。前記コンタクト２１５、２１９の抵抗が互いに異なるから、前記セルは４つの種類の可能な抵抗のうちの１つにプログラムされることができる。これによって、前記セルはカルコゲナイド要素当たり４つの可能な値または２ビットのデータを保存することができる多重ビットセルである。 FIG. 9 is a schematic waveform diagram for explaining current-resistance (IR) characteristics for phase change memory cell 200 shown in FIG. In the graph of FIG. 9, each of the reference number R indicating resistance and the reference number I indicating current includes the suffix “A” or “B”, and the suffix indicates the amorphous state of the programmable regions P1 and P2. Or shows a crystalline state. More specifically, the first subscript of the subscripts indicates the first programmable area P1, and the second subscript of the subscripts indicates the second programmable area P2. The resistor RAA is the cell resistance of the programmable regions P1 and P2 in the amorphous state. A program current I CA is used so that the programmable region P1 is programmed to a crystalline state while the programmable region P2 is in an amorphous state, and in this case, the resistance of the cell is R CA. The current I CC is a current used to program the cell so that the programmable regions P1 and P2 are in a crystalline state, and in this case, the resistance of the cell is R CC . While the programmable region P2 remains in the crystalline state, the current I AC is the current used to program the cell so that the programmable region P1 returns to the amorphous state, in this case The resistance of the cell is RAC . The current IAA is a current used to program the cell so that the programmable regions P1 and P2 return to an amorphous state, and in this case, the resistance of the cell is RAA . Since the resistances of the contacts 215, 219 are different from each other, the cell can be programmed to one of four possible resistances. Thereby, the cell is a multi-bit cell capable of storing four possible values or two bits of data per chalcogenide element.
図１０は、本発明の他の実施形態に係るマルチビット相変化記憶セル３００を説明するための断面図である。図１０を参照すると、前記メモリセル３００はその上部に絶縁膜３１３が形成される基板３１０を具備する。本発明の実施形態によれば、３つの相変化ＧＳＴ物質パターン３３７ａ、３３７ｂ、３３７ｃが前記絶縁膜３１３内に形成される。直径Ｄ５を有する下部コンタクト３３５が前記下部相変化物質パターン３３７ａの下部面に接触されて前記絶縁膜３１３内に形成される。前記下部コンタクト３３５は前記下部相変化物質パターン３３７ａ内のプログラム可能領域を限定する。直径Ｄ８を有する上部コンタクト３３９は上部相変化物質パターン３３７ｃの上部面に接触されて前記絶縁膜３１３内に形成される。前記上部コンタクト３３９は前記上部相変化物質パターン３３７ｃ内のプログラム可能領域Ｐ８を限定する。直径Ｄ６を有するコンタクト３３６ａは前記下部相変化物質パターン３３７ａと前記中間相変化物質パターン３３７ｂとの間に接続される。前記コンタクト３３６ａの上端部は前記中間相変化物質パターン３３７ｂ内のプログラム可能領域Ｐ６を限定し、前記コンタクト３３６ａの下端部は前記下部相変化物質パターン３３７ａ内のプログラム可能領域Ｐ６を限定する。直径Ｄ７を有するコンタクト３３６ｂは前記上部相変化物質パターン３３７ｃと前記中間相変化物質パターン３３７ｂとの間に接続される。前記コンタクト３３６ｂの下端部は前記中間相変化物質パターン３３７ｂ内のプログラム可能領域Ｐ７を限定し、前記コンタクト３３６ｂの上端部は前記上部相変化物質パターン３３７ｃ内のプログラム可能領域Ｐ７を限定する。導電性プレートライン３２１が前記上部コンタクト３３９の上端部に接触された構造の上部に形成される。 FIG. 10 is a cross-sectional view illustrating a multi-bit phase change memory cell 300 according to another embodiment of the present invention. Referring to FIG. 10, the memory cell 300 includes a substrate 310 on which an insulating layer 313 is formed. According to an embodiment of the present invention, three phase change GST material patterns 337a, 337b, and 337c are formed in the insulating layer 313. A lower contact 335 having a diameter D5 is formed in the insulating layer 313 in contact with the lower surface of the lower phase change material pattern 337a. The lower contact 335 defines a programmable area in the lower phase change material pattern 337a. An upper contact 339 having a diameter D8 is formed in the insulating layer 313 in contact with the upper surface of the upper phase change material pattern 337c. The upper contact 339 defines a programmable region P8 in the upper phase change material pattern 337c. A contact 336a having a diameter D6 is connected between the lower phase change material pattern 337a and the intermediate phase change material pattern 337b. The upper end of the contact 336a defines a programmable region P6 in the intermediate phase change material pattern 337b, and the lower end of the contact 336a defines a programmable region P6 in the lower phase change material pattern 337a. A contact 336b having a diameter D7 is connected between the upper phase change material pattern 337c and the intermediate phase change material pattern 337b. The lower end of the contact 336b defines a programmable region P7 in the intermediate phase change material pattern 337b, and the upper end of the contact 336b defines a programmable region P7 in the upper phase change material pattern 337c. A conductive plate line 321 is formed on the upper portion of the structure in contact with the upper end of the upper contact 339.
本発明によれば、前記コンタクトの抵抗は前記多重プログラム可能領域のプログラミングを調節できるように制御する。本発明の一実施形態において、前記コンタクトのそれぞれが互いに異なる抵抗を有するように前記直径Ｄ５、Ｄ６、Ｄ７、Ｄ８は互いに異なる大きさを有することができる。その反面、前記コンタクトは互いに異なる抵抗を有するように互いに異なる物質で形成されることができる。これら２つの接近方法は前記コンタクトを組み合わせることによって用いられることができる。前記コンタクトの抵抗を制御することによって前記プログラム可能領域は互いに異なる状態において独立的にプログラムすることができる。上述のように、前記コンタクトのそれぞれが加熱要素として作用するように前記直径Ｄ５、Ｄ６、Ｄ７、Ｄ８は５０ｎｍ以下の大きさであることが望ましい。図１０に示すように、前記コンタクト３３６ａ、３３６ｂはこれらが接触されている前記相変化物質パターンの両側のプログラム可能領域が同一大きさを有するように実質的にシリンダ状を有する。すなわち、前記コンタクト３３６ａは前記相変化物質パターン３３７ａ、３３７ｂ内に位置する複数の類似のプログラム可能領域Ｐ６を限定し、前記コンタクト３３６ｂは前記相変化物質パターン３３７ｂ、３３７ｃ内に位置する複数の類似のプログラム可能領域Ｐ７を限定する。 According to the present invention, the resistance of the contact is controlled so that the programming of the multiple programmable region can be adjusted. In an embodiment of the present invention, the diameters D5, D6, D7, and D8 may have different sizes so that each of the contacts has a different resistance. On the other hand, the contacts may be formed of different materials so as to have different resistances. These two approaches can be used by combining the contacts. By controlling the resistance of the contacts, the programmable regions can be independently programmed in different states. As described above, the diameters D5, D6, D7, and D8 are preferably 50 nm or less so that each of the contacts acts as a heating element. As shown in FIG. 10, the contacts 336a and 336b have a substantially cylindrical shape so that the programmable regions on both sides of the phase change material pattern with which the contacts 336a and 336b are in contact have the same size. That is, the contact 336a defines a plurality of similar programmable regions P6 located in the phase change material patterns 337a, 337b, and the contact 336b includes a plurality of similar programs located in the phase change material patterns 337b, 337c. The programmable area P7 is limited.
図１１は、本発明のさらに他の実施形態に係るマルチビット相変化記憶セル４００を説明するための断面図である。図１１を参照すると、前記メモリセル４００はその上部に絶縁膜４１３が形成される基板４１０を具備する。上述の実施形態において、複数の相変化ＧＳＴ物質パターン４５７ａ、４５７ｂが前記絶縁膜４１３内に形成される。直径Ｄ１０を有する下部コンタクト４３５が前記下部相変化物質パターン４５７ａの下部面に接触されて前記絶縁膜４１３内に形成される。前記下部コンタクト４３５は前記下部相変化物質パターン４５７ａ内のプログラム可能領域Ｐ１０を限定する。直径Ｄ１３を有する上部コンタクト４３９は前記上部相変化物質パターン４５７ｂの上部面に接触されて前記絶縁膜４１３内に形成される。前記上部コンタクト４３９は前記上部相変化物質パターン４５７ｂ内のプログラム可能領域Ｐ１３を限定する。前記複数の直径Ｄ１１、Ｄ１２を限定し、テーパ状を有するコンタクト４５６は前記下部相変化物質パターン４５７ａと前記上部相変化物質パターン４５７ｂとの間に接続される。前記テーパ状を有するコンタクト４５６の上端部は前記上部相変化物質パターン４５７ｂ内のプログラム可能領域Ｐ１２を限定し、前記テーパ状を有するコンタクト４５６の下端部は前記下部相変化物質パターン４５７ａ内のプログラム可能領域Ｐ１１を限定する。前記テーパ状を有するコンタクト４５６の直径Ｄ１２が前記テーパ状を有するコンタクト４５６の直径Ｄ１１と異なるので、互いに異なった独立的な複数のプログラム可能領域Ｐ１２、Ｐ１１が複数の前記相変化物質パターン４５７ａ、４５７ｂ内に限定される。導電性プレートライン３２１が前記上部コンタクト３３９の上端部と接触された構造の上部に形成される。 FIG. 11 is a cross-sectional view illustrating a multi-bit phase change memory cell 400 according to still another embodiment of the present invention. Referring to FIG. 11, the memory cell 400 includes a substrate 410 on which an insulating layer 413 is formed. In the above-described embodiment, a plurality of phase change GST material patterns 457 a and 457 b are formed in the insulating layer 413. A lower contact 435 having a diameter D10 is formed in the insulating layer 413 in contact with the lower surface of the lower phase change material pattern 457a. The lower contact 435 defines a programmable region P10 in the lower phase change material pattern 457a. An upper contact 439 having a diameter D13 is formed in the insulating layer 413 in contact with the upper surface of the upper phase change material pattern 457b. The upper contact 439 defines a programmable region P13 in the upper phase change material pattern 457b. The tapered contact 456 defining the plurality of diameters D11 and D12 is connected between the lower phase change material pattern 457a and the upper phase change material pattern 457b. The upper end of the tapered contact 456 defines a programmable region P12 in the upper phase change material pattern 457b, and the lower end of the tapered contact 456 is programmable in the lower phase change material pattern 457a. The region P11 is limited. Since the diameter D12 of the tapered contact 456 is different from the diameter D11 of the tapered contact 456, a plurality of independent programmable regions P12 and P11 are a plurality of the phase change material patterns 457a and 457b. Limited to within. A conductive plate line 321 is formed on the upper portion of the structure in contact with the upper end of the upper contact 339.
本発明によれば、前記プログラム可能な領域を所望の状態で独立的にプログラムするために一定のプログラム電流が印加されるように前記コンタクトの抵抗が独立的に調節される。前記コンタクトの抵抗を上回る調節は１つ以上の手段によって実行されることができる。例えば、前記コンタクトそれぞれの抵抗を互いに異なるようにするために前記直径は互いに異なる大きさを有するように形成することができる。また、前記コンタクトのそれぞれの抵抗を互いに異なるようにするために前記コンタクトを互いに異なる物質で形成されることができる。また、互いに異なる抵抗を有し、互いに異なる直径を有する組み合わせは抵抗の差を調節するために用いられることができる。互いに等しかったり、互いに異なるコンタクトの直径は典型的に前記コンタクトが加熱要素として作動するように５０ｎｍの大きさ以下で形成される。 According to the present invention, the resistance of the contact is independently adjusted so that a constant program current is applied to independently program the programmable region in a desired state. Adjustment above the resistance of the contact can be performed by one or more means. For example, the diameters may be different from each other in order to make resistances of the contacts different from each other. The contacts may be formed of different materials in order to make the respective resistances of the contacts different from each other. Also, combinations having different resistances and different diameters can be used to adjust the difference in resistance. The diameters of contacts that are equal or different from each other are typically formed below 50 nm so that the contacts act as heating elements.
図１２は、図８に示す相変化記憶セルのプログラムのタイミングを説明するための概略的なタイミング図である。図８、図９及び図１２を参照すると、メモリ素子をプログラミングすることは初期電流の大きさＨ１を有し、初期プログラミング電流パルスΦＩＰを最初に印加することを含む。前記初期プログラミング電流パルスΦＩＰは前記セル抵抗がＲＡＡ状態になるように前記プログラム可能領域Ｐ１、Ｐ２を非晶質状態にプログラムするために用いられる。前記電流の大きさＨ１はＩＡＡに定義される。前記プログラミングパルスはＷ１の時期に任意の幅を有するものとして示される。前記プログラム可能領域が前記非晶質状態に到逹するように前記時期は比較的に短い数ナノ秒の急冷時間とともにその自らの電流パルスを含む。 FIG. 12 is a schematic timing diagram for explaining the program timing of the phase change memory cell shown in FIG. Referring to FIGS. 8, 9 and 12, programming the memory device has an initial current magnitude H1 and includes first applying an initial programming current pulse Φ IP . Said initial programming current pulses [Phi IP is used for the cell resistance to program the programmable region P1, P2 to the amorphous state such that the R AA state. The magnitude of the current H1 is defined in I AA. The programming pulse is shown as having an arbitrary width at the time of W1. The period includes its own current pulse with a relatively short quench time of a few nanoseconds so that the programmable region reaches the amorphous state.
図１２に示されている波形Ａ、Ｂ、Ｃ、Ｄは所望セルの最終状態によるプログラムプロセスを示す。例えば、所望の最終状態がＲＡＡの場合に、曲線Ａは前記プログラムプロセスを示し、この場合に前記複数のプログラム可能領域は非晶質状態にプログラムされる。このとき、前記プログラムプロセスは前記初期プログラミングパルスΦＩＰの印加以後に終わる。前記所望の最終状態がＲＡＣの場合に、曲線Ｂは前記プログラムプロセスを示しており、この場合、前記プログラム可能領域Ｐ１は非晶質状態になって、前記プログラム可能領域Ｐ２は結晶質状態となる。所望の最終状態がＲＣＣの場合、曲線Ｃは前記プログラムプロセスを示し、この場合に、前記プログラム可能領域Ｐ１、Ｐ２は結晶質状態となる。所望の最終状態がＲＣＡの場合に、前記プログラム可能領域Ｐ１は結晶質状態となって、前記プログラム可能領域Ｐ２は非晶質状態となる。プロセスＢ、Ｃ、Ｄのそれぞれにおいて、追加プログラミングパルスΦＡＰが前記セルを前記ＲＡＡ状態から前記所望の最終状態にプログラムするために前記初期プログラミングパルスΦＩＰ以後に印加される。 Waveforms A, B, C, and D shown in FIG. 12 show the program process according to the final state of the desired cell. For example, if the desired final state is RAA , curve A represents the programming process, in which case the plurality of programmable regions are programmed to an amorphous state. In this case, the program process ends in application after the initial programming pulse [Phi IP. When the desired final state is RAC , curve B shows the programming process, where the programmable region P1 is in an amorphous state and the programmable region P2 is in a crystalline state. Become. If the desired final state is R CC , curve C shows the programming process, in which case the programmable regions P1, P2 are in a crystalline state. When the desired final state is RCA , the programmable region P1 is in a crystalline state and the programmable region P2 is in an amorphous state. In each of processes B, C, and D, an additional programming pulse Φ AP is applied after the initial programming pulse Φ IP to program the cell from the R AA state to the desired final state.
図１２の曲線Ｂ及び図９を参照すると、前記追加プログラミングパルスΦ３は上述のＨ１とＨ３との間にあって、ＩＡＣで定義されるＨ４の大きさで印加される。前記電流は前記プログラム可能領域Ｐ１、Ｐ２の適切なプログラミングを保障するために、すなわち、前記プログラム可能領域Ｐ１が非晶質状態を維持し、前記プログラム可能領域Ｐ２が結晶質状態に転換されることを保障するために略ＩＡＣとＩＡＡとの間の範囲内にある。前記追加プログラミングパルスは時間周期Ｗ２の間に活性され、前記時間周期Ｗ２は前記プログラム可能領域Ｐ２が結晶質状態になるために必要な実際の電流パルス時間及び比較的に長い急冷時間を含む。 Referring to curve B, and 9 in FIG. 12, the additional programming pulses [Phi 3 is located between the above-mentioned H1 and H3, it is applied at a magnitude of H4 defined in I AC. The current is to ensure proper programming of the programmable regions P1, P2, that is, the programmable region P1 is maintained in an amorphous state, and the programmable region P2 is converted into a crystalline state. It is in the range between approximately I AC and I AA to ensure. The additional programming pulse is activated during a time period W2, which includes the actual current pulse time and a relatively long quench time required for the programmable region P2 to become crystalline.
図１２の曲線Ｃ及び図９を参照すると、前記追加プログラムパルスΦ２は上述のＨ２よりも大きく、ＩＣＣで定義されるＨ３の大きさで印加される。前記電流は、前記プログラム可能領域Ｐ１、Ｐ２の適切なプログラミングを保障するために、すなわち、前記プログラム可能領域Ｐ１、Ｐ２が結晶質状態に転換されることを保障するために略ＩＣＣとＩＡＣとの間の範囲内にある。前記追加プログラミングパルスは時間周期Ｗ２の間に活性され、前記時間周期Ｗ２は前記プログラム可能領域Ｐ１、Ｐ２が結晶質状態になるために必要な実際の電流パルス時間及び比較的に長い急冷時間を含む。 Referring to curves C and 9 of FIG. 12, the additional program pulses [Phi 2 is greater than the above-mentioned H2, is applied at a magnitude of H3 defined by I CC. The current is approximately I CC and I AC to ensure proper programming of the programmable regions P1, P2, ie, to ensure that the programmable regions P1, P2 are converted to a crystalline state. Is in the range between. The additional programming pulse is activated during a time period W2, which includes the actual current pulse time and a relatively long quench time required for the programmable regions P1, P2 to become crystalline. .
図１２の曲線Ｄ及び図９を参照すると、前記追加プログラムパルスΦ１はＩＣＡで定義されるＨ２の大きさで印加される。前記電流は前記プログラム可能領域Ｐ１、Ｐ２の適切なプログラミングを保障するために、すなわち、前記プログラム可能領域Ｐ１が結晶質状態に転換され、前記プログラム可能領域Ｐ２が非晶質状態に維持されることを保障するために略ＩＣＡとＩＣＣとの間の範囲内にある。前記追加プログラミングパルスは時間周期Ｗ２の間に活性され、前記時間周期Ｗ２は前記プログラム可能領域Ｐ１が結晶質状態になるために必要な実際の電流パルス時間及び比較的に長い急冷時間を含む。 Referring to curve D of FIG. 12 and FIG. 9, the additional program pulse Φ 1 is applied with a magnitude of H2 defined by I CA. The current is to ensure proper programming of the programmable regions P1, P2, that is, the programmable region P1 is converted to a crystalline state and the programmable region P2 is maintained in an amorphous state. In order to ensure that it is approximately in the range between I CA and I CC . The additional programming pulse is activated during a time period W2, which includes the actual current pulse time and a relatively long quench time required for the programmable region P1 to become crystalline.
本発明によれば、多数個の独立的なプログラム可能領域を有する相変化物質パターンを提供することによって容易に製造することができる多重ビット相変化記憶素子を提供する。 In accordance with the present invention, a multi-bit phase change memory device is provided that can be easily manufactured by providing a phase change material pattern having a number of independent programmable regions.
カルコゲナイド相変化物質パターンにおいて、プログラム可能領域をプログラムするために用いられた加熱コンタクトは、円形の断面に形成される。しかし、前記コンタクトは断面が円形、直角形、または他の形態を有するコンタクトを含むことができるので、前記コンタクトは任意の形態を有することができる。 In the chalcogenide phase change material pattern, the heating contact used to program the programmable region is formed in a circular cross section. However, since the contacts can include contacts having a circular cross section, a right angle, or other configurations, the contacts can have any configuration.
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。 Although the foregoing has been described with reference to preferred embodiments of the invention, those skilled in the art will recognize that the invention may be practiced without departing from the spirit and scope of the invention as set forth in the appended claims. Various modifications and changes can be made to the invention.
２００ 記憶セル
２１０ 基板
２１３ 絶縁膜
２１５ 下部コンタクト
２１７ 相変化物質パターン
２１９ 上部コンタクト
２２１ 導電性プレートライン
Ｐ１、Ｐ２ プログラム可能領域
Ｄ３、Ｄ４ 直径
200 Memory Cell 210 Substrate 213 Insulating Film 215 Lower Contact 217 Phase Change Material Pattern 219 Upper Contact 221 Conductive Plate Line P1, P2 Programmable Area D3, D4 Diameter
Claims (82)
前記第１カルコゲナイド情報保存要素の第１領域に接続され、第１断面領域を有する第１コンタクトと、
前記第１カルコゲナイド情報保存要素の第２領域に接続され、第２断面領域を有する第２コンタクトと、
前記第１コンタクトに係る第１抵抗によりプログラムされる状態を有し、前記第１カルコゲナイド情報保存要素の第１領域内に限定される第１プログラム可能領域と、
前記第２コンタクトに係る第２抵抗によりプログラムされる状態を有し、前記第１カルコゲナイド情報保存要素の第２領域内に限定される第２プログラム可能領域と、
を含むことを特徴とする、相変化記憶素子。 A first chalcogenide information storage element comprising a material that changes to a crystalline state or an amorphous state upon application of a heating current;
A first contact connected to a first region of the first chalcogenide information storage element and having a first cross-sectional region;
A second contact connected to a second region of the first chalcogenide information storage element and having a second cross-sectional region;
A first programmable region having a state programmed by a first resistor associated with the first contact and limited within a first region of the first chalcogenide information storage element;
A second programmable region having a state programmed by a second resistor associated with the second contact and limited within a second region of the first chalcogenide information storage element;
A phase change memory element comprising:
前記第１カルコゲナイド情報保存要素の第１領域に接続されて第１断面領域を有する第１コンタクトと、
前記第１カルコゲナイド情報保存要素の第２領域に接続されて前記第１断面領域と異なる第２断面領域を有する第２コンタクトと、を具備し、
前記第１カルコゲナイド情報保存要素の第１プログラム可能領域は前記第１カルコゲナイド情報保存要素の第１領域内に限定され、前記第１プログラム可能領域の状態は前記第１コンタクトに係る第１抵抗によりプログラムされ、
前記第１カルコゲナイド情報保存要素の前記第２領域内に限定される前記第１カルコゲナイド情報保存要素の第２プログラム可能領域を具備し、前記第２プログラム可能領域の状態は前記第２コンタクトに係る第２抵抗によりプログラムされることを含むことを特徴とする、相変化記憶素子。 A first chalcogenide information storage element comprising a material that changes to a crystalline state or an amorphous state upon application of a heating current;
A first contact connected to a first region of the first chalcogenide information storage element and having a first cross-sectional region;
A second contact connected to a second region of the first chalcogenide information storage element and having a second cross-sectional area different from the first cross-sectional area;
The first programmable area of the first chalcogenide information storage element is limited to the first area of the first chalcogenide information storage element, and the state of the first programmable area is programmed by a first resistor associated with the first contact. And
A second programmable area of the first chalcogenide information storage element limited within the second area of the first chalcogenide information storage element, wherein the state of the second programmable area is the second contact associated with the second contact; A phase change memory element comprising programming by two resistors.
前記第１カルコゲナイド情報保存要素の第１領域に接続されて第１断面領域を有する第１コンタクトと、
前記第１カルコゲナイド情報保存要素の第２領域に接続されて前記第１断面領域と実質的に等しい第２断面領域を有する第２コンタクトと、
前記第１コンタクトに係る第１抵抗によりプログラムされる状態を有し、前記第１カルコゲナイド情報保存要素の第１領域内に限定される第１プログラム可能領域と、
前記第２コンタクトに係る第２抵抗によりプログラムされる状態を有し、前記第１カルコゲナイド情報保存要素の第２領域内に限定される第２プログラム可能領域と、
を含むことを特徴とする、相変化記憶素子。 A first chalcogenide information storage element comprising a material that changes to a crystalline state or an amorphous state upon application of a heating current;
A first contact connected to a first region of the first chalcogenide information storage element and having a first cross-sectional region;
A second contact connected to a second region of the first chalcogenide information storage element and having a second cross-sectional area substantially equal to the first cross-sectional area;
A first programmable region having a state programmed by a first resistor associated with the first contact and limited within a first region of the first chalcogenide information storage element;
A second programmable region having a state programmed by a second resistor associated with the second contact and limited within a second region of the first chalcogenide information storage element;
A phase change memory element comprising:
前記第１カルコゲナイド情報保存要素の第１領域に接続されて第１断面領域を有する第１コンタクトを形成するステップと、
前記第１カルコゲナイド情報保存要素の第２領域に接続されて第２断面領域を有する第２コンタクトを形成するステップと、を含み、
前記第１カルコゲナイド情報保存要素の第１プログラム可能領域は前記第１カルコゲナイド保存情報要素の前記第１領域内に限定され、前記第１プログラム可能領域の状態は前記第１コンタクトに係る第１抵抗によりプログラムされ、
前記第１カルコゲナイド情報保存要素の第２プログラム可能領域は前記第１カルコゲナイド保存情報要素の前記第２領域内に限定され、前記第２プログラム可能領域の状態は前記第２コンタクトに係る第２抵抗によりプログラムされることを特徴とする、相変化記憶素子の製造方法。 Providing a first chalcogenide information storage element comprising a material that changes to a crystalline state or an amorphous state upon application of a heating current;
Forming a first contact connected to a first region of the first chalcogenide information storage element and having a first cross-sectional region;
Forming a second contact connected to a second region of the first chalcogenide information storage element and having a second cross-sectional region;
The first programmable area of the first chalcogenide information storage element is limited to the first area of the first chalcogenide storage information element, and the state of the first programmable area is determined by a first resistance associated with the first contact. Programmed,
The second programmable area of the first chalcogenide information storage element is limited to the second area of the first chalcogenide storage information element, and the state of the second programmable area is determined by a second resistance associated with the second contact. A method of manufacturing a phase change memory element, characterized by being programmed.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060000265A KR100746224B1 (en) | 2006-01-02 | 2006-01-02 | Phase change memory devices including multi-bit cells and methods of programming thereof |
| KR10-2006-0000265 | 2006-01-02 | ||
| US11/586,820 US20070155093A1 (en) | 2006-01-02 | 2006-10-26 | Multi-bit phase-change random access memory (PRAM) with diameter-controlled contacts and methods of fabricating and programming the same |
| US11/586,820 | 2006-10-26 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2007184591A true JP2007184591A (en) | 2007-07-19 |
| JP2007184591A5 JP2007184591A5 (en) | 2010-02-12 |
| JP5143415B2 JP5143415B2 (en) | 2013-02-13 |
Family
ID=38340351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006346152A Active JP5143415B2 (en) | 2006-01-02 | 2006-12-22 | Phase change memory device having multi-bit cell and diameter adjustable contact, method for manufacturing the same, and method for programming the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5143415B2 (en) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP5143415B2 (en) | 2013-02-13 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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|
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