JP2007183581A - 能動素子アレイ基板 - Google Patents
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Abstract
【解決手段】 スキャンラインおよびデータラインが基板の表示領域に配設され、複数のピクセル領域が表示領域上に形成される。スイッチ素子がピクセル領域に配設され、各スイッチ素子はスキャンラインおよびデータラインと電気的に接続される。ピクセル電極がピクセル領域に配設され、各ピクセル電極はスイッチ素子と電気的に接続される。ワイヤは基板の非表示領域に配設され、各ワイヤの少なくとも一部分は第1導電体層および第2導電体層を含む。ここで、第2導電体層は第1導電体層の上に配設され、第1導電体層と第2導電体層は並列に接続される。第1導電体層は、スキャンライン、データラインおよびピクセル電極のいずれかと同じ層に形成される。第2導電体層は、スキャンライン、データラインおよびピクセル電極のいずれかであって第1導電体層とは異なるものと、同じ層に形成される。
【選択図】図2A
Description
図2Aは、本発明の第1の実施の形態に係る能動素子アレイ基板を示す上面図、図2Bは図2Aに示すラインA−A’に沿った断面図である。図2Aおよび図2Bに示すように、本実施の形態に係る能動素子アレイ基板200は、基板210、複数のスキャンライン220、複数のデータライン230、複数のスイッチ素子240、複数のピクセル電極250、複数の第1ワイヤ260、複数の第2ワイヤ280および複数のパッド270を備える。基板210は、表示領域210aおよび非表示領域210bを有する。また、スキャンライン220およびデータライン230は、表示領域210aに配設される。スキャンライン220およびデータライン230は、表示領域210aを複数のピクセル領域210cに分割する。さらに、スイッチ素子240はそれぞれ、ピクセル領域210cに配設され、スキャンライン220およびデータライン230によって制御される。なお、スイッチ素子240は例えば、TFTであってもよい。
図3Aから図3Eは、本発明の第2の実施の形態に係る第1ワイヤを示す断面図である。図3Aは図2Bと類似しており、唯一の相違点は、インピーダンスをさらに低減するべく第1ワイヤ260が第2導電体層262b上に配設された第3導電体層262cをさらに含むことにある。第1導電体層262a、第2導電体層262bおよび第3導電体層262cは、並列に電気接続されている。本実施形態においては、第1導電体層262aはスキャンライン220と同じ層に形成され、第2導電体層262bはデータライン230と同じ層に形成され、第3導電体層262cはピクセル電極250と同じ層に形成されるとしてもよい。
1.非表示領域に配設するワイヤを1層の導電体層で形成する従来技術とは異なり、本発明においては、1層の導電体層から成るワイヤの一部またはすべてを変形して、並列に接続された複数の導電体層によって形成している。本発明に係る、並列に接続された複数の導電体層から成るワイヤのインピーダンス値は従来に比べて低くなるので、信号遅延や信号減衰を低減することができる。さらに、ワイヤ間のインピーダンスの差も小さくでき、画像表示が不均一になるのを防ぐことができる。
2.本発明に係る能動素子アレイ基板は、現在用いられている処理による対応が可能で、別の処理を追加する必要がない。
Claims (12)
- 能動素子アレイ基板であって、
表示領域および非表示領域を有する基板と、
前記表示領域に配設された複数のスキャンラインと、
前記表示領域に配設された複数のデータラインであって、前記スキャンラインおよび当該データラインによって前記表示領域が複数のピクセル領域に分割される複数のデータラインと、
複数のスイッチ素子であって、それぞれ前記ピクセル領域に配設され、前記スキャンラインおよび前記データラインと電気的に接続されている複数のスイッチ素子と、
複数のピクセル電極であって、それぞれ前記ピクセル領域に配設され、対応する前記スイッチ素子と電気的に接続されている複数のピクセル電極と、
前記非表示領域に配設された複数の第1ワイヤと
を備え、
前記第1ワイヤのそれぞれの少なくとも一部分は、
前記基板上に配設された第1導電体層、および
前記第1導電体層上に配設され、前記第1導電体層と並列に電気接続された第2導電体層
を有し、
前記第1導電体層は前記スキャンライン、前記データラインおよび前記ピクセル電極のうちいずれかと同じ層に設けられ、前記第2導電体層は前記スキャンライン、前記データラインおよび前記ピクセル電極のうち前記第1導電体層とは異なるものと同じ層に設けられている
能動素子アレイ基板。 - 前記第1ワイヤはそれぞれ、前記スキャンラインのうち1本または前記データラインのうち1本と接続されている
請求項1に記載の能動素子アレイ基板。 - 前記非表示領域に配設された複数の第2ワイヤ
をさらに備え、
前記第2ワイヤはそれぞれ、前記スキャンラインまたは前記データラインと同じ層に設けられている
請求項1に記載の能動素子アレイ基板。 - 前記第1ワイヤは前記第2ワイヤより長い
請求項3に記載の能動素子アレイ基板。 - 前記第2ワイヤはそれぞれ、前記スキャンラインのうち1本または前記データラインのうち1本と接続されている
請求項3に記載の能動素子アレイ基板。 - 前記第1ワイヤはそれぞれ、前記第1導電体層と前記第2導電体層との間に設けられた第1誘電体層をさらに有し、前記第1誘電体層は、前記第1導電体層の一部を露出させる複数の第1コンタクトホールを含み、前記第2導電体層は前記第1コンタクトホールを被覆し、前記第1導電体層と並列に電気接続されている
請求項1に記載の能動素子アレイ基板。 - 前記第1ワイヤはそれぞれ、前記第2導電体層上に配設された第3導電体層をさらに有し、前記第1導電体層、前記第2導電体層および前記第3導電体層は並列に電気接続され、前記第1導電体層は前記スキャンラインと同じ層に設けられ、前記第2導電体層は前記データラインと同じ層に設けられ、前記第3導電体層は前記ピクセル電極と同じ層に設けられる
請求項1に記載の能動素子アレイ基板。 - 前記第1ワイヤはそれぞれ、
前記第1導電体層と前記第2導電体層との間に設けられた第1誘電体層、
前記第2導電体層と前記第3導電体層との間に設けられた第2誘電体層であって、前記第2導電体層の一部を露出させる複数の第2コンタクトホールを含む第2誘電体層
をさらに有し、
前記第3導電体層は前記第2コンタクトホールを被覆し前記第2導電体層と並列に電気接続され、前記第1誘電体層および前記第2誘電体層には前記第1導電体層の一部を露出させる複数の第1コンタクトホールが設けられ、前記第3導電体層は前記第1コンタクトホールを被覆し前記第1導電体層と並列に電気接続されている
請求項7に記載の能動素子アレイ基板。 - 前記第1ワイヤはそれぞれ、前記第1導電体層と前記第2導電体層との間に配設された第1誘電体層をさらに有し、前記第1誘電体層は前記第1導電体層の一部を露出させる複数の第1コンタクトホールを含み、前記第2導電体層は前記第1コンタクトホールを被覆し前記第1導電体層と並列に電気接続されている
請求項7に記載の能動素子アレイ基板。 - 前記第1ワイヤはそれぞれ、前記第2導電体層と前記第3導電体層との間に配設された第2誘電体層をさらに有し、前記第2誘電体層は前記第2導電体層の一部を露出させる複数の第2コンタクトホールを含み、前記第3導電体層は前記第2コンタクトホールを被覆し前記第2導電体層と並列に電気接続されている
請求項7に記載の能動素子アレイ基板。 - 前記非表示領域に配設された複数のパッドをさらに備え、前記第1ワイヤのそれぞれの一端は前記パッドのうちの1つに接続されている
請求項1に記載の能動素子アレイ基板。 - 前記スイッチ素子は薄膜トランジスタである
請求項1に記載の能動素子アレイ基板。
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