JP2007180357A - Semiconductor chip mounting substrate - Google Patents

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大輔 水谷
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the stress between a semiconductor chip and a package substrate, and to facilitate repair by semiconductor chip units on a motherboard of an electronic apparatus. <P>SOLUTION: Conductive bumps 10b, having elasticity and conductive bumps 10c having elasticity, enable electrical connection between the semiconductor chip 1 and the package substrate 10, and between the motherboard 20 and the package substrate 10, respectively. The bumps 10b are arranged with a first pitch on the semiconductor chip mounting surface of a substrate portion 10a of the package substrate 10, and the bumps 10c are arranged with a second pitch that is wider than that of the first pitch on a circuit board mounting surface of the substrate portion 10a. Furthermore, the conductive bumps 10b, 10c each having the elasticity absorb stresses to be generated differences in the thermal expansion coefficients among the semiconductor chip 1, the package substrate 10 and the motherboard 20. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体チップ搭載用基板に関し、とくに、電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板に関する。   The present invention relates to a semiconductor chip mounting substrate, and more particularly to a semiconductor chip mounting substrate for electrically connecting a semiconductor chip to a circuit board of an electronic device.

半導体パッケージングの分野では、ネットワーク機器の高速化、大容量化にともない、半導体素子の微細化により入出力ピン数が増加すると同時に、半導体回路素子間での配線距離を短縮して実装密度を上げることが要求されている。半導体チップを高密度に実装する方法として、従来から半導体チップ搭載用基板が用いられてきた。とくに、複数の半導体回路素子を実装する場合は、各素子をパッケージ基板と呼ばれる回路基板にはんだで実装した後、半導体回路素子が実装されたパッケージ基板をマザーボードなどの回路基板に再びはんだで実装するという方法がとられている。   In the field of semiconductor packaging, as the speed and capacity of network equipment increases, the number of input / output pins increases due to miniaturization of semiconductor elements, and at the same time, the wiring distance between semiconductor circuit elements is shortened to increase the packaging density. It is requested. Conventionally, a semiconductor chip mounting substrate has been used as a method for mounting semiconductor chips at high density. In particular, when a plurality of semiconductor circuit elements are mounted, each element is mounted on a circuit board called a package board with solder, and then the package board on which the semiconductor circuit elements are mounted is mounted again on a circuit board such as a mother board with solder. The method is taken.

こうした半導体チップ搭載用基板（以下、パッケージ基板ともいう。）は、半導体チップよりも一回り大型のコア基板と、その表面に形成された少なくとも１層のビルドアップ層を含むものであって、その表裏面には、半導体チップとの接続部、およびそれが搭載される電子機器全体の回路基板（例えば、マザーボードなど）との接続部を備えている。   Such a semiconductor chip mounting substrate (hereinafter also referred to as a package substrate) includes a core substrate that is slightly larger than the semiconductor chip and at least one build-up layer formed on the surface thereof. The front and back surfaces are provided with a connection portion with a semiconductor chip and a connection portion with a circuit board (for example, a mother board) of the entire electronic device on which it is mounted.

図４は、従来の半導体チップ搭載用基板を示す概略断面図である。
搭載される半導体チップ５０が微細化され、例えば入出力ピン数が２５００ピン程度のＣＭＯＳ（Complementary Metal-Oxide Semiconductor）のＬＳＩ（Large-Scale Integrated Circuit）のようなものであれば、パッケージ基板６０の基板部６０ａの半導体チップ実装面には極めて狭いピッチではんだバンプ６０ｂが形成される。また、この基板部６０ａの回路基板実装面では、はんだバンプ６０ｂより広いピッチのはんだバンプ６０ｃによって、マザーボード７０の接続端子（パッド）７０ａと接続されている。 FIG. 4 is a schematic sectional view showing a conventional semiconductor chip mounting substrate.
If the semiconductor chip 50 to be mounted is miniaturized, for example, a CMOS (Complementary Metal-Oxide Semiconductor) LSI (Large-Scale Integrated Circuit) having about 2500 input / output pins, the package substrate 60 is provided. Solder bumps 60b are formed at an extremely narrow pitch on the semiconductor chip mounting surface of the substrate portion 60a. Further, the circuit board mounting surface of the substrate portion 60a is connected to the connection terminals (pads) 70a of the mother board 70 by solder bumps 60c having a pitch wider than the solder bumps 60b.

このように従来の技術では、はんだバンプ６０ｂ，６０ｃを備えたパッケージ基板６０を用いて半導体チップ５０をマザーボード７０に実装することにより、バンプピッチが異なる半導体チップ５０とマザーボード７０とを電気的に接続することができる。このとき、はんだバンプ６０ｂ，６０ｃは、いずれも融点以上に加熱されることによって半導体チップ５０とパッケージ基板６０、およびパッケージ基板６０とマザーボード７０が溶接される。そのため、半導体チップ５０をパッケージ基板６０から、あるいはパッケージ基板６０をマザーボード７０の接続端子７０ａから分離しようとする場合、はんだバンプ６０ｂ，６０ｃを再びその融点以上に加熱する必要があった。   As described above, in the conventional technique, the semiconductor chip 50 is mounted on the mother board 70 using the package substrate 60 having the solder bumps 60b and 60c, so that the semiconductor chip 50 and the mother board 70 having different bump pitches are electrically connected. can do. At this time, the solder bumps 60b and 60c are both heated to the melting point or higher, so that the semiconductor chip 50 and the package substrate 60, and the package substrate 60 and the mother board 70 are welded. Therefore, when the semiconductor chip 50 is to be separated from the package substrate 60 or the package substrate 60 from the connection terminal 70a of the mother board 70, the solder bumps 60b and 60c have to be heated again to the melting point or higher.

なお、関連技術として、特許文献１には、金属リードフレームを不用にでき、回路基板上の面積当たりの入力／出力接続の数を増大でき、接続すべきデバイス間に優れた電気的接続を提供でき、完成した集積チップのアレイ全体についてのウェーハレベルでのテストを可能にし、コスト面で効果的に製造できる「エラストマ電気コネクタ」が開示されている。
特表２００３−５３３８６３号公報（段落番号［０００２］〜［００１４］） As a related technique, Patent Document 1 can eliminate the use of a metal lead frame, increase the number of input / output connections per area on a circuit board, and provide excellent electrical connection between devices to be connected. An “elastomeric electrical connector” is disclosed that enables testing at the wafer level for an entire array of integrated chips that can be manufactured and is cost effective.
Japanese translation of PCT publication No. 2003-533863 (paragraph numbers [0002] to [0014])

ところで、近年、環境問題への対応として鉛フリーはんだ（Ｓｎ−Ａｇはんだなど）が採用されているが、鉛フリーはんだは従来の鉛はんだに比較してクリープが少なく、実装温度が高温となり、半導体チップ５０とパッケージ基板６０の間での応力増加によるクラック発生が問題となっている。すなわち、パッケージ基板６０は半導体チップ５０よりも一般に熱膨張率が大きく、製造時などにはパッケージ基板６０と半導体チップ５０との接合部で応力が発生し、この応力によって生じるストレスが半導体チップ５０を破壊する要因となっていた。   In recent years, lead-free solder (Sn-Ag solder, etc.) has been adopted as a countermeasure to environmental problems. However, lead-free solder has less creep than conventional lead solder, and the mounting temperature is high. The generation of cracks due to an increase in stress between the chip 50 and the package substrate 60 is a problem. That is, the package substrate 60 generally has a larger coefficient of thermal expansion than the semiconductor chip 50, and stress is generated at the joint between the package substrate 60 and the semiconductor chip 50 during manufacturing or the like. It was a factor of destruction.

また、はんだバンプ６０ｂ，６０ｃを使った半導体素子実装構造では、図４に示すように半導体チップ５０をパッケージ基板６０から取り外し、あるいはパッケージ基板６０をマザーボード７０から取り外す際には、はんだによって溶接されたバンプ部分を加熱する必要があって、それらの着脱は著しく困難であった。そのため、とくに複数の半導体チップ５０が搭載される半導体チップ搭載用基板の場合には、そのひとつでも破壊されたときには、そうでない半導体チップを含めて、パッケージ基板６０を丸ごと廃棄しなければならないという問題があった。   In the semiconductor element mounting structure using the solder bumps 60b and 60c, when the semiconductor chip 50 is removed from the package substrate 60 or the package substrate 60 is removed from the mother board 70 as shown in FIG. It was necessary to heat the bump portions, and it was extremely difficult to attach and remove them. Therefore, in particular, in the case of a semiconductor chip mounting substrate on which a plurality of semiconductor chips 50 are mounted, when even one of them is destroyed, the entire package substrate 60 including the other semiconductor chips must be discarded. was there.

なお、特許文献１に記載された発明では、両面に弾性を有した導電性バンプが露出した構造物であって、それらは支持体の内部に回路が形成されていないため、バンプは支持体を貫通しているコネクタにすぎず、支持体のそれぞれ異なる面のバンプピッチが同一に形成されていた。そのため、半導体チップとマザーボードとの間のような、異なるピッチに形成されたバンプには適用できなかった。   In the invention described in Patent Document 1, the conductive bumps having elasticity on both sides are exposed structures, and since the circuit is not formed inside the support body, the bumps support the support body. It is only the connector which has penetrated, and the bump pitch of each different surface of the support was formed identically. Therefore, it cannot be applied to bumps formed at different pitches, such as between a semiconductor chip and a mother board.

本発明はこのような点に鑑みてなされたものであり、半導体チップとの間の応力を低減して電子機器の信頼性を向上するとともに、電子機器から半導体チップ単位でのリペアが容易な半導体チップ搭載用基板を提供することを目的とする。   The present invention has been made in view of the above points, and it is possible to improve the reliability of an electronic device by reducing stress between the semiconductor chip and a semiconductor that can be easily repaired from the electronic device in units of a semiconductor chip. An object is to provide a chip mounting substrate.

本発明では、上記問題を解決するために、図１に示すように、電子機器の回路基板（図１ではマザーボード２０）に対して半導体チップ１を電気的に接続するための半導体チップ搭載用基板（パッケージ基板１０）において、第１のピッチで半導体チップ実装面に配置された、弾性を有する導電性バンプ１０ｂと、第１のピッチよりも広い第２のピッチで回路基板実装面に配置された、弾性を有する導電性バンプ１０ｃと、を有することを特徴とするパッケージ基板１０が提供される。   In the present invention, in order to solve the above problem, as shown in FIG. 1, a semiconductor chip mounting substrate for electrically connecting the semiconductor chip 1 to a circuit board (mother board 20 in FIG. 1) of an electronic device. In (package substrate 10), elastic conductive bumps 10b arranged on the semiconductor chip mounting surface at the first pitch and arranged on the circuit board mounting surface at a second pitch wider than the first pitch. There is provided a package substrate 10 having a conductive bump 10c having elasticity.

上記の構成によれば、弾性を有する導電性バンプ１０ｂ，１０ｃは、半導体チップ１とパッケージ基板１０との電気的な接続と、マザーボード２０とパッケージ基板１０との電気的な接続を圧接により可能にする。また、弾性を有する導電性バンプ１０ｂ，１０ｃは、半導体チップ１、パッケージ基板１０、マザーボード２０のそれぞれの熱膨張率の差によって発生する応力を吸収する。   According to the above configuration, the conductive bumps 10b and 10c having elasticity enable electrical connection between the semiconductor chip 1 and the package substrate 10 and electrical connection between the mother board 20 and the package substrate 10 by pressure contact. To do. In addition, the conductive bumps 10 b and 10 c having elasticity absorb stress generated due to differences in thermal expansion coefficients among the semiconductor chip 1, the package substrate 10, and the motherboard 20.

本発明の半導体チップ搭載用基板によれば、弾性を有する第１の導電性バンプを第１のピッチで半導体チップ実装面に配置し、弾性を有する第２の導電性バンプを第１のピッチよりも広い第２のピッチで回路基板実装面に配置したので、半導体チップと半導体チップ搭載用基板との電気的な接続と、回路基板と半導体チップ搭載用基板との電気的な接続が圧接により可能になるので、電気的な接続と着脱を容易に行うことができる。また、半導体チップ、半導体チップ搭載用基板、回路基板のそれぞれの熱膨張率の差によって発生する応力を、第１の導電性バンプと第２の導電性バンプにより吸収することができる。   According to the semiconductor chip mounting substrate of the present invention, the first conductive bumps having elasticity are arranged on the semiconductor chip mounting surface at the first pitch, and the second conductive bumps having elasticity are arranged from the first pitch. Since it is arranged on the circuit board mounting surface with a wide second pitch, electrical connection between the semiconductor chip and the semiconductor chip mounting board and electrical connection between the circuit board and the semiconductor chip mounting board are possible by pressure welding. Therefore, electrical connection and detachment can be easily performed. In addition, the stress generated by the difference in thermal expansion coefficient between the semiconductor chip, the semiconductor chip mounting substrate, and the circuit board can be absorbed by the first conductive bump and the second conductive bump.

以下、図面を参照してこの発明の実施の形態について説明する。図１は、第１の実施の形態に係るパッケージ基板の構成を示す概略断面図である。
第１の実施の形態のパッケージ基板１０の基板部１０ａにおいて、半導体チップ実装面には導電性バンプ１０ｂが形成され、回路基板実装面には、導電性バンプ１０ｃが導電性バンプ１０ｂより広いピッチで形成されている。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic cross-sectional view showing the configuration of the package substrate according to the first embodiment.
In the substrate portion 10a of the package substrate 10 of the first embodiment, conductive bumps 10b are formed on the semiconductor chip mounting surface, and the conductive bumps 10c are formed on the circuit board mounting surface at a wider pitch than the conductive bumps 10b. Is formed.

基板部１０ａは、半導体チップ１よりも一回り大型のコア基板と、その表裏面に形成された少なくとも１層のビルドアップ層を含むものである。ビルドアップ層は絶縁層と配線層によって構成される。   The substrate portion 10a includes a core substrate that is slightly larger than the semiconductor chip 1 and at least one buildup layer formed on the front and back surfaces thereof. The build-up layer is composed of an insulating layer and a wiring layer.

導電性バンプ１０ｂ，１０ｃはいずれも、それぞれ導電性金属粒子を分散させたエラストマで構成されており、所定の弾性と所定の導電性を有している。そのために、圧力を加えることによって半導体チップ１などとの電気的な接続を行うことが可能であり、しかも半導体チップ１とパッケージ基板１０、あるいはパッケージ基板１０と電子機器の回路基板（以下マザーボード２０）の接続端子２０ａとを容易に分離することができる利点を有している。   Each of the conductive bumps 10b and 10c is made of an elastomer in which conductive metal particles are dispersed, and has predetermined elasticity and predetermined conductivity. Therefore, it is possible to electrically connect the semiconductor chip 1 and the like by applying pressure, and the semiconductor chip 1 and the package substrate 10 or the package substrate 10 and the circuit board of the electronic device (hereinafter referred to as the motherboard 20). The connection terminal 20a can be easily separated.

導電性バンプ１０ｂ，１０ｃに分散される導電性金属粒子としては、例えば銀（Ａｇ）が好ましい。銀は、その硬度、および化学的な安定性に富み、他の導電性金属に比較して価格が安価だからである。   As the conductive metal particles dispersed in the conductive bumps 10b and 10c, for example, silver (Ag) is preferable. This is because silver is rich in hardness and chemical stability, and is inexpensive compared to other conductive metals.

図２は、導電性バンプの銀含有量と抵抗値との関係を示すグラフである。
図２のグラフでは、導電性バンプ１０ｂ，１０ｃに含有される銀の体積比（ｖｏｌ％）を横軸に示し、縦軸には対数目盛りでその抵抗値（Ω）を示している。電気的な接続端子としての実用抵抗値を１０ｍΩとすると、導電性バンプ１０ｂ，１０ｃには３０％以上の銀粒子が含まれていればよい。 FIG. 2 is a graph showing the relationship between the silver content of the conductive bumps and the resistance value.
In the graph of FIG. 2, the volume ratio (vol%) of silver contained in the conductive bumps 10b and 10c is shown on the horizontal axis, and the resistance value (Ω) is shown on a logarithmic scale on the vertical axis. When the practical resistance value as an electrical connection terminal is 10 mΩ, the conductive bumps 10b and 10c only need to contain 30% or more of silver particles.

導電性バンプ１０ｂ，１０ｃのエラストマには、例えばシリコーンエラストマが用いられる。なお、シリコーンエラストマ以外にも、エポキシ変性アクリロニトリル−ブタジエンエラストマを用いることができる。   For example, a silicone elastomer is used as the elastomer for the conductive bumps 10b and 10c. In addition to the silicone elastomer, epoxy-modified acrylonitrile-butadiene elastomer can be used.

半導体チップ１は、パッケージ基板１０が導電性バンプ１０ｃによってマザーボード２０の接続端子２０ａに位置合わせして実装されることにより、マザーボード２０と所定の電気的接続が得られる。   The semiconductor chip 1 is mounted in a predetermined electrical connection with the mother board 20 by mounting the package substrate 10 in alignment with the connection terminals 20a of the mother board 20 by the conductive bumps 10c.

このように、本実施の形態に係るパッケージ基板１０では、その両実装面にそれぞれ導電性バンプ１０ｂ，１０ｃが互いに異なるピッチの接続端子として形成され、かつ所定の弾性を有するため、圧接により電気的な接続と着脱を容易に行うことができる。また、半導体チップ１、パッケージ基板１０、マザーボード２０のそれぞれの熱膨張率の差によって発生する応力を、導電性バンプ１０ｂ，１０ｃにより吸収することができる。   As described above, in the package substrate 10 according to the present embodiment, the conductive bumps 10b and 10c are formed as connection terminals having different pitches on the both mounting surfaces, respectively, and have predetermined elasticity. Can be easily connected and detached. Further, the stress generated by the difference in coefficient of thermal expansion among the semiconductor chip 1, the package substrate 10, and the mother board 20 can be absorbed by the conductive bumps 10b and 10c.

つぎに、第２の実施の形態のパッケージ基板として、コア基板にチタン合金を用いたパッケージ基板を説明する。
図３は、第２の実施の形態に係るパッケージ基板の詳細な構成を示す断面図である。 Next, as a package substrate according to the second embodiment, a package substrate using a titanium alloy as a core substrate will be described.
FIG. 3 is a cross-sectional view showing a detailed configuration of the package substrate according to the second embodiment.

図１で示した半導体チップ１及びマザーボード２０については図示を省略している。
パッケージ基板３０の基板部３０ａにおいて、コア基板３１は、０．５ｍｍ程度の厚さを有する所定形状のチタン合金からなる金属基板であって、その表面には陽極酸化膜３２が形成されている。また、コア基板３１には、表裏面を貫通する複数のスルーホール３３が設けられ、それらの内壁面にも陽極酸化膜３２が形成されている。 The semiconductor chip 1 and the motherboard 20 shown in FIG. 1 are not shown.
In the substrate portion 30a of the package substrate 30, the core substrate 31 is a metal substrate made of a titanium alloy having a predetermined shape having a thickness of about 0.5 mm, and an anodic oxide film 32 is formed on the surface thereof. The core substrate 31 is provided with a plurality of through holes 33 penetrating the front and back surfaces, and an anodic oxide film 32 is also formed on the inner wall surfaces thereof.

チタン合金は、熱膨張率が例えば８ｐｐｍ／℃程度と低く、半導体チップ１の熱膨張率（約３ｐｐｍ／℃）との差が小さいため応力低減に効果がある（詳細は後述する。）。
パッケージ基板３０の表裏面には、ビルドアップ工法により、樹脂材からなる絶縁層と配線層が複数積層されたビルドアップ領域３４が形成されている。配線層は、陽極酸化膜３２によってコア基板３１と絶縁された導体パターン３５を有している。ビルドアップ領域３４内の導体パターン３５は、層毎にメッキ加工された高精度の回路配線パターンをなしており、それぞれが各配線層を貫通するビア３６によって適宜に接続されている。 The titanium alloy has a low coefficient of thermal expansion of, for example, about 8 ppm / ° C., and has a small difference from the coefficient of thermal expansion of the semiconductor chip 1 (about 3 ppm / ° C.), which is effective in reducing stress (details will be described later).
A buildup region 34 in which a plurality of insulating layers and wiring layers made of a resin material are stacked is formed on the front and back surfaces of the package substrate 30 by a buildup method. The wiring layer has a conductor pattern 35 that is insulated from the core substrate 31 by the anodic oxide film 32. The conductor pattern 35 in the build-up region 34 forms a highly accurate circuit wiring pattern plated for each layer, and each is appropriately connected by a via 36 penetrating each wiring layer.

このパッケージ基板３０には、コア基板３１の表裏面で最上部に位置する導体パターン３７，３８が実装部として形成されており、図３の上方の半導体チップ実装面では、導体パターン３７が半導体チップ１の接続端子と導電性バンプ３０ｂを介して電気的に接続される。また、図３の下方の回路基板実装面では、導体パターン３８がマザーボード２０の接続端子２０ａと導電性バンプ３０ｃを介して電気的に接続される。   The package substrate 30 is formed with conductor patterns 37 and 38 positioned as uppermost portions on the front and back surfaces of the core substrate 31 as a mounting portion. On the semiconductor chip mounting surface in the upper part of FIG. 1 is electrically connected to the connection terminal via the conductive bump 30b. In addition, on the circuit board mounting surface in the lower part of FIG. 3, the conductor pattern 38 is electrically connected to the connection terminals 20a of the mother board 20 via the conductive bumps 30c.

また、コア基板３１の表裏面を貫通するスルーホール３３内には、陽極酸化膜３２によってコア基板３１と電気的に絶縁された状態で導電性の貫通ビア３９が充填されており、この貫通ビア３９によってパッケージ基板３０のコア基板３１の表裏面における回路配線パターンが電気的に接続されている。   The through hole 33 penetrating the front and back surfaces of the core substrate 31 is filled with a conductive through via 39 while being electrically insulated from the core substrate 31 by the anodic oxide film 32. 39, the circuit wiring patterns on the front and back surfaces of the core substrate 31 of the package substrate 30 are electrically connected.

また、コア基板３１の陽極酸化膜３２が部分的に除去された部分があって、そこが半導体チップ１のグランド電極を構成する導体パターン３７とビア３６によって接続されている。したがって、チタン合金のコア基板３１自体をグランド層として使用することができるから、その容積を大きくすることで、容易に抵抗値の小さい良質のグランド層が得られる。   In addition, there is a portion where the anodic oxide film 32 of the core substrate 31 is partially removed, which is connected to the conductor pattern 37 constituting the ground electrode of the semiconductor chip 1 by the via 36. Therefore, since the core substrate 31 of titanium alloy itself can be used as the ground layer, a high-quality ground layer having a small resistance value can be easily obtained by increasing the volume.

なお、図３において、パッケージ基板３０のビルドアップ領域３４は、その厚みを誇張して示している。実際には、単位層あたり４０μｍ程度の厚さであって、通常のパッケージ基板３０では４〜５層の配線パターンが形成されることから、全体としては表裏面でそれぞれ２００〜３００μｍ程度となる。   In FIG. 3, the build-up region 34 of the package substrate 30 is exaggerated in thickness. Actually, the thickness is about 40 μm per unit layer, and the wiring pattern of 4 to 5 layers is formed on the normal package substrate 30, so that the entire surface is about 200 to 300 μm on the front and back surfaces, respectively.

ところで、コア基板３１の材料として適用可能な材料の熱膨張率範囲は、以下に説明するバンプピッチに関するルールを基に、動作保証温度範囲における基板面方向での最大変形量を算出することで、適用可能な熱膨張率範囲を決定した。   By the way, the thermal expansion coefficient range of the material that can be applied as the material of the core substrate 31 is based on the rule regarding the bump pitch described below, by calculating the maximum deformation amount in the substrate surface direction in the operation guaranteed temperature range, The applicable coefficient of thermal expansion range was determined.

いま、半導体チップ１として３０ｍｍ□の大きさシリコンチップを想定したとき、その熱膨張率は３ｐｐｍ／℃である。半導体チップ１のパッド径Φを８０μｍとし、温度変化による半導体チップ１と半導体チップ１が搭載されるパッケージ基板３０の許容寸法をパッド径Φの５０％であると仮定すると、その大きさは４０μｍとなる。一方、パッケージ基板３０の熱膨張率が１２ｐｐｍ／℃であれば、温度差が２００℃となるとき半導体チップ１とパッケージ基板３０との寸法差は５４μｍとなり、その許容寸法を超えてしまう。   Assuming that a silicon chip having a size of 30 mm □ is assumed as the semiconductor chip 1, the coefficient of thermal expansion is 3 ppm / ° C. Assuming that the pad diameter Φ of the semiconductor chip 1 is 80 μm and the allowable dimension of the semiconductor chip 1 and the package substrate 30 on which the semiconductor chip 1 is mounted due to temperature change is 50% of the pad diameter Φ, the size is 40 μm. Become. On the other hand, if the thermal expansion coefficient of the package substrate 30 is 12 ppm / ° C., the dimensional difference between the semiconductor chip 1 and the package substrate 30 is 54 μm when the temperature difference is 200 ° C., which exceeds the allowable dimension.

一方、例えば、熱膨張率が８ｐｐｍ／℃のパッケージ基板３０を用いたときは、温度差が２００℃となっても半導体チップ１とパッケージ基板３０との寸法差は３０μｍに収まることになる。   On the other hand, for example, when the package substrate 30 having a thermal expansion coefficient of 8 ppm / ° C. is used, even if the temperature difference is 200 ° C., the dimensional difference between the semiconductor chip 1 and the package substrate 30 is within 30 μm.

また、パッケージ基板３０は、コア基板３１の熱膨張率が半導体チップ１の熱膨張率（約３ｐｐｍ／℃）と、それが搭載されるマザーボード２０の熱膨張率（例えば、１２ｐｐｍ／℃）の間にあることが望ましい。以上の考察から、半導体チップ１のサイズ、想定される温度差に応じて適用可能なパッケージ基板３０に求められる熱膨張率範囲は異なるけれども、現在のＬＳＩ実装技術では概ね上述したチップサイズと動作温度の範囲であることから、パッケージ基板３０の熱膨張率としては１０ｐｐｍ／℃以下とする必要がある。   In the package substrate 30, the thermal expansion coefficient of the core substrate 31 is between the thermal expansion coefficient (about 3 ppm / ° C.) of the semiconductor chip 1 and the thermal expansion coefficient (for example, 12 ppm / ° C.) of the mother board 20 on which the package substrate 30 is mounted. It is desirable to be in From the above consideration, although the thermal expansion coefficient range required for the applicable package substrate 30 differs depending on the size of the semiconductor chip 1 and the assumed temperature difference, the chip size and the operating temperature described above are generally used in the current LSI mounting technology. Therefore, the thermal expansion coefficient of the package substrate 30 needs to be 10 ppm / ° C. or less.

第２の実施形態のパッケージ基板３０では、コア基板３１として表面に陽極酸化膜３２を形成したチタン合金からなる金属基板（熱膨張率：８ｐｐｍ／℃）を用いることで、熱膨張率差によるパッドの位置変動そのものを抑え、応力緩和と位置合わせ精度を両立させることができる。   In the package substrate 30 according to the second embodiment, a metal substrate (thermal expansion coefficient: 8 ppm / ° C.) made of a titanium alloy having an anodized film 32 formed on the surface is used as the core substrate 31. The position fluctuation itself can be suppressed, and both stress relaxation and alignment accuracy can be achieved.

このような第２の実施の形態のパッケージ基板３０では、弾性を有する導電性バンプ３０ｂ，３０ｃを有することにより、半導体チップ１やマザーボード２０との電気的な接続を圧接により行え、着脱を容易に行うことができる。また、半導体チップ１、パッケージ基板１０、マザーボード２０のそれぞれの熱膨張率の差によって発生する応力を、導電性バンプ３０ｂ，３０ｃにより吸収することができる。   In the package substrate 30 according to the second embodiment as described above, the conductive bumps 30b and 30c having elasticity can be used to make electrical connection with the semiconductor chip 1 and the mother board 20 by pressure contact and to be easily attached and detached. It can be carried out. In addition, the stress generated by the difference in thermal expansion coefficient among the semiconductor chip 1, the package substrate 10, and the mother board 20 can be absorbed by the conductive bumps 30b and 30c.

さらには、パッケージ基板３０のコア基板３１として、表面が陽極酸化されたチタン合金のコア基板３１を用いることによって、パッケージ基板３０の熱膨張率を低減して、半導体チップ１との間での熱膨張率差による位置変動そのものも抑えることができる。   Furthermore, by using the core substrate 31 of the titanium alloy whose surface is anodized as the core substrate 31 of the package substrate 30, the thermal expansion coefficient of the package substrate 30 is reduced and the heat with the semiconductor chip 1 is reduced. Position fluctuation itself due to the difference in expansion coefficient can also be suppressed.

（付記１） 電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板において、
第１のピッチで半導体チップ実装面に配置された、弾性を有する第１の導電性バンプと、
前記第１のピッチよりも広い第２のピッチで回路基板実装面に配置された、弾性を有する第２の導電性バンプと、
を有することを特徴とする半導体チップ搭載用基板。 (Appendix 1) In a semiconductor chip mounting substrate for electrically connecting a semiconductor chip to a circuit board of an electronic device,
A first conductive bump having elasticity disposed on the semiconductor chip mounting surface at a first pitch;
A second conductive bump having elasticity, disposed on a circuit board mounting surface at a second pitch wider than the first pitch;
A substrate for mounting a semiconductor chip, comprising:

（付記２） コア基板として、熱膨張率が１０ｐｐｍ／℃以下である金属基板を有することを特徴とする付記１記載の半導体チップ搭載用基板。
（付記３） 前記金属基板は、表面が陽極酸化されたチタン合金基板であることを特徴とする付記２記載の半導体チップ搭載用基板。 (Additional remark 2) The semiconductor chip mounting board | substrate of Additional remark 1 characterized by having a metal substrate whose coefficient of thermal expansion is 10 ppm / degrees C or less as a core board | substrate.
(Supplementary note 3) The semiconductor chip mounting substrate according to supplementary note 2, wherein the metal substrate is a titanium alloy substrate having an anodized surface.

（付記４） 前記第１及び前記第２の導電性バンプには、導電性金属粒子が分散されていることを特徴とする付記１記載の半導体チップ搭載用基板。
（付記５） 前記導電性金属粒子は、銀であることを特徴とする付記４記載の半導体チップ搭載用基板。 (Supplementary note 4) The semiconductor chip mounting substrate according to supplementary note 1, wherein conductive metal particles are dispersed in the first and second conductive bumps.
(Supplementary note 5) The semiconductor chip mounting substrate according to supplementary note 4, wherein the conductive metal particles are silver.

（付記６） 前記導電性金属粒子は、前記第１及び前記第２の導電性バンプ内での体積比が３０％以上であることを特徴とする付記４記載の半導体チップ搭載用基板。
（付記７） 前記第１及び前記第２の導電性バンプは、シリコーンエラストマによって形成されていることを特徴とする付記１記載の半導体チップ搭載用基板。 (Supplementary note 6) The semiconductor chip mounting substrate according to supplementary note 4, wherein the conductive metal particles have a volume ratio of 30% or more in the first and second conductive bumps.
(Supplementary note 7) The semiconductor chip mounting substrate according to supplementary note 1, wherein the first and second conductive bumps are formed of a silicone elastomer.

（付記８） 前記第１及び前記第２の導電性バンプは、エポキシ変性アクリロニトリル−ブタジエンエラストマによって形成されていることを特徴とする付記１記載の半導体チップ搭載用基板。   (Supplementary note 8) The semiconductor chip mounting substrate according to supplementary note 1, wherein the first and second conductive bumps are formed of epoxy-modified acrylonitrile-butadiene elastomer.

第１の実施の形態に係るパッケージ基板の構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the package board | substrate which concerns on 1st Embodiment. 導電性バンプの銀含有量と抵抗値との関係を示すグラフである。It is a graph which shows the relationship between the silver content of a conductive bump, and resistance value. 第２の実施の形態に係るパッケージ基板の構成を示す断面図である。It is sectional drawing which shows the structure of the package board | substrate which concerns on 2nd Embodiment. 従来の半導体チップ搭載用基板を示す概略断面図である。It is a schematic sectional drawing which shows the conventional semiconductor chip mounting substrate.

符号の説明Explanation of symbols

１ 半導体チップ
１０ パッケージ基板（半導体チップ搭載用基板）
１０ａ 基板部
１０ｂ，１０ｃ 導電性バンプ
２０ マザーボード
２０ａ 接続端子
1 semiconductor chip 10 package substrate (semiconductor chip mounting substrate)
10a Substrate part 10b, 10c Conductive bump 20 Motherboard 20a Connection terminal

Claims (5)

電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板において、
第１のピッチで半導体チップ実装面に配置された、弾性を有する第１の導電性バンプと、
前記第１のピッチよりも広い第２のピッチで回路基板実装面に配置された、弾性を有する第２の導電性バンプと、
を有することを特徴とする半導体チップ搭載用基板。 In a semiconductor chip mounting substrate for electrically connecting a semiconductor chip to a circuit board of an electronic device,
A first conductive bump having elasticity disposed on the semiconductor chip mounting surface at a first pitch;
A second conductive bump having elasticity, disposed on a circuit board mounting surface at a second pitch wider than the first pitch;
A substrate for mounting a semiconductor chip, comprising: コア基板として、熱膨張率が１０ｐｐｍ／℃以下である金属基板を有することを特徴とする請求項１記載の半導体チップ搭載用基板。   2. The semiconductor chip mounting substrate according to claim 1, wherein the core substrate includes a metal substrate having a coefficient of thermal expansion of 10 ppm / ° C. or less. 前記第１及び前記第２の導電性バンプには、導電性金属粒子が分散されていることを特徴とする請求項１記載の半導体チップ搭載用基板。   2. The semiconductor chip mounting substrate according to claim 1, wherein conductive metal particles are dispersed in the first and second conductive bumps. 前記導電性金属粒子は、前記第１及び前記第２の導電性バンプ内での体積比が３０％以上であることを特徴とする請求項３記載の半導体チップ搭載用基板。   4. The semiconductor chip mounting substrate according to claim 3, wherein the conductive metal particles have a volume ratio in the first and second conductive bumps of 30% or more. 前記第１及び前記第２の導電性バンプは、シリコーンエラストマによって形成されていることを特徴とする請求項１記載の半導体チップ搭載用基板。
2. The semiconductor chip mounting substrate according to claim 1, wherein the first and second conductive bumps are formed of a silicone elastomer.
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