JP2007173570A - 半導体装置、その製造方法、および半導体装置を備えた電子機器 - Google Patents

半導体装置、その製造方法、および半導体装置を備えた電子機器 Download PDF

Info

Publication number
JP2007173570A
JP2007173570A JP2005369876A JP2005369876A JP2007173570A JP 2007173570 A JP2007173570 A JP 2007173570A JP 2005369876 A JP2005369876 A JP 2005369876A JP 2005369876 A JP2005369876 A JP 2005369876A JP 2007173570 A JP2007173570 A JP 2007173570A
Authority
JP
Japan
Prior art keywords
semiconductor device
wiring boards
current
hole
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005369876A
Other languages
English (en)
Inventor
Yoji Ueda
洋二 上田
Yukihiro Ishimaru
幸宏 石丸
Sei Yuhaku
祐伯　　聖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005369876A priority Critical patent/JP2007173570A/ja
Publication of JP2007173570A publication Critical patent/JP2007173570A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Combinations Of Printed Boards (AREA)

Abstract

【課題】低コストで高密度実装を実現できる半導体装置の提供。
【解決手段】半田ボール１０３を備えた２層以上の配線基板１０１を垂直方向に積み重ねて、半田ボール１０３どうしを垂直に接合する。配線基板１０１と配線基板１０１との間には絶縁層１０８を設ける。半田ボール１０３と半田ボール１０３との間には中継用半田ボール１１１を設ける。
【選択図】図５

Description

本発明は、ベアチップ半導体素子や電子部品が搭載された複数の配線基板を１パッケージ化した半導体装置（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ＝ＳＩＰ）や部品内蔵モジュールに関するものである。また、そのような半導体装置を備えた電子機器、半導体装置の製造方法に関するものである。
近年、市場においては、携帯電話に代表されるように電子機器の小型化、軽量化、高機能化・高性能化の要求が高まっている。
このような状況の中で、半導体素子やその他の電子部品を実装した複数の配線基板を組み合わせ、１パッケージ化したＳＩＰや部品内蔵基板の開発に各社注力している。
関連としての代表的な技術として次に３つの従来例を示す。図９は特許文献１に開示されている第１の従来技術である。配線基板３０１ｂ、３０１ｃに半導体素子３０４を表面実装した後、配線基板３０１ａ、３０１ｂのパターン電極３０２に半田ボール３０３を取り付ける。
その後、配線基板３０１ａ、３０１ｂ、３０１ｃを垂直方向に重ね合わせリフロー行程にてそれぞれの配線基板を半田ボール３０３で電気的に接続する。その後２次実装用の半田ボール３０５を取り付けてＳＩＰが完成する。
図１０は特許文献２に開示されている第２の従来技術である。配線基板３０１ａ、３０１ｂ、３０１ｃに半導体素子３０４ａ、３０４ｂを表面実装した後、配線基板３０１ａ、３０１ｂ、３０１ｃのパターン電極３０２に半田ボール３０３ａ、３０３ｂを取り付ける。
その後、配線基板３０１ａ、３０１ｂ、３０１ｃを垂直方向に重ね合わせリフロー行程にてそれぞれの配線基板を半田ボール３０３ａ、３０３ｂで電気的に接続する。その後２次実装用の半田ボール３０５を取り付けてＳＩＰが完成する。
図１１は特許文献３に開示されている第３の従来技術である。図１１（ａ）に示すように、配線基板４０１ａ、４０１ｂに半導体素子４０４ａ、電子部品４０６ａを表面実装する。絶縁層４０７に層間接続用の穴加工や半導体素子４０４ａ、電子部品４０６a内蔵用の空隙部４０５を形成した後、層間接続用の穴に導電性ペースト４０３を充填する。
その後、配線基板４０１ａ、４０１ｂの間に絶縁層４０７を垂直方向に配置し、熱プレスによって一体化させる。
図１１（ｂ）は熱プレス後の断面である。図１１（ｃ）は表面に半導体素子４０４ｂや電子部品４０６ｂを実装したときの断面図である。
特開２００１−２３０３６５号公報（第７頁、図１） 特開２００４−３５６１３８号公報（第１２頁、図１） 特開２００３−１９７８４９号公報（第１２頁、図７）
しかしながら、第１、第２の従来技術の構成では、２次実装時に半田ボール３０３、３０３ａ、３０３ｂが再溶融し、積み重ねて積層した配線基板が位置ずれを起こす危険性がある。一般的には半田ボール３０３、３０３ａ、３０３ｂは高融点半田とし２次実装用の半田ボール３０５は低融点半田とし、融点を変えることによって対応が可能となるが、配線基板３０１ａ、３０１ｂ、３０１ｃや実装する半導体素子４０３、４０３ａ、４０３ｂや電子部品に耐熱性がない場合など注意が必要である。
さらに、実装する半導体素子４０３、４０３ａ、４０３ｂや電子部品が発熱をする部品の場合、電子機器に冷却構造などの対策がない場合、熱がこもってしまい、半導体素子４０３、４０３ａ、４０３ｂや電子部品の動作が不安定となる可能性がある。
また、半導体素子４０３、４０３ａ、４０３ｂ、電子部品の部品高さが高い場合は、半田ボール３０３、３０３ａ、３０３ｂの径を大きくする必要があり、高密度実装を妨げる原因ともなっていた。
第３の従来技術の構成では、絶縁層４０７に半導体素子４０４ａや電子部品４０６ａを埋め込むために、空隙部４０５を形成する必要がある。
その時、空隙部４０５の近傍に導電性ペースト４０３がある場合、空隙部４０５と半導体素子４０４ａや電子部品４０６ａの隙間が大きい場合は熱ブレス時の温度と圧力によって絶縁層４０７の樹脂分が流動し一緒に導電性ペースト４０３も流れてしまって位置ずれが生じたり、接続が不安定になることがある。
上記説明の通り、従来技術のＳＩＰ構造では、物作り上の注意点や取り扱いを細かく取り決めることが重要であり、製造プロセスが複雑になったり、また、接続が不安定となるという課題を有していた。
本発明は、前記従来の課題を解決するもので、半田ボールを用いて比較的背の高い半導体素子や電子部品を垂直に積み上げるＳＩＰ構造を容易に実現するためであり、低コストで高密度実装を施した半導体装置を提供することを目的とする。
本発明の半導体装置は、半導体素子または電子部品を搭載するとともに、主面に電極を有する２つ以上の配線基板と、前記配線基板の間にあって当該両配線基板を相互に接続する通電部材とを備える。前記通電部材を前記電極それぞれに個別に配置したうえで当該両配線基板を電極形成面を対向させて重ね合わせて前記通電部材どうしを垂直に接合する。
前記両配線基板の間に熱伝導性樹脂からなる封止材を設けるのが好ましい。
また、前記配線基板の互いの対向面に前記半導体素子または電子部品を設けのが好ましい。
また、前記両配線基板の間に絶縁層を介装配置するのが好ましい。この場合には、さらに、前記絶縁層の通電部材配置箇所に、配線基板対向方向に沿う貫通孔を設け、前記両通電部材を前記貫通孔の両端から当該貫通孔内に収納配置したうえで互いに垂直に接合するのが好ましい。さらには、前記貫通孔に中継用通電部材を挿入配置し、前記中継用通電部材を介して前記両通電部材を垂直に接合するのがさらに好ましい。さらには、前記配線基板の互いの対向面に前記半導体素子または電子部品を設け、前記絶縁層の前記半導体素子または電子部品に対向する箇所に部品収納孔を設け、当該部品収納孔に前記半導体素子または電子部品を収納配置するのが好ましい。
また、本発明の半導体装置の製造方法は、半導体素子または電子部品を搭載した２つ以上の配線基板が通電部材を介して相互に接続された半導体装置の製造方法であって、前記配線基板に半導体素子または電子部品を搭載する工程と、前記配線基板の電極それぞれに通電部材を個別に配置する工程と、前記通電部材を配置した前記両配線基板を重ね合わせてこれら両配線基板の前記通電部材を垂直に接合する工程とを含む。
また、前記両配線基板の前記通電部材を垂直に接合する工程の後処理として、前記両配線基板の間の隙間に熱伝導性樹脂からなる封止材を注入する工程をさらに含むのが好ましい。
また、前記両配線基板の前記通電部材を垂直に接合する工程の前処理として、
前記両配線基板の間に絶縁層を配置する工程をさらに含むのが好ましい。
また、前記両配線基板の間に前記絶縁層を配置する工程の前処理として、前記絶縁層の通電部材配置箇所に貫通孔を形成する工程をさらに含み、前記両配線基板の間に前記絶縁層を配置する工程では、前記電極を前記貫通孔の両端から当該貫通孔内に収納配置するのが好ましい。
また、前記貫通孔と前記部品収納孔とを形成する工程では、前記貫通孔に中継用通電部材を挿入配置し、前記両配線基板の間に前記絶縁層を配置する工程では、前記中継用通電部材を介して前記両通電部材を垂直に接合するのが好ましい。
また、前記配線基板に半導体素子または電子部品を搭載する工程では、前記半導体素子や電子部品を前記配線基板の互いの対向面に搭載し、前記両配線基板の間に絶縁層を配置する工程では、前記絶縁層として、前記半導体素子または電子部品に対向する箇所に部品収納孔を有する絶縁層を用い、前記両配線基板の間に絶縁層を配置する工程では、前記部品収納孔に前記半導体素子または電子部品を収納配置するのが好ましい。
以上のように、本発明による、２つ以上の半田ボールで垂直方向に接合させて層間接続を行うことにより、比較的背の高い半導体素子や電子部品を垂直に積み上げるＳＩＰ構造を容易に実現でき、低コストで高密度実装を実現できる半導体装置を提供することが可能となる。
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図1を参照しながら、本発明の実施形態１に係る半導体装置およびその製造方法について説明する。図１は、本実施形態１の半導体装置の製造過程を模式的に示している。
以下配線基板を３枚用いる構成で説明するが、２枚あるいは４枚以上でもかまわない。図１（ａ）を参照して以下、実施の形態１を説明する。２層以上の配線基板１０１ａ、１０１ｂ、１０１ｃを用意し、配線基板１０１ａの図中下側に位置する主面に半導体素子１０４ｂを実装する。同様に配線基板１０１ｂの図中上側に位置する主面に半導体素子１０４ａを、下側に位置する主面に半導体素子１０４ｂをそれぞれ実装する。同様に、配線基板１０１ｃの図中上側に位置する主面に半導体素子１０４ａを実装する。実装方式はフリップチップ、ワイヤボンディング等種類は問わない。
次に、配線基板１０１ａの図中下側に位置する主面上のパターン電極１０２の所望の位置に半田ペーストを塗布したうえで（図示せず）、その半田ペースト上に半田ボール（通電部材）１０３ｂを配置する。そして、半田ボール１０３ｂを配置した配線基板１０１ａをリフロー炉で所定の加熱温度で熱処理することで半田ボール１０３ｂをパターン電極１０２に取り付ける。
同様に配線基板１０１ｂの図中上側に位置する主面上のパターン電極１０２、および図中下側に位置する主面上のパターン電極１０２の所望の位置に半田ペーストを塗布したうえで（図示せず）、それぞれの半田ペースト上に半田ボール（通電部材）１０３ａ、１０３ｂを配置する。そして、半田ボール１０３ａ、１０３ｂを配置した配線基板１０１ｂをリフロー炉で所定の加熱温度で熱処理することで半田ボール１０３ａ、１０３ｂをパターン電極１０２に取り付ける。
同様に配線基板１０１ｃの図中上側に位置する主面上のパターン電極１０２の所望の位置に半田ペーストを塗布したうえで（図示せず）、その半田ペースト上に半田ボール１０３ａを配置する。そして、半田ボール１０３ａを配置した配線基板１０１ｃをリフロー炉で所定の加熱温度で熱処理することで半田ボール１０３ａをパターン電極１０２に取り付ける。
その後、配線基板１０１ａ、１０１ｂ、１０１ｃを順番に垂直方向に積み重ねて配置する。そして、積み重ね配置した配線基板１０１ａ、１０１ｂ、１０１ｃをリフロー炉で所定の加熱温度で熱処理することで半田ボール１０３ａ、１０３ｂを接合する。リフロー工程中に配線基板１０１ａ、１０１ｂ、１０１ｃが位置ずれを起こさないように、基準ピンを用いて（図示せず）横ずれの防止を行う。さらにまた、半田ボール１０３ａ、１０３ｂを安定的に接合させるために接合箇所１カ所あたり１０ｇの重さを加えてリフローする。これにより、半田ボール１０３ａ、１０３ｂは互いに金属接合する。
また、半田ボール１０３ａ、１０３ｂが接合された配線基板１０１ａの主面と配線基板１０１ｂの主面との間に隙間α１が形成されるように、半田ボール１０３ａ、１０３ｂの高さ寸法は設定されている。本実施形態における隙間α１は、具体的には次の隙間となる。すなわち、両配線基板１０１ａ、１０１ｂの主面のうち、互いに対向する主面それぞれに半導体素子１０４ａ、１０４ｂが実装されている。そのため、これら半導体素子１０４ａ、１０４ｂと相手側配線基板１０１ａ、１０１ｂとの間に封止材１０７を注入可能な部分隙間が形成されるように隙間α１の大きさは設定されている。半田ボール１０３ａと半田ボール１０３ｂとが接合された状態における配線基板１０１ａの主面と配線基板１０１ｂの主面との間の離間間隔γ１は、隙間α１を設定可能な大きさに設定されている。このような大きさの離間間隔γ１が設定されるように、半田ボール１０３ａ、１０３ｂの高さ寸法は設定されている。
同様に、半田ボール１０３ａ、１０３ｂが接合された配線基板１０１ｂの主面と配線基板１０１ｃの主面との間に隙間α２が形成されるように、半田ボール１０３ａ、１０３ｂの高さ寸法は設定されている。本実施形態における隙間α２は、具体的には次の隙間となる。すなわち、両配線基板１０１ｂ、１０１ｃの主面のうち、互いに対向する主面それぞれに半導体素子１０４ｂ、１０４ｃが実装されている。そのため、これら半導体素子１０４ａ、１０４ｂと相手側配線基板１０１ａ、１０１ｂとの間に封止材１０７を注入可能な部分隙間が形成されるように隙間α２の大きさは設定されている。半田ボール１０３ａと半田ボール１０３ｂとが接合された状態における配線基板１０１ｂの主面と配線基板１０１ｃの主面との間の離間間隔γ２は、隙間α２を設定可能な大きさに設定されている。このような大きさの離間間隔γ２が設定されるように、半田ボール１０３ａ、１０３ｂの高さ寸法は設定されている。
なお、上述した製法例ではリフロー工程としたが、熱プレスなどのプロセスでもかまわない。
次に２次実装用の半田ボール１０５を取り付ける。手順は、配線基板１０１ｃの図中下側に位置するパターン電極１０６の所望の箇所に半田ペーストを塗布したうえで（図示せず）、その半田ペースト上に２次実装用半田ボール１０５を配置する。そして、２次実装用半田ボール１０５を配置した配線基板１０１ｃを含む積層基板群（配線基板１０１ａ、１０１ｂ、１０１ｃ）をリフロー炉で所定の加熱温度で熱処理することで半田ボール１０５をパターン電極１０６に取り付ける。
このときリフロー工程中に配線基板１０１ａ、１０１ｂ、１０１ｃが位置ずれを起こさないように、基準ピンを用いて（図示せず）横ずれの防止を行う。リフロー後の断面図を図１（ｂ）に示す。
上記説明では、配線基板１０１ａ、１０１ｂ、１０１ｃを半田ボール１０３ａ、１０３ｂを用いて接続する工程と２次実装用半田ボール１０５を形成する工程とを別工程として説明したが、配線基板１０１ｃの上側に取り付ける半田ボール１０３ａと同一工程で２次実装用半田ボール１０５を取り付けることにより、リフロー工程を１回削減することも可能である。
次に、図１（ｃ）に示すように半導体素子１０４ａと半導体素子１０４ｂとの間に熱伝導性樹脂からなる封止材１０７を流し込んで封止する。具体的には、配線基板１０１ａの半導体素子１０４ｂと配線基板１０１ｂの半導体素子１０４ａとの間の隙間α１に封止材１０７を注入し、配線基板１０１ｂの半導体素子１０４ｂと配線基板１０１ｃの半導体素子１０４ａとの間の隙間α２に封止材１０７を注入する。これにより、本実施形態の半導体装置が完成する。本実施形態の半導体装置は、両配線基板（１０１ａ、１０１ｂ）、（１０１ｂ、１０１ｃ）の間の隙間α１、α２に、熱伝導性樹脂からなる封止材１０７を設けているために、放熱効果が高く、封止材１０７を設けることで、実使用時に半導体装置に熱がこもりにくい。そのため、半導体素子１０１ａ、１０１ｂの動作は安定する。
なお、本説明では、半田ボール１０３ａ、１０３ｂより先に半導体素子１０４ａ１０４ｂを実装したが順番については特に問わない。また、配線基板１０１ａ、１０１ｂ、１０１ｃには半導体素子を実装したが、電子部品を実装してもかまわない。
図１では、配線基板１０１ａ上側には半導体素子や電子部品を図示していないが、それらの部品実装も可能である。
（実施の形態２）
図２を参照しながら、本発明の実施形態２に係る半導体装置およびその製造方法について説明する。図２は、本実施形態２の半導体装置の製造過程を模式的に示している。以下配線基板を３枚用いる構成で説明するが、２枚あるいは４枚以上でもかまわない。
図２（ａ）を参照して以下説明する。２層以上の配線基板１０１ａ、１０１ｂ、１０１ｃを用意し、配線基板１０１ａの図中下側に位置する主面に半導体素子１０４ｂを実装する。同様に配線基板１０１ｂの図中上側に位置する主面に半導体素子１０４ａを実装し、図中下側に位置する主面に半導体素子１０４ｂを実装する。同様に、配線基板１０１ｃの図中上側に位置する主面に半導体素子１０４ａを実装する。実装方式はフリップチップ、ワイヤボンディング等種類は問わない。ただし、ワイヤボンディングで実装する場合は、封止樹脂などでワイヤを保護する必要がある。
次に、配線基板１０１ａの図中下側に位置する主面上のパターン電極１０２の所望の位置に半田ペーストを塗布したうえで（図示せず）、その半田ペースト上に半田ボール１０３ｂを配置する。そして、半田ボール１０３ｂを配置した配線基板１０１ａをリフロー炉で所定の加熱温度で熱処理することで半田ボール１０３ｂをパターン電極１０２に取り付ける。
同様に配線基板１０１ｂの図中上側に位置する主面上のパターン電極１０２、および図中下側に位置する主面上のパターン電極１０２の所望の位置に半田ペーストを塗布したうえで（図示せず）、それぞれの半田ペースト上に半田ボール１０３ａ、１０３ｂを配置する。そして、半田ボール１０３ａを配置した配線基板１０１ｂをリフロー炉で所定の加熱温度で熱処理することで半田ボール１０３ａ、１０３ｂをパターン電極１０２に取り付ける。
同様に配線基板１０１ｃの図中上側に位置する主面上のパターン電極１０２の所望の位置に半田ペーストを塗布したうえで（図示せず）、その半田ペースト上に半田ボール１０３ａを配置する。そして、半田ボール１０３ａを配置した配線基板１０１ｃをリフロー炉で所定の加熱温度で熱処理することで半田ボール１０３ａをパターン電極１０２に取り付ける。
その後、配線基板１０１ａ、１０１ｂ、１０１ｃを順番に垂直方向に積み重ねて配置する。このとき配線基板１０１ａと配線基板１０１ｂとの間、配線基板１０１ｂと配線基板１０１ｃとの間にコンポジットシート（絶縁層）１０８を挿入する。コンポジットシート１０８の大きさは特に限定しないが、半田ボール１０３ａ、１０３ｂにかからないように配置する。
次に、積層基板群（配線基板１０１ａ、１０１ｂ、１０１ｃ）に熱プレス処理を施すことで、半田ボール１０３ａ、１０３ｂどうしを互いに接触させる。ここで、コンポジットシート１０８を介装した状態でも熱プレス処理後において半田ボール１０３ａ、１０３ｂが互いに接触するように、コンポジットシート１０８の厚みを考慮して半田ボール１０３ａ、１０３ｂの高さ寸法が設定されている。
また、熱プレス中に積層基板群（配線基板１０１ａ、１０１ｂ、１０１ｃ）が位置ずれを起こさないように、基準ピンを用いて（図示せず）横ずれの防止を行う。プレス条件は温度２００℃、圧力は半田ボール１０３ａ、１０３ｂを接触させるために、挿入したコンポジットシート１０８に１平方ｃｍ当たり０．５ＭＰａの圧力を加える。ただし、半田ボール１０３ａ、１０３ｂの数量によっては半田ボール１０３ａ、１０３ｂに加わる圧力が足らない場合があるので、半田ボール接合箇所１カ所あたり１０ｇ以上の重さを確保することが望ましい。このような圧力が半田ボール１０３ａ、１０３ｂに加えることができるように、コンポジットシート１０８の厚みと半田ボール１０３ａ、１０３ｂの高さ寸法とは設定されている。また、熱プレスは大気中でもかまわないが、気泡などの噛み込みは信頼性を悪化させる要因となるため、真空中でのプレスが望ましい。
次に２次実装用の半田ボール１０５を取り付ける。手順は、配線基板１０１ｃの図中下側に位置するパターン電極１０６の所望の箇所に半田ペーストを塗布したうえで（図示せず）その半田ペースト上に２次実装用半田ボール１０５を配置する。そして、２次実装用半田ボール１０５を配置した配線基板１０１ｃを含む積層基板群（配線基板１０１ａ、１０１ｂ、１０１ｃ）をリフロー炉で所定の加熱温度で熱処理することで半田ボール１０５をパターン電極１０６に取り付ける。
ここで前述した熱プレスの処理温度は、加熱温度が２００℃であって半田ボール１０３ａと半田ボール１０３ｂとが接触のみで金属接合されない加熱処理である。そのため、２次実装用の半田ボール１０５を取り付けるリフロー工程で同時に半田ボール１０３ａと半田ボール１０３ｂとは金属接合される。
前述した実施の形態１では、２次実装用の半田ボール１０５を取り付ける際、位置ずれ防止のため基準ピンを用いたが、実施の形態２では、コンポジットシートでそれぞれの配線基板群が接合されているため基準ピンを用いる必要はない。
以上の工程で、図２（ｂ）に示す本実施の形態２の半導体装置が完成する。なお、上述した説明では、半田ボール１０３ａ、１０３ｂより先に半導体素子１０４ａ１０４ｂを実装したが順番については特に問わない。また、配線基板１０１ａ、１０１ｂ、１０１ｃには半導体素子を実装したが、電子部品を実装してもかまわない。本図では、配線基板１０１ａ上側には半導体素子や電子部品を図示していないが、それらの部品実装も可能である。
（実施の形態３）
図３を参照しながら、本発明の実施形態３に係る半導体装置およびその製造方法について説明する。図３は、本実施形態３の半導体装置の製造過程を模式的に示している。以下配線基板を３枚用いる構成で説明するが、２枚あるいは４枚以上でもかまわない。
本実施形態３の半導体装置は、基本的に実施の形態２と同様である。本実施形態３が実施の形態２と異なるのはコンポジットシート１０８の大きさである。実施の形態２のコンポジットシート１０８は、半田ボール１０３ａ、１０３ｂにかからない大きさであったが、本実施の形態３のコンポジットシート１０８’は、半田ボール１０３ａ、１０３ｂを覆う大きさを有している。それ以外の構成や製造方法は、実施の形態２と同一である。ただし、コンポジットシート１０８’の大きさを半田ボール１０３ａ、１０３ｂを覆う大きさとしたためにプレス条件を、挿入したコンポジットシート１平方ｃｍ当たり３ＭＰａの圧力とした。これは、基板間の隙間γ３に十分にコンポジットシート１０８’を十分行き渡らせるためである。
（実施の形態４）
図４を参照しながら、本発明の実施形態４に係る半導体装置およびその製造方法について説明する。図４は、本実施形態４の半導体装置の製造過程を模式的に示している。以下配線基板を３枚用いる構成で説明するが、２枚あるいは４枚以上でもかまわない。
本実施形態４の半導体装置は、基本的に実施の形態３と同様である。本実施形態４が実施形態３と異なるのはコンポジットシート１０８Ａの構造である。
コンポジットシート１０８Ａには貫通孔１０９と部品収納孔１１０とがあらかじめ形成されている。貫通孔１０９は半田ボール１０３ａ、１０３ｂに対向する位置に基板対向方向に沿って形成される。貫通孔１０９は半田ボール１０３ａ、１０３ｂが収納可能な直径に形成される。部品収納孔１１０は、半導体素子１０４ａ、１０４ｂが収納可能な大きさと形状を有しており、半導体素子１０４ａ、１０４ｂに対向する位置に形成される。
コンポジットシート１０８Ａに貫通孔１０９と部品収納孔１１０とが形成されているため、コンポジットシート１０８Ａを配線基板１０１ａと配線基板１０１ｂとの間や、配線基板１０１ｂと配線基板１０１ｃとの間に介装配置すると、図４（ｂ）に示すように、貫通孔１０９にはその両端から半田ボール１０３ａと半田ボール１０３ｂとが入り込んで、貫通孔１０９の内部で互いに垂直に接合する。また、部品収納孔１１０には半導体素子１０４ａ、１０４ｂが収納される。
それ以外の構成や製造方法は、実施の形態３と同一である。また、コンポジットシート１０８Ａに貫通孔１０９や部品収納孔１１０を設けたために、プレス条件を、挿入したコンポジットシート１平方ｃｍ当たり０．５ＭＰａの圧力という、実施の形態２と同一の値にしても、基板間の隙間γ４にコンポジットシート１０８Ａを十分行き渡らせることができる。
（実施の形態５）
図５を参照しながら、本発明の実施形態５に係る半導体装置およびその製造方法について説明する。図５は、本実施形態５の半導体装置の製造過程を模式的に示している。以下配線基板を３枚用いる構成で説明するが、２枚あるいは４枚以上でもかまわない。
本実施形態５の半導体装置は、基本的に実施の形態４と同様である。本実施の形態５が実施の形態４と異なるのはコンポジットシート１０８Ｂの構造である。
コンポジットシート１０８Ｂの貫通孔１０９には、あらかじめ中継用半田ボール（中継用通電部材）１１１が挿入配置されている。そのため、コンポジットシート１０８Ｂを間にして配線基板１０１ａと配線基板１０１ｂと配線基板１０１ｃとを積層すると、貫通孔１０９にはその両端から半田ボール１０３ａと半田ボール１０３ｂとが入り込んで、貫通孔１０９の内部で、中継用半田ボール１１１を介して互いに垂直に接合する。中継用半田ボール１１０が介在するため、半田ボール１０３ａと半田ボール１０３ｂとは貫通孔１０９内で強固に接合する。また、半導体素子１０４ａ、１０４ｂの高さ寸法が大きくても、中継用半田ボール１１１の高さ寸法を調整することで半田ボール１０３ａと半田ボール１０３ｂとを良好に接合することができる。
貫通孔１０９の形状は、挿入させた中継用半田ボール１１１が抜け落ちないように、図５（ｃ）に示すように、断面テーパ形状の貫通孔１０９ａとしたり、断面鼓形状の貫通孔１０９ｂ、１０９ｃとするのが好ましい。
（実施の形態６）
図６を参照しながら、本発明の実施形態６に係る半導体装置およびその製造方法について説明する。図６は、本実施形態６の半導体装置の製造過程を模式的に示している。以下配線基板を３枚用いる構成で説明するが、２枚あるいは４枚以上でもかまわない。
本実施形態６の半導体装置は、基本的に実施の形態５と同様である。本実施の形態６が実施の形態５と異なるのはコンポジットシート１０８Ｃの構造である。
コンポジットシート１０８Ｂの貫通孔１０９には、中継用半田ボール１１１ではなく中継用通電部材１１２が挿入配置されている。そのため、コンポジットシート１０８Ｂを間にして配線基板１０１ａと配線基板１０１ｂと配線基板１０１ｃとを積層すると、貫通孔１０９にはその両端から半田ボール１０３ａと半田ボール１０３ｂとが入り込んで、貫通孔１０９の内部で、通電部材１１２を介して互いに垂直に接合する。通電部材１１２が介在するため、半田ボール１０３ａと半田ボール１０３ｂとは貫通孔１０９内で強固に接合する。通電部材は、金、銀、銅、ニッケルなどの単一金属、またはコア部とコア部の周面を覆うメッキ層とから構成される。コア部は金、銀、銅などの金属あるいはそれら金属の合金、またはプラスチックに金、銀、銅、アルミニウム、ニッケル、パラジウム、亜鉛、インジウム、ビスマスから選ばれる一種類以上の材料を含む金属をメッキから構成される。
以上の構成を有する通電部材１１２を備えることで、内蔵する半導体素子や電子部品の高さ寸法が大きい場合であっても、半田ボール１０３ａと半田ボール１０３ｂとを良好に垂直接合することができる。
なお、通電部材１１２の形状は直方体や円柱でもかまわないが、半田ボールとの接続のためには図６（ｃ）に示すように、両端を円錐台形状にした通電部材１１２ａ（中央部円筒あり）や、両端を円錐形状にした通電部材１１２ｂ（中央部円筒あり）、１１２ｃ（中央部円筒なし）や、両端を円錐台形状にした通電部材１１２ａ（中央部円筒なし）や、両端を変形円錐台形状にした通電部材１１２ｅや、両端を球形にした通電部材１１２ｆが好ましい。
以上説明した本発明の各実施の形態で使用する半田ボール１０３、１０３ａ、１０３ｂ、１１１は、図７に示すようにコア部１１３を持つような２層構造のものが好ましい。また、コア部１１３の周面に１０μm以上３０μm以下のはんだメッキ層１１４を設けたものであるのがさらに望ましい。コア部１１３は金、銀、銅などの金属あるいはそれら金属の合金、またはプラスチックに金、銀、銅、アルミニウム、ニッケル、パラジウム、亜鉛、インジウム、ビスマスなどの金属をメッキしているものが望ましい。また、コア部１１３には融点２６０℃以上のはんだ材料（いわゆる高温はんだ）を用い、コア部１１３の外周面を覆うはんだメッキ層１１４には融点２４０℃以下のはんだ材料（いわゆる中温・低温はんだ）を用いてもよい。
収納する半導体素子１０４ａ、１０４ｂは、薄い方が有利であるため、実装後研削または研磨加工されていてもよい。
本発明に用いたコンポジットシートは、無機フィラと未硬化状態の熱硬化性樹脂からなるシート状の混合物であって、フィラ量が５〜９５重量％以下であることが好ましい。無機フィラはＡｌ2Ｏ3、ＭｇＯ、ＢＮ、ＡｌＮ、およびＳｉＯ2からなる群から選ばれた少なくても１つ以上を含んでいることが好ましい。
前記無機フィラの平均粒径は、図８に示すように、パンチ加工で穴を形成する場合パンチ寿命に大きく影響を及ぼす。左側は平均粒径１０μｍであり、右側は平均粒径は３０μｍである。平均粒径１０μｍでは加工数とともに若干穴径も変動があるが、平均粒径３０μｍの場合急激に穴径が小さくなってくる。この現象は穴加工時にパンチがフィラとの接触によって摩耗が進行しパンチ径が細くなることで発生している。
本発明に使用するコンポジットシートに添加する無機フィラは平均粒径１０μｍ以下が望ましく、粒度分布として１０μｍ以下の粒径の粒子が６０％以上、２０μm以下の粒径の粒子が９０％以上かつ最大粒径が３０μｍ以下であることが好ましい。
コンポジットシートに用いる熱硬化性樹脂はエポキシ樹脂、フェノールレゾール樹脂、ポリイミド樹脂、ポリエステル樹脂、シリコーン樹脂、シアネートエステル樹脂、ポリフェニレンエーテル樹脂、ポリフェニレンオキサイド樹脂、フッ素系樹脂およびメラミン樹脂から選ばれる少なくとも１種類以上の樹脂を含んでいることが好ましい。
本発明によれば、比較的背の高い半導体素子や電子部品を垂直に積み上げるＳＩＰ構造を容易に実現でき、低コストで高密度実装を実現できる半導体装置を提供することが可能となる。
本発明の実施の形態１における半導体装置の断面図 本発明の実施の形態２における半導体装置の断面図 本発明の実施の形態３における半導体装置の断面図 本発明の実施の形態４における半導体装置の断面図 本発明の実施の形態５における半導体装置の断面図 本発明の実施の形態６における半導体装置の断面図 本発明に用いる半田ボール断面図 穴加工時の実験データ 第１の従来例の断面図 第２の従来例の断面図 第３の従来例の断面図
符号の説明
１０１ａ、１０１ｂ、１０１ｃ 配線基板
１０２、１０６ パターン電極
１０３、１０３ａ、１０３ｂ、１１１ 半田ボール
１０４ａ、１０４ｂ 半導体素子
１０５ ２次実装用半田ボール
１０７ 封止材
１０８ コンポジットシート（絶縁層）
１０９ 貫通孔
１１０ 部品収納孔
１１１ 中継用半田ボール
１１２、１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１２ｅ、１１２ｆ 通電部材
１１３ コア部
１１４ はんだメッキ層

Claims (26)

  1. 半導体素子または電子部品を搭載するとともに、主面に電極を有する２つ以上の配線基板と、
    前記配線基板の間にあって当該両配線基板を相互に接続する通電部材と、
    を備え、
    前記通電部材を前記電極それぞれに個別に配置したうえで当該両配線基板を電極形成面を対向させて重ね合わせて前記通電部材どうしを垂直に接合する、
    ことを特徴とする半導体装置。
  2. 前記両配線基板の間に熱伝導性樹脂からなる封止材を設ける、
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記配線基板の互いの対向主面に前記半導体素子または電子部品を設ける、
    ことを特徴とする請求項１または２記載の半導体装置。
  4. 前記両配線基板の間に絶縁層を介装配置する、
    ことを特徴とする請求項１記載の半導体装置。
  5. 前記絶縁層の通電部材配置箇所に、配線基板対向方向に沿う貫通孔を設け、
    前記両通電部材を前記貫通孔の両端から当該貫通孔内に収納配置したうえで互いに垂直に接合する、
    ことを特徴とする請求項４記載の半導体装置。
  6. 前記貫通孔に中継用通電部材を挿入配置し、
    前記中継用通電部材を介して前記両通電部材を垂直に接合する、
    ことを特徴とする請求項５記載の半導体装置。
  7. 前記配線基板の互いの対向主面に前記半導体素子または電子部品を設け、
    前記絶縁層の前記半導体素子または電子部品に対向する箇所に部品収納孔を設け、当該部品収納孔に前記半導体素子または電子部品を収納配置する、
    ことを特徴とする請求項４記載の半導体装置。
  8. 前記通電部材は球状であって、コア部と、当該コア部の周面を覆う１０μｍ以上３０μｍ以下の厚みを有するはんだメッキ層とを備える、
    ことを特徴とする請求項１記載の半導体装置。
  9. 前記コア部は金、銀、銅などの金属あるいはそれら金属の合金、またはプラスチックに金、銀、銅、アルミニウム、ニッケル、パラジウム、亜鉛、インジウム、ビスマスから選ばれる一種類以上の材料を含む金属をメッキした構成である、
    ことを特徴とする請求項８記載の半導体装置。
  10. 前記コア部は融点が２６０℃以上のはんだ材料からなり、前記はんだメッキ層は、融点が２４０℃以下のはんだ材料からなる、
    ことを特徴とする請求項８記載の半導体装置。
  11. 前記電子部品はディスクリート部品である、
    ことを特徴とする請求項１記載の半導体装置。
  12. 前記半導体素子は半導体ベアチップである、
    ことを特徴とする請求項１記載の半導体装置。
  13. 前記半導体ベアチップは、フリップチップボンディング接続されたものである、
    ことを特徴とする請求項１２記載の半導体装置。
  14. 前記半導体ベアチップは、研削または研磨加工されたものである、
    ことを特徴とする請求項１２記載の半導体装置。
  15. 前記絶縁層は、無機フィラと未硬化状態の熱硬化性樹脂からなるシート状の混合物であって、フィラ量が５〜９５重量％以下である、
    ことを特徴とする請求項１記載の半導体装置。
  16. 前記無機フィラは、Ａｌ2Ｏ3、ＭｇＯ、ＢＮ、ＡｌＮ、およびＳｉＯ2からなる群から選ばれた少なくても１つ以上を含む、
    ことを特徴とする請求項１５記載の半導体装置。
  17. 前記無機フィラの平均粒径は１０μｍ以下であり、前記無機フィラの粒度分布は１０μｍ以下の粒径の粒子が６０％以上で２０μｍ以下の粒径の粒子が９０％以上でかつ最大粒径が３０μｍ以下である、
    ことを特徴とする請求項１６記載の半導体装置。
  18. 前記熱硬化性樹脂はエポキシ樹脂、フェノールレゾール樹脂、ポリイミド樹脂、ポリエステル樹脂、シリコーン樹脂、シアネートエステル樹脂、ポリフェニレンエーテル樹脂、ポリフェニレンオキサイド樹脂、フッ素系樹脂およびメラミン樹脂から選ばれる少なくとも一種類以上の樹脂を含んでいる、
    ことを特徴とする請求項１５記載の半導体装置。
  19. 前記貫通孔は、テーパ状または鼓状の断面形状を有する、
    ことを特徴とする請求項５記載の半導体装置。
  20. 半導体素子または電子部品を搭載した２つ以上の配線基板が通電部材を介して相互に接続された半導体装置の製造方法であって、
    前記配線基板に半導体素子または電子部品を搭載する工程と、
    前記配線基板の電極それぞれに通電部材を個別に配置する工程と、
    前記通電部材を配置した前記両配線基板を重ね合わせてこれら両配線基板の前記通電部材を垂直に接合する工程と、
    を含む、
    ことを特徴とする半導体装置の製造方法。
  21. 前記両配線基板の前記通電部材を垂直に接合する工程の後処理として、
    前記両配線基板の間の隙間に熱伝導性樹脂からなる封止材を注入する工程をさらに含む、
    ことを特徴とする請求項２０記載の半導体装置の製造方法。
  22. 前記両配線基板の前記通電部材を垂直に接合する工程の前処理として、
    前記両配線基板の間に絶縁層を配置する工程をさらに含む、
    ことを特徴とする請求項２０記載の半導体装置の製造方法。
  23. 前記両配線基板の間に前記絶縁層を配置する工程の前処理として、
    前記絶縁層の通電部材配置箇所に貫通孔を形成する工程をさらに含み、
    前記両配線基板の間に前記絶縁層を配置する工程では、前記電極を前記貫通孔の両端から当該貫通孔内に収納配置する、
    ことを特徴とする請求項２２記載の半導体装置の製造方法。
  24. 前記貫通孔と前記部品収納孔とを形成する工程では、前記貫通孔に通電用通電部材を挿入配置し、
    前記両配線基板の前記通電部材を垂直に接合する工程では、前記通電用通電部材を介して前記両通電部材を垂直に接合する、
    ことを特徴とする請求項２３記載の半導体装置の製造方法。
  25. 前記配線基板に半導体素子または電子部品を搭載する工程では、前記半導体素子や電子部品を前記配線基板の互いの対向面に搭載し、
    前記両配線基板の間に絶縁層を配置する工程では、前記絶縁層として、前記半導体素子または電子部品に対向する箇所に部品収納孔を有する絶縁層を用い、
    前記両配線基板の間に絶縁層を配置する工程では、前記部品収納孔に前記半導体素子または電子部品を収納配置する、
    ことを特徴とする請求項２２記載の半導体装置の製造方法。
  26. 請求項１に記載の半導体装置を備えた、
    ことを特徴とする電子機器。
JP2005369876A 2005-12-22 2005-12-22 半導体装置、その製造方法、および半導体装置を備えた電子機器 Pending JP2007173570A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005369876A JP2007173570A (ja) 2005-12-22 2005-12-22 半導体装置、その製造方法、および半導体装置を備えた電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005369876A JP2007173570A (ja) 2005-12-22 2005-12-22 半導体装置、その製造方法、および半導体装置を備えた電子機器

Publications (1)

Publication Number Publication Date
JP2007173570A true JP2007173570A (ja) 2007-07-05

Family

ID=38299707

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005369876A Pending JP2007173570A (ja) 2005-12-22 2005-12-22 半導体装置、その製造方法、および半導体装置を備えた電子機器

Country Status (1)

Country Link
JP (1) JP2007173570A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141098A (ja) * 2008-12-11 2010-06-24 Shinko Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法
JP2014072405A (ja) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd 部品内蔵配線基板及びその製造方法
WO2014119302A1 (ja) * 2013-01-29 2014-08-07 パナソニック株式会社 無線モジュール及び無線モジュールの製造方法
KR20190033280A (ko) * 2017-09-21 2019-03-29 삼성전자주식회사 적층 패키지 및 그의 제조 방법

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141098A (ja) * 2008-12-11 2010-06-24 Shinko Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法
US8559184B2 (en) 2008-12-11 2013-10-15 Shinko Electric Industries Co., Ltd. Electronic component built-in substrate and method of manufacturing the same
JP2014072405A (ja) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd 部品内蔵配線基板及びその製造方法
WO2014119302A1 (ja) * 2013-01-29 2014-08-07 パナソニック株式会社 無線モジュール及び無線モジュールの製造方法
JP2014146982A (ja) * 2013-01-29 2014-08-14 Panasonic Corp 無線モジュール及び無線モジュールの製造方法
US9437535B2 (en) 2013-01-29 2016-09-06 Panasonic Intellectual Property Management Co., Ltd. Wireless module and production method for wireless module
KR20190033280A (ko) * 2017-09-21 2019-03-29 삼성전자주식회사 적층 패키지 및 그의 제조 방법
KR102446861B1 (ko) * 2017-09-21 2022-09-23 삼성전자주식회사 적층 패키지 및 그의 제조 방법
US11651975B2 (en) 2017-09-21 2023-05-16 Samsung Electronics Co., Ltd. Stack package and methods of manufacturing the same
US11929262B2 (en) 2017-09-21 2024-03-12 Samsung Electronics Co., Ltd. Stack package and methods of manufacturing the same

Similar Documents

Publication Publication Date Title
KR101497689B1 (ko) 다층 프린트 배선판 및 그 제조 방법
JP4504798B2 (ja) 多段構成半導体モジュール
TWI459871B (zh) Built-in parts wiring board, built-in parts wiring board manufacturing methods
TWI421991B (zh) Semiconductor device and manufacturing method thereof
US20020171152A1 (en) Flip-chip-type semiconductor device and manufacturing method thereof
KR101376264B1 (ko) 적층형 패키지 및 그 제조 방법
WO2006035528A1 (ja) スタックモジュール及びその製造方法
US7176561B2 (en) Semiconductor device, method for manufacturing the same, circuit board, and electronic equipment
US20130215586A1 (en) Wiring substrate
WO2010047006A1 (ja) 半導体装置およびその製造方法
JP4509550B2 (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2006165320A (ja) 半導体積層モジュールとその製造方法
JP5106197B2 (ja) 半導体装置およびその製造方法
JP2007173570A (ja) 半導体装置、その製造方法、および半導体装置を備えた電子機器
JP2009111307A (ja) 部品内蔵配線板
JP2012074505A (ja) 半導体搭載装置用基板、半導体搭載装置
JP2010123911A (ja) 半導体装置およびその製造方法
JP2011249457A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2010258335A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2008135483A (ja) 電子部品内蔵基板およびその製造方法
JP2008270324A (ja) 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法
JP5709386B2 (ja) 半導体装置の製造方法及び積層型半導体装置の製造方法
JP5601413B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2008311508A (ja) 電子部品パッケージおよびその製造方法
JP2005167159A (ja) 積層型半導体装置