JP2007156080A - Drive circuit and display apparatus - Google Patents

Drive circuit and display apparatus Download PDF

Info

Publication number
JP2007156080A
JP2007156080A JP2005350661A JP2005350661A JP2007156080A JP 2007156080 A JP2007156080 A JP 2007156080A JP 2005350661 A JP2005350661 A JP 2005350661A JP 2005350661 A JP2005350661 A JP 2005350661A JP 2007156080 A JP2007156080 A JP 2007156080A
Authority
JP
Japan
Prior art keywords
scanning
signal
pulse width
display panel
lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005350661A
Other languages
Japanese (ja)
Other versions
JP5380765B2 (en
Inventor
Hideki Sashita
英樹 指田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2005350661A priority Critical patent/JP5380765B2/en
Publication of JP2007156080A publication Critical patent/JP2007156080A/en
Application granted granted Critical
Publication of JP5380765B2 publication Critical patent/JP5380765B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To suppress deterioration in the image quality of a display image due to a wiring load in drive for driving a display panel such as a liquid crystal display panel. <P>SOLUTION: A display area of a display panel is divided into a plurality of areas A to C in accordance with wiring loads between respective areas and a scanning driver, and the pulse width W of scanning signals G to be applied to respective scanning lines corresponding to each area is changed. Namely scanning signals G<SB>1</SB>to G<SB>m</SB>of a pulse width Wa are applied to respective scanning lines of the area A having the largest wiring load, scanning signals G<SB>m+1</SB>to G<SB>2m</SB>of a pulse width Wb (<Wa) are applied to respective scanning lines of the area B having an intermediate wiring load and scanning signals G<SB>2m+1</SB>to G<SB>3m</SB>of a pulse width Wc (<Wb) are applied to respective scanning lines of the area C having the smallest wiring load. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、表示パネルを駆動する駆動回路及びそれを備える表示装置に関する。   The present invention relates to a driving circuit for driving a display panel and a display device including the driving circuit.

アクティブマトリクス方式の液晶表示装置等の表示装置では、表示パネル上に複数の走査ライン（ゲートライン）及び信号ライン（ソースライン）がそれぞれ直交して配設され、各交点近傍に表示画素が形成されている。各表示画素は、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を介して信号ライン及び走査ラインに接続された画素電極と共通電極との間に液晶が充填された画素容量（液晶容量）を有する。   In a display device such as an active matrix liquid crystal display device, a plurality of scanning lines (gate lines) and signal lines (source lines) are arranged orthogonally on a display panel, and display pixels are formed in the vicinity of each intersection. ing. Each display pixel has a pixel capacitance (liquid crystal capacitance) in which a liquid crystal is filled between a common electrode and a pixel electrode connected to a signal line and a scanning line via a TFT (Thin Film Transistor).

このような表示装置では、走査ドライバ（ゲートドライバ）によって各走査ラインに走査信号（ゲートパルス信号）が順次印加されて選択状態（高電位状態）となると、対応する表示画素のＴＦＴがオン動作する。そして、信号ドライバ（ソースドライバ）によって各信号ラインに印加された表示信号電圧がＴＦＴを介して画素電極に印加されることにより、この表示信号電圧と共通電極に印加されているコモン電圧ＶＣＯＭとの差電圧が対応する液晶容量に印加、充電され、液晶分子の配向状態が制御されることで、所望の画像が表示パネルに表示される。   In such a display device, when a scanning signal (gate pulse signal) is sequentially applied to each scanning line by a scanning driver (gate driver) to be in a selected state (high potential state), the TFT of the corresponding display pixel is turned on. . Then, the display signal voltage applied to each signal line by the signal driver (source driver) is applied to the pixel electrode via the TFT, whereby the display signal voltage and the common voltage VCOM applied to the common electrode. A desired voltage is displayed on the display panel by applying and charging the differential voltage to the corresponding liquid crystal capacitor and controlling the alignment state of the liquid crystal molecules.

また、近年の表示装置では、コストやスペース的なメリットの観点から、表示パネルの一辺側の基板上に走査ドライバ及び信号ドライバを並べて配置することがある。そして、この走査ドライバ及び信号ドライバそれぞれと表示パネルの各走査ライン及び信号ラインとが配線・接続される（例えば、特許文献１，２参照）。
特願２００３−２４１２１７号公報 特願２００５−８４５３５号公報 In recent display devices, a scanning driver and a signal driver may be arranged side by side on a substrate on one side of the display panel from the viewpoint of cost and space merit. Then, each of the scanning driver and the signal driver and each scanning line and signal line of the display panel are wired and connected (for example, see Patent Documents 1 and 2).
Japanese Patent Application No. 2003-241217 Japanese Patent Application No. 2005-84535

しかしながら、上述のような表示パネルの一辺側に走査ドライバ及び信号ドライバが配置される構成では、配線抵抗や容量による配線負荷の偏りによる表示画像の画質劣化という問題が生じていた。   However, in the configuration in which the scanning driver and the signal driver are arranged on one side of the display panel as described above, there has been a problem that the image quality of the display image is deteriorated due to the wiring load bias due to the wiring resistance or capacitance.

即ち、走査ドライバから出力される走査信号はパルス信号であるが、配線長による電気抵抗や隣接する他の配線との間の寄生容量といった配線負荷により、各走査ラインに実際に印加される信号はパルス形状が鈍った波形となる。特許文献１及び２に記載されているような走査ドライバ及び信号ドライバを表示パネルの一辺側に並べて配置した構成では、特に走査ドライバから表示パネルの各走査ライン間の配線密度や配線長が、表示パネルの走査ドライバに近い側と離れた側とで大きく異なるため、走査ドライバから離れた側の配線負荷が走査ドライバに近い側より大きくなり、配線負荷の偏りが顕著になる。このため、各走査ラインに印加される走査信号の鈍りの程度が走査ライン毎に異なり、その結果、各走査ラインが選択状態となるタイミングに差が生じてしまう。このため、各表示画素への表示信号電圧の印加時間が異なり、表示パネルにおけるコントラストに偏りが生じて表示画像の画質劣化が生じるという問題があった。   In other words, the scanning signal output from the scanning driver is a pulse signal, but the signal actually applied to each scanning line is due to wiring load such as electrical resistance due to wiring length and parasitic capacitance between adjacent wirings. The pulse shape becomes dull. In the configuration in which the scanning driver and the signal driver described in Patent Documents 1 and 2 are arranged side by side on the side of the display panel, the wiring density and the wiring length between the scanning lines from the scanning driver to the display panel are particularly displayed. Since the side closer to the scan driver on the panel and the side away from the scan driver are greatly different, the wiring load on the side far from the scan driver becomes larger than the side near the scan driver, and the bias of the wiring load becomes remarkable. For this reason, the degree of dullness of the scanning signal applied to each scanning line differs for each scanning line, and as a result, a difference occurs in the timing at which each scanning line is selected. For this reason, the application time of the display signal voltage to each display pixel is different, and there is a problem that the contrast in the display panel is biased and the image quality of the display image is deteriorated.

特に、表示パネルが高精細化されるとともに、画面周囲の配線領域（額縁部分）を狭くすることが求められると、走査ライン及び信号ラインの本数が増加するとともに配線が高密度化して配線負荷の偏りがより大きくなるため、その影響が増加するという問題があった。   In particular, when the display panel is made high-definition and the wiring area (frame portion) around the screen is required to be narrowed, the number of scanning lines and signal lines increases and the wiring density increases, resulting in an increase in wiring load. There is a problem that the influence increases because the bias becomes larger.

上記事情に鑑み、本発明は、液晶表示パネル等の表示パネルを駆動する駆動において、配線負荷による表示画像の画質劣化を抑制することを目的としている。   In view of the above circumstances, an object of the present invention is to suppress image quality deterioration of a display image due to a wiring load in driving for driving a display panel such as a liquid crystal display panel.

上記課題を解決するために、請求項１に記載の発明は、
複数の走査ライン及び複数の信号ラインの各交点近傍にマトリクス状に配列された複数の表示画素を備える表示パネルの各走査ラインに接続され、前記複数の走査ラインの各々に走査信号を印加して駆動する駆動回路であって、
前記各走査ラインに印加する前記各走査信号のパルス幅を制御するパルス幅制御手段を備えることを特徴とする。 In order to solve the above-mentioned problem, the invention described in claim 1
Connected to each scan line of a display panel having a plurality of display pixels arranged in a matrix in the vicinity of each intersection of the plurality of scan lines and the plurality of signal lines, and applying a scan signal to each of the plurality of scan lines A driving circuit for driving,
It is characterized by comprising pulse width control means for controlling the pulse width of each scanning signal applied to each scanning line.

請求項２に記載の発明は、請求項１に記載の駆動回路において、
前記パルス幅制御手段は、前記各走査信号の立下り周期を一定とし、立上がりタイミングを可変とすることで前記各走査信号のパルス幅を制御することを特徴とする。 According to a second aspect of the present invention, in the drive circuit according to the first aspect,
The pulse width control means controls the pulse width of each scanning signal by making the falling period of each scanning signal constant and making the rising timing variable.

請求項３に記載の発明は、請求項１に記載の駆動回路において、
前記パルス幅制御手段は、前記各走査信号相互のパルス間隔を一定とし、前記各走査ラインへの前記各走査信号のパルス幅に応じて当該走査ラインの水平走査期間の長さを可変することを特徴とする。 According to a third aspect of the present invention, in the drive circuit according to the first aspect,
The pulse width control means makes the pulse interval between the scanning signals constant, and varies the length of the horizontal scanning period of the scanning line in accordance with the pulse width of the scanning signal to each scanning line. Features.

請求項４に記載の発明は、請求項１〜３の何れかに記載の駆動回路において、
前記駆動回路は前記表示パネルの前記複数の走査ラインの各々に複数の配線を介して接続され、前記パルス幅制御手段は、前記各走査信号のパルス幅を、前記複数の配線の各々の配線抵抗及び容量成分による配線負荷の大きさに応じた値に設定することを特徴とする。 The invention according to claim 4 is the drive circuit according to any one of claims 1 to 3,
The drive circuit is connected to each of the plurality of scanning lines of the display panel via a plurality of wirings, and the pulse width control means converts the pulse width of each scanning signal to the wiring resistance of each of the plurality of wirings. And a value corresponding to the magnitude of the wiring load due to the capacitance component.

請求項５に記載の発明は、請求項４に記載の駆動回路において、
前記パルス幅制御手段は、前記表示パネルの前記複数の走査ラインを複数のブロックに分割した各ブロックに対応する前記走査信号毎に、該各走査信号のパルス幅を設定することを特徴とする。 According to a fifth aspect of the present invention, in the drive circuit according to the fourth aspect,
The pulse width control means sets the pulse width of each scanning signal for each scanning signal corresponding to each block obtained by dividing the plurality of scanning lines of the display panel into a plurality of blocks.

請求項６に記載の発明は、
複数の走査ライン及び複数の信号ラインの各交点近傍にマトリクス状に配列された複数の表示画素を備える表示パネルと、前記複数の走査ラインに接続され、該複数の走査ラインの各々に走査信号を印加して駆動する走査側駆動手段と、前記複数の信号ラインに接続され、該複数の信号ラインの各々に表示データに基づく表示信号電圧を印加する信号側駆動手段と、を備える表示装置において、
前記走査側駆動手段は前記表示パネルの前記複数の走査ラインの各々に複数の配線を介して接続され、該各走査ラインに印加する前記走査信号のパルス幅を制御するパルス幅制御手段を備えることを特徴とする表示装置。 The invention described in claim 6
A display panel having a plurality of display pixels arranged in a matrix in the vicinity of intersections of a plurality of scanning lines and a plurality of signal lines, and connected to the plurality of scanning lines, and a scanning signal is applied to each of the plurality of scanning lines. In a display device comprising: a scanning side driving unit that applies and drives; and a signal side driving unit that is connected to the plurality of signal lines and applies a display signal voltage based on display data to each of the plurality of signal lines.
The scanning side driving means includes pulse width control means that is connected to each of the plurality of scanning lines of the display panel via a plurality of wirings and controls a pulse width of the scanning signal applied to each scanning line. A display device.

請求項７に記載の発明は、請求項６に記載の表示装置において、前記走査側駆動手段及び前記信号側駆動手段は、前記表示パネルの一辺側に設けられていることを特徴とする。   According to a seventh aspect of the present invention, in the display device according to the sixth aspect, the scanning side driving means and the signal side driving means are provided on one side of the display panel.

請求項８に記載の発明は、請求項６に記載の表示装置において、前記走査側駆動手段及び前記信号側駆動手段は、前記表示パネルの直交する２辺に設けられていることを特徴とする。   According to an eighth aspect of the present invention, in the display device according to the sixth aspect, the scanning side driving means and the signal side driving means are provided on two orthogonal sides of the display panel. .

請求項９に記載の発明は、請求項６〜８の何れかに記載の表示装置において、前記走査側駆動手段における前記パルス幅制御手段は、前記各走査信号のパルス幅を、前記各走査ラインに接続される前記複数の配線の各々の配線抵抗及び容量成分による配線負荷の大きさに応じた値に設定することを特徴とする。   According to a ninth aspect of the present invention, in the display device according to any one of the sixth to eighth aspects, the pulse width control means in the scanning side driving means determines the pulse width of each scanning signal to each scanning line. The wiring is set to a value corresponding to the magnitude of the wiring load due to the wiring resistance and the capacitance component of each of the plurality of wirings connected to.

請求項１０に記載の発明は、請求項９に記載の表示装置において、前記パルス幅制御手段は、前記表示パネルの前記複数の走査ラインを複数のブロックに分割した各ブロックに対応する前記走査信号毎に、該各走査信号のパルス幅を設定することを特徴とする。   According to a tenth aspect of the present invention, in the display device according to the ninth aspect, the pulse width control means includes the scanning signal corresponding to each block obtained by dividing the plurality of scanning lines of the display panel into a plurality of blocks. The pulse width of each scanning signal is set every time.

本発明によれば、表示パネルの各走査ラインに走査信号を印加して駆動する駆動回路及びそれを備える表示装置において、各走査ラインに印加する走査信号のパルス幅を制御して適宜に設定可能である。これにより、例えば各走査ラインに印加する走査信号のパルス幅を、当該走査ラインとの間の配線負荷による波形劣化を考慮して設定することで、各走査ラインの駆動時間を均等にして、配線負荷の影響による表示パネルの表示画像の劣化を抑制することができる。   ADVANTAGE OF THE INVENTION According to this invention, in the drive circuit which drives by applying a scanning signal to each scanning line of a display panel, and a display apparatus provided with it, the pulse width of the scanning signal applied to each scanning line can be controlled and set appropriately It is. Thereby, for example, by setting the pulse width of the scanning signal applied to each scanning line in consideration of the waveform deterioration due to the wiring load between the scanning lines, the driving time of each scanning line is made uniform, Deterioration of the display image on the display panel due to the influence of the load can be suppressed.

以下、図面を参照して、本発明にかかわる駆動回路に好適な実施形態について詳しく説明する。   DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, exemplary embodiments suitable for a drive circuit according to the invention will be described in detail with reference to the drawings.

＜第１の実施形態＞
先ず、本発明にかかる第１の実施形態の駆動回路を適用した表示装置について説明する。
図１は、本実施形態の駆動回路を適用した表示装置１の概略構成を示すブロック図である。同図によれば、表示装置１は、表示パネル１０と、走査ドライバ２０と、信号ドライバ３０と、駆動アンプ４０と、ＴＧ（タイミングジェネレータ）部５０とを備えて構成される。ここで、走査ドライバ２０及び信号ドライバ３０は、表示パネル１０の一辺側に配置されている。 <First Embodiment>
First, a display device to which the drive circuit according to the first embodiment of the present invention is applied will be described.
FIG. 1 is a block diagram showing a schematic configuration of a display device 1 to which the drive circuit of this embodiment is applied. As shown in FIG. 1, the display device 1 includes a display panel 10, a scan driver 20, a signal driver 30, a drive amplifier 40, and a TG (timing generator) unit 50. Here, the scanning driver 20 and the signal driver 30 are arranged on one side of the display panel 10.

表示パネル１０には、行方向に複数の走査ラインＬｇが配設されているとともに、各走査ラインＬｇと直交するよう、列方向に複数の信号ラインＬｓが配設されている。そして、走査ラインＬｇと信号ラインＬｓとの各交点近傍に複数の表示画素Ｐxが二次元配列されている。   In the display panel 10, a plurality of scanning lines Lg are arranged in the row direction, and a plurality of signal lines Ls are arranged in the column direction so as to be orthogonal to the respective scanning lines Lg. A plurality of display pixels Px are two-dimensionally arranged in the vicinity of each intersection of the scanning line Lg and the signal line Ls.

図２に、表示画素の等価回路を示す。同図によれば、表示画素Ｐxは、アクティブ素子であるＴＦＴ（画素トランジスタ）１１と、ＴＦＴ１１を介して走査ラインＬｇ及び信号ラインＬｓに接続された画素電極１２と、画素電極１２と対向する位置に配置され、コモン信号電圧ＶＣＯＭが印加される対向電極１３と、画素電極１２と対向電極１３との間に液晶が充填されて成る画素容量（液晶容量）１４と、画素容量１４と並列に設けられ、信号ラインＬｓからＴＦＴ１１を介して画素容量１４に印加される表示信号電圧を保持する補助容量１５と、補助容量１５に接続され、コモン信号電圧ＶＣＯＭが印加される共通ラインＬｃとから構成されている。   FIG. 2 shows an equivalent circuit of the display pixel. According to the figure, the display pixel Px includes a TFT (pixel transistor) 11 which is an active element, a pixel electrode 12 connected to the scanning line Lg and the signal line Ls via the TFT 11, and a position facing the pixel electrode 12. , The pixel electrode (liquid crystal capacitor) 14 in which the liquid crystal is filled between the pixel electrode 12 and the counter electrode 13, and the pixel capacitor 14 is provided in parallel with the counter electrode 13 to which the common signal voltage VCOM is applied. The auxiliary capacitor 15 that holds the display signal voltage applied to the pixel capacitor 14 from the signal line Ls via the TFT 11 and the common line Lc that is connected to the auxiliary capacitor 15 and to which the common signal voltage VCOM is applied. ing.

走査ドライバ２０によって各走査ラインＬｇに走査信号（ゲートパルス）が順次印加されて選択状態（高電位状態）となると、対応する各表示画素のＴＦＴ１１がオン動作する。そして、信号ドライバ３０から信号ラインＬｓに印加された表示信号電圧がＴＦＴ１１を介して各画素電極１２に印加されることにより、表示信号電圧と対向電極１３に印加されたコモン信号電圧ＶＣＯＭとの差電圧が各表示画素の画素容量１４に充電されて、該差電圧に応じて各表示画素における液晶分子の配向状態が制御される。これにより、所望の画像が表示パネル１０に表示される。   When a scanning signal (gate pulse) is sequentially applied to each scanning line Lg by the scanning driver 20 to be in a selected state (high potential state), the TFT 11 of each corresponding display pixel is turned on. Then, the display signal voltage applied from the signal driver 30 to the signal line Ls is applied to each pixel electrode 12 via the TFT 11, whereby the difference between the display signal voltage and the common signal voltage VCOM applied to the counter electrode 13. The voltage is charged in the pixel capacitor 14 of each display pixel, and the alignment state of the liquid crystal molecules in each display pixel is controlled according to the difference voltage. Thereby, a desired image is displayed on the display panel 10.

図１において、信号ドライバ３０には複数の信号ラインＬｓが接続されており、ＴＧ部５０から入力される水平制御信号に基づいて、表示データに基づく表示信号電圧を各信号ラインＬｓに印加する。走査ドライバ２０には複数の走査ラインＬｇが接続されており、ＴＧ部５０から入力される垂直制御信号に基づいて、各走査ラインＬｇに走査信号を順次印加して選択状態とする。駆動アンプ４０は、表示パネル１０における各表示画素の補助容量１５に共通接続された共通ラインＬｃ及び対向電極１３に印加されるコモン信号電圧ＶＣＯＭを生成して出力する。   In FIG. 1, a plurality of signal lines Ls are connected to the signal driver 30, and a display signal voltage based on display data is applied to each signal line Ls based on a horizontal control signal input from the TG unit 50. A plurality of scanning lines Lg are connected to the scanning driver 20, and a scanning signal is sequentially applied to each scanning line Lg based on a vertical control signal input from the TG unit 50 to make a selection state. The drive amplifier 40 generates and outputs a common signal voltage VCOM applied to the common line Lc and the counter electrode 13 commonly connected to the auxiliary capacitance 15 of each display pixel in the display panel 10.

ＴＧ部５０は、入力される垂直同期信号ＶＳＹＮＣや水平同期信号ＨＳＹＮＣ、クロック信号ＣＬＫ等に基づき、水平制御信号を生成して信号ドライバ３０に出力するとともに、垂直制御信号を生成して走査ドライバ２０に出力する。これにより、所定のタイミングで表示パネル１０の各走査ラインＬｇを順次選択状態とし、選択状態とした走査ラインＬｇに対応する各表示画素に表示信号電圧を印加させて、映像信号より抽出されたＲ（赤）、Ｇ（緑）、Ｂ（青）の各色の表示データに基づく所定の画像を表示パネル１０に表示させる。ここで、垂直制御信号には、クロック信号ＣＬＫ、スタート信号ＳＴＡＲＴ及びパルス幅制御信号ＭＡＳＫが含まれる。パルス幅制御信号ＭＡＳＫとは、詳細は後述するが、走査ドライバ２０が出力する走査信号Ｇのパルス幅を制御するための信号である。   The TG unit 50 generates a horizontal control signal based on the input vertical synchronization signal VSYNC, horizontal synchronization signal HSYNC, clock signal CLK, and the like, and outputs the horizontal control signal to the signal driver 30, and also generates a vertical control signal to generate the scanning driver 20. Output to. Accordingly, each scanning line Lg of the display panel 10 is sequentially selected at a predetermined timing, and a display signal voltage is applied to each display pixel corresponding to the scanning line Lg in the selected state, thereby extracting R from the video signal. A predetermined image based on display data of each color (red), G (green), and B (blue) is displayed on the display panel 10. Here, the vertical control signal includes a clock signal CLK, a start signal START, and a pulse width control signal MASK. Although described in detail later, the pulse width control signal MASK is a signal for controlling the pulse width of the scanning signal G output from the scanning driver 20.

図３は、本実施形態における表示パネル１０、走査ドライバ２０及び信号ドライバ３０の配置位置の概略を示す図である。同図に示すように、本実施形態では、表示パネル１０の下辺側の基板上に、走査ドライバ２０及び信号ドライバ３０が左右に並べて配置されている。つまり、走査ドライバ２０は表示パネル１０の左下部に配置されており、この走査ドライバ２０と各走査ラインＬｇとの間を接続する電線が、下辺側から表示パネル１０を回り込むようにして配線されている。このため、表示パネル１０の上方の配線、つまり走査ドライバ２０から遠い側の走査ラインＬｇに接続される配線ほど、配線長が長くなるとともに、他の配線との隣接部分が長くなっている。また、信号ドライバ３０は、表示パネル１０の右下部に配置されており、各信号ラインＬｓとの間が配線・接続されている。   FIG. 3 is a diagram schematically illustrating the arrangement positions of the display panel 10, the scan driver 20, and the signal driver 30 in the present embodiment. As shown in the figure, in this embodiment, the scanning driver 20 and the signal driver 30 are arranged side by side on the substrate on the lower side of the display panel 10. In other words, the scanning driver 20 is disposed in the lower left part of the display panel 10, and an electric wire connecting the scanning driver 20 and each scanning line Lg is wired so as to wrap around the display panel 10 from the lower side. Yes. For this reason, as the wiring above the display panel 10, that is, the wiring connected to the scanning line Lg farther from the scanning driver 20, the wiring length becomes longer and the adjacent portion with the other wiring becomes longer. The signal driver 30 is disposed at the lower right portion of the display panel 10, and is wired and connected to each signal line Ls.

また、表示パネル１０の表示領域は、列方向に３つの領域Ａ，Ｂ，Ｃに分割されている。ここで、領域Ａの各走査ラインＬｇに印加される各走査信号Ｇを、走査ドライバ２０から遠い順に走査信号Ｇ１〜Ｇｍとし、同様に、領域Ｂの各走査ラインＬｇに印加される走査信号Ｇを走査信号Ｇｍ＋１〜Ｇ２ｍとし、領域Ｃの各走査ラインＬｇに印加される走査信号Ｇを走査信号Ｇ２ｍ＋１〜Ｇ３ｍとする。 The display area of the display panel 10 is divided into three areas A, B, and C in the column direction. Here, the scanning signals G applied to the scanning lines Lg in the region A are the scanning signals G 1 to G m in order from the scanning driver 20, and similarly, the scanning signals G 1 to G m are applied to the scanning lines Lg in the region B. The signal G is assumed to be scanning signals G m + 1 to G 2m, and the scanning signal G applied to each scanning line Lg in the region C is assumed to be scanning signals G 2m + 1 to G 3m .

図４は、本実施形態における表示パネル１０の各走査ラインＬｇに印加される走査信号Ｇの信号波形の一例を示す図である。同図では、１垂直走査期間（１Ｖ）における各走査信号Ｇを示しており、上から順に、走査信号Ｇ１，Ｇ２，・・・，Ｇ３ｍそれぞれの信号波形を示している。 FIG. 4 is a diagram illustrating an example of a signal waveform of the scanning signal G applied to each scanning line Lg of the display panel 10 in the present embodiment. In the figure, each scanning signal G in one vertical scanning period (1V) is shown, and the signal waveforms of the scanning signals G 1 , G 2 ,..., G 3m are shown in order from the top.

同図に示すように、走査信号Ｇは、該走査信号Ｇが印加される走査ラインＬｇに対応する領域毎にそのパルス幅Ｗが異なる。即ち、領域Ａの各走査ラインＬｇにはパルス幅「Ｗａ」の走査信号Ｇ１〜Ｇｍが印加され、領域Ｂの各走査ラインＬｇにはパルス幅「Ｗｂ」の走査信号Ｇｍ＋１〜Ｇ２ｍが印加され、領域Ｃの各走査ラインにはパルス幅「Ｗｃ」の走査信号Ｇ２ｍ＋１〜Ｇ３ｍが印加される。但し、Ｗａ＞Ｗｂ＞Ｗｃ、である。つまり、領域Ａにおけるパルス幅Ｗａは水平走査期間（１Ｈ）にほぼ等しいが、領域Ｂ、領域Ｃの順に走査信号Ｇのパルス幅Ｗが水平走査期間（１Ｈ）より短くなっている。 As shown in the figure, the scanning signal G has a different pulse width W for each region corresponding to the scanning line Lg to which the scanning signal G is applied. That is, scanning signals G 1 to G m having a pulse width “Wa” are applied to each scanning line Lg in the region A, and scanning signals G m + 1 to G 2m having a pulse width “Wb” are applied to each scanning line Lg in the region B. And scanning signals G 2m + 1 to G 3m having a pulse width “Wc” are applied to the scanning lines in the region C. However, Wa>Wb> Wc. That is, the pulse width Wa in the region A is substantially equal to the horizontal scanning period (1H), but the pulse width W of the scanning signal G is shorter than the horizontal scanning period (1H) in the order of the region B and the region C.

図５は、本実施形態における各表示画素のＴＦＴ１１に印加される走査信号Ｇの信号波形の一例を示す図であり、上から順に、領域Ａの各走査ラインＬｇに印加される信号波形、領域Ｂの各走査ラインＬｇに印加される信号波形、領域Ｃの各走査ラインＬｇに印加される信号波形を示している。尚、破線は、走査ドライバ２０から出力された時点での走査信号Ｇの信号波形を示している。このように、走査ドライバ２０から各走査ラインＬｇに印加される走査信号Ｇはパルス信号であるが、実際に、配線を通じて表示パネル１０の各走査ラインＬｇに印加される信号波形は、図５に示すように、このパルス信号が鈍った波形となる。   FIG. 5 is a diagram showing an example of the signal waveform of the scanning signal G applied to the TFT 11 of each display pixel in the present embodiment. The signal waveform applied to each scanning line Lg in the region A in order from the top, the region A signal waveform applied to each scanning line Lg of B and a signal waveform applied to each scanning line Lg of region C are shown. The broken line indicates the signal waveform of the scanning signal G when it is output from the scanning driver 20. As described above, the scanning signal G applied to each scanning line Lg from the scanning driver 20 is a pulse signal, but the signal waveform actually applied to each scanning line Lg of the display panel 10 through the wiring is shown in FIG. As shown, this pulse signal has a dull waveform.

図５に示すように、各走査ラインＬｇに印加される実際の信号波形は、パルス信号が鈍った波形となり、その鈍りの程度は、領域Ｃ，Ｂ，Ａの順に大きくなっている。これは、領域Ｃ，Ｂ，Ａの順に、走査ドライバ２０と各走査ラインＬｇ間の配線負荷が大きくなっているためである。即ち、走査ドライバ２０と各走査ラインＬｇとの間の配線は、図３に示したように、領域Ｃ、Ｂ，Ａの順に、その配線長が長くなるとともに他の配線との隣接部分が長くなっている。配線長が長いほど配線抵抗が高くなり、また、他の配線との隣接部分が長くなるほど該隣接する他の配線との間の寄生容量が大きくなる。このため、領域Ｃ，Ｂ，Ａの順に配線負荷が大きくなり、その結果、各走査ラインＬｇに実際に印加される信号波形の鈍りが大きくなる。   As shown in FIG. 5, the actual signal waveform applied to each scanning line Lg is a waveform in which the pulse signal is dull, and the degree of dullness increases in the order of regions C, B, and A. This is because the wiring load between the scanning driver 20 and each scanning line Lg increases in the order of the regions C, B, and A. That is, as shown in FIG. 3, the wiring between the scanning driver 20 and each scanning line Lg becomes longer in the order of the regions C, B, and A, and the adjacent portion with the other wiring becomes longer. It has become. The longer the wiring length, the higher the wiring resistance, and the longer the portion adjacent to the other wiring, the greater the parasitic capacitance between the adjacent wiring. For this reason, the wiring load increases in the order of the regions C, B, and A, and as a result, the dullness of the signal waveform actually applied to each scanning line Lg increases.

表示パネル１０における各表示画素のＴＦＴ１１は、対応する走査ラインＬｇに印加される走査信号Ｇが所定レベル以上の間、オン動作する。従って、図５に示すように、領域Ａの各表示画素のＴＦＴ１１がオン動作する時間は「ｔａ」であり、領域Ｂの各表示画素のＴＦＴ１１がオン動作する時間は「ｔｂ」であり、領域Ｃの各表示画素のＴＦＴ１１がオン動作する時間は「ｔｃ」である。   The TFT 11 of each display pixel in the display panel 10 is turned on while the scanning signal G applied to the corresponding scanning line Lg is equal to or higher than a predetermined level. Therefore, as shown in FIG. 5, the time for which the TFT 11 of each display pixel in the region A is turned on is “ta”, and the time for which the TFT 11 of each display pixel in the region B is turned on is “tb”. The time for which the TFT 11 of each display pixel C is on is “tc”.

そして、本実施形態では、各表示画素のＴＦＴ１１がオン動作する時間ｔａ，ｔｂ，ｔｃがほぼ等しくなるよう、走査ドライバ２０から出力される各走査信号Ｇのパルス幅Ｗａ，Ｗｂ，Ｗｃが設定されている。   In this embodiment, the pulse widths Wa, Wb, Wc of the scanning signals G output from the scanning driver 20 are set so that the times ta, tb, tc for which the TFTs 11 of the display pixels are turned on are substantially equal. ing.

次いで、走査ドライバ２０による上記走査信号Ｇの具体的な生成方法の一例について説明する。
図６は、本実施形態における走査ドライバ２０の要部構成図である。同図によれば、走査ドライバ２０は、シフトレジスタ２１と、パルス幅制御部（パルス幅制御手段）２２と、レベルシフタ２３とを有して構成される。 Next, an example of a specific method for generating the scanning signal G by the scanning driver 20 will be described.
FIG. 6 is a configuration diagram of a main part of the scan driver 20 in the present embodiment. As shown in the figure, the scan driver 20 includes a shift register 21, a pulse width control unit (pulse width control means) 22, and a level shifter 23.

シフトレジスタ２１は、ＴＧ部５０から入力されるスタート信号ＳＴＡＲＴを、入力されるクロック信号ＣＬＫによって順次シフト動作させ、信号Ｒ１〜Ｒ３ｍとしてパルス幅制御部２２に出力する。 The shift register 21 sequentially shifts the start signal START input from the TG unit 50 according to the input clock signal CLK, and outputs it to the pulse width control unit 22 as signals R 1 to R 3m .

パルス幅制御部２２は、シフトレジスタ２１から入力される信号Ｒ１〜Ｒ３ｍを、ＴＧ部５０から入力されるパルス幅制御信号ＭＡＳＫでマスキングし、信号Ｓ１〜Ｓ３ｍとしてレベルシフタ２３に出力する。 The pulse width control unit 22 masks the signals R 1 to R 3m input from the shift register 21 with the pulse width control signal MASK input from the TG unit 50 and outputs the signals to the level shifter 23 as signals S 1 to S 3m. .

レベルシフタ２３は、パルス幅制御部２２から入力される信号Ｓ１〜Ｓ３ｍをレベル変換し、走査信号Ｇ１〜Ｇ３ｍとして対応する各走査ラインＬｇへ出力する。 The level shifter 23 performs level conversion on the signals S 1 to S 3m input from the pulse width control unit 22 and outputs the signals to the corresponding scanning lines Lg as scanning signals G 1 to G 3m .

図７は、本実施形態におけるＴＧ部５０の各信号波形の一例を示す図である。同図では、１垂直走査期間（１Ｖ）における各信号波形を示しており、上から順に、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、クロック信号ＣＬＫ、パルス幅制御信号ＭＡＳＫの信号波形を示している。ここで、１垂直走査期間とは、垂直同期信号ＶＳＹＮＣの立下りタイミングからその次の立下りタイミングまでの期間である。また、１水平走査期間とは、水平同期信号ＨＳＹＮＣの立ち下がりタイミングからその次の立下りタイミングまでの期間である。   FIG. 7 is a diagram illustrating an example of each signal waveform of the TG unit 50 in the present embodiment. In the figure, signal waveforms in one vertical scanning period (1V) are shown, and signal waveforms of a vertical synchronization signal VSYNC, a horizontal synchronization signal HSYNC, a clock signal CLK, and a pulse width control signal MASK are shown in order from the top. . Here, one vertical scanning period is a period from the falling timing of the vertical synchronization signal VSYNC to the next falling timing. One horizontal scanning period is a period from the falling timing of the horizontal synchronization signal HSYNC to the next falling timing.

ＴＧ部５０は、入力されるクロック信号ＣＬＫをカウントすることにより、１水平走査期間（１Ｈ）当たり１つのパルスを有するパルス幅制御信号ＭＡＳＫを生成する。   The TG unit 50 generates a pulse width control signal MASK having one pulse per horizontal scanning period (1H) by counting the input clock signal CLK.

図８は、本実施形態におけるＴＧ部５０の１水平走査期間における各信号波形の一例を示す図であり、上から順に、水平同期信号ＨＳＹＮＣ、クロック信号ＨＣＬＫ、カウント値、セット信号ＳＥＴ、リセット信号ＲＥＳＥＴ、パルス幅制御信号ＭＡＳＫの信号波形を示している。   FIG. 8 is a diagram showing an example of each signal waveform in one horizontal scanning period of the TG unit 50 in the present embodiment, and in order from the top, the horizontal synchronization signal HSYNC, the clock signal HCLK, the count value, the set signal SET, and the reset signal. The signal waveforms of RESET and pulse width control signal MASK are shown.

同図において、クロック信号ＨＣＬＫは、パルス幅制御信号ＭＡＳＫの生成用のクロック信号であり、クロック信号ＣＬＫを分周して生成される。   In the figure, a clock signal HCLK is a clock signal for generating a pulse width control signal MASK, and is generated by dividing the clock signal CLK.

カウント値は、水平走査期間におけるクロック信号ＨＣＬＫをカウントした値であり、クロック信号ＨＣＬＫが立上ることにより「１」づつ増加される。また、このカウント値は、水平走査期間の開始タイミング、即ち水平同期信号ＨＳＹＮＣが立上ることでゼロクリアされる。   The count value is a value obtained by counting the clock signal HCLK in the horizontal scanning period, and is incremented by “1” when the clock signal HCLK rises. This count value is cleared to zero when the horizontal scanning period starts, that is, when the horizontal synchronization signal HSYNC rises.

セット信号ＳＥＴは、走査信号Ｇの立上がりタイミングを設定する信号であり、カウント値が所定のセット値に達することで出力される。このセット値は、該当する領域に応じて決定され、例えば、領域Ａならば「２」、領域Ｂならば「３」、領域Ｃならば「４」といった具合に、該当する領域毎に異なる値に設定される。このセット値は、例えばＴＧ部５０に設けられたレジスタに予め設定される。   The set signal SET is a signal for setting the rising timing of the scanning signal G, and is output when the count value reaches a predetermined set value. This set value is determined according to the corresponding area. For example, “2” for the area A, “3” for the area B, “4” for the area C, etc. Set to This set value is set in advance in a register provided in the TG unit 50, for example.

リセット信号ＲＥＳＥＴは、走査信号Ｇの立下りタイミングを設定する信号であり、カウント値が所定のリセット値に達することで出力される。このリセット値は固定値であり、１水平走査期間に１つのパルスが出力されるよう、１水平走査期間におけるクロック信号ＨＣＬＫのパルス数より小さく、且つ、上述のセット値よりも大きい値に設定される。   The reset signal RESET is a signal for setting the falling timing of the scanning signal G, and is output when the count value reaches a predetermined reset value. This reset value is a fixed value, and is set to a value smaller than the number of pulses of the clock signal HCLK in one horizontal scanning period and larger than the above set value so that one pulse is output in one horizontal scanning period. The

そして、パルス幅制御信号ＭＡＳＫは、セット信号ＳＥＴが立上ることで「Ｈ」に立上り、リセット信号ＲＥＳＴが立上ることで「Ｌ」に立ち下がる。即ち、パルス幅制御信号ＭＡＳＫは、セット信号ＳＥＴの立ち上がりからリセット信号ＲＥＳＥＴの立ち上がりまでの期間が「Ｈ」であるパルス信号として生成され、そのパルス幅が、対応する領域に応じて、上述のパルス幅Ｗａ、Ｗｂ、Ｗｃに設定される。   The pulse width control signal MASK rises to “H” when the set signal SET rises, and falls to “L” when the reset signal REST rises. That is, the pulse width control signal MASK is generated as a pulse signal in which the period from the rising edge of the set signal SET to the rising edge of the reset signal RESET is “H”, and the pulse width depends on the corresponding region. The widths Wa, Wb and Wc are set.

このように生成されたパルス幅制御信号ＭＡＳＫにより、走査信号Ｇのパルス幅が制御される。即ち、パルス幅制御部２２により、信号Ｒ１〜Ｒ３ｍが、パルス幅制御信号ＭＡＳＫのパルス幅に応じたパルス信号に変換されて信号Ｓ１〜Ｓ３ｍとして出力され、この信号Ｓ１〜Ｓ３ｍがレベルシフタ２３においてレベル変換されて走査信号Ｇ１〜Ｇ３ｍとして出力される。また、パルス幅制御信号ＭＡＳＫのパルス幅は、上述のセット値を変更することで可変させることができる。即ち、領域毎にこのセット値を変更することで、容易に、走査信号Ｇのパルス幅Ｗを該領域に応じたパルス幅Ｗに設定することができる。 The pulse width of the scanning signal G is controlled by the pulse width control signal MASK generated in this way. That is, the pulse width control unit 22, the signal R 1 to R 3m is converted into a pulse signal corresponding to the pulse width of the pulse width control signal MASK is outputted as the signal S 1 to S 3m, the signal S 1 to S 3m is output as a scanning signal G 1 ~G 3m is level converted in the level shifter 23. Further, the pulse width of the pulse width control signal MASK can be varied by changing the above set value. That is, by changing the set value for each region, the pulse width W of the scanning signal G can be easily set to the pulse width W corresponding to the region.

以上、本実施形態によれば、表示パネル１０を分割した領域Ａ，Ｂ，Ｃ毎に、該領域の各走査ラインＬｇに印加される走査信号Ｇのパルス幅Ｗａ，Ｗｂ，Ｗｃが設定される。これにより、表示パネル１０の各表示画素のＴＦＴ１１がオン動作する時間ｔａ，ｔｂ，ｔｃをほぼ等しくすることができ、各表示画素への表示信号電圧の印加時間がほぼ均一となり、配線負荷の偏りによる表示画像の画質劣化を抑制することができる。   As described above, according to the present embodiment, the pulse widths Wa, Wb, and Wc of the scanning signal G applied to the scanning lines Lg in the areas are set for the areas A, B, and C into which the display panel 10 is divided. . As a result, the time ta, tb, tc during which the TFT 11 of each display pixel of the display panel 10 is turned on can be made substantially equal, the display signal voltage application time to each display pixel becomes substantially uniform, and the wiring load is biased. Therefore, it is possible to suppress the deterioration of the image quality of the display image.

［変形例］
尚、本発明の適用は、上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能なのは勿論である。 [Modification]
The application of the present invention is not limited to the above-described embodiment, and it is needless to say that the application can be appropriately changed without departing from the spirit of the present invention.

（Ａ）表示パネル１０の分割
上述した実施形態では、表示パネル１０の表示領域を３つの領域に分割したが、２或いは４以上の複数の領域に分割することとしても良い。 (A) Division of display panel 10 In the above-described embodiment, the display area of the display panel 10 is divided into three areas. However, it may be divided into two or four or more areas.

更に、上述した実施形態では、表示パネル１０の表示領域を複数の走査ラインを含む複数の領域に分割し、領域毎に走査信号のパルス幅Ｗを変えることとしたが、走査ラインＬｇ毎に走査信号のパルス幅Ｗを変えて、各表示画素のＴＦＴ１１がオン動作する時間がほぼ等しくなるようにしても良い。   Furthermore, in the above-described embodiment, the display area of the display panel 10 is divided into a plurality of areas including a plurality of scanning lines, and the pulse width W of the scanning signal is changed for each area. However, scanning is performed for each scanning line Lg. By changing the pulse width W of the signal, the time for which the TFT 11 of each display pixel is turned on may be substantially equal.

（Ｂ）配線構造との対応
また、表示パネル１０と走査ドライバ２０との間の配線領域を縮小するために、２層の配線構造をとる場合がある。図９は、２層の配線構造をとる場合の走査ドライバ２０と表示パネル１０との配線部分の断面概略図である。同図に示すように、２層の配線構造では、ガラス等の基板６１上に下層配線６２が所定間隔をおいて形成され、その上部にＧ−ＳｉＮ膜が形成されて各下層配線６２が絶縁され、更にその上面にＤ−ＳｉＮ膜が形成される。そして、その上面に上層配線６３が所定間隔をおいて形成され、その上部にＣ−ＳｉＮ膜が形成されて各上層配線６３が絶縁される。 (B) Correspondence with Wiring Structure In order to reduce the wiring area between the display panel 10 and the scan driver 20, a two-layer wiring structure may be used. FIG. 9 is a schematic cross-sectional view of a wiring portion between the scanning driver 20 and the display panel 10 when a two-layer wiring structure is adopted. As shown in the figure, in the two-layer wiring structure, a lower layer wiring 62 is formed on a substrate 61 such as glass at a predetermined interval, and a G-SiN film is formed thereon to insulate each lower layer wiring 62 from each other. Further, a D-SiN film is formed on the upper surface. An upper layer wiring 63 is formed on the upper surface with a predetermined interval, and a C-SiN film is formed on the upper layer wiring 63 to insulate each upper layer wiring 63.

この場合、下層配線６２及び上層配線６３は、同一の材料（例えば、Ｃｒ）により形成されるが、そのプロセス上、厚みが異なる。具体的には、上層配線６３のほうが下層配線６２より厚くなる。つまり、上層配線６３と下層配線６２とで配線抵抗が異なり、これにより各配線毎の配線負荷に差が生じる。この場合に、上層配線６３であるか下層配線６２であるかに応じて、印加する走査信号Ｇのゲートパルス幅Ｗを変えて、各表示画素のＴＦＴ１１がオン動作する時間がほぼ等しくなるようにしてもよい。   In this case, the lower layer wiring 62 and the upper layer wiring 63 are formed of the same material (for example, Cr), but have different thicknesses due to the process. Specifically, the upper layer wiring 63 is thicker than the lower layer wiring 62. That is, the wiring resistance differs between the upper layer wiring 63 and the lower layer wiring 62, thereby causing a difference in the wiring load for each wiring. In this case, the gate pulse width W of the scanning signal G to be applied is changed in accordance with whether the wiring is the upper layer wiring 63 or the lower layer wiring 62 so that the time for which the TFT 11 of each display pixel is turned on becomes substantially equal. May be.

＜第２の実施形態＞
上述した第１の実施形態では、各水平走査期間の長さを一定として、走査信号Ｇのパルス幅Ｗを変えるようにしたが、走査信号Ｇのパルス幅Ｗに合わせて対応する水平走査期間の長さも変更することとしても良い。 <Second Embodiment>
In the first embodiment described above, the length of each horizontal scanning period is fixed and the pulse width W of the scanning signal G is changed. However, the horizontal scanning period corresponding to the pulse width W of the scanning signal G is changed. The length may be changed.

図１０は、第２実施形態における走査信号Ｇの信号波形を示す図である。同図では、１垂直走査期間（１Ｖ）における各走査信号Ｇの信号波形を示しており、上から順に、走査信号Ｇ１，Ｇ２，・・・、Ｇ３ｍの信号波形を示している。尚、走査信号Ｇ１〜Ｇｍは、領域Ａの各走査ラインＬｇに印加されるパルス幅Ｗａの走査信号Ｇであり、走査信号Ｇｍ＋１〜Ｇ２ｍは、領域Ｂの各走査ラインＬｇに印加されるパルス幅Ｗｂの走査信号Ｇであり、走査信号Ｇ２ｍ＋１〜Ｇ３ｍは、領域Ｃの各走査ラインＬｇに印加されるパルス幅Ｗｃの走査信号Ｇである。 FIG. 10 is a diagram illustrating a signal waveform of the scanning signal G in the second embodiment. In the figure, the signal waveforms of the respective scanning signals G in one vertical scanning period (1V) are shown, and the signal waveforms of the scanning signals G 1 , G 2 ,..., G 3m are shown in order from the top. The scanning signals G 1 to G m are scanning signals G having a pulse width Wa applied to each scanning line Lg in the region A, and the scanning signals G m + 1 to G 2m are applied to each scanning line Lg in the region B. The scanning signals G 2m + 1 to G 3m are the scanning signals G having the pulse width Wc applied to the scanning lines Lg in the region C.

そして、各水平走査期間の長さは、対応する走査信号Ｇのパルス幅Ｗに等しい。即ち、領域Ａの各走査ラインＬｇに走査信号Ｇが印加される各水平走査期間の長さは「Ｗａ」であり、領域Ｂの各走査ラインＬｇに走査信号Ｇが印加される各水平走査期間の長さは「Ｗｂ」であり、領域Ｃの各走査ラインＬｇに走査信号Ｇが印加される各水平走査期間の長さは「Ｗｃ」である。   The length of each horizontal scanning period is equal to the pulse width W of the corresponding scanning signal G. That is, the length of each horizontal scanning period in which the scanning signal G is applied to each scanning line Lg in the region A is “Wa”, and each horizontal scanning period in which the scanning signal G is applied to each scanning line Lg in the region B. Is “Wb”, and the length of each horizontal scanning period in which the scanning signal G is applied to each scanning line Lg of the region C is “Wc”.

＜第３の実施形態＞
上述した各実施形態では、表示パネル１０の一辺側の基板上に、走査ドライバ２０及び信号ドライバ３０が並べて配置されることとしたが、本発明はこれに限るものではない。すなわち、表示パネルの直交する２辺に走査ドライバと信号ドライバとが配置される構成に、本発明の技術思想を適用するようにしてもよい。 <Third Embodiment>
In each of the embodiments described above, the scanning driver 20 and the signal driver 30 are arranged side by side on the substrate on one side of the display panel 10, but the present invention is not limited to this. That is, the technical idea of the present invention may be applied to a configuration in which the scanning driver and the signal driver are arranged on two orthogonal sides of the display panel.

図１１は、第３実施形態における表示パネル１０、走査ドライバ２０及び信号ドライバ３０の配置位置の概略を示す図である。同図に示すように、走査ドライバ２０と信号ドライバ３０とが、それぞれ表示パネル１０の直交する辺の側に配置される。同図に示すような配置においても、走査ドライバ２０と表示パネル１０の各走査ラインＬｇとの間の配線の配線長は一定ではなく、例えば、下方の配線に比して上方の配線ほど配線長が長くなる。また、下方の配線ほど配線密度が高くなる。これらによって、配線負荷に偏りが生じて、これによる表示画像の画質劣化が生じる。これに対し、上記各実施形態の場合と同様に、表示パネル１０の表示領域を、図１１に示すように列方向に領域Ａ，Ｂ，Ｃに分割、あるいは更に複数に分割し、各領域に対する走査信号Ｇのパルス幅Ｗを配線負荷の違いに応じて変えるようにしてもよいし、走査ライン毎に走査信号Ｇのパルス幅Ｗを変えるようにしてもよい。これにより、表示パネル１０の各表示画素のＴＦＴ１１がオン動作する時間をほぼ均等にし、各表示画素への表示信号電圧の印加時間をほぼ均一として、配線負荷に偏りよる表示画像の画質劣化を抑制することができる。   FIG. 11 is a diagram schematically illustrating the arrangement positions of the display panel 10, the scan driver 20, and the signal driver 30 in the third embodiment. As shown in the figure, the scanning driver 20 and the signal driver 30 are arranged on the sides of the display panel 10 that are orthogonal to each other. Even in the arrangement shown in the figure, the wiring length of the wiring between the scanning driver 20 and each scanning line Lg of the display panel 10 is not constant. For example, the wiring length is higher in the upper wiring than in the lower wiring. Becomes longer. Also, the lower the wiring, the higher the wiring density. As a result, the wiring load is biased, resulting in degradation of the image quality of the display image. On the other hand, as in the above embodiments, the display area of the display panel 10 is divided into areas A, B, and C in the column direction as shown in FIG. The pulse width W of the scanning signal G may be changed according to the difference in wiring load, or the pulse width W of the scanning signal G may be changed for each scanning line. As a result, the time for which the TFTs 11 of the display pixels of the display panel 10 are turned on is made substantially uniform, the time for applying the display signal voltage to each display pixel is made almost uniform, and deterioration of the image quality of the display image due to the wiring load is suppressed. can do.

第１の実施形態の駆動回路を適用した表示装置の概略構成図。1 is a schematic configuration diagram of a display device to which a drive circuit according to a first embodiment is applied. 表示画素の等価回路図。The equivalent circuit diagram of a display pixel. 第１の実施形態における表示パネル及び各ドライバの配置概要図。FIG. 3 is a schematic arrangement view of a display panel and drivers in the first embodiment. 第１の実施形態の走査ドライバが生成する各走査信号の波形図。FIG. 6 is a waveform diagram of each scanning signal generated by the scanning driver according to the first embodiment. 第１の実施形態における各走査ラインに実際に印加される信号の波形図。FIG. 6 is a waveform diagram of signals actually applied to each scanning line in the first embodiment. 第１の実施形態における走査ドライバの要部構成図。FIG. 2 is a main part configuration diagram of a scan driver according to the first embodiment. 第１の実施形態におけるＴＧ部の各信号の波形図。The wave form diagram of each signal of the TG part in 1st Embodiment. 第１の実施形態におけるＴＧ部の各信号の１水平走査期間における波形図。The wave form diagram in 1 horizontal scanning period of each signal of the TG part in 1st Embodiment. ２層構造をとる場合の走査ドライバと表示パネルとの間の配線部分の概略断面図。FIG. 5 is a schematic cross-sectional view of a wiring portion between a scanning driver and a display panel when a two-layer structure is taken. 第２実施形態における各走査信号の波形図。The wave form diagram of each scanning signal in 2nd Embodiment. 第３実施形態における表示パネル及び各ドライバの配置概要図。FIG. 10 is a schematic arrangement view of a display panel and drivers according to a third embodiment.

符号の説明Explanation of symbols

１ 表示装置
１０ 表示パネル
Ｌｇ 走査ライン
Ｌｓ 信号ライン
２０ 走査ドライバ
２１ シフトレジスタ
２２ パルス幅制御部
２３ レベルシフタ
３０ 信号ドライバ
４０ 駆動アンプ
５０ ＴＧ部
Ｇ（Ｇ１〜Ｇ３ｍ） 走査信号（ゲートパルス信号） 1 the display device 10 display panel Lg scan line Ls signal line 20 scan driver 21 shift register 22 pulse width control section 23 level shifter 30 signals driver 40 drives the amplifier 50 TG section G (G 1 ~G 3m) scanning signal (gate pulse signal)

Claims (10)

複数の走査ライン及び複数の信号ラインの各交点近傍にマトリクス状に配列された複数の表示画素を備える表示パネルの各走査ラインに接続され、前記複数の走査ラインの各々に走査信号を印加して駆動する駆動回路であって、
前記各走査ラインに印加する前記各走査信号のパルス幅を制御するパルス幅制御手段を備えることを特徴とする駆動回路。 Connected to each scan line of a display panel having a plurality of display pixels arranged in a matrix in the vicinity of each intersection of the plurality of scan lines and the plurality of signal lines, and applying a scan signal to each of the plurality of scan lines A driving circuit for driving,
A drive circuit comprising pulse width control means for controlling a pulse width of each scanning signal applied to each scanning line. 前記パルス幅制御手段は、前記各走査信号の立下り周期を一定とし、立上がりタイミングを可変とすることで前記走査信号のパルス幅を制御することを特徴とする請求項１に記載の駆動回路。   2. The drive circuit according to claim 1, wherein the pulse width control means controls the pulse width of the scanning signal by making the falling period of each scanning signal constant and making the rising timing variable. 前記パルス幅制御手段は、前記各走査信号相互のパルス間隔を一定とし、前記各走査ラインへの前記走査信号のパルス幅に応じて当該走査ラインの水平走査期間の長さを可変することを特徴とする請求項１に記載の駆動回路。   The pulse width control means makes the pulse interval between the scanning signals constant, and varies the length of the horizontal scanning period of the scanning line according to the pulse width of the scanning signal to the scanning lines. The drive circuit according to claim 1. 前記駆動回路は前記表示パネルの前記複数の走査ラインの各々に複数の配線を介して接続され、前記パルス幅制御手段は、前記各走査信号のパルス幅を、前記複数の配線の各々の配線抵抗及び容量成分による配線負荷の大きさに応じた値に設定することを特徴とする請求項１〜３の何れかに記載の駆動回路。   The drive circuit is connected to each of the plurality of scanning lines of the display panel via a plurality of wirings, and the pulse width control means converts the pulse width of each scanning signal to the wiring resistance of each of the plurality of wirings. The drive circuit according to claim 1, wherein the drive circuit is set to a value corresponding to the magnitude of the wiring load due to the capacitance component. 前記パルス幅制御手段は、前記表示パネルの前記複数の走査ラインを複数のブロックに分割した各ブロックに対応する前記走査信号毎に、該各走査信号のパルス幅を設定することを特徴とする請求項４に記載の駆動回路。   The pulse width control means sets a pulse width of each scanning signal for each scanning signal corresponding to each block obtained by dividing the plurality of scanning lines of the display panel into a plurality of blocks. Item 5. The drive circuit according to Item 4. 複数の走査ライン及び複数の信号ラインの各交点近傍にマトリクス状に配列された複数の表示画素を備える表示パネルと、前記複数の走査ラインに接続され、該複数の走査ラインの各々に走査信号を印加して駆動する走査側駆動手段と、前記複数の信号ラインに接続され、該複数の信号ラインの各々に表示データに基づく表示信号電圧を印加する信号側駆動手段と、を備える表示装置において、
前記走査側駆動手段は前記表示パネルの前記複数の走査ラインの各々に複数の配線を介して接続され、該各走査ラインに印加する前記走査信号のパルス幅を制御するパルス幅制御手段を備えることを特徴とする表示装置。 A display panel having a plurality of display pixels arranged in a matrix in the vicinity of intersections of a plurality of scanning lines and a plurality of signal lines, and connected to the plurality of scanning lines, and a scanning signal is applied to each of the plurality of scanning lines. In a display device comprising: a scanning side driving unit that applies and drives; and a signal side driving unit that is connected to the plurality of signal lines and applies a display signal voltage based on display data to each of the plurality of signal lines.
The scanning side driving means includes pulse width control means that is connected to each of the plurality of scanning lines of the display panel via a plurality of wirings and controls a pulse width of the scanning signal applied to each scanning line. A display device. 前記走査側駆動手段及び前記信号側駆動手段は、前記表示パネルの一辺側に設けられていることを特徴とする請求項６に記載の表示装置。   The display device according to claim 6, wherein the scanning side driving unit and the signal side driving unit are provided on one side of the display panel. 前記走査側駆動手段及び前記信号側駆動手段は、前記表示パネルの直交する２辺に設けられていることを特徴とする請求項６に記載の表示装置。   The display device according to claim 6, wherein the scanning side driving unit and the signal side driving unit are provided on two orthogonal sides of the display panel. 前記走査側駆動手段における前記パルス幅制御手段は、前記各走査信号のパルス幅を、前記各走査ラインに接続される前記複数の配線の各々の配線抵抗及び容量成分による配線負荷の大きさに応じた値に設定することを特徴とする請求項６〜８の何れかに記載の表示装置。   The pulse width control means in the scanning side drive means determines the pulse width of each scanning signal in accordance with the wiring load due to the wiring resistance and capacitance component of each of the plurality of wirings connected to each scanning line. The display device according to claim 6, wherein the display device is set to a predetermined value. 前記パルス幅制御手段は、前記表示パネルの前記複数の走査ラインを複数のブロックに分割した各ブロックに対応する前記走査信号毎に、該各走査信号のパルス幅を設定することを特徴とする請求項９に記載の表示装置。   The pulse width control means sets a pulse width of each scanning signal for each scanning signal corresponding to each block obtained by dividing the plurality of scanning lines of the display panel into a plurality of blocks. Item 10. The display device according to Item 9.
JP2005350661A 2005-12-05 2005-12-05 Driving circuit and display device Expired - Fee Related JP5380765B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005350661A JP5380765B2 (en) 2005-12-05 2005-12-05 Driving circuit and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005350661A JP5380765B2 (en) 2005-12-05 2005-12-05 Driving circuit and display device

Publications (2)

Publication Number Publication Date
JP2007156080A true JP2007156080A (en) 2007-06-21
JP5380765B2 JP5380765B2 (en) 2014-01-08

Family

ID=38240531

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005350661A Expired - Fee Related JP5380765B2 (en) 2005-12-05 2005-12-05 Driving circuit and display device

Country Status (1)

Country Link
JP (1) JP5380765B2 (en)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009163255A (en) * 2009-03-03 2009-07-23 Casio Comput Co Ltd Driving method of display device
JP2009175303A (en) * 2008-01-23 2009-08-06 Epson Imaging Devices Corp Display device and electronic apparatus
JP2009230103A (en) * 2008-02-28 2009-10-08 Panasonic Corp Liquid crystal display device, liquid crystal panel controller, and timing control circuit
JP2011158865A (en) * 2010-02-04 2011-08-18 Casio Computer Co Ltd Light emission driving device, light emitting device and method for controlling drive of the same, and electronic equipment
JP2014510950A (en) * 2011-03-15 2014-05-01 クゥアルコム・メムス・テクノロジーズ・インコーポレイテッド Method and apparatus for line time reduction
KR20140060990A (en) * 2012-11-13 2014-05-21 엘지디스플레이 주식회사 Display device and method for compensating data charging deviation thereof
US9081218B2 (en) 2010-07-08 2015-07-14 Sharp Kabushiki Kaisha Liquid crystal display device
CN107045858A (en) * 2016-12-02 2017-08-15 厦门天马微电子有限公司 The driving method and liquid crystal display panel of a kind of liquid crystal display panel
KR101769069B1 (en) 2010-11-29 2017-08-18 삼성디스플레이 주식회사 Scan drvier and drving method thereof
WO2017141828A1 (en) * 2016-02-17 2017-08-24 シャープ株式会社 Display device and method for driving same
WO2018173897A1 (en) * 2017-03-21 2018-09-27 シャープ株式会社 Display device and drive method therefor
JP2019040209A (en) * 2017-05-09 2019-03-14 ラピスセミコンダクタ株式会社 Display apparatus, data driver, and gate driver
JP2019124898A (en) * 2018-01-19 2019-07-25 株式会社Ｊｏｌｅｄ Display and method for driving display panel
JP2020003550A (en) * 2018-06-26 2020-01-09 ラピスセミコンダクタ株式会社 Display device and display controller
CN113920946A (en) * 2021-10-18 2022-01-11 京东方科技集团股份有限公司 Gate driver, driving method thereof and display device
WO2022021979A1 (en) * 2020-07-29 2022-02-03 北京集创北方科技股份有限公司 Display driving method and apparatus, and display panel and electronic device
CN114429747A (en) * 2022-01-26 2022-05-03 Tcl华星光电技术有限公司 Display device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11501729B2 (en) 2019-12-13 2022-11-15 Lapis Semiconductor Co., Ltd. Source driver that adjusts a timing of outputting of pixel data based on a length of a source line, and display device

Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256385A (en) * 1985-05-10 1986-11-13 日本電気株式会社 Driving of thin film el panel
JPS62136624A (en) * 1985-12-10 1987-06-19 Sharp Corp Driving circuit for liquid crystal display device
JPS63236010A (en) * 1987-03-25 1988-09-30 Hitachi Ltd Liquid crystal display circuit
JPH04322216A (en) * 1991-04-23 1992-11-12 Hitachi Ltd Liquid crystal display device
JPH0689080A (en) * 1992-09-09 1994-03-29 Hitachi Ltd Liquid crystal display device
JPH0756143A (en) * 1993-08-10 1995-03-03 Sharp Corp Picture display device
JPH0915560A (en) * 1995-06-27 1997-01-17 Casio Comput Co Ltd Liquid crystal display device and liquid crystal display element driving method
JPH09185345A (en) * 1995-12-28 1997-07-15 Matsushita Electric Ind Co Ltd Liquid crystal display device
JP2000310764A (en) * 1999-04-27 2000-11-07 Kyocera Corp Liquid crystal display device
JP2001013923A (en) * 1999-06-28 2001-01-19 Toppan Printing Co Ltd Organic electroluminescence display element and its drive method
JP2001215469A (en) * 2000-02-04 2001-08-10 Nec Corp Liquid crystal display device
JP2002108288A (en) * 2000-09-27 2002-04-10 Matsushita Electric Ind Co Ltd Liquid crystal driving method, liquid crystal driving device and liquid crystal display device
JP2002196308A (en) * 2000-12-27 2002-07-12 Casio Comput Co Ltd Liquid crystal display device
JP2002366113A (en) * 2001-06-07 2002-12-20 Hitachi Ltd Liquid crystal driving device
JP2003066928A (en) * 2001-08-21 2003-03-05 Samsung Electronics Co Ltd Liquid crystal display device and driving method thereof
JP2003241217A (en) * 2002-02-15 2003-08-27 Matsushita Electric Ind Co Ltd Liquid crystal display panel and liquid crystal display device using the same
JP2003337577A (en) * 2002-04-24 2003-11-28 Samsung Electronics Co Ltd Liquid crystal display device and its driving method
JP2004126581A (en) * 2002-10-02 2004-04-22 Samsung Electronics Co Ltd Liquid crystal display device
JP2004325808A (en) * 2003-04-24 2004-11-18 Nec Lcd Technologies Ltd Liquid crystal display device and driving method therefor
JP2005115314A (en) * 2003-10-09 2005-04-28 Samsung Sdi Co Ltd Brightness control method and system of image display device
JP2005156661A (en) * 2003-11-21 2005-06-16 Sharp Corp Liquid crystal display and drive circuit, and driving method thereof

Patent Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256385A (en) * 1985-05-10 1986-11-13 日本電気株式会社 Driving of thin film el panel
JPS62136624A (en) * 1985-12-10 1987-06-19 Sharp Corp Driving circuit for liquid crystal display device
JPS63236010A (en) * 1987-03-25 1988-09-30 Hitachi Ltd Liquid crystal display circuit
JPH04322216A (en) * 1991-04-23 1992-11-12 Hitachi Ltd Liquid crystal display device
JPH0689080A (en) * 1992-09-09 1994-03-29 Hitachi Ltd Liquid crystal display device
JPH0756143A (en) * 1993-08-10 1995-03-03 Sharp Corp Picture display device
JPH0915560A (en) * 1995-06-27 1997-01-17 Casio Comput Co Ltd Liquid crystal display device and liquid crystal display element driving method
JPH09185345A (en) * 1995-12-28 1997-07-15 Matsushita Electric Ind Co Ltd Liquid crystal display device
JP2000310764A (en) * 1999-04-27 2000-11-07 Kyocera Corp Liquid crystal display device
JP2001013923A (en) * 1999-06-28 2001-01-19 Toppan Printing Co Ltd Organic electroluminescence display element and its drive method
JP2001215469A (en) * 2000-02-04 2001-08-10 Nec Corp Liquid crystal display device
JP2002108288A (en) * 2000-09-27 2002-04-10 Matsushita Electric Ind Co Ltd Liquid crystal driving method, liquid crystal driving device and liquid crystal display device
JP2002196308A (en) * 2000-12-27 2002-07-12 Casio Comput Co Ltd Liquid crystal display device
JP2002366113A (en) * 2001-06-07 2002-12-20 Hitachi Ltd Liquid crystal driving device
JP2003066928A (en) * 2001-08-21 2003-03-05 Samsung Electronics Co Ltd Liquid crystal display device and driving method thereof
JP2003241217A (en) * 2002-02-15 2003-08-27 Matsushita Electric Ind Co Ltd Liquid crystal display panel and liquid crystal display device using the same
JP2003337577A (en) * 2002-04-24 2003-11-28 Samsung Electronics Co Ltd Liquid crystal display device and its driving method
JP2004126581A (en) * 2002-10-02 2004-04-22 Samsung Electronics Co Ltd Liquid crystal display device
JP2004325808A (en) * 2003-04-24 2004-11-18 Nec Lcd Technologies Ltd Liquid crystal display device and driving method therefor
JP2005115314A (en) * 2003-10-09 2005-04-28 Samsung Sdi Co Ltd Brightness control method and system of image display device
JP2005156661A (en) * 2003-11-21 2005-06-16 Sharp Corp Liquid crystal display and drive circuit, and driving method thereof

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009175303A (en) * 2008-01-23 2009-08-06 Epson Imaging Devices Corp Display device and electronic apparatus
JP2009230103A (en) * 2008-02-28 2009-10-08 Panasonic Corp Liquid crystal display device, liquid crystal panel controller, and timing control circuit
JP2009163255A (en) * 2009-03-03 2009-07-23 Casio Comput Co Ltd Driving method of display device
JP2011158865A (en) * 2010-02-04 2011-08-18 Casio Computer Co Ltd Light emission driving device, light emitting device and method for controlling drive of the same, and electronic equipment
US9081218B2 (en) 2010-07-08 2015-07-14 Sharp Kabushiki Kaisha Liquid crystal display device
KR101769069B1 (en) 2010-11-29 2017-08-18 삼성디스플레이 주식회사 Scan drvier and drving method thereof
JP2014510950A (en) * 2011-03-15 2014-05-01 クゥアルコム・メムス・テクノロジーズ・インコーポレイテッド Method and apparatus for line time reduction
KR101977248B1 (en) 2012-11-13 2019-08-28 엘지디스플레이 주식회사 Display device and method for compensating data charging deviation thereof
KR20140060990A (en) * 2012-11-13 2014-05-21 엘지디스플레이 주식회사 Display device and method for compensating data charging deviation thereof
WO2017141828A1 (en) * 2016-02-17 2017-08-24 シャープ株式会社 Display device and method for driving same
CN107045858B (en) * 2016-12-02 2020-05-01 厦门天马微电子有限公司 Driving method of liquid crystal display panel and liquid crystal display panel
CN107045858A (en) * 2016-12-02 2017-08-15 厦门天马微电子有限公司 The driving method and liquid crystal display panel of a kind of liquid crystal display panel
WO2018173897A1 (en) * 2017-03-21 2018-09-27 シャープ株式会社 Display device and drive method therefor
JP2019040209A (en) * 2017-05-09 2019-03-14 ラピスセミコンダクタ株式会社 Display apparatus, data driver, and gate driver
JP2019124898A (en) * 2018-01-19 2019-07-25 株式会社Ｊｏｌｅｄ Display and method for driving display panel
JP2020003550A (en) * 2018-06-26 2020-01-09 ラピスセミコンダクタ株式会社 Display device and display controller
JP7253332B2 (en) 2018-06-26 2023-04-06 ラピスセミコンダクタ株式会社 Display device and display controller
WO2022021979A1 (en) * 2020-07-29 2022-02-03 北京集创北方科技股份有限公司 Display driving method and apparatus, and display panel and electronic device
US11955062B2 (en) 2020-07-29 2024-04-09 Chipone Technology (Beijing) Co., Ltd. Display driving method and apparatus, and display panel and electronic device
CN113920946A (en) * 2021-10-18 2022-01-11 京东方科技集团股份有限公司 Gate driver, driving method thereof and display device
CN113920946B (en) * 2021-10-18 2023-02-28 京东方科技集团股份有限公司 Gate driver, driving method thereof and display device
CN114429747A (en) * 2022-01-26 2022-05-03 Tcl华星光电技术有限公司 Display device
CN114429747B (en) * 2022-01-26 2023-10-17 Tcl华星光电技术有限公司 display device

Also Published As

Publication number Publication date
JP5380765B2 (en) 2014-01-08

Similar Documents

Publication Publication Date Title
JP5380765B2 (en) Driving circuit and display device
US8354989B2 (en) Liquid crystal display panel and display apparatus having the same
JP4668892B2 (en) Liquid crystal display device and driving method thereof
KR102118096B1 (en) Liquid crystal display device
JP5374013B2 (en) Display device
KR100884992B1 (en) Liquid crystal display
JP4711404B2 (en) Display device
JP5483517B2 (en) Liquid crystal display
US20080198283A1 (en) Display apparatus
JP2005346037A (en) Liquid crystal display device and its driving method
JP2005156661A (en) Liquid crystal display and drive circuit, and driving method thereof
US9747860B2 (en) Method of driving display panel and display apparatus for performing the same
EP2413181A1 (en) Tft substrate and liquid crystal display apparatus using the same
KR100892613B1 (en) Liquid crystal panel and Liquid crystal display device having the same
WO2010007824A1 (en) Display device
WO2009148006A1 (en) Display device
JP2006251322A (en) Liquid crystal display device and electronic information apparatus
KR101030535B1 (en) A driving method for a liquid crystal display device
US20050078075A1 (en) Display apparatus, method and device of driving the same
JP2011164236A (en) Display device
JP2002040993A5 (en)
JP2010139776A (en) Liquid crystal display
JP2009008869A (en) Liquid crystal display and driving circuit and driving method thereof
KR20170020107A (en) Liquid Crystal Display
KR100977224B1 (en) liquid crystal display device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111121

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130903

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130916

R150 Certificate of patent or registration of utility model

Ref document number: 5380765

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees